TW201438057A - 半導體裝置圖案化結構之製作方法 - Google Patents

Abstract

一種半導體裝置圖案化結構之製作方法，包括提供一具有第一區域以及第二區域基板。依序形成一目標層、一硬遮罩層以及一第一圖案化遮罩層於基板上。進行一第一蝕刻製程，以第一圖案化遮罩層作為一蝕刻遮罩，蝕刻第一區域內之硬遮罩層而形成一圖案化硬遮罩層。分別形成一間隙壁於圖案化硬遮罩層之各側壁上。形成一第二圖案化遮罩層於基板上，第二圖案化遮罩會直接接觸各間隙壁。進行一第二蝕刻製程，蝕刻第二區域內之圖案化硬遮罩層。在暴露各間隙壁後，以圖案化硬遮罩層作為一蝕刻遮罩，去除目標層直至暴露出基板。

Description

半導體裝置圖案化結構之製作方法

本發明係關於一種圖案化結構之領域，特別是關於一種半導體裝置圖案化結構之製作方法。

積體電路(integrated circuit,IC)建構之方式包含在基板或不同膜層中形成圖案化特徵(feature)以構成元件裝置和內連線結構。在IC的製作過程中，微影(photolithography)製程係為一不可或缺之技術，其主要是將所設計的圖案形成於一個或多個光罩上，然後再藉由曝光(exposure)與顯影(development)步驟將光罩上的圖案轉移至一膜層上之光阻層內。伴隨著後續的蝕刻製程、離子佈植製程以及沉積製程等半導體製程步驟，係可完成複雜的IC結構。

隨著半導體元件的持續微型化及半導體製作技術的進步，目前業界常採用雙重圖案化技術(DPT)作為32奈米(nanometer,nm)與22 nm的主要線寬技術。常見的雙重圖案化技術包含顯影-蝕刻-顯影-蝕刻(photolithography-etch-photolithography-etch,2P2E)的方式。舉例而言，在一2P2E的製程方式中，首先會在目標層，例如多晶矽層，上方覆蓋有一蝕刻遮罩層，用以定義出圖案欲形成的區域。然後藉由第一次的微影-蝕刻以形成複數條彼此平行之條狀目標層圖案，且兩相鄰之條狀目標層間會被定義出一關鍵尺寸(critical dimension,CD)。最後再利用第二次的微影-蝕刻以斷開各個條狀目標層圖案。然而，即便採用2P2E的製程方式，其仍具有諸多缺失。例如，在經過第二次微影-蝕刻製程之後，兩相鄰平行條狀目標層間的關鍵尺寸通常會被進一步蝕刻擴大，而導致其尺寸產生變異。由於關鍵尺寸與半導體元件之電性密切相關，因而關鍵尺寸之變異實不利於後續半導體元件之電性控制與表現。

因此，為了克服習知技藝中的諸多缺失及提升製程良率，有必要提出一種改良式的圖案化技術以獲得所需的圖案化結構。

本發明之目的在於提供一種圖案化結構之製作方法，以解決習知技術中關鍵尺寸會受到後續蝕刻步驟而增大的問題。

根據本發明之一較佳實施例，係提供一種半導體裝置圖案化結構之製作方法，其包含有下列步驟。首先，提供一基板，其具有一第一區域以及一第二區域。依序形成一目標層、一硬遮罩層以及一第一圖案化遮罩層於基板上，並進行一第一蝕刻製程，以第一圖案化遮罩層作為一蝕刻遮罩，蝕刻第一區域內之硬遮罩層，以形成一圖案化硬遮罩層。繼以分別形成一間隙壁於圖案化硬遮罩層之各側壁上，並形成一第二圖案化遮罩層於基板上，其中第二圖案化遮罩會直接接觸各間隙壁。接著，進行一第二蝕刻製程，以第二圖案化遮罩層作為一蝕刻遮罩，蝕刻第二區域內之圖案化硬遮罩層，且同時暴露出各間隙壁。在暴露各間隙壁後，再以圖案化硬遮罩層作為一蝕刻遮罩，去除目標層直至暴露出基板。

1‧‧‧基板

3‧‧‧介電層

3’‧‧‧圖案化介電層

5‧‧‧目標層

5’‧‧‧圖案化目標層

7‧‧‧硬遮罩層

7’‧‧‧圖案化硬遮罩層

10‧‧‧第一佈局圖案

11‧‧‧底部遮罩層

11’‧‧‧圖案化底部遮罩層

13‧‧‧中間遮罩層

15‧‧‧頂部遮罩層

19‧‧‧第一圖案化遮罩層

20‧‧‧薄介電層

20’‧‧‧間隙壁

21‧‧‧第一蝕刻製程

41‧‧‧底部遮罩層

43‧‧‧中間遮罩層

45‧‧‧頂部遮罩層

47‧‧‧第二圖案化遮罩層

50‧‧‧第二佈局圖案

51‧‧‧第二蝕刻製程

61‧‧‧第三蝕刻製程

70’‧‧‧間隙壁

71‧‧‧蝕刻製程

80‧‧‧溝渠

82‧‧‧絕緣層

84‧‧‧鰭狀結構

D1‧‧‧第一深度

D2‧‧‧第二深度

D3‧‧‧第三深度

R1‧‧‧第一區域

R2‧‧‧第二區域

X‧‧‧第一方向

Y‧‧‧第二方向

第1圖至第12圖繪示了本發明之一較佳實施例之製作半導體裝置圖案化結構之製作方法示意圖，其中：第1圖繪示了基板上依序堆疊有目標層、硬遮罩層以及第一圖案化遮罩層之俯視圖；第2圖為沿著第1圖剖線A-A’所繪示的剖面示意圖；第3圖至第5圖繪示了製作間隙壁的剖面示意圖；第6圖至第9圖繪示了去除第二區域內圖案化目標層的示意圖；第10圖至第11圖繪示了在基板內形成溝渠的示意圖；以及第12圖繪示了形成淺溝渠絕緣結構的示意圖。

第13圖至第14圖繪示了本發明之一較佳實施例之形成圖案化目標層的示意圖。

第15圖繪示了本發明之一較佳實施例之製作間隙壁的剖面示意圖。

為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。

第1圖至第12圖繪示了本發明之一較佳實施例之製作半導體裝置圖案化結構之製作方法示意圖。其中，本實施例所述之半導體裝置圖案化結構較佳係為一淺溝渠絕緣結構，因此，下文先就雙重圖案化技術(DPT)應用在淺溝渠絕緣結構之情形做詳細的解說。首先如第1圖及第2圖所示，第1圖繪示了在製程初始之結構剖面圖，第2圖為沿著第1圖剖線A-A’所繪示的剖面示意圖。在此階段，係提供一基板1，其上依序堆疊有一介電層3、一 目標層5、一硬遮罩層7以及一第一圖案化遮罩層19。基板1上定義有第一區域R1和第二區域R2，其中，第一區域R1包括複數條沿著一第一方向X平行排列之區域，而第二區域R2則包括複數條沿著一第二方向Y交錯排列(或視為非連續排列)之區域。根據本實施例，第一方向X與第二方向Y間的夾角較佳是90度，但不限於此，其也可以介於0度至180度之間。因此，基板1上之第一區域R1與第二區域R2會部份交錯重疊。設置於基板1上之第一圖案化遮罩層19較佳係為多層堆疊結構，例如是由下至上依序包含一底部遮罩層11、中間遮罩層13及頂部遮罩層15的三層堆疊結構，但不限於此，其層數也可以增添或刪減。第一圖案化遮罩層19較佳具有一第一佈局圖案10，其可以透過光微影的方式被定義於頂部遮罩層15中，但不限於此。較佳來說，第一佈局圖案10是根據第一區域R1而設計，亦即原本位於第一區域R1的頂部遮罩層15會在光微影過程中被去除，而使頂部遮罩層15呈現如第1圖所示之條狀佈局圖案。

上述之基板1較佳是半導體基板，例如矽基板、矽鍺(SiGe)基板以及矽覆絕緣(silicon-on-insulator,SOI)基板等等。介電層3係為氧化層，例如二氧化矽或其他適合氧化物墊層，其可以利用熱氧化法、高密度電漿化學氣相沉積(high density plasma CVD,HDPCVD)或次常壓化學氣相沉積(sub-atmosphere CVD,SACVD)等製程而製得。目標層5係為氮化層，例如氮化矽墊層，而硬遮罩層7係為氧化層，例如氧化矽層。此外，底部遮罩層11/中間遮罩層13/頂部遮罩層15可分別對應下層光阻層/抗反射層/上層光阻層，或分別對應非晶碳層(amorphous carbon layer)/抗反射層/光阻層，但不限於此。

具體來說，下層光阻層/抗反射層/上層光阻層之細部組成可以例如是ODL層/SHB層/193 nm光阻之結構，其中ODL層為有機介電層(organic dielectric layer)之簡稱，而SHB層是含矽硬遮罩及抗反射(silicon-containing hard-mask bottom anti-reflection coating,SHB)層之簡稱，而193 nm光阻是指在波長為193奈米(nm)的光源照射下會產生裂解的特定光阻。其製程方式可以是先利用一般光阻塗佈程序，將下層光阻層，例如ODL層，塗佈在基板之上，然後選擇性再加以烘烤固化。接著，形成一抗反射層，例如SHB層，其成分為含矽之有機高分子聚合物(organosilicon polymer)或聚矽物(polysilane)，至少具有一發色基團(chromophore group)、一交聯基團(crosslinkable group)及交聯劑(crosslinking agent)，使SHB層在照光後可產生交聯反應。最後，於SHB層上塗佈一上層光阻層，例如193 nm光阻。因為上層光阻層之主要功能是作為一乾蝕刻遮罩，以轉移其圖案至下方之抗反射層，因此其的厚度不需要太厚。另一方面，非晶碳層/抗反射層/光阻層之細部組成可以例如是先進圖案化材料層(advanced patterning film,APF)/SHB層/193 nm光阻之結構。在此需注意的是，由於非晶碳層具有良好的準直性(high aspect ratio,HAR)、低邊緣粗糙度(lower line edge roughness,LER)及可灰化性(PR-like ashability)，因此常被使用於小線寬的製程中。

接著，請參照第2圖及第3圖。在第一圖案化遮罩層19覆蓋基板1之情況下進行一第一蝕刻製程21，以利用第一圖案化遮罩層19作為一蝕刻遮罩，至少將第一佈局圖案10轉移至硬遮罩層7中，而形成一圖案化硬遮罩層7’。較佳來說，更可以將第一佈局圖案10轉移至目標層5中，而形成如第3圖所示具有圖案化目標層5’之結構，並暴露出位於第一區域R1內之介電層3。此時，由於基板1之表面被介電層3覆蓋，因此可以避免基板1受到第一蝕刻製程21中蝕刻成份之破壞。根據本實施例，在經過第一蝕刻製程21後，第3圖所示之圖案化硬遮罩層7’的上方會殘留有圖案化底部遮罩層11’，但不限於此。根據其他實施例，在施行第一蝕刻製程21的過程中，當第一佈局圖案10被轉移至圖案化硬遮罩層7’時，底部遮罩層11有可能已被消耗殆盡。 在此情況下，若進一步將第一佈局圖案10轉移至圖案化目標層5’時，則是以圖案化硬遮罩層7’作為蝕刻遮罩。因此，第一蝕刻製程21不僅限於一種蝕刻程式(etch recipe)，其可以包括多種蝕刻程式，以在不同的蝕刻條件下轉移第一佈局圖案10。

接著，請參照第4圖至第5圖。第4圖至第5圖分別繪示了製作間隙壁的剖面示意圖。如第4圖所示，在形成圖案化硬遮罩層7’之後，全面形成一厚度均勻之薄介電層20，順向性地覆蓋並直接接觸圖案化硬遮罩層7’、圖案化目標層5’以及介電層3。其中，薄介電層20之厚度較佳小於圖案化硬遮罩層7’之厚度。接著，進行一蝕刻製程，去除圖案化硬遮罩層7’正上方之薄介電層20，以形成間隙壁20’。各間隙壁20’會暴露出第一區域R1內之部份介電層3，且各間隙壁20’可以覆蓋圖案化硬遮罩層7’之相對應各側壁，並延伸覆蓋於圖案化目標層5’之相對應各側壁。上述薄介電層20之材質可以是氮化物、氧化物或氮氧化物，且其材質可以與圖案化硬遮罩層7’相同或不同。

接著，請參照第6圖至第9圖。第6圖至第9圖繪示了去除第二區域內的圖案化目標層的製程示意圖。如第6圖所示，形成一第二圖案化遮罩層47於基板1上，以完全覆蓋住圖案化硬遮罩層7’以及各間隙壁20’。類似上述第一圖案化遮罩層之結構，第二圖案化遮罩層47較佳也是多層堆疊結構，例如是由下至上依序包含一底部遮罩層41、中間遮罩層43及頂部遮罩層45的三層堆疊結構，但不限於此，其層數也可以增添或刪減。第二圖案化遮罩層47較佳具有一第二佈局圖案50，其可以透過光微影的方式被定義於頂部遮罩層45中，但不限於此。較佳來說，第二佈局圖案50是根據第二區域R2而設計，使得原本位於第二區域R2的頂部遮罩層45會在施行光微影的過程中被去除。因此，本實施例之第一佈局圖案10與第二佈局圖案50彼 此延伸的方向會互相正交(orthogonal)，但不限於此。

如第6圖至第8圖所示，其中第8圖是沿著第7圖中剖線A-A’所繪示的剖面示意圖。接著，進行一第二蝕刻製程51，利用第二圖案化遮罩層47作為一蝕刻遮罩，將第二佈局圖案50轉移至圖案化硬遮罩層7’中。根據本實施例，由於第二蝕刻製程51的蝕刻程式可以依據不同製程需求而被加以調整，而使得底部遮罩層41、中間遮罩層43及頂部遮罩層45的蝕刻移除速率大於圖案化硬遮罩層7’的蝕刻移除速率，因此當第二佈局圖案50被轉移至圖案化硬遮罩層7’時，第一區域R1內之底部遮罩層41可以被蝕刻至一第一深度D1，使得各間隙壁20’部份被暴露出於底部遮罩層41，但不限於此。根據其他實施例，第二蝕刻製程51也可完全移除第一區域R1內的底部遮罩層41，而暴露出位於第一區域R1內的介電層3。在此需注意的是，根據本實施例，第一區域R1之寬度較佳會小於第二區域R2之寬度，但不限於此。根據其他實施例，第一區域R1之寬度也可大於第二區域R2之寬度。

接著，如第9圖所示，繼續進行第二蝕刻製程51，利用圖案化硬遮罩層7’作為蝕刻遮罩，蝕穿圖案化目標層5’直至暴露出介電層3，因而將第二佈局圖案轉移至圖案化目標層5’內。在此需注意的是，由於第一區域R1內的圖案化硬遮罩層7’及圖案化目標層5’的側壁均被間隙壁20’覆蓋，所以在蝕刻去除位於第二區域R2內之圖案化目標層5’時，蝕刻劑不會接觸到第一區域R1內之圖案化硬遮罩層7’以及圖案化目標層5’，而使得第一區域R1內圖案化目標層5’的相對側壁可以維持原先定義於第一區域R1內之第一佈局圖案之尺寸。換句話說，間隙壁20’可以避免定義於第一區域R1內第一佈局圖案之臨界尺寸受到第二蝕刻製程51的影響。根據本實施例，第二蝕刻製程51較佳不會蝕刻間隙壁20’。然而，根據其他實施例，第二蝕刻製程51也可能會蝕刻間隙壁20’，使間隙壁20’被進一步減薄，或是使原本被間隙壁 20’覆蓋之圖案化硬遮罩層7’被暴露出。但即便如此，間隙壁20’仍展現了避免圖案化目標層5’被直接蝕刻的作用。另外，根據本實施例，第二蝕刻製程51可以包含多種蝕刻程式，使得在蝕刻第二區域R2內圖案化目標層5’所採用的蝕刻程式較佳會不同於蝕刻第二區域R2內圖案化硬遮罩層7’所採用的蝕刻程式。

經由上述之第一蝕刻製程和第二蝕刻製程，第一佈局圖案以及第二佈局圖案便會分別被定義於圖案化目標層5’內。接著，參照第10圖至第12圖所示，其中第11圖是沿著第10圖中剖線A-A’所繪示的剖面示意圖。如第10圖及第11圖所示，可以繼續進行一第三蝕刻製程61，蝕穿介電層3，並進一步形成複數個溝渠80於基板1內，其中各溝渠80會具有一第二深度D2。此時，第一佈局圖案10以及第二佈局圖案50便會被轉移至基板1中。如第11圖及第12圖所示，在完全去除圖案化硬遮罩層7’之後，繼以進行一絕緣層沉積製程、平坦化製程以及回蝕刻製程，使絕緣層82之頂面位於一第三深度D3。最後，完全移除圖案化目標層5’以及介電層3，以暴露出部份之基板1。至此，便完成本實施例之淺溝渠絕緣結構。之後，可繼續施行離子佈植、形成閘極結構以及製作導電接觸結構等製程，使得突出於絕緣層82之基板1作為多閘極電晶體之鰭狀結構84。

本發明除了上述第一較佳實施例外，另可包括其他形成淺溝渠絕緣結構的實施例變化型。這些變化型之結構以及製程步驟大致類似於上述第一較佳實施例，以下僅就主要差異處加以描述，且相類似的元件與結構可以搭配參照。

請參照第13圖及第14圖，第13圖及第14圖是根據本發明第一較佳實施例之一變化型形成圖案化目標層的示意圖。第13圖及第14圖之結 構、製程步驟和形成時點大致對應於上述第一較佳實施例的第3圖至第5圖，兩者的主要差異在於，根據此第一較佳實施例之變化型，形成間隙壁70’的時點優先於形成圖案化目標層之時點，因此間隙壁70’僅會覆蓋圖案化硬遮罩層7’之側壁，而形成如第13圖所示之結構。接著，如第14圖所示，利用圖案化硬遮罩層7’及各間隙壁70’作為蝕刻遮罩，進行一蝕刻製程71以蝕刻第一區域R1內之目標層，以形成圖案化目標層5’。此時，第一區域R1內圖案化目標層5’相對側壁間的距離會小於原先第一佈局圖案定義之尺寸。在後續轉移第二佈局圖案之製程中，位於各間隙壁70’正下方之圖案化目標層5’便可以作為蝕刻犧牲層，透過部份消耗之方式以避免圖案化硬遮罩層7’正下方之圖案化目標層5’被進一步蝕刻。因此，即便第一區域R1內圖案化目標層5’之側壁會在轉移第二佈局圖案至圖案化目標層5’之過程中被部份蝕刻，但是其尺寸仍會維持等於或略小於原先第一佈局圖案定義出的臨界尺寸。

本發明第一較佳實施例更包括另一變化型。請參照第15圖，第15圖是根據本發明第一較佳實施例之一變化型形成圖案化介電層的示意圖。第15圖之結構、製程步驟和形成時點大致對應於上述第一較佳實施例的第5圖。兩者的主要差異在於，根據此第一較佳實施例之變化型，在第一蝕刻製程中，第一佈局圖案不僅被轉移至硬遮罩層和目標層，其也會被進一步轉移至介電層而形成一圖案化介電層3’，以暴露出位於第一區域R1內之基板1。因此，間隙壁70’不僅只覆蓋圖案化硬遮罩層7’及圖案化目標層5’之側壁，其也會進一步覆蓋圖案化介電層3’之側壁。

在此需注意的是，根據本發明之第一較佳實施例之又一變化型，目標層以及基板之間也可以不設置介電層。因此，當蝕穿目標層後便會暴露出相對應區域之基板，使得後續形成之間隙壁可以直接接觸基板。除了沒有設置介電層之外，本變化型實施例之結構或製程實質上均類似於第一較佳實 施例及上述變化型之第1圖至第15圖所示之結構或製程，在此便不再贅述。

根據上述，半導體裝置圖案化結構之製作方法是針對淺溝渠絕緣結構之製作方法。然而，根據本發明之第二較佳實施例，其亦可以用以製作閘極圖案結構，由於第二較佳實施例之製程步驟及結構大致類似於上述第一較佳實施例，以下僅就主要差異處加以描述，且相類似的元件與結構可以搭配參照。類似於第1圖至第10圖以及第13圖至第15圖所示，本實施例與第一較佳實施例之主要差別在於，第二較佳實施例之目標層5係為一閘極導電層，其包括一單晶矽層、一多晶矽層或一非晶矽層，且介電層3係為一閘極氧化層，例如氧化矽層。此外，本較佳實施例間隙壁20’之組成可以與目標層5相同，使得在轉移第二佈局圖案至圖案化目標層5’時，可以連帶去除間隙壁20’，而不需額外施行去除間隙壁20’之製程。本較佳實施例之閘極結構除了不會在基板1內形成溝渠外，其俯視佈局設計大致會類似於第10圖所示之佈局設計。因此，本實施例利用第一佈局圖案定義出兩相鄰閘極結構之側邊(side-by-side)間距，而利用第二佈局圖案定義出兩相鄰閘極結構之頭對頭(head-to-head)間距。類似如第9圖所示，由於在轉移第二佈局圖案時，間隙壁20’會覆蓋住第一區域R1內之圖案化目標層5’，因此避免了原始第一佈局圖案的尺寸被蝕刻擴大。在此需注意的是，本第二較佳實施例之介電層3較佳在轉移第一佈局圖案時便會被蝕穿，而形成一圖案化介電層3’，並暴露出下方之基板1。此外，第二較佳實施例也可以先轉移第二佈局圖案至目標層，之後再轉移第一佈局圖案至圖案化目標層，以滿足製程之需求。

為了簡潔起見，上述各實施例僅以淺溝渠絕緣結構以及閘極圖案結構作為製作方法之應用標的，但本發明不限於此。進一步來說，本發明亦可應用於各式高密度與積集度的圖案化製程中，例如接觸洞(contact holes)、介層開孔(via holes)等半導體製程。

綜上所述，本發明在轉移第二佈局圖案至圖案化目標層之前，會先形成間隙壁，至少覆蓋於圖案化硬遮罩層之側壁或進一步延伸覆蓋於圖案化目標層之側壁，以保護第一佈局圖案所定義出之臨界尺寸。因此在後續轉移第二佈局圖案的蝕刻製程中，原先被定義在圖案化硬遮罩層或圖案化目標層的第一佈局圖案的尺寸便不會被蝕刻擴大，進而有利於後續半導體元件之電性控制與表現。

1‧‧‧基板

3‧‧‧介電層

5’‧‧‧圖案化目標層

7’‧‧‧圖案化硬遮罩層

20’‧‧‧間隙壁

51‧‧‧第二蝕刻製程

R1‧‧‧第一區域

R2‧‧‧第二區域

Claims (20)

1. 一種半導體裝置圖案化結構之製作方法，包含：提供一基板，其包括一第一區域以及一第二區域；依序形成一目標層、一硬遮罩層以及一第一圖案化遮罩層於該基板上；進行一第一蝕刻製程，以該第一圖案化遮罩層作為一蝕刻遮罩，蝕刻該第一區域內之該硬遮罩層，以形成一圖案化硬遮罩層；分別形成一間隙壁於該圖案化硬遮罩層之各側壁上；形成一第二圖案化遮罩層於該基板上，其中該第二圖案化遮罩會直接接觸各該間隙壁；進行一第二蝕刻製程，以該第二圖案化遮罩層作為一蝕刻遮罩，蝕刻該第二區域內之該圖案化硬遮罩層，且同時暴露出各該間隙壁；以及在暴露各該間隙壁後，以該圖案化硬遮罩層作為一蝕刻遮罩，去除該目標層直至暴露出該基板。
2. 如請求項第1項所述之製作方法，其中該第一區域與該第二區域部份交錯重疊。
3. 如請求項第1項所述之製作方法，其中該第一圖案化遮罩層或該第二圖案化遮罩層係為一多層堆疊結構。
4. 如請求項第3項所述之製作方法，其中該多層堆疊結構依序包含一下層光阻層、一含矽抗反射層及一上層光阻層。
5. 如請求項第3項所述之製作方法，其中該多層堆疊結構依序包含一非晶碳層(advanced patterning film,APF)、一抗反射層及一光阻層。
6. 如請求項第1項所述之製作方法，其中該第一圖案化遮罩層具有一第一佈局圖案，且該第二圖案化遮罩層具有一第二佈局圖案。
7. 如請求項第6項所述之製作方法，其中該第一佈局圖案與該第二佈局圖案彼此正交(orthogonal)。
8. 如請求項第1項所述之製作方法，其中在進行該第一蝕刻製程時，另包含以該圖案化硬遮罩層作為蝕刻遮罩，以形成一圖案化目目標層。
9. 如請求項第8項所述之製作方法，其中在形成各該間隙壁之前，該第一區域內之該基板之會被暴露出。
10. 如請求項第8項所述之製作方法，其中各該間隙壁會延伸覆蓋該圖案化目標層之各側壁。
11. 如請求項第8項所述之製作方法，其中形成各該間隙壁之製程包括：在形成該圖案化硬遮罩層之後，全面形成一介電層，順向性地覆蓋住該圖案化硬遮罩層以及該圖案化目標層；以及蝕刻該介電層。
12. 如請求項第1項所述之製作方法，在暴露各該間隙壁後，另包含以各該間隙壁作為一蝕刻遮罩。
13. 如請求項第1項所述之製作方法，另包含去除各該間隙壁。
14. 如請求項第1項所述之製作方法，其中該目標層與該基板之間另包含有一介電層。
15. 如請求項第14項所述之製作方法，其中在進行該第一蝕刻製程時，另包含以該圖案化硬遮罩層作為蝕刻遮罩，以形成一圖案化介電層。
16. 如請求項第14項所述之製作方法，其中各該間隙壁會與該介電層直接接觸。
17. 如請求項第14項所述之製作方法，其中該目標層包含一氮化矽層，且該介電層包含一氧化矽層。
18. 如請求項第17項所述之製作方法，在暴露出該基板之後，另包含以該圖案化硬遮罩層作為一蝕刻遮罩，形成複數個溝渠於該基板內。
19. 如請求項第18項所述之製作方法，另包含將一絕緣層填至各該溝渠內。
20. 如請求項第1項所述之製作方法，其中該目標層包括一單晶矽層、一多晶矽層或一非晶矽層。