KR20170056457A - 반전 톤 패터닝 방법 - Google Patents

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니야즈 쿠스나트디노프
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캐논 가부시끼가이샤
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Abstract

불균일한 크기의 피처들을 갖는 패턴의 톤을 반전하는 방법. 이 방법은 패턴화된 층 위에 매우 컨포멀한 하드 마스크 층을 증착하는 단계와 아울러, 임계 치수 변동을 최소화하기 위한 비평탄 보호 코팅 및 에칭 계획을 포함한다.

Description

반전 톤 패터닝 방법{METHOD OF REVERSE TONE PATTERNING}
관련 출원에 대한 상호 참조
본원은 2015년 11월 13일자로 출원된 미국 가출원 번호 제62/254,891호를 35 U.S.C.§119(e)(1)에 의거하여 우선권 주장하며, 상기 가출원은 본원에 참조로 인용되어 있다.
나노-제조는 대략 100 나노미터 이하의 피처를 갖는 매우 작은 구조의 제조를 포함한다. 나노-제조가 상당한 영향을 미치는 하나의 응용예는 집적 회로를 가공할 때이다. 반도체 가공 산업은 기판 상에 형성되는 단위 면적당 회로를 증가시키면서 생산 수율을 높이고자 계속 노력하고 있으며; 따라서, 나노-제조가 점점 더 중요해지고 있다. 나노-제조는 형성되는 구조의 최소 피처 크기의 계속적인 감소를 허용하면서 더 큰 공정 제어를 제공한다.
현재 사용되고 있는 예시적인 나노-제조 기술은 일반적으로 나노 임프린트 리소그래피라고 지칭된다. 나노 임프린트 리소그래피는, 예컨대, CMOS 로직, 마이크로프로세서, NAND 플래시 메모리, NOR 플래시 메모리, DRAM 메모리 등의 집적된 디바이스, 또는 MRAM, 3D 크로스-포인트 메모리, Re-RAM, Fe-RAM, STT-RAM 등의 다른 메모리 디바이스의 층의 제조를 포함하여, 다양한 응용예에서 유용하다. 예시적인 나노 임프린트 리소그래피 공정이 미국 특허 번호 제8,349,241호, 미국 특허 번호 제8,066,930호 및 미국 특허 번호 제6,936,194호 등의 많은 공보에 상세히 기술되어 있으며, 이 모든 특허들은 본원에 참조로 인용되어 있다.
전술한 각각의 미국 특허에 개시된 나노 임프린트 리소그래피 기술은 형성가능(중합가능) 층에 요철 패턴을 형성하는 공정과, 요철 패턴에 대응하는 패턴을 하부 기판에 전사하는 공정을 포함한다. 기판은 패터닝 공정을 용이하게 하는 원하는 위치를 얻기 위해 모션 스테이지에 결합될 수 있다. 패터닝 공정은 기판으로부터 이격된 템플릿과, 템플릿과 기판 사이에 도포된 형성가능 액체를 사용한다. 형성가능 액체는 당해 형성가능 액체에 접촉하는 템플릿의 표면 형상과 일치하는 패턴을 갖는 강성층을 형성하도록 고형화된다. 고형화 후, 템플릿과 기판이 이격되도록, 강성층으로부터 템플릿이 분리된다. 그리고, 고형화된 층의 패턴에 대응하는 요철 이미지를 기판에 전사하기 위해, 기판과 고형화된 층에 대해 추가적인 공정을 실시하게 된다.
추가적인 나노 임프린트 리소그래피 기술은 미리 고형화되고 패터화된 층 위에 평탄화된 층을 형성하는 공정과, 고형화된 층의 패턴의 역전(inverse) 또는 반전(reverse)에 대응하는 요철 이미지를 기판에 전사하기 위해, 기판, 고형화되고 패턴화된 층 및 평탄화된 층에 대해 실시되는 추가적인 공정을 포함한다. 이러한 공정들은 나노 임프린트 리소그래피에서 뿐만 아니라, 집적된 디바이스의 제조에 사용되는 다른 리소그래피 공정에서도 점점 중요해지고 있다. 그러나, 특히, 임계 치수가 20㎚ 이하인 패턴 피처가 요구되는 경우, 충분한 에칭 선택도(etch selectivity)를 유지하면서 평탄화된 층의 충분한 평탄화를 달성하는데 있어서의 어려움이 이러한 공정들의 효율성을 제한하고 있다.
본 발명은 불균일한 크기의 피처들을 갖는 원래 요철 패턴을 포함하는, 원래 요철 패턴의 역전 또는 반전인 요철 패턴을 생성하기 위한 방법을 제공한다. 본 발명의 일 양태에서, 이 방법은 원래 패턴화된 층 위에 저온 증착으로(예컨대, 원자 층 증착(ALD)으로) 컨포멀(conformal) 하드 마스크 층을 증착하는 단계와, 그 후, 컨포멀 층 위에 비평탄 보호층을 도포하는 단계를 포함한다. 본 발명의 다양한 양태에서, 비평탄도(degree of non-planarity)는 평면의 95% 미만 또는 90% 또는 80% 또는 70% 또는 60% 또는, 일부의 경우, 심지어 50% 미만 또는 40% 또는 30%일 수 있다. 본 발명의 다른 양태에서, 보호층, 컨포멀 층 및 패턴화된 층의 에칭률은 모두 반전된 피처의 임계 치수(CD) 균일성을 향상시키기 위해(즉, CD 변동성을 최소화하기 위해) 선택될 수 있다. 어떤 양태에서, 각각의 에칭 공정 조건 하에서, 보호층은 컨포멀 층에 대해 ξ1 > 5인 에칭률 선택도(etch rate selectivity)를 갖고, 컨포멀 층은 보호층에 대해 ξ2 > 1인 에칭 선택도를 가지며, 패턴화된 층은 컨포멀 층에 대해 ξ3 > 5인 에칭 선택도를 갖는다. 특정 양태에서, 컨포멀 층은 산화 규소(SiO2) 또는 산화 알루미늄(Al2O3)이고, 비평탄 보호층은 스핀-온-글라스(SOG)이다.
본 발명의 특징 및 장점이 상세히 이해될 수 있도록, 첨부 도면에 도시된 실시예를 참조하여 본 발명의 실시예를 보다 구체적으로 설명한다. 그러나, 첨부 도면은 단지 본 발명의 대표적인 실시예를 예시하고 있을 뿐이며, 본 발명은 동일하게 유효한 다른 실시예를 인정할 수 있으므로, 본 발명의 범위를 제한하는 것으로 간주되지 않아야 한다는 것을 유의하여야 한다.
도 1은 기판으로부터 이격된 몰드와 템플릿을 갖는 나노 임프린트 리소그래피 시스템의 개략 측면도를 도시하고 있다.
도 2는 고형화되고 패턴화된 층이 위에 형성되어 있는, 도 1에 도시된 기판의 개략도를 도시하고 있다.
도 3 내지 도 6은 반전 톤 공정의 개략 단면도를 도시하고 있다.
도 7a 내지 도 7d는 도 3 내지 도 6의 공정으로부터 얻은 임계 치수 변동의 개략 단면도를 도시하고 있다.
도 8a 내지 도 8d는 본 발명의 일 실시예에 따른 반전 톤 공정의 개략 단면도를 도시하고 있다.
도 9a 내지 도 9c는 다른 유형의 리소그래피 공정의 개략 단면도를 도시하고 있다.
도 10a 내지 도 10c는 본 발명의 일 실시예에 따른 공정의 개략 단면도를 도시하고 있다.
도 11은 본 발명의 일 실시예에 따른 반전 톤 공정의 흐름을 도시하고 있다.
도면, 특히, 도 1을 참조하면, 기판(12) 상에 요철 패턴을 형성하기 위해 사용되는 나노 임프린트 리소그래피 시스템(10)이 도시되어 있다. 기판(12)은 기판 척(14)에 결합될 수 있다. 도시된 바와 같이, 기판 척(14)은 진공 척이다. 그러나, 기판 척(14)은 진공 척, 핀-형 척, 그루브-형 척, 정전 척 및/또는 전자기 척 등을 포함하는 임의의 척일 수 있지만, 이에 한정되지는 않는다. 예시적인 척이 미국 특허 번호 제6,873,087호에 기술되어 있으며, 이 특허는 본원에 참조로 인용되어 있다.
기판(12)과 기판 척(14)은 스테이지(16)에 의해 추가로 지지될 수 있다. 스테이지(16)는 x-축, y-축 및 z-축을 따라 병진 및/또는 회전 운동을 제공할 수 있다. 스테이지(16), 기판(12) 및 기판 척(14)은 베이스(미도시) 상에 배치될 수도 있다.
기판(12)으로부터 템플릿(18)이 이격되어 있다. 템플릿(18)은 제1 측면과 제2 측면을 갖는 본체를 포함할 수 있으며, 하나의 측면으로부터 메사(mesa)(20)가 기판(12)을 향해 연장되어 있다. 메사(20)는 그 위에 패터닝 표면(22)을 가질 수 있다. 또한, 메사(20)는 몰드(20)라고 지칭될 수 있다. 대안적으로, 템플릿(18)은 메사(20) 없이 형성될 수도 있다.
템플릿(18) 및/또는 몰드(20)는 용융 실리카, 석영, 실리콘, 유기 중합체, 실록산 중합체, 붕규산 유리, 플루오로카본 중합체, 금속 및/또는 경화 사파이어 등을 포함하는 물질로 형성될 수 있지만, 이에 한정되지는 않는다. 본 발명의 실시예가 그러한 구성(예컨대, 평탄한 표면)에 한정되지는 않지만, 도시된 바와 같이, 패터닝 표면(22)은 복수의 이격된 오목부(24) 및/또는 돌출부(26)에 의해 형성된 피처를 포함한다. 패터닝 표면(22)은 기판(12) 상에 형성될 패턴의 베이스를 형성하는 임의의 원래 패턴을 형성할 수 있다.
템플릿(18)은 척(28)에 결합될 수 있다. 척(28)은 진공 척, 핀-형 척, 그루브-형 척, 정전 척, 전자기 척 및/또는 다른 유사한 유형의 척으로 구성될 수 있지만, 이에 한정되지는 않는다. 또한, 척(28)은 임프린트 헤드(30)에 결합될 수 있으며, 척(28), 임프린트 헤드(30) 및 템플릿(18)이 적어도 z-축 방향으로 이동 가능하도록, 임프린트 헤드는 브릿지(36)에 이동 가능하게 결합될 수 있다.
나노 임프린트 리소그래피 시스템(10)은 유체 토출 시스템(32)을 추가로 포함할 수 있다. 유체 토출 시스템(32)은 기판(12) 상에 형성가능 물질(34)(예컨대, 중합가능 물질)을 증착하기 위해 사용될 수 있다. 형성가능 물질(34)은 액적 토출, 스핀-코팅, 딥 코팅, 화학 기상 증착(CVD), 물리 기상 증착(PVD), 박막 증착 및/또는 후막 증착 등과 같은 기술을 이용하여 기판(12) 상에 배치될 수 있다. 형성가능 물질(34)은, 설계 고려 사항에 따라 몰드(22)와 기판(12) 사이에 원하는 체적이 형성되기 전에 및/또는 형성된 후에, 기판(12) 상에 배치될 수 있다. 예컨대, 형성가능 물질(34)은 미국 특허 번호 제7,157,036호 및 미국 특허 번호 제8,076,386호에 기술된 바와 같은 단량체 혼합물을 포함할 수 있으며, 이 두 특허들은 본원에 참조로 인용되어 있다.
도 1 및 도 2를 참조하면, 나노 임프린트 리소그래피 시스템(10)은 경로(42)를 따라 에너지(40)를 전달하는 에너지 공급원(38)을 추가로 포함할 수 있다. 임프린트 헤드(30)와 스테이지(16)는 경로(42)와 중첩되게 템플릿(18)과 기판(12)을 위치시키도록 구성될 수 있다. 카메라(58)도 경로(42)와 중첩되게 배치될 수 있다. 나노 임프린트 리소그래피 시스템(10)은 스테이지(16), 임프린트 헤드(30), 유체 토출 시스템(32), 공급원(38) 및/또는 카메라(58)와 통신하는 프로세서(54)에 의해 조절될 수 있으며, 메모리(56)에 저장된 컴퓨터 판독 가능한 프로그램에 따라 작동할 수 있다.
임프린트 헤드(30)와 스테이지(16) 중 어느 하나 또는 둘 모두는, 형성가능 물질(34)로 충전되는 원하는 체적을 몰드(20)와 기판(12) 사이에 형성하기 위해 이들 사이의 거리를 변화시킨다. 예컨대, 몰드(20)가 형성가능 물질(34)에 접촉하도록, 임프린트 헤드(30)가 템플릿(18)에 힘을 인가할 수 있다. 형성가능 물질(34)로 원하는 체적이 충전된 후, 공급원(38)은 기판(12) 상에 패턴화된 층(46)을 형성하는 패터닝 표면(22)과 기판(12)의 표면(44)의 형상과 일치하도록 형성가능 물질(34)을 고형화시키고/또는 가교 결합시키는 자외선 등의 에너지(40)를 생성한다. 패턴화된 층(46)은 잔류층(48)과, 돌출부(50)와 오목부(52)로 도시된 복수의 피처를 포함할 수 있으며, 돌출부(50)는 두께(t1)를 갖고, 잔류층은 두께(t2)를 갖는다.
전술한 시스템 및 공정은 미국 특허 번호 제6,932,934호, 미국 특허 번호 제7,077,992호, 미국 특허 번호 제7,179,396호 및 미국 특허 번호 제7,396,475호에서 언급된 임프린트 리소그래피 공정 및 시스템에서 추가로 사용될 수 있으며, 이 모든 특허들은 본원에 참조로 인용되어 있다.
추가적인 나노 임프린트 리소그래피 기술은, 특히, 형성되고 패턴화된 층의 원래 요철 패턴의 역전되거나 반전된 패턴에 대응하는 요철 이미지를 기판에 전사하기 위해, 형성되고 패턴화된 층 위에 평탄화된 층을 형성하는 공정을 포함한다. 기판에 그와 같이 역전되거나 반전된 패턴을 생성하는 공정은 때때로 "반전 톤" 공정으로서 공지되거나 지칭된다. 반전 톤 공정은 나노 임프린트 리소그래피에서 뿐만 아니라, 다른 리소그래피 공정에서도 점점 중요해지고 있다. 그러나, 특히, 하부의 패턴 피처의 임계 치수(또는 CD)가 20㎚ 이하인 경우, 하부의 패턴화된 층과 관련하여 충분한 에칭 선택도를 유지하면서도 충분한 평탄화를 달성하는데 있어서의 어려움이 평탄화된 층이 필요한 반전 톤 공정들의 효율성을 제한하고 있다.
원래 요철 패턴이 불균일한 크기의 피처들을 포함하는 경우, 즉, 크고 작은 피처들을 모두 포함한 패턴들을 포함하는 경우, 효율적인 평탄화 물질을 선택하고 그러한 물질을 사용하여 평면층을 달성하는데 있어서의 어려움이 특히 심각하다. 평탄화 물질의 속성, 그 두께, 및 층을 증착하기 위해 사용되는 기술에 따라, 피처 크기에 따른 평탄화 효과의 특성화를 위해 사용되는 특징적 공간 파라미터(sp)가 존재한다. 예컨대, 스핀-온 기술로 증착되는 300㎚ 스핀-온 카본(SOC) 물질의 경우, 특징적 공간 파라미터(sp)는 1 미크론 이하이다. 본원에서 사용되는 바와 같이, "작은" 피처는 적어도 하나의 평면내 방향에서 가로 크기(s)가 1㎛ 미만인(즉, S < 1㎛) 피처를 지칭하는 반면, "큰" 피처는 양 평면내 치수에서 가로 크기(s1, s2)가 적어도 1㎛인(즉, s1, s2 ≥ 1㎛) 피처를 지칭한다. 본원에서 추가로 사용되는 바와 같이, 용어 "피처"는 패턴으로부터 돌출하거나 연장하는 피처뿐만 아니라, 패턴 내의 오목부 또는 개방 영역을 포함한다. 예컨대, 20㎚/20㎚ line/space의 주기적 패턴은 등간격으로 이격된 작은 피처들의 세트를 나타내는 반면, 15㎛×15㎛의 개방된(즉, 내부에 어떠한 피처도 없는) 사각형 영역 또는 10㎛×60㎛의 직사각형 개방 영역은 큰 피처로 간주된다. 불균일한 크기의 피처들의 패턴의 일례에는 5㎛ 간극 또는 개방 영역(큰 피처)에 의해 이격된 50㎚/50㎚ line/space의 2개의 그룹 또는 영역(작은 피처)을 갖는 패턴이 포함된다. 도 3은 이러한 시나리오와 연관된 전형적인 어려움을 도시하고 있다. (축척을 따르지 않은) 패턴화된 층(202)이 기판(204) 위에 형성되어 작은 피처(101, 102, 103, 104, 105, 106, 107)를 포함하고 있으며, 피처(101, 102, 103, 104)는 개방 영역(108)에 의해 피처(105, 106, 107)로부터 분리되어 있고, 개방 영역(109)도 마찬가지로 피처를 넘어 연장하고 있다. 여기서, 개방 영역(108, 109)은 각각 피처(101, 102, 103, 104, 105, 106, 107)에 비해 큰 피처로서 간주될 수 있으며, 이에 따라, 특히, 피처(104, 105, 107)는 크고 작은 피처들 사이의 천이 구역에 배치된 것으로 간주될 수 있다. 패턴화된 층(202) 위에 층(200)이 평탄화 층으로서 형성된다. 그러나, 실질적인 한계로 인해, 본원에서 추가로 설명하는 바와 같이, 층(200)은 완전히 평탄하지 않으며, 개방 영역(108, 109) 위에 형성된 함몰부를 포함하고, 이에 따라, 층(200)의 평탄화 효율(planarization efficiency)은 100% 미만이다. 본원에서 추가로 사용된 바와 같이, 용어 "평탄화 효율"은,
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(1)
로서 정의되며,
여기서, HFH는 원래 피처(또는 단차)의 높이이고, H1은 피처(또는 단차) 위의 평탄화 물질의 두께이며, H2는 피처의 바닥에 있는(예컨대, 단차 부근의 개방된 바닥 영역에 있는) 평탄화 물질의 두께이다. 따라서, 층의 평탄화 효율은 완전히 100% 평탄한 층의 이상적인 조건으로부터의 그 변동성을 측정한 값이다.
평탄화 변동성은 대부분 자연적으로 발생하는 현상이다. 즉, (일반적으로, 예컨대, 스핀 코팅으로) 평탄화 물질을 도포하면, 경계 효과가 최소화되는 모든 큰 개방 영역 또는 표면 상에서 동일한 코팅 두께로 물질이 분산될 것이다. 이 개방 영역 또는 표면을 코팅하는 물질과 비교할 때 비록 전반적으로 약간 상승함에도 불구하고, 경계 효과가 마찬가지로 최소화되는 최고 피처 높이를 갖는 큰 피처들에 걸쳐 동일한 상대적 두께로 물질이 마찬가지로 동일한 정도로 분산될 것이다.
최고 피처 높이를 갖고 조밀하게 이격된 작은 피처들은 그 장소에서의 패턴의 특정 듀티 사이클에 따른 유효 두께를 갖는 큰 최고 높이 피처와 유사한 효과를 발생시킨다. 두께 변동 현상이 도 3에 간략화된 형태로 도시되어 있으며, 개방 영역(108, 109)에서, 그리고 조밀하게 이격된 작은 피처(101, 102, 103, 104, 105, 106, 107)들 위에서, 층(200)의 두께 변동을 볼 수 있다.
평탄화 변동성은, 특히, 패턴이 작은 피처에서 큰 피처로, 또는 큰 피처에서 작은 피처로 변하는 천이 구역에서 부작용을 발생시킨다. 도 3에서, 이러한 천이 구역이 피처(104, 108)들 사이에, 피처(108, 105)들 사이에, 그리고 피처(107, 109)들 사이에 배치되어 있다. 다른 예로서, 나노미터 규모의 피처들의 클러스터들이 미크론 크기의 개방 영역들에 의해 분리되는 장소에서 이러한 천이 구역이 발생할 수 있다. 이러한 천이 구역은 패턴의 나머지 부분과는 다른 평탄화 프로파일을 갖는 경향이 있다. 추가적인 가공에서, 이는 보다 균일한 크기의 영역 내에 있는 피처와 비교할 때 천이 구역 내의 피처가 가변적인 임계 치수(CD)를 갖도록 할 수 있다. 도 4 및 도 5를 참조하면, 피처(101, 102, 103, 106)의 상부가 노출되도록 층(200)을 에치 백(etch back)하면, 천이 구역에서의 평탄도 프로파일(planarity profile)의 변동으로 인해(도 4 및 도 5 참조), 피처(104, 105, 107)가 피처(101, 102, 103, 106)에 비해 더 많이 노출된다. 그리고, 노출된 피처들을 후속 에칭하면(도 6 참조), (피처(104, 105, 107)에 대응하는) 생성된 트렌치(114, 115, 117)들이 (피처(101, 102, 103, 106)에 대응하는) 생성된 트랜치(111, 112, 113, 116)들보다 약간 더 큰 CD를 가질 것이며, 기판(미도시) 내에 패턴을 추가로 에칭할 때 이와 같이 바람직하지 않은 동일한 CD 변동이 계속될 것이다. 이러한 현상은 패턴화된 피처 측벽이 완전히 수직하지 않다(즉, 패턴화된 피처 측벽이 90°미만의 기울기를 갖는다)는 사실에 기인한다. 도 7a 내지 도 7d를 참조하면, 이를 보다 명확하게 볼 수 있다. 도 7a는, 피처(210)의 베이스가 피처(210)의 상부보다 넓도록, 높이(h0)와 측벽 기울기(θ)(90°미만)를 갖는 피처(210)가 연장되어 있는 패턴화된 층(202)을 구비한 기판(204)을 도시하고 있다. 피처(210)의 상부(212)가 노출되도록 하드 마스크(200)가 에치 백되었다. 도 7b는 기판(204)이 노출되도록 피처와 하부의 잔류층(rlt)을 관통 에칭한 결과를 도시하고 있다. 기판 내로 에칭될 때 생성된 피처의 CD는 CD0가 될 것이고, 이는 피처(201)의 상부(212)에서의 폭에 대응한다. 그러나, 피처(210)가 높이(h1)로 축소되도록(h1 < h0), 도 7c에 도시된 바와 같이, 하드 마스크(200)가 초기에 추가로 에치 백되면, 도 7d에 도시된 바와 같이, 피처(210)의 관통 에칭으로 인해 더 넓은 CD1이 만들어진다(CD1 > CD0). 도 3 내지 도 6을 참조하면, 이와 동일한 현상이 천이 구역에서 발생하며, 천이 구역에서는, 층(200)의 평탄도 프로파일 변동이 천이 피처(104, 105, 107)의 더 큰 에치 백으로 이어지고, 이는, 비-천이 구역에서 생성된 피처(111, 112, 113, 116)와 비교할 때, 후속하여 생성된 피처(114, 115, 117)의 더 넓은 CD로 이어진다.
평탄화 변동성 이외에, 임프린트 반전 톤 공정에서의 추가적인 어려움은, 평탄화 층이 하드 마스크로서의 역할을 할 때, 경화된 임프린트 레지스트에 대한 평탄화 층의 충분한 에칭 선택도를 달성하는 것이다. 임프린트 레지스트는 일반적으로 유기 물질로 형성된다. 높은 에칭 선택도를 위해서는, 일반적으로, 레지스트의 조성과 하드 마스크의 조성이 상이하여야 한다. 예컨대, 스핀-온-글라스(SOG)와 같은 실리콘 함유 물질이 일반적으로 사용되는 평탄화 물질이며, 예컨대, 산소 플라즈마 에칭으로 추가적으로 처리될 유기 임프린트 레지스트에 대해 효과적인 하드 마스크가 되기 위해 필요한 에칭 선택도를 이론적으로 가질 수 있다. 불행하게도, 스핀-온-글라스는 요구되는 높은 에칭 선택도 특성을 갖는 산화 규소와 같은 물질로 완전히 변환되기 위해 고온(~ 300 내지 400℃)에서 소성(baked)될 필요가 있다. 그러나, 이 변환 온도는 임프린트 레지스트 천이 온도(~ 80℃), 즉, 임프린트 레지스트가 용융되어 흐르기 시작하는 온도보다 상당히 높다. 따라서, SOG는 레지스트 피처를 손상시키지 않는 에칭 마스크로서 유용하지 않다. 역으로, SOG가 충분히 높은 온도에서 소성되지 않으면, 산화 규소와 같은 물질로의 변환이 발생하지 않을 것이다. 따라서, 레지스트 피처가 생존할 것이기는 하지만, 물질은 임프린트 반전 톤 가공에 유용하기에는 충분히 양호한 에칭 선택도를 갖지 않을 것이다.
본 발명은 단일의 평탄화 층을 제1 컨포멀 하드 마스크 층과 이에 후속하는 제1 컨포멀 하드 마스크 층의 상부의 제2 보호층으로 대체함으로써 여타 문제를 해결한다. 제1 컨포멀 하드 마스크 층은, 바람직하게, 제1 컨포멀 하드 마스크가 레지스트보다 느리게 에칭되도록, 제1 에칭 화학 물질 내에서 레지스트에 대한 (3) 높은 에칭 선택도와 아울러, 제1 컨포멀 하드 마스크가 제2 보호층보다 느리게 에칭되도록, 제2 에칭 레시피에서 제2 보호층에 대한 (4) 높은 에칭 선택도를 가지면서도, (2) 높은 두께 균일도로 하부의 패턴화된 레지스트 층의 (1) 매우 컨포멀한 코팅을 달성한다. 일 실시예에서, 제1 컨포멀 하드 마스크 층은 저온(~ 50℃) 원자 층 증착(ALD) 기술로 증착되는 산화 규소(SiO2)이다. 이러한 기술은 저온(t)(~ 50℃)에서, 즉, 레지스트 천이 온도 미만에서, 패턴화된 레지스트 위에 매우 컨포멀한 균일한 두께의 SiO2 층을 증착할 수 있다. 상온 ALD 공정을 이용하여, 산화 알루미늄(Al2O3)과 같은 다른 산화물이 증착될 수도 있다. 이러한 ALD 기술은 1 내지 2개의 일분자층 내에 균일한 두께로 매우 컨포멀한 코팅을 달성한다. 또한, SiO2 및 Al2O3와 같은 산화물은, 특히, 산소계 플라즈마 에칭에서, 임프린트와 광 레지스트 모두에 대해 매우 높은 에칭 선택도를 갖는다. 용어 "에칭률 선택도"와 "에칭 선택도"는 본원에서 동일한 의미로 사용된다.
제2 보호층은, 바람직하게, 보호층이 제1 컨포멀 층보다 느리게 에칭되도록, 선택된 에칭 화학 물질을 이용하여 매우 컨포멀한 제1 컨포멀 층에 대해 (1) 높은 에칭 선택도를 달성하고, 이 에칭 선택도는 적어도 5이며(ξ1 ≥ 5); (2) 어느 정도의 평탄화 효율(예컨대, 적어도 15% 또는 20% 또는 25% 또는 35% 또는 50%)을 달성하지만, 완전히 100%의 평탄화 효율은 요구되지 않는다(예컨대, 평탄화 효율은 95% 미만 또는 90% 또는 80% 또는 70% 또는 60%, 또는 일부 경우에서는, 심지어 50% 미만 또는 40% 또는 30%일 수 있다). 즉, 완전히 평탄한 층이 필요한 공정과 비교하면, 평탄화 효율이 완화된다. 일 실시예에서, 보호층은 스핀-온 카본 층(SOC)일 수 있다. SOC가 상기 산화물보다 느리게 에칭되는 경우, SOC는 상기 산화물에 대해 높은 에칭 선택도를 갖는다. 예컨대, SOC는 산소계 플라즈마 에칭에서 산화 규소(SiO2)에 대해 ξ1 ≥ 5인 에칭 선택도를 갖는다. 다른 예에서, 보호층은 본원에 참조로 인용되어 있는 미국 특허 번호 제8,557,351호에 기술된 바와 같은 접착층일 수 있다. 다른 예에서, 보호층은 Brewer Science, Inc.(Rolla, MO)의 Level? M10 물질로 제조될 수 있다.
도 8a 내지 도 8d를 참조하면, 본 발명에 따른 반전 톤 공정이 추가로 도시되어 있다. 도 8a에서, 패턴화된 층(402)은 기판(404) 위에 형성되며, 잔류층(310)으로부터 연장하는 피처(301, 302, 303, 304, 305, 306, 307)를 포함하고 있다. 도 3의 패턴과 유사하게, 피처(301, 302, 303, 304)는 개방 영역(308)에 의해 피처(305, 306, 307)로부터 분리되어 있고, 개방 영역(309)도 마찬가지로 피처(307)를 넘어 연장하고 있다. 컨포멀 하드 마스크 층(406)이 패턴화된 층(402) 위에 균일한 두께(tHM)로 적층된다. 하드 마스크 층(406) 위에 보호층(408)이 적층된다. 특히, 보호층(408)은, 도 3에서의 상황과 유사하게, 피처(304, 305, 307)와 연관된 천이 구역에서의 평탄도 변동을 포함한다. 도 8b를 참조하면, 피처(301, 302, 303, 304, 305, 306, 307)의 상부를 가로질러 연장하는 컨포멀 하드 마스크 층의 상부(410)가 적어도 노출되도록 보호층이 에치 백되는 반면(도 8b), 보호층(408)의 일부분(412, 414)은 개방 영역(308, 309) 위에 각각 남는다. 하드 마스크(406)의 두께 균일도와 보호층(408)에 대한 높은 에칭 선택도로 인해, 패턴 피처(301, 302, 303, 304, 305, 306, 307) 위로 연장하는 하드 마스크(406)의 해당 부분의 상면이 균일하게 개방되고, 천이 구역 내의 패턴 피처, 즉, 패턴 피처(304, 306, 307)를 포함한 전체 패턴에 걸쳐 노출된다. 하부의 하드 마스크 층의 높은 균일도는 완전히 평탄하지 않은 평탄화 층과 연관될 수 있는 결함 문제를 효과적으로 극복한다. 어떤 의미에서, 보호층의 두께 변동은 하드 마스크의 상면 부분에 의해 "교정(rectified)"된다. 높은 에칭 선택도로 인해, 보호층은 전체 패턴 위에서 하드 마스크 피처의 상부들을 모두 균일하게 개방하기 위해 약간 과도하게 에칭될 수 있다. 남아 있는 보호층 부분(412, 414)들은, 이들의 주요 목적이 다음 에칭 단계에서 하부의 하드 마스크를 보호하는 것이기 때문에, 비평탄하게 남아 있을 수 있다. 도 8c를 참조하면, 그 다음, 패턴 레지스트 피처(301, 302, 303, 304, 305, 306, 307)의 상부가 노출되도록 하드 마스크 층(406)이 에치 백된다. 하드 마스크의 에칭이 동일한 높이로 패턴을 가로질러 시작되고 중지되기 때문에, 하드 마스크의 매우 균일한 두께는 생성된 반전 톤 패턴 피처의 매우 균일한 CD로 이어진다. 천이 구역에서의 피처 에칭과 비-천이 구역에서의 피처 에칭 간에 변동성이 없기 때문에, 피처의 측벽 기울기는 CD에 영향을 미치지 않으며; 그 대신, 모든 피처들이 도 8d에 추가로 도시된 바와 같이 일관되고 균일한 CD를 갖는다. 도 8d에서, (남아 있는 보호층의 부분(412, 414)들을 갖고 있었으므로) 패턴 피처와 하부의 잔류층이 제거됨으로써, 매우 균일한 CD를 갖는 대응하는 트렌치(311, 312, 313, 314, 315, 316, 317)가 생성되었다. 또한, 특정 에칭 레시피에서 컨포멀 하드 마스크에 레지스트 피처를 형성하기 위해 사용된 레지스트의 에칭 선택도를 ξ3으로 표시할 수 있다. 예컨대, 일반적인 임프린트 레지스트는 산소계 플라즈마 에칭에서 산화 규소(SiO2)에 대해 ξ3 ≥ 5인 에칭 선택도를 갖는다. 수득된 유사한 크기의 피처들의 CD 균일도(CDU1)는, 원래 레지스트 피처의 CD 균일도(CDU0); 보호층의 두께 균일도(PLU); 및 임프린트 패턴의 경우, 피처 아래에 있는 레지스트의 잔류층의 두께 균일도(RLTU)에 기인하며, 다음 수학식으로 설명되며,
Figure pat00002
(2)
여기서, 계수(A)는 원래 레지스트 피처의 측벽 기울기에 의존한다. 에칭 선택도(ξ1, ξ3)가 모두 최대화되면, 생성되는 피처의 CD 균일도(CDU1)에 대한 보호층의 두께 균일도(PLU)와 (임프린트 패턴의 경우) 잔류층의 두께 균일도(RLTU)의 기여도는 최소화된다. 예컨대, ξ1 = 10 이고, ξ3 = 10이면, (CDU1)2에 대한 PLU와 RLTU의 기여도는 물질들 사이에 에칭률 선택도가 없는, 즉, ξ1 = 1 이고, ξ3 = 1인 에칭 공정에 비해 100배 더 작을 것이다. 따라서, 유사한 크기의 반전 톤 피처들이 매우 균일한 CD를 가질 것이다. 잔류층이 없이 패턴화된 레지스트의 경우에는, 수학식 (2)에서 RLTU와 관련된 항이 생략된다는 것을 유의하여야 한다. 따라서, 도 8d에서, 구조가 기판(404) 내로 추가로 에칭되면, 각각의 원래 패턴 피처가 천이 구역에 배치되었는지의 여부와 관계없이, 매우 균일한 CD를 갖는 원래 패턴의 역전(반전 톤)이 생성된다.
도 9a 내지 도 9c는 본 발명에 따른 반전 톤 공정에 대한 보호층의 중요성을 추가로 도시하고 있다. 도 9a는, 도 8a에 도시된 하드 마스크 층(406)과 유사하지만 보호층(408)이 추가되지 않은, 패턴화된 층(602) 위에 증착된 컨포멀 하드 마스크 층(606)을 도시하고 있다. 도 9b는 피처(501, 502, 503, 504, 505, 506, 507)의 상부가 노출되도록 하는 하드 마스크 층(606)의 에치 백을 도시하고 있지만, 이 피처들의 상부를 따라 하드 마스크 층을 이와 같이 에치 백하면, 개방된 피처(508, 509)에 있는 하드 마스크 층도 제거하게 된다. 따라서, 도 9c에 도시된 바와 같이, 이 피처(508, 509)들은 추가적인 반전 톤 가공 단계에서 소실된다. 즉, 개방된 피처(508, 509)에서 마스크 층(606)이 에치 백됨으로써, 피처(508, 509)가 더 이상 보호되지 않으면, 패턴화된 층(602)의 후속 에칭이 기판(604) 내로 개방된 피처(508, 509)의 역전(또는 반전 톤) 패턴을 생성하지 않을 것이다. 즉, 패턴 톤이 완전히 역전되거나 반전되지 않는다.
도 10a 내지 도 10c를 참조하면, 보호층 물질에 대해 상대적으로 주어진 하드 마스크의 에칭 선택도를 포함하여, 주어진 파라미터 하에서 보호층의 최소 평탄화 효율이 결정될 수 있다. 도 10a는 피처(710)가 위에 형성되어 있는 패턴화된 층(702)을 구비한 기판(704)을 도시하고 있으며, 예컨대, 균일한 층 두께(hHM)를 갖는 컨포멀하게 패턴화된 층(702)에 대한 SiO2 원자 층 증착(ALD)으로, 패턴화된 층(702) 위에 하드 마스크 층(706)이 형성되어 있다. 피처(710)는 FH로 표시된 높이 단차를 하드 마스크 층에서 결정하는 피처를 제공한다. 보호층(708)은, 예컨대, 스핀-온 공정에 의해, 하드 마스크 층(706) 위에 도포된다. 피처(710) 영역의 상부에 있는 보호층(708)의 두께는 htop으로 표시되어 있고, 단차의 바닥에 있는, 즉, 피처(710)에 인접한 보호층의 두께는 hbottom으로 표시되어 있다. 보호층(708)에 확립된 대응하는 높이 단차는 Δ로 표시되어 있다. 따라서, 평탄화 효율(PE)은, 수학식 (3)에 따라 다음과 같이 표현된다.
Figure pat00003
(3)
도 10b를 참조하면, 피처(710)의 상부를 덮고 있는 하드 마스크 층(706)의 부분이 노출되도록 보호층(708)이 에치 백되었으며, 단차의 바닥에 있는 보호층(708)의 두께가 두께(hprotect)로 감소되었다. 그리고, 도 10c를 참조하면, 패턴화된 층(702)의 피처(710)가 드러나도록 하드 마스크(706)가 에칭되었으며, 보호층(708)이 hfinal로 추가로 감소되었다. 보호층 물질에 대해 주어진 하드 마스크 물질의 에칭 선택도(ξ2)에 대하여, 그리고 에칭된 하드 마스크 층(706)의 주어진 두께(hHME)에 대하여, 이에 대응하여 보호층(708)이 두께(hHME/ξ2)만큼 에칭될 것이다. 일반적으로, 하드 마스크는 실제 하드 마스크 두께(hHM)보다 크거나 작은 두께(hHME)를 제거할 에칭 조건에 놓일 수 있다. 하드 마스크 에칭 중의 보호층(708)의 두께 변화는 다음과 같다.
Figure pat00004
(4)
피처(710)의 상부가 처음 노출되었을 때, 하드 마스크 에칭이 중지되면,
Figure pat00005
(5)
가 된다.
따라서, 주어진 에칭 선택도(ξ2)에 대하여, 특정 위치에서 하부의 하드 마스크를 보호하기 위한 보호층(708)의 최소 필요 두께는, 피처(710)가 처음 노출되었을 때, 즉, hHME = hHM일 때, 특정 위치에서 보호층의 최종 두께(hfinal)가 제로에 근접하도록 하는 두께이다. 이는 다음과 같이 표현될 수 있으며,
Figure pat00006
(6)
여기서, 최소 보호층 두께는 hprotect _min_local로 표시된다.
보호층(708)의 유효한 최소 필요 두께는 2개의 추가적인 변수인, Δhprotect_global로 표시된 기판(예컨대, 웨이퍼) 전체에 걸친 보호층의 전체 또는 전역 두께 변동과, ΔFHglobal로 표시된 패턴화된 층 전체에 걸친 전역 피처 높이 변동에 더 의존한다. 이들 변수를 고려하면, hprotect _max_global로 표시된 기판 또는 웨이퍼 전체에 걸친 보호층의 필요한 최대 전체 두께는 다음과 같이 표현될 수 있다.
Figure pat00007
(7)
여기에서부터, 보호층의 최소 평탄화 효율 또는 PEmin이 다음과 같이 표현될 수 있다.
Figure pat00008
(8)
또는
Figure pat00009
(9)
즉, 주어진 보호층의 최소 평탄화 효율(PE)은 에칭 선택도(ξ2), 피처 높이(FH), 하드 마스크 두께(hHM), 전역 보호층 두께 변동 및 전역 피처 높이 변동(Δhprotect _global, ΔFHglobal)에 의존한다. 에칭될 주어진 하드 마스크 두께(hHME)에 대하여, 보호층의 최소 평탄화 효율은 다음의 수학식으로 표현될 수 있으며,
Figure pat00010
(10)
여기서, 하드 마스크의 최소 에칭 두께(hHM)는 하드 마스크의 필요 에칭 두께(hHME)로 대체된다.
이제, 도 11을 참조하면, 공정(800)은 본 발명의 양태들을 포함하는 작업 흐름 공정을 나타낸다. 단계(810)에서는, 기판(또는 다른 하부층) 상에 패턴화된 레지스트 층을 형성한다. 이는 광학 및 임프린트 리소그래피 기술을 포함한 공지의 리소그래피 기술을 통해 달성될 수 있지만, 이에 한정되지는 않는다. 단계(820)에서는, 상온 또는 저온에서, 즉, 레지스트 천이 온도 미만의 온도에서, 패턴화된 레지스트 층 상에 컨포멀 하드 마스크 층을 증착한다. 컨포멀 하드 마스크 층은 매우 컨포멀하여야 하고, 매우 균일한 두께를 가져야 하며, 두께 변동성이 5㎚ 미만인 것이 바람직하다. 컨포멀 하드 마스크 층은 레지스트에 대해 높은 에칭 선택도를 또한 가져야 한다. 예컨대, 저온 원자 층 증착(ALD) 기술로 증착된 산화 규소(SiO2) 또는 산화 알루미늄(Al2O3)이 이러한 요구 조건을 달성할 수 있다. 최소 피처에 대해 최고 CD 균일도를 달성하기 위해, 컨포멀 층 두께를 패턴화된 층 피처의 최소 피치 크기의 절반보다 더 큰 두께로 설정하는 것이 더 바람직할 수 있다(즉, 두께(t) ＞ 0.5 최소 피처 피치(p)). 단계(830)에서는, 스핀-온 공정을 포함한 공지의 기술로 컨포멀 하드 마스크 층 위에 보호층을 형성하지만, 이에 한정되지는 않는다. 보호층은, 보호층보다 컨포멀 하드 마스크 층이 느리게 에칭되는 선택된 제1 에칭 화학 물질 내에서, 컨포멀 하드 마스크 층에 대해 높은 에칭 선택도, 예컨대, ξ1 ≥ 5인 에칭 선택도를 가져야 한다. 예컨대, SiO2로 이루어진 하드 마스크 층 위에 있는 스핀-온 카본(SOC)으로 이루어진 보호층은 산소계 에칭 공정에서 필요한 에칭 선택도를 갖는다. 또한, 컨포멀 하드 마스크보다 보호층이 느리게 에칭되는 선택된 제2 에칭 화학 물질 내에서, 컨포멀 하드 마스크 층에 대해 유사한 에칭 선택도, 예컨대, ξ2 ＞ 1인 에칭 선택도를 보호층이 갖도록, 보호층과 컨포멀 하드 마스크 층 쌍이 선택되어야 한다. 동일한 SOC 보호층과 SiO2 하드 마스크 층의 예에서, SiO2는 CF4/CHF3 혼합물을 사용한 플라즈마 에칭에서 SOC에 대해 필요한 에칭 선택도를 갖는다. 또한, 전술한 바와 같이, 보호층을 완전히 평탄화(100%)할 필요는 없지만, 필요한 최소 평탄화 효율(PEmin)(본원의 수학식 (9) 참조)을 달성할 수 있도록 보호층이 도포되어야만 한다. 예컨대, 패턴화된 층의 피처 높이(FH)의 절반인 보호층 두께 변동에 대응하는 PE = 50%로 스핀-온 공정에 의해 SOC 보호층이 형성될 수 있다.
보호층이 도포되면, 기판 내에 패턴화된 층의 역전 패턴(반전 톤)을 발생시키기 위해, 에칭 단계(840, 850, 860, 870)를 수행한다. 단계(840)에서는, 전체 기판(전체 웨이퍼) 위에서 하드 마스크 피처의 상부가 균일하게 개방될 때까지, 보호층을 에치 백한다. 모든 하드 마스크 피처를 개방하기 위해, 필요하다면, 약간 과도한 보호층 에칭이 허용될 수 있다. 전술한 바와 같이, 산화 규소(SiO2) 하드 마스크 층의 상부에 있는 SOC 보호층에 대하여, 산소계 에칭 공정을 위해 필요한 높은 에칭 선택도가 존재한다(ξ1 ≥ 5). 단계(850)에서는, 레지스트 피처의 상부가 개방될 때까지, 하드 마스크 피처의 상부를 에칭한다. 여기서도, 전체 기판(전체 웨이퍼) 위에서 모든 패턴화된 레지스트 층 피처가 필요한 수준(높이)으로 개방될 때까지, 약간 과도한 에칭이 필요할 수 있다. 일부 경우에, 피처는 최고 레지스트 피처 높이의 ~ 0.7 수준(높이)으로 개방될 수 있다. 피처들 또는 피처 클러스터들 사이로 연장하는 개방 공간에서 하드 마스크가 에칭되는 것을 보호층이 차폐하도록, 하드 마스크 층에 대한 보호층의 높은 에칭 선택도(ξ2)가 여기에서도 필요하다. 여기서, 하드 마스크보다 보호층이 느리게 에칭된다. 전술한 바와 같이, SiO2 하드 마스크 층과 SOC 보호층에 대하여, 불소계 화학 물질, 예컨대, C4F8, CF4, CHF3 또는 이들의 혼합물을 이용한 플라즈마 에칭을 위해 필요한 에칭 선택도가 존재한다. 그리고, 단계(860)에서는, 높은 제어하에서 하드 마스크 개방 단면에 의해 정의되는 바와 같이 피처 임계 치수(CD)를 유지하고 레지스트를 수직으로 에칭하기 위해, 고도의 이방성 에칭 공정을 사용하여, 패턴화된 레지스트를 에칭한다. 레지스트에 대해 하드 마스크의 높은 에칭 선택도, ξ3, 예컨대, ξ3 ≥ 5가 필요하다. 이 경우, 하드 마스크는 레지스트보다 느리게 에칭된다. 예컨대, 유기 임프린트 레지스트와 하드 마스크로서의 산화 규소(SiO2)를 사용하는 경우, 예컨대, 산소, 산소/아르곤, 및/또는 산소/헬륨 가스 혼합물을 사용한 플라즈마 에칭에서 필요한 에칭 선택도가 달성된다. 마지막으로, 단계(870)에서는, 매우 균일한 피처 CD로 원래 패턴의 반전 톤(역전 패턴)을 기판 내로 전사하기 위해 기판(또는 다른 하부층)을 에칭한다. 여기서, 에칭 요구 조건은 하드 마스크 물질, 예컨대, SiO2에 의존하고, 기판 물질, 예컨대, Si에 의존하거나, 다른 하부의 물질, 예컨대, 다른 SOC 층에 의존한다.
예
다음의 예에서는, 생성된 패턴화된 층이 상이한 전역 피처 높이 변동(ΔFHglobal)을 갖도록, 임프린트 리소그래피 기술로 실리콘 웨이퍼 기판을 패턴화한다. 그리고, 패턴화된 층을 SiO2 컨포멀 하드 마스크 층으로 코팅하며, ALD 기술로 SiO2가 패턴화된 층 상에 변화하는 두께(hHM)로 증착된다. 스핀-온 공정으로 하드 마스크 층 위에 스핀-온 카본(SOC) 보호층을 300㎚의 평균 두께로 증착하며, 보호층은 변화하는 전역 두께 변동(Δhprotect _global)을 갖는다. 에칭 선택도(ξ2)도 마찬가지로 변화한다.
제1 예. 제1 예에서는, 에칭된 하드 마스크 층 두께 hHME = 20 ㎚; 에칭 선택도 ξ2 = 5; 동일한 유형의 피처 위에서 보호층 두께의 전역 변동 Δhprotect _global = 3㎚, 피처 높이의 전역 변동 ΔFHglobal = 2㎚, 및 피처 높이 FH = 40㎚이다. 여기에서부터, 상기 수학식 (10)은,
Figure pat00011
(11)
이 된다.
따라서, 상기 파라미터를 적용하면, 보호층에 대한 22.5%의 최소 평탄화 효율은 패턴 톤을 안전하고 완벽하게 반전하기에 충분하다. 아래의 표 1은 위에 주어진 파라미터에 대한 PEmin 값을 나타내지만, 에칭률은 다르다.
주어진 에칭 선택도(ξ2)와, 나머지 파라미터를 일정하게 한 상태에서, 수학식 (10)에 따라 필요한 최소 평탄화 효율 간의 관계
ξ2 PEmin, %
20 15
10 17.5
6 20.8
5 22.5
4 25
3 29.2
2 37.5
1 62.5
나타낸 바와 같이, 에칭률 선택도가 매우 높은 경우, 예컨대, ξ2 = 10인 경우, 최소 평탄화 효율은 상당히 낮을 수 있으며, 예컨대, PEmin = 17.5%일 수 있다. 역으로, 평탄화 효율이 상당히 높은 경우(그러나, 아직 완전히 평탄하지는 않은 경우), 예컨대, PEmin = 62.5%인 경우, 에칭률 선택도는 상당히 낮을 수 있으며, 예컨대, ξ2 = 1일 수 있다.
제2 예. 이 예에서는, 보호층 두께의 전역 변동이 Δhprotect _global = 10㎚로 증가한 것을 제외하고, 변수들이 제1 예에서와 동일하게 유지된다. 여기에서부터, 상기 수학식 (10)은,
Figure pat00012
(12)
이 된다.
여기서, 상기 파라미터와 선택된 에칭 선택도가 ξ2 = 5인 것을 고려하면, 보호층에 대한 40%의 최소 평탄화 효율은 패턴 톤을 안전하고 완벽하게 반전하기에 충분하다. 그러나, 10㎚의 비-이상적인 스핀-온 보호층 두께 변동이 평탄화 효율에 대해 보다 엄격한 요구 조건을 초래하고 있음을 또한 알 수 있다. ξ2 = 5인 경우, 최소 평탄화 효율은 Δhprotect _global = 3㎚에 대하여 22.5%(제1 예)로부터 이 예에서 Δhprotect _global = 10㎚에 대하여 40%로 증가한다. 아래의 표 2는 위에 주어진 파라미터에 대한 PEmin 값을 나타내지만, 연관된 에칭률 선택도는 다르다.
주어진 에칭 선택도(ξ2)와, 나머지 파라미터를 일정하게 한 상태에서, 필요한 최소 평탄화 효율 간의 제2 예의 관계
ξ2 PEmin, %
20 32.5
10 35
6 38.3
5 40
4 42.5
3 46.7
2 55
1 80
제3 예. 이 예에서는, 하드 마스크 두께가 hHME = 30㎚로 증가한 것을 제외하고, 변수들이 제1 예에서와 동일하게 유지된다. 여기에서부터, 상기 수학식 (10)은,
Figure pat00013
(13)
이 된다.
여기서, 상기 파라미터와 선택된 에칭 선택도가 ξ2 = 5인 것을 고려하면, 보호층에 대한 27.5%의 최소 평탄화 효율은 패턴 톤을 안전하고 완벽하게 반전하기에 충분하다. 하드 마스크의 증가된 두께(즉, 하드 마스크의 증가된 에칭 깊이)가 최소 평탄화 효율에 대해 보다 엄격한 요구 조건을 초래한다는 것을 알 수 있다. ξ2 = 5인 경우, 최소 평탄화 효율이 hHME = 20㎚에 대하여 22.5%(제1 예)에서 이 예에서는 hHME = 30㎚에 대하여 27.5%로 증가한다. 표 3은 위에 주어진 파라미터에 대한 PEmin 값을 나타내지만, 연관된 에칭률 선택도는 다르다.
주어진 에칭 선택도(ξ2)와, 나머지 파라미터를 일정하게 한 상태에서, 필요한 최소 평탄화 효율 간의 제3 예의 관계
ξ2 PEmin, %
20 16.3
10 20
6 25
5 27.5
4 31.3
3 37.5
2 50
1 87.5
제4 예. 이 예에서는, 제2 예에서와 같이 보호층 두께의 전역 변동이 Δhprotect_global = 10㎚로 증가하고 제3 예에서와 같이 하드 마스크 두께가 hHME = 30㎚로 증가한 것을 제외하고, 변수들이 제1 예에서와 동일하게 유지된다. 여기에서부터, 상기 수학식 (10)은,
Figure pat00014
(14)
이 된다.
여기서, 수학식 (10)에서 사용된 4개의 선택된 파라미터와 선택된 에칭 선택도 ξ2 = 5에 대하여, 45%의 최소 평탄화 효율은 패턴 톤을 안전하고 완벽하게 반전하기에 충분하다. 여기서, 하드 마스크의 증가된 두께(또는 하드 마스크의 증가된 에칭 깊이)와 동시에 스핀-온 필름 균일도의 저하가 최소 평탄화 효율에 대해 보다 엄격한 요구 조건을 초래한다는 것을 알 수 있다. ξ2 = 5인 경우, 평탄화 효율이 45%로 증가한다. 표 4는 위에 주어진 파라미터에 대한 PEmin 값을 나타내지만, 연관된 에칭률 선택도는 다르다. 여기서, 매우 낮은 에칭 선택도, 예컨대, ξ2 = 1에 대하여, 허용할 수 있는 해법이 없다.
주어진 에칭 선택도(ξ2)와, 나머지 파라미터를 일정하게 한 상태에서, 필요한 최소 평탄화 효율 간의 제4 예의 관계
ξ2 PEmin, %
20 33.8
10 37.5
6 42.5
5 45
4 48.8
3 55
2 67.5
1 105 (달성 불가)
제5 예. 이 예에서는, 피처 높이가 FH = 60㎚로 증가한 것을 제외하고, 변수들이 제2 예에서와 동일하게 유지된다. 여기에서부터, 상기 수학식 (10)은,
Figure pat00015
(15)
이 된다.
제5 예는 제2 예의 파라미터와 아울러, 40㎚에서 60㎚로 증가한 피처 높이를 사용한다. 에칭 선택도 ξ2 = 5에 대하여, 26.7%의 최소 평탄화 효율은 패턴 톤을 안전하고 완벽하게 반전하기에 충분하다. 표 5는 다양한 에칭률 선택도에 대한 PEmin 값을 나타낸다. 증가된 피처 높이가 (표 2에 비해) 최소 평탄화 효율에 대한 요구 조건을 완화시킨다는 것을 알 수 있다. 예컨대, ξ2 = 5에 대하여, 평탄화 효율 요구 조건이 제2 예에서의 40%에서 26.5%로 낮아졌다.
주어진 에칭 선택도(ξ2)와, 나머지 파라미터를 일정하게 한 상태에서, 필요한 최소 평탄화 효율 간의 제5 예의 관계
ξ2 PEmin, %
20 21.7
10 23.3
6 25.6
5 26.7
4 28.3
3 31.1
2 36.7
1 53.3
제6 예. 이 예에서는, 형성되고 패턴화된 층을, 30㎚ line/space, 1:1 듀티 사이클 패턴 및 피처들 사이에 30μ 정도로 큰 개방 영역을 구비한 최소 피처들로 구성하였다. 모든 피처들의 피처 높이, FH, 는 57㎚였다. 템플릿(및 이에 따라 생성된 패턴화된 층) 상에서의 피처 높이 변동은 ΔFHglobal = 2㎚였다. 하드 마스크 층은 ALD 기술로 증착된 SiO2 층이었다. 하드 마스크 두께는 hHM = 20 nm 였다. 스핀-온 공정으로 평균 두께가 300㎚인 스핀-온 카본(SOC) 보호층을 증착하였다. 전체 웨이퍼를 따라 전역 두께 변동은 Δhprotect _global = 5㎚였다. 평탄화 층은 최대 측정 높이 단차 Δ = 28㎚를 가졌다. 따라서, 수학식 (3)에 따라 측정된 평탄화 효율(PE)은,
Figure pat00016
(16)
이었다.
SOC를 에치 백하기 위해 산소 플라즈마 레시피를 사용하였고, SiO2에 대한 SOC의 에칭 선택도는 ξ1 = 20이었다(즉, 제1 에칭 단계). 산화 규소 하드 마스크를 에치 백하기 위해 CF4/CHF3 혼합물 플라즈마 레시피를 사용하였고, 에칭 선택도는 ξ2 = 4이었다(즉, 제2 에칭 단계). 상기 수학식 (10)으로부터, 전술한 파라미터로 성공적으로 톤 반전하기 위해 필요한 최소 PE는 다음과 같이 표현된다.
Figure pat00017
(17)
측정된 평탄화 효율은 PEmeasured = 49%이고, 이는 반전 톤 가공에 필요한 최소 평탄화 효율 PEmin = 21%보다 상당히 크다.
Figure pat00018
(18)
스핀-온 코팅으로 수득한 관찰된 평탄화 효율(49%)은 작은 피처(30㎚ line/space)와 큰 피처(30미크론 개방 영역)를 포함한 전체 패턴을 성공적으로 반전하기에 충분했다.
이 설명을 참조하면, 다양한 양태에 대한 추가적인 변형예와 대안적인 실시예가 관련 기술 분야의 기술자에게 명백할 것이다. 따라서, 이 설명은 단지 예시적인 것으로 해석되어야 한다. 본원에 도시되고 설명된 형태는 실시예의 예로서 간주되어야 한다는 것을 이해하여야 한다. 구성요소와 물질은 본원에 도시되고 설명된 것들로 대체될 수 있으며, 부분과 공정은 반전될 수 있고, 어떤 특징은 독립적으로 사용될 수 있으며, 이 모든 것이 본 설명을 이점을 활용한 후 관련 기술 분야의 기술자에게 명백해질 것이다.

Claims (13)

  1. 불균일한 크기의 피처(feature)들을 갖는 요철 패턴을 형성하는 패턴화된 층을 기판 상에 형성하는 단계와;
    상기 패턴화된 층의 피처 위에 저온 증착으로 컨포멀 하드 마스크 층을 증착하는 증착 단계와;
    상기 컨포멀 하드 마스크 층 위에 비평탄 보호층을 도포하는 도포 단계로서, 상기 비평탄 보호층은 95% 미만의 평탄도 효율(PE)을 갖고(PE 95%), 상기 비평탄 보호층은 제1 에칭 조건 하에서 상기 컨포멀 하드 마스크 층에 대해 5 이상인 에칭 선택도(ξ1)를 갖고(ξ1 ≥ 5), 상기 컨포멀 하드 마스크 층은 제2 에칭 조건 하에서 상기 비평탄 보호층에 대해 1 초과인 에칭 선택도(ξ2)를 갖고(ξ2 ＞ 1), 상기 패턴화된 층은 제3 에칭 조건 하에서 상기 컨포멀 하드 마스크 층에 대해 5 이상인 에칭 선택도(ξ3)를 갖는(ξ3 ≥ 5), 도포 단계와;
    상기 패턴의 돌출된 피처의 상부 위로 연장하는 상기 컨포멀 하드 마스크 층의 상면이 노출되도록 상기 제1 에칭 조건 하에서 상기 비평탄 보호층을 선택적으로 에칭하는 에칭 단계와;
    아래에 있는 상기 패턴의 피처가 노출되도록 상기 제2 에칭 조건 하에서 노출된 컨포멀 하드 마스크 층을 선택적으로 에칭하는 에칭 단계; 및
    상기 기판을 노출하여 상기 요철 패턴의 반전인 패턴을 형성하도록 상기 제3 에칭 조건 하에서 노출된 패턴의 피처를 선택적으로 에칭하는 에칭 단계를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 저온 증착은 원자 층 증착(ALD)인, 방법.
  3. 제1항에 있어서,
    상기 비평탄 보호층은 50% 이상의 평탄도 효율(PE)을 갖는(50% ≤ PE < 95%), 방법.
  4. 제1항에 있어서,
    상기 에칭 선택도(ξ2)는 2 이상이고(ξ2 ≥ 2), 상기 비평탄 보호층은 35% 이상의 평탄도 효율(PE)을 갖는(35% ≤ PE < 95%), 방법.
  5. 제1항에 있어서,
    상기 에칭 선택도(ξ2)는 5 이상이고(ξ2 ≥ 5), 상기 비평탄 보호층은 20% 이상의 평탄도 효율(PE)을 갖는(20% ≤ PE < 95%), 방법.
  6. 제1항에 있어서,
    상기 에칭 선택도(ξ2)는 10 이상이고(ξ2 ≥ 10), 상기 비평탄 보호층은 15% 이상의 평탄도 효율(PE)을 갖는(15% ≤ PE < 95%), 방법.
  7. 제1항에 있어서,
    상기 에칭 선택도(ξ2)는 20 이상이고(ξ2 ≥ 20), 상기 비평탄 보호층은 10% 이상의 평탄도 효율(PE)을 갖는(10% ≤ PE < 95%), 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 평탄도 효율은 90% 미만인, 방법.
  9. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 컨포멀 하드 마스크 층은 가장 가까운 피처들 사이의 공간(s)의 절반보다 큰 두께(hHM)를 갖는(hHM ≥ s/2), 방법.
  10. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 컨포멀 하드 마스크 층은 SiO2 또는 Al2O3인, 방법.
  11. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 비평탄 보호층은 스핀-온 카본(SOC)인, 방법.
  12. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 패턴은 미크론 크기의 개방 영역들에 의해 분리된 나노미터 규모의 피처들의 클러스터들을 포함하는, 방법.
  13. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 기판 내로 반전 톤 패턴이 전사되도록 노출된 기판을 선택적으로 에칭하는 단계, 및 디바이스를 제조하기 위해 기판을 가공하는 단계를 더 포함하는, 방법.
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