CN116157896A - 倒装芯片微装置结构 - Google Patents

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Abstract

所公开的为具有连接保护的倒装芯片或横向微装置的结构的各种方面。这些各种方面包括例如掺杂层或阻挡层或量子井结构的功能层，以及介电层、VIA、光学增强层、连接衬垫、保护层、掩模及额外层的结构组合。另外，还已公开微装置制造的方法，其中已使用图案化。本公开进一步涉及将竖直微装置集成至系统衬底中。该系统衬底还可具有背板电路。该集成用介电质覆盖该微装置且经由VIA耦合该背板。

Description

倒装芯片微装置结构
技术领域
本公开涉及倒装芯片或横向微装置进入系统衬底中的结构和制造。本公开进一步涉及将竖直微装置集成至衬底中。
发明内容
根据实施方案中的一者，存在一种微装置结构，其包括：顶部掺杂层和主动层的这些层的蚀刻部分，其位于微装置的边缘处；介电层，其形成为覆盖由于这些层的蚀刻而暴露的侧壁；欧姆层，其形成于掺杂层上以增强与掺杂层的耦合；以及电极，其将底部掺杂层连接至顶部表面。
根据另一实施方案，存在一种制造具有蚀刻边缘的微装置的方法，该方法包括：在欧姆层的顶部上形成硬掩模；在顶部处将硬掩模图案化为完整微装置的形状；将蚀刻边缘添加至微装置表面；将层蚀刻至微装置的最终高度与边缘的蚀刻高度之间的厚度差；重新图案化硬掩模以去除与蚀刻边缘相关联的区域；以及再次蚀刻这些层以使再蚀刻高度等于底部掺杂层顶部上的这些层的高度。
根据另一实施方案，存在一种制造具有蚀刻边缘的微装置的方法，该方法包括：在顶部表面上形成第一硬掩模；在顶部处将硬掩模图案化为包含与边缘相关联的部分的完整微装置的形状；执行第一蚀刻工艺以将层蚀刻至边缘台面的厚度；形成覆盖微装置的边缘部分的第二掩模；以及执行第二蚀刻工艺以再次蚀刻这些层，以使再蚀刻高度等于底部掺杂层顶部上的这些层的高度。
根据另一实施方案，存在一种微装置结构，其包括：底部掺杂层、主动层及顶部掺杂层的堆叠；阻挡层，其形成于微装置的顶部上；介电层，其覆盖微装置侧壁的部分和微装置的顶部表面，使得暴露微装置侧壁上的底部掺杂层的一部分；欧姆层，其至少形成于底部掺杂层上；电极，其形成为耦合至底部掺杂层且还覆盖微装置的顶部表面的部分；衬垫，其形成于耦合电极的顶部表面上；第二电极，其形成为连接欧姆层或顶部掺杂层；以及第二衬垫，其形成为耦合第二电极。
本发明涉及一种将竖直微装置集成至系统衬底中的方法，该方法包括：用第一介电质覆盖微装置的侧壁；用第二介电质覆盖微装置的顶部表面；以及在第二介电质上产生第一VIA开口。微装置的底部侧面可由第三介电质覆盖，且第二VIA开口产生于第三介电质中。
附图说明
在阅读以下详细描述之后且在参考图式之后，本公开的前述及其它优势将变得显而易见。
图1A展示具有功能结构的微装置结构。
图1B展示图1A中具有功能结构的微装置结构的变化。
图1C展示在功能结构的侧壁上方延伸的层。
图2A展示其中蚀刻微装置的边缘处的这些层的一部分的倒装芯片结构。
图2B展示蚀刻边缘的一个变化。
图2C展示蚀刻装置的俯视图。
图2D展示两个相对角上的两个邻近装置的蚀刻区域。
图2E展示其中针对一些像素切换系统衬底上的衬垫以匹配新微装置的定向的系统衬底示例。
图3A展示其中经由侧壁进行与底部掺杂层的耦合的结构。
图3B展示其中经由侧壁进行与底部掺杂层的耦合的结构。
图4展示简化竖直微装置集成至系统衬底中的实施方案。
尽管本公开易受各种修改及替代形式的影响，但在图式中已借助于示例展示特定实施方案或实施方式且将在本文中详细描述。然而，应理解，本公开并不打算限制于所公开的特定形式。相反，本公开将涵盖属于如由随附权利要求书界定的本发明的精神及范围内的所有修改、等效物及替代例。
具体实施方式
在本说明书中，术语″装置″和″微装置″可互换使用。然而，所属领域的技术人员显而易见，此处所描述的实施方案与装置大小无关。
为了开发系统(显示器、传感器或其它)，将微装置集成至系统衬底中。
本说明书的若干实施方案涉及将微装置集成至接收衬底中。系统衬底可包括微型发光二极管(LED)、有机LED、传感器、固态装置、集成电路、微机电系统(MEMS)和/或其它电子组件。
接收衬底可为但不限于印刷电路板(PCB)、薄膜晶体管背板、集成电路衬底或例如LED的光学微装置的一种情况、显示器的组件，例如驱动电路背板。微装置供体衬底和接收衬底的图案化可与不同转移技术结合使用，包含但不限于通过不同机制(例如，静电转移头端、弹性体转移头端)或直接转移机制(例如双功能衬垫及更多机制)进行取放。
微装置可具有底部侧面和顶部侧面。底部具有紧接着主动层的掺杂层和不同于顶部上的底部掺杂层的另一掺杂层。可存在其它层，例如围绕主动层的阻挡层。主动层产生发射或吸收波并产生电荷。导电层形成为接近掺杂层。由于两个掺杂层位于装置的两个不同侧面上，因此使两个层接近的一种方法为将装置的一个表面(例如顶部)上的两个衬垫耦合至两个掺杂层。此处所引用的本发明提供至掺杂层的底部侧面的耦合通路，同时使对装置结构的影响降至最小且实现较小装置。
参考图1A，呈现微装置结构100。此处，功能结构102可包括不同层，例如掺杂层、阻挡层、量子井结构及其它类型的层。VIA 102-a形成于功能结构102中，使得其能够从相对侧面耦合至功能结构102的顶部侧面或底部侧面。介电层104覆盖VIA的侧壁。层104还可覆盖功能结构102的部分或全部表面。导电层110部分地填充VIA 102-a，且经由介电层104中的开口106耦合至装置结构104的顶部表面(对于结构102的底部表面可实现相同效果)。如果介电层104并不覆盖装置的表面，那么不需要开口106。
另一层112可覆盖微装置100的表面。此层112可为光学增强层以使得能够从微装置进行光提取。接着用层120填充微装置的顶部表面和VIA结构。此层120增强装置的结构完整性，或其也可充当光学增强层。该层可为聚合物，例如聚酰胺、BCB或SOG或其它类型。
在功能结构102的底部侧面处，存在保护层110免受任何后处理，例如蚀刻或图案化的保护层108。层110可为反射层，例如Al或银，其对不同工艺步骤，例如蚀刻极为敏感。层108可为对不同工艺更具抗性的Ni、Cr或Au。另一层114可形成于装置的底部表面上。此可为欧姆或保护层114。介电层122至少覆盖VIA和装置的底部表面的部分。衬垫118-a和118-b经由VIA 116-a和116-b耦合至层108和114。可用衬垫材料或不同材料填充VIA116-a和116-b。
在图1B中所显示的另一相关情况下，组合层112和120。
在图1C中所显示的另一相关情况下，层122在结构102的侧壁上方延伸。
图2A展示倒装芯片结构，其中微装置的边缘202-a处的层(顶部掺杂层102-1和主动层102-2)的一部分经蚀刻以接近装置的底部侧面处的底部掺杂层102-3。介电层204形成为覆盖由于层的蚀刻而暴露的侧壁。欧姆层208可形成于掺杂层上以增强与掺杂层的耦合。电极210-a将底部掺杂层的接入带到顶部表面，同时介电层204防止其它层与电极210-1之间的短路。介电层204可使用ALD、PECVD或其它方法来沉积，且其可取决于微装置层而为不同材料(例如Al2O3、SiN、SiO2...)。电极可为反射的或透明的。在反射电极的情况下，其可覆盖整个蚀刻区域以朝向装置的底部表面反射光。欧姆层208和电极210-a可为相同层。另一介电层可覆盖电极。可形成衬垫218-a以用于增强微装置至系统衬底中的集成。另一电极210-b、欧姆层214或凸块218-b耦合至顶部掺杂层。
一种制造具有蚀刻边缘的微装置的方式如下。将硬掩模形成于这些层的顶部上(此处，可能已经形成用于顶部掺杂剂的欧姆层214)。在俯视图下将掩模图案化为完整装置的形状(此处，还将蚀刻边缘添加至装置表面)。层102-1、102-2和102-3经蚀刻至作为装置的最终高度(h-总)与边缘202-a的蚀刻高度(h-掺杂)之间的差的厚度。在此步骤之后，重新图案化硬掩模以去除与蚀刻边缘202-a相关联的区域。再次蚀刻层102-1、102-2和102-3。此蚀刻高度等于蚀刻角202-a的高度(h-掺杂)。因此，边缘202-a将经蚀刻至底部掺杂层，且同时剩余区域将经蚀刻至总高度(h-总-h-掺杂+h-掺杂＝h-总)。在此阶段之后，可处理结构，且形成介电层204。VIA 216-a和216-b形成为接近掺杂层102-1和102-2(或欧姆层214和208)。沉积及形成电极210-a和210-b。且最终，衬垫218-a和2018-b可制造于电极210-a和210-b的顶部和装置的顶部表面上。
制造具有蚀刻边缘的微装置的另一相关实施方案如下。将硬掩模形成于这些层的顶部上(此处，可能已经形成用于顶部掺杂剂的欧姆层214)。在俯视图下将掩模图案化为完整装置的形状，包含去除与边缘202-a相关联的部分。层102-1、102-2和102-3经蚀刻至边缘202-a的蚀刻高度(h-掺杂)的厚度。此处，可处理装置且在下一蚀刻步骤之前钝化装置。有可能去除硬掩模且添加覆盖边缘的新掩模。然而，其将因未对准而使得装置较大。在另一相关实施方案中，将第二硬掩模添加至先前硬掩模以覆盖边缘部分。由于此蚀刻步骤可能较短，因此硬掩模可来自例如光阻的较软材料。此硬掩模可为光可定义聚合物或典型光阻、金属、介电质或其它材料。掩模可覆盖先前硬掩模的部分以确保两个掩模之间不存在间隙。该结构经蚀刻至总高度(h-总)与掺杂高度(h-掺杂)的差。可在处理之前或之后去除硬掩模。在此阶段之后，可处理结构，且形成介电层204。VIA 216-a和216-b形成为接近掺杂层102-1和102-2(或欧姆层214和208)。沉积及形成电极210-a和210-b。且最终，衬垫218-a和2018-b可制造于电极210-a和210-b的顶部及装置的顶部表面上。
图2B展示蚀刻边缘202-a的一个变化。此处，装置大小受蚀刻边缘202-a的宽度和介电层204中的VIA 216-a限制。
在图2C(装置的俯视图)中显示边缘202-a的蚀刻的另一变化。此处，装置200-A、200-B、200-C和200-D的一个角经蚀刻以接近底部掺杂层。此可通过减小分配至蚀刻(202-a)和VIA 216-a的区域来改进装置大小。然而，装置与VIA与边缘之间的空间之间的间隔仍影响装置间距及大小。
在图2D中显示装置的另一变化。此处，至少两个邻近装置的蚀刻区域位于两个相对角上。结果，邻近装置(200-A，200-B，200-C和200-D)的蚀刻区域202-a面向彼此。此又允许减小装置之间的间隔或消除在VIA 216-a与装置的边缘之间需要的空间。此外，可首先在邻近装置之间共享图2A中所描述的电极以使得更容易测量装置。此后，可针对每一装置使电极单体化。
为了匹配新装置定向，需要修改系统衬底设计，或需要在转移至系统衬底之前固定微装置定向。图2E展示其中针对一些像素切换系统衬底上的衬垫以匹配新微装置的定向的系统衬底示例。在一个示例中，像素300-a、300-b、300-c、300-d包含至少微装置衬垫302和303。在一种情况下，为了匹配供体衬底中的微装置的定向，交替列中的微装置使衬垫在系统衬底中切换。举例来说，像素300-a和300-c、耦合至微装置(P)的顶部衬垫302的衬垫位于左侧，且耦合至微装置(n)的底部衬垫303的衬垫位于右侧。同时，像素300-b和300-d、耦合至微装置(P)的顶部衬垫302的衬垫位于右侧，且耦合至微装置(n)的底部衬垫303的衬垫位于左侧。
在另一情况下，转移过程如下a)检查微装置定向，b)如果装置定向与系统衬底衬垫不匹配，那么通过旋转装置调整装置定向，以及c)将装置转移到系统衬底中。
图3A和图3B展示其中经由侧壁进行与底部掺杂层的耦合的结构。此处，微装置为底部掺杂层102-3、主动层102-2和顶部掺杂层102-1的堆叠。可存在其它层，例如阻挡层。欧姆层214形成于微装置的顶部上以增强与顶部掺杂层的耦合。介电层覆盖微装置侧壁的部分和微装置的顶部表面。介电质暴露侧壁上的底部掺杂层的部分。极为重要的是，介电质从顶部表面覆盖侧壁且与底部掺杂层重叠以确保电极不短接至其它层。此处，欧姆层208至少形成于底部掺杂层102-3上。电极210-a形成为接近底部掺杂层102-3。电极还覆盖顶部表面的部分。衬垫218-a形成于耦合202-a电极210-a的顶部表面上。另一电极210-b形成为接近欧姆层或顶部表面掺杂层102-1。衬垫形成为耦合至该电极210-b。
在一种情况下，介电层形成于顶部表面上(其可经图案化为与微装置相同的形状，且保护层可位于介电质的顶部上)。硬掩模形成于顶部层上。硬掩模经图案化为装置的形状。蚀刻这些层以通过底部掺杂层102-3的部分。此时，可进行处理，且形成介电层以覆盖装置的暴露侧壁。去除剩余硬掩模(在一种情况下，第一介电质和硬掩模为同一层。在此情况下，蚀刻后不去除硬掩模。)在这些步骤之后，形成欧姆层208和电极202-a。
在一种情况下，接近底部掺杂层的侧壁从微装置的侧面延伸，如图3B中所展示。此结构可通过湿式蚀刻工艺来显影。在这些层的第一次蚀刻(到达底部掺杂层)之后，湿式蚀刻工艺可用于向内蚀刻这些层。在第二次蚀刻之后，使用原始掩模，掺杂层102-3将向外延伸。
图2和图3的实施方案
根据实施方案中的一者，存在一种微装置结构，其包括：顶部掺杂层和主动层的这些层的蚀刻部分，其位于微装置的边缘处；介电层，其形成为覆盖由于这些层的蚀刻而暴露的侧壁；欧姆层，其形成于掺杂层上以增强与掺杂层的耦合；以及电极，其将底部掺杂层连接至顶部表面。该结构进一步具有使用ALD、PECVD或其它方法沉积的介电层，其中介电层可由Al2O3、SiN或SiO2制成，且其中电极也可为反射的或透明的。此处，反射电极可覆盖整个蚀刻区域以朝向微装置的底部表面反射光。该结构可进一步具有相同层的欧姆层和电极。该结构可进一步具有覆盖电极的第二介电层。该结构可进一步具有形成于第二电极上方的衬垫。该结构可进一步具有第二电极，第二欧姆层或凸块(衬垫)耦合至顶部掺杂层。该结构可进一步具有受蚀刻边缘的宽度和介电层中的VIA限制的微装置大小。该结构可进一步使微装置的一个角经蚀刻以接近底部掺杂层。该结构可进一步在两个相对角上具有两个邻近微装置的蚀刻区域，使得邻近微装置装置的蚀刻区域面向彼此。该结构可进一步具有所描述电极，首先在邻近微装置之间共享电极以用于测量，且其次针对每一微装置使电极单体化。
根据另一实施方案，存在一种制造具有蚀刻边缘的微装置的方法，该方法包括：在欧姆层的顶部上形成硬掩模；在顶部处将硬掩模图案化为完整微装置的形状；将蚀刻边缘添加至微装置表面；将层蚀刻至微装置的最终高度与边缘的蚀刻高度之间的厚度差；重新图案化硬掩模以去除与蚀刻边缘相关联的区域；以及再次蚀刻这些层以使再蚀刻高度等于底部掺杂层顶部上的这些层的高度。方法进一步包括将边缘蚀刻至底部掺杂层及将剩余区域蚀刻至总高度。方法进一步包括，其中将介电层形成于欧姆层和侧壁的部分上方。方法进一步包括，其中VIA形成为接近掺杂层或欧姆层，且沉积及形成电极。方法进一步包括，其中将衬垫制造于电极的顶部和微装置的顶部表面上。
根据另一实施方案，存在一种微装置结构，其包括：底部掺杂层、主动层和顶部掺杂层的堆叠；阻挡层，其形成于微装置的顶部上；介电层，其覆盖微装置侧壁的部分和微装置的顶部表面，使得暴露微装置侧壁上的底部掺杂层的一部分；欧姆层，其至少形成于底部掺杂层上；电极，其形成为耦合至底部掺杂层且还覆盖微装置的顶部表面的部分；衬垫，其形成于耦合电极的顶部表面上；第二电极，其形成为连接欧姆层或顶部掺杂层；以及第二衬垫，其形成为耦合第二电极。该结构可进一步具有形成于顶部表面上的介电层。此处，硬掩模形成于顶部层上。此处，进一步使硬掩模图案化为微装置的形状。此处，进一步至少蚀刻欧姆层以通过底部掺杂层的部分。此处，进一步形成介电层以覆盖微装置的暴露侧壁。此处，进一步去除剩余硬掩模。此处，进一步形成另一欧姆层和第二电极。
图4的实施方案
微装置可为微LED或传感器或MEMS或OLED等。系统衬底由衬底和背板电路组成，背板电路通过偏置微装置来控制微装置。
微装置可呈不同形式，例如竖直形式，其中至少一个触点位于装置的顶部处，且一个触点位于装置的底部表面处。
将竖直微装置集成至系统衬底中的挑战为用以产生与顶部层的接触的后处理。
图4展示简化竖直微装置集成至系统衬底中的实施方案。微装置400可具有覆盖侧壁的介电质402。另一介电质404-1覆盖装置400的顶部表面。且可存在覆盖装置400的底部表面的另一介电质404-2。介电质404-1、404-2和402可为相同层或不同层。顶部介电质404-1上存在VIA开口410。如果装置的底部表面上存在介电质404-2，那么在该介电质404-2中存在VIA开口412。可使用ALD(原子层沉积)、PECVD(等离子体增强型化学气相沉积)、溅镀或其它方法来显影介电层。用于介电质的材料可为有机的，例如聚酰胺、苯并环丁烯(BCB)，或为无机的，例如SiN、SiO2等。
衬垫406形成于装置400的底部表面上。可产生包围衬垫的介电壳408。介电壳408可为粘着剂。
系统衬底420可具有背板的顶部表面上的背板电路422。背板电路可耦合至第二衬垫424。第二壳426形成为包围衬垫424。第二壳426可为粘着剂。与壳426的区域相关联的至少一个尺寸大于微装置400的一个尺寸。
微装置400的衬垫406耦合至系统衬底120的衬垫424。在耦合衬垫的接合工艺期间，还接合屏蔽件406和424，从而保护衬垫以使得屏蔽件也经接合以密封耦合键。在此工艺之后，电极428可形成于装置400的顶部上以经由VIA 410将顶部侧面耦合至背板422。电极可为透明的、反射的或不透明的。
在一种情况下，其可以行或列图案化。在另一相关情况下，其可形成用于系统衬底上的一组微装置的共同电极。
屏蔽件可仅位于系统衬底或微装置上或两者上。衬垫与屏蔽件之间可存在间隙。在另一情况下，屏蔽件与衬垫物理连接。屏蔽件的组合高度可与衬垫的组合高度相同。如果衬垫或屏蔽件的组合高度高于另一者的组合高度，那么较高结构需要在接合期间变形以提供另一结构的耦合。
虽然已说明且描述本发明的特定实施方案和应用，但应理解，本发明不限于本文中所公开的精确构造和组合物，且在不脱离如随附权利要求书中所定义的本发明的精神及范围的情况下，各种修改、变化和变体可从前述描述显而易见。

Claims (70)

1.一种微装置结构，其包括：
顶部掺杂层和主动层的所述层的蚀刻部分，其位于微装置的边缘处；
介电层，其形成为覆盖由于所述层的蚀刻而暴露的侧壁；
欧姆层，其形成于所述掺杂层上以增强与所述掺杂层的耦合；以及
电极，其将底部掺杂层连接至顶部表面。
2.根据权利要求1所述的结构，其中使用ALD、PECVD或其它方法沉积介电层。
3.根据权利要求2所述的结构，其中所述介电层由Al2O3、SiN或SiO2制成。
4.根据权利要求1所述的结构，其中所述电极为反射的或透明的。
5.根据权利要求4所述的结构，其中所述反射电极覆盖整个蚀刻区域以朝向所述微装置的底部表面反射光。
6.根据权利要求1所述的结构，其中所述欧姆层和电极为相同层。
7.根据权利要求1所述的结构，其中第二介电层覆盖所述电极。
8.根据权利要求1所述的结构，其中衬垫形成于所述第二电极上方。
9.根据权利要求1所述的结构，其中第二电极、第二欧姆层或凸块(衬垫)耦合至所述顶部掺杂层。
10.根据权利要求1所述的结构，其中微装置大小受蚀刻边缘的宽度和所述介电层中的VIA限制。
11.根据权利要求1所述的结构，其中所述微装置的一个角经蚀刻以接近所述底部掺杂层。
12.根据权利要求1所述的结构，其中两个邻近微装置的所述蚀刻区域位于两个相对角上，使得所述邻近微装置的所述蚀刻区域面向彼此。
13.根据权利要求1所述的结构，其中首先在所述邻近微装置之间共享所述电极以用于测量，且其次针对每一微装置使所述电极单体化。
14.一种制造具有蚀刻边缘的微装置的方法，所述方法包括：
在欧姆层的顶部上形成硬掩模；
在所述顶部处将所述硬掩模图案化为完整微装置的形状；
将蚀刻边缘添加至微装置表面；
将层蚀刻至所述微装置的最终高度与所述边缘的蚀刻高度之间的厚度差；
重新图案化所述硬掩模以去除与所述蚀刻边缘相关联的区域；以及
再次蚀刻所述层以使再蚀刻高度等于所述底部掺杂层顶部上的所述层的高度。
15.根据权利要求14所述的方法，其中所述边缘将经蚀刻至所述底部掺杂层，且剩余区域经蚀刻至总高度。
16.根据权利要求15所述的方法，其中形成介电层。
17.根据权利要求16所述的方法，其中VIA形成为接近所述掺杂层或欧姆层，且沉积及形成电极。
18.根据权利要求17所述的方法，其中衬垫制造于所述电极的顶部及所述微装置的顶部表面上。
19.一种微装置结构，其包括：
底部掺杂层、主动层和顶部掺杂层的堆叠；
阻挡层，其形成于所述微装置的顶部上；
介电层，其覆盖微装置侧壁的部分和所述微装置的顶部表面，使得暴露所述微装置侧壁上的底部掺杂层的部分；
欧姆层，其至少形成于所述底部掺杂层上；
电极，其形成为耦合至所述底部掺杂层且还覆盖所述微装置的所述顶部表面的部分；
衬垫，其形成于耦合所述电极的所述顶部表面上；
第二电极，其形成为连接所述欧姆层或顶部掺杂层；以及
第二衬垫，其形成为耦合所述第二电极。
20.根据权利要求19所述的结构，其中介电层形成于所述顶部表面上。
21.根据权利要求20所述的结构，其中硬掩模形成于所述顶部层上。
22.根据权利要求21所述的结构，其中所述硬掩模经图案化为所述微装置的所述形状。
23.根据权利要求22所述的结构，其中至少欧姆层经蚀刻以通过所述底部掺杂层的部分。
24.根据权利要求23所述的结构，其中介电层形成为覆盖所述微装置的暴露侧壁。
25.根据权利要求24所述的结构，其中去除剩余硬掩模。
26.根据权利要求25所述的结构，其中形成另一欧姆层和第二电极。
27.一种匹配微装置的定向的方法，所述方法包括；
在系统衬底中具有带有至少p个和n个衬垫的像素；以及
切换所述系统衬底上的衬垫以匹配供体衬底上的微装置的所述定向。
28.根据权利要求27所述的方法，其中所述方法进一步包括以下步骤：
a)检查所述供体衬底上的所述微装置定向；
b)通过旋转所述微装置来调整所述微装置定向为失配的情况；以及
c)将所述微装置转移至所述系统衬底中。
29.一种微装置结构，其包括：
功能结构，其包括例如掺杂层、阻挡层、量子井结构的不同层；
VIA，其形成于所述功能结构中，连接所述功能结构的顶部侧面或底部侧面；
介电层，其覆盖所述VIA的侧壁；
导电层，其部分填充所述VIA，且经由所述介电层中的开口耦合至所述微装置结构的顶部表面；
光学增强层，其覆盖所述微装置的表面；以及
层，其覆盖所述微装置的顶部表面且填充所述VIA。
30.根据权利要求29所述的微装置结构，其中所述介电层还覆盖所述功能结构的部分或全部表面。
31.根据权利要求29所述的微装置结构，其中部分填充所述VIA的所述导电层经由所述介电层中的开口耦合至所述微装置结构的底部表面而非所述顶部表面。
32.根据权利要求29所述的微装置结构，其中覆盖所述微装置的所述顶部表面且填充所述VIA的所述层为聚合物，例如聚酰胺、BCB或SOG。
33.根据权利要求29所述的微装置结构，其中在所述功能结构的所述底部侧面处存在第一保护层。
34.根据权利要求29所述的微装置结构，其中所述导电层为反射层。
35.根据权利要求34所述的微装置结构，其中所述反射层为AL或银。
36.根据权利要求33所述的微装置结构，其中所述第一保护层为Ni、Cr或Au。
37.根据权利要求33所述的微装置结构，其中在所述微装置的所述底部表面上存在为欧姆层或第二保护层的另一层。
38.根据权利要求37所述的微装置结构，其中第二介电层覆盖所述微装置的所述底部表面的至少部分。
39.根据权利要求38所述的微装置结构，其中衬垫经由对应VIA耦合至所述第一保护层和所述欧姆层或所述第二保护层。
40.根据权利要求39所述的微装置结构，其中用衬垫材料或不同材料填充VIA 116-a和116-b。
41.根据权利要求29所述的微装置结构，组合覆盖所述微装置的所述表面的所述光学增强层和覆盖所述微装置的所述顶部表面且填充所述VIA的所述层。
42.根据权利要求31所述的微装置结构，组合覆盖所述微装置的所述表面的所述光学增强层和覆盖所述微装置的所述底部表面且填充所述VIA的所述层。
43.根据权利要求39所述的微装置结构，其中所述第二介电层在所述功能结构的侧壁上方延伸。
44.一种从微装置进行光提取的方法，所述方法包括：
具有包括例如掺杂层、阻挡层、量子井结构的不同层的功能结构；
在所述功能结构中形成VIA以连接所述功能结构的顶部侧面或底部侧面；
用介电层覆盖所述VIA的侧壁；
用导电层部分填充所述VIA，且还经由所述介电层中的开口将所述导电层耦合至所述微装置结构的顶部表面；
用光学增强层覆盖所述微装置的所述表面；以及
覆盖所述微装置的所述顶部表面且向所述VIA填充额外层。
45.一种制造具有蚀刻边缘的微装置的方法，所述方法包括：
在顶部表面上形成第一硬掩模；
在所述顶部处将所述硬掩模图案化为包含与所述边缘相关联的部分的完整微装置的形状；
执行第一蚀刻工艺以将层蚀刻至边缘台面的厚度；
形成覆盖所述微装置的所述边缘部分的第二掩模；以及
执行第二蚀刻工艺以再次蚀刻所述层，以使再蚀刻高度等于底部掺杂层顶部上的所述层的高度。
46.根据权利要求45所述的方法，其进一步包括在所述第一蚀刻之后钝化所述微装置结构。
47.根据权利要求45所述的方法，其中在形成第二掩模之前去除第一掩模。
48.根据权利要求45所述的方法，其中将所述第二硬掩模添加至先前硬掩模以覆盖所述微装置的所述边缘部分。
49.根据权利要求48所述的方法，其中所述第二硬掩模由光阻、光可定义聚合物、金属或介电质制成。
50.根据权利要求48所述的方法，其中所述微装置结构随后经蚀刻至总高度与掺杂高度的差。
51.根据权利要求50所述的方法，其中所述硬掩模可在所述蚀刻之前或之后去除。
52.根据权利要求50所述的方法，其中形成介电层。
53.根据权利要求52所述的方法，VIA形成为接近掺杂层，且沉积及形成电极。
54.根据权利要求53所述的方法，其中衬垫制造于所述电极的顶部和所述微装置的顶部表面上。
55.一种将竖直微装置集成至系统衬底中的方法，所述方法包括：
用第一介电质覆盖微装置的侧壁；
用第二介电质覆盖微装置的顶部表面；以及
在所述第二介电质上产生第一VIA开口。
56.根据权利要求55所述的方法，其中所述微装置的所述底部侧面由第三介电质覆盖，且第二VIA开口产生于所述第三介电质中。
57.根据权利要求55所述的方法，其中所述介电质为相同或不同层。
58.根据权利要求56所述的方法，其中使用ALD、PECVD或溅镀显影所述介电质层，且用于所述介电质的材料为有机的，例如聚酰胺、BCB，或为无机的，例如SiN或SiO2。
59.根据权利要求55所述的方法，其进一步包括在所述微装置的所述底部表面上形成第一衬垫。
60.根据权利要求59所述的方法，其进一步显影包围所述衬垫的介电壳。
61.根据权利要求58所述的方法，其中所述介电壳为粘着剂。
62.根据权利要求55所述的方法，其中所述系统衬底具有直接地或间接地形成于所述衬底的所述顶部表面上的背板电路。
63.根据权利要求60所述的方法，其进一步包括将所述背板电路耦合至第二衬垫。
64.根据权利要求61所述的方法，其进一步包括形成第二壳以包围所述第二衬垫。
65.根据权利要求62所述的方法，其中所述壳为粘着剂。
66.根据权利要求62所述的方法，其中与所述第二壳的区域相关联的至少一个尺寸大于所述微装置的一个尺寸。
67.根据权利要求62所述的方法，其中所述第一衬垫耦合至所述第二衬垫。
68.根据权利要求65所述的方法，其中屏蔽件还经接合以密封耦合键。
69.根据权利要求66所述的方法，其进一步包括经由所述VIA将所述微装置的所述顶部表面耦合至所述背板的电极。
70.根据权利要求65所述的方法，其中所述电极为透明的、反射的或不透明的。
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