JP2017098546A - 反転階調パターニングの方法 - Google Patents

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Abstract

【課題】ナノインプリントリソグラフィにおいて、非均一なサイズのフィーチャを有するパターンの階調を反転する方法を提供する。【解決手段】方法は、非平面保護コーティングと最小加工寸法ばらつきを最小化するためのエッチングスキームを有するパターン層の上に、高コンフォーマルハードマスク層を堆積することを含む。【選択図】図11

Description

関連出願の相互参照
本出願は、2015年11月13日に出願された米国特許仮出願第62/254,891号に対して、米国特許法第119条(e)に基づいて優先権の利益を主張し、本明細書に参照により組み込まれている。
本発明は、反転階調パターニングの方法に関する。
ナノ加工は、100ナノメートル以下のオーダのフィーチャを有する非常に小さな構造の加工を含む。ナノ加工が大きな影響を及ぼした1つの用途は、集積回路のプロセスにある。半導体プロセス業界は、基板上に形成された単位面積当たりの回路を増加させながら、より大きな生産歩留まりのために努力し続けている。したがって、ナノ加工がますます重要になる。ナノ加工は、形成された構造の最小フィーチャ寸法の継続的な縮小を可能にしながら、より大きなプロセス制御を提供する。
今日使用されている典型的なナノ加工技術は、一般にナノインプリントリソグラフィと呼ばれる。ナノインプリントリソグラフィは、例えば、CMOSロジック、マイクロプロセッサ、NANDフラッシュメモリ、NORフラッシュメモリ、DRAMメモリなどの集積デバイス、または、MRAM、3Dクロスポイントメモリ、Re−RAM、Fe−RAM、STT−RAMなどの他の記憶デバイスなどの層を製造することを含む様々な用途において有用である。典型的なナノインプリントリソグラフィプロセスは、本明細書に参照により組み込まれている米国特許第8,349,241号、米国特許第8,066,930号、および米国特許第6,936,194号などの多数の刊行物に詳細に記載されている。
前述の米国特許の各々に開示されたナノインプリントリソグラフィ技術は、成形可能(重合可能)な層にレリーフパターンを形成することと、そのレリーフパターンに対応するパターンを下地基板に転写することとを含む。基板は、パターニングプロセスを円滑にする所望の位置決めを得るように移動ステージに結合されうる。パターニングプロセスは、基板から離間したテンプレートと、テンプレートと基板との間に供給された成形可能な液体とを使用する。成形可能な液体は、成形可能な液体に接触するテンプレートの表面の形状に一致するパターンを有する剛性層を形成するように固化する。固化後、テンプレートは、テンプレートと基板とが離間するように剛性層から剥離される。次いで、基板および固化層は、固化層のパターンに対応するレリーフ像を基板に転写するための追加プロセスに付される。
追加のナノインプリントリソグラフィ技術は、前に固化されたパターン層の上に平坦化層を形成することと、それに次いで、基板、固化されたパターン層および平坦化層を、固化層パターンの逆または反転に対応するレリーフ像を基板に転写するための追加プロセスに付することとを含む。このようなプロセスは、ナノインプリントリソグラフィにおいて、並びに集積デバイス製造で使用される他のリソグラフィプロセスにおいて、ますます重要になっている。しかしながら、十分なエッチング選択性を保ちながら平坦化層の十分な平坦化を達成することの困難性は、特に20nm以下の最小加工寸法を有するパターンフィーチャが求められるときに、そのようなプロセスの有効性を制限していた。
本願発明は、不均一なサイズのフィーチャを有する元のレリーフパターンを含む、元のレリーフパターンの逆または反転となるレリーフパターンを作成する方法を提供する。本発明の一態様では、当該方法は、元のパターン層の上に低温堆積によって(例えば原子層堆積(ALD)によって)コンフォーマルハードマスク層を堆積させた後、コンフォーマル層の上に非平坦保護層を適用することを含む。本発明の様々な態様では、非平坦性の程度は、95%、または90%、または80%、または70%、または60%未満でありえ、場合によっては50%、または40%、または30%の平坦性でありうる。本発明の更なる態様では、保護層、コンフォーマル層およびパターン層のエッチングレートは、反転されたフィーチャの最小加工寸法(CD)の均一性を高める(即ち、CDばらつきを最小化する)ために選択されうる。ある態様では、それぞれのエッチングプロセス条件下において、保護層は、コンフォーマル層についてエッチングレート選択性ξ1>5を有し、コンフォーマル層は、保護層についてエッチング選択性ξ2>1を有し、およびパターン層は、コンフォーマル層についてエッチング選択性ξ3>5を有する。ある態様では、コンフォーマル層は、酸化シリコンSiO、または酸化アルミニウムAlであり、非平坦保護層は、スピンオングラス(SOG)である。
本発明の特徴および利点を詳細に理解することができるように、添付の図面に示された実施形態を参照することにより、本発明の実施形態のより詳細な説明を得ることができる。しかしながら、添付の図面は、本発明の典型的な実施形態を示すだけである。したがって、本発明は、他の同様な有効な実施形態を認めることができるため、その権利範囲を限定するものとみなされるべきではない。
図1は、基板から離間したテンプレートとモールドとを有するナノインプリントリソグラフィシステムの簡略側面図を示す。 図2は、固化パターン層が上に形成された、図1に示された基板の簡略図を示す。 図3〜6は、反転階調プロセスの簡略断面図を示す。 図7A〜7Dは、図3〜6のプロセスから生じる最小加工寸法ばらつきの簡略断面図を示す。 図8A〜8Dは、本発明の実施形態に係る反転階調プロセスの簡略断面図を示す。 図9A〜9Cは、異なるタイプのリソグラフィプロセスの簡略断面図を示す。 図10A〜10Cは、本発明の実施形態に係るプロセスの簡略断面図を示す。 図11は、本発明の実施形態に係る反転階調プロセスのフローを示す。
図面、特に図1を参照すると、そこには、基板12上にレリーフパターンを形成するために使用されるナノインプリントリソグラフィシステム10が示されている。基板12は、基板チャック14に結合されうる。図示のように、基板チャック14は真空チャックである。しかしながら、基板チャック14は、限定されるものではないが、真空、ピン型、溝型、静電、電磁気などを含む任意のチャックとしてもよい。典型的なチャックは、本明細書に参照により組み込まれている米国特許第6,873,087号に記載されている。
基板12および基板チャック14は、ステージ16によって更に支持されうる。ステージ16は、x、yおよびz軸に沿って並進および/または回転運動を提供しうる。ステージ16、基板12および基板チャック14は、ベース(不図示)上に位置決めされうる。
基板12から離間しているのはテンプレート18である。テンプレート18は、第1面と第2面とを有する本体を含み、一方の面は、そこから基板12に向かって延びたメサ20を有する。メサ20は、その上にパターン面22を有しうる。さらに、メサ20は、モールド20と呼ぶことがある。あるいは、テンプレート18は、メサ20なしで形成されてもよい。
テンプレート18および/またはモールド20は、限定されるものではないが、溶融シリカ、石英、シリコン、有機ポリマ、シロキサンポリマ、ホウケイ酸ガラス、フルオロカーボンポリマ、金属、硬化サファイアなどを含む材料から形成されうる。図示のように、パターン面22は、複数の離間したリセス(凹部)24および/または突起(凸部)26によって規定されたフィーチャを含むが、本発明の実施形態は、そのような構成に限定されない(例えば平面)。パターン面22は、基板12上に形成されるべきパターンの基礎を形成する任意の元パターンを規定しうる。
テンプレート18は、チャック28に結合されうる。チャック28は、限定されるものではないが、真空、ピン型、溝型、静電、電磁気、および/または同様のチャックタイプとして構成されうる。さらに、チャック28は、チャック28とインプリントヘッド30とテンプレート18とが少なくともz軸方向に移動可能になるようにブリッジ36に移動可能に結合されたインプリントヘッド30に結合されうる。
ナノインプリントリソグラフィシステム10は、流体吐出システム32を更に含みうる。流体吐出システム32は、基板12上に成形可能材料34(例えば、重合可能材料)を堆積させるために用いられうる。成形可能材料34は、液滴吐出(ドロップディスペンス)、スピンコーティング、浸漬コーティング(ディップコーティング)、化学気相成長法(CVD)、物理的気相成長法(PVD)、薄膜堆積、厚膜堆積などの技術を用いて、基板12上に配置されうる。成形可能材料34は、設計上の考慮事項に応じてモールド22と基板12との間に所望の体積が画定される前および/または後に、基板12上に配置されうる。例えば、成形可能材料34は、本明細書に参照により組み込まれている米国特許第7,157,036号および米国特許第8,076,386号に記載されているように、モノマー混合物を含みうる。
図1および図2を参照すると、ナノインプリントリソグラフィシステム10は、経路42に沿ってエネルギ40を導くエネルギ源38を更に含みうる。インプリントヘッド30およびステージ16は、テンプレート18および基板12を経路42で重ね合わせて位置決めするように構成されうる。カメラ58は、同様に、経路42で重ね合わせて位置決めされうる。ナノリソグラフィシステム10は、ステージ16、インプリントヘッド30、流体吐出システム32、エネルギ源38および/またはカメラに連通している処理部54(プロセッサ)によって統制され、メモリ56に記憶されたコンピュータ可読プログラム上で動作しうる。
インプリントヘッド30、ステージ16、またはその両方は、モールド20と基板12との間の距離を、成形可能材料によって充填されたそれらの間に所望の体積を画定するように変化させる。例えば、インプリントヘッド30は、モールド20が成形可能材料34に接触するようにテンプレート18に力を加えうる。当該所望の体積が成形可能材料34で充填された後、エネルギ源38は、成形可能材料34を凝固させ、および/または基板12の面44およびパターン面22の形状を交差結合(クロスリンク)させ、基板12上にパターン層46を画定する、例えば紫外線などのエネルギ40を発出する。パターン層46は、残膜48と、突起部50(凸部)およびリセス部52(凹部)として示された複数のフィーチャとを含みうる。凸部50は厚さtを有し、残膜は厚さtを有する。
上述したシステムおよびプロセスは、本明細書に参照により組み込まれている米国特許第6,932,934号、米国特許7,077,992号、米国特許第7,179,396号および米国特許第7,396,475号において参照されたインプリントリソグラフィプロセスおよびシステムにおいて更に採用されうる。
追加のナノインプリントリソグラフィ技術は、特に、形成されたパターン層の元のレリーフパターンの逆または反転パターンに対応するレリーフ像を基板に転写するため、形成されたパターン層の上への平坦化層の形成を含む。そのような逆または反転パターンを基板にもたらすプロセスは、「反転階調(反転トーン)」プロセスとして知られ、または呼ばれている。反転階調プロセスは、ナノインプリントリソグラフィ、同様の他のリソグラフィプロセスにおいてますます重要になってきている。しかしながら、下地パターン層に対して十分なエッチング選択性を保ちながら十分な平坦化を達成することの困難性は、特に、下地パターンのフィーチャが20nm以下の最小加工寸法(またはCD)有するときに、平坦化層を必要とする反転階調プロセスの有効性を制限していた。
効果的な平坦化材料を選択すること、およびそのような材料を用いて平坦層を達成することの困難性は、元のレリーフパターンが不均一なサイズのフィーチャ、即ち、小さなおよび大きなフィーチャの両方を含むパターンを含む場合に特に深刻である。平坦化材料の特性、その厚さ、およびその層を堆積するために使用される技術に依存して、フィーチャサイズに応じて平坦化効果の特徴付けに用いられる固有空間パラメータspがある。例えば、300nmスピンオンカーボン(SOC)材料がスピンオン技術によって堆積された場合、固有空間パラメータspは1ミクロン以下である。本明細書で使用される場合、「小さな」フィーチャは、少なくとも1つの面内方向に1μm未満の横方向サイズs(即ち、s<1μm)を有するフィーチャを示し、一方、「大きな」フィーチャは、少なくとも1μmの面内寸法の両方の横方向サイズs1およびs2(即ち、s1,s2≧1μm)を有するフィーチャを示す。更に明細書で使用される場合、フィーチャという用語は、パターンから突出または延伸したフィーチャと、パターン内の凹部またはオープン領域とを含む。例えば、20nm/20nmライン/スペース周期パターンは、等間隔の小さなフィーチャのセットを表し、一方、15μm×15μmの正方形のオープン領域(即ち、内部に他のフィーチャがない)、または10μm×60μmの矩形のオープン領域が、大きなフィーチャと考えられる。不均一なサイズのフィーチャのパターンの例は、5μm間隔またはオープン領域(大きなフィーチャ)で離隔した50nm/50nmライン/スペース(小さなフィーチャ)の2つのグループまたは領域を有するパターンを含む。図3は、そのようなシナリオに関連する典型的な困難性を示す。パターン層202(ノンスケール)は、基板204上に形成され、小さなフィーチャ101,102,103,104,105,106および107を含む。フィーチャ101,102,103および104は、オープン領域108によってフィーチャ105,106および107から分離され、オープン領域109はフィーチャを越えて同様に広がる。ここで、オープン領域108および109は、特にフィーチャ104,105および107が小さなフィーチャと大きなフィーチャとの間の移行区域に位置するとみなすことができるように、フィーチャ101,102,103,104,105,106および107についての大きなフィーチャとしてそれぞれ考えることができる。層200は、パターン層202の上に平坦化層として形成される。しかしながら、本明細書で更に記載される実用的な限定のため、層200は完全な平坦ではなく、代わりに、層200の平坦化効率が100%未満であるようにオープン領域108および109の上に形成された窪みを含む。本明細書で更に用いられるように、用語「平坦化効率」は式(1)で定義される。
ここで、HFHは元のフィーチャ(または段差)の高さであり、Hは当該フィーチャ(または段差)の上の平坦化材料の厚さであり、Hは、当該フィーチャの底での(例えば、段差に近いオープン底領域における)平坦化材料の厚さである。したがって、層の平坦化効率は、完全な100%の平坦層の理想状態からのばらつきの尺度である。
平坦化ばらつきは、大部分が自然発生現象である。即ち、(典型的には、例えばスピンコーティングによる)平坦化材料の適用において、当該材料は、全ての大きなオープン領域または境界の効果が最小である面の上では、同じコーティングの厚さに解決されるであろう。同じように、当該材料は、オープン領域または表面をコーティングする材料と比較してわずかな全体的な上昇であるにもかかわらず、境界効果も同様に最小である完全なフィーチャ高さを有する大きなフィーチャにわたって、同じ相対的な厚さに解決されるであろう。完全なフィーチャ高さを有する狭い間隔の小さなフィーチャは、その場所におけるパターンの特定のデューティサイクルに応じて、有効な厚さを有する大きいフルハイトのフィーチャと同様の効果をもたらす。厚さばらつきの現象は、図3に簡略化して示され、層200の厚さばらつきは、オープン領域108および109と、狭い間隔の小さなフィーチャ101,102,103,104および105,106,107の上とで見られる。
特に、平坦化ばらつきは、小さなフィーチャから大きなフィーチャに、または大きなフィーチャから小さなフィーチャにパターンが移行する移行区域において不都合な効果をもたらす。図3において、そのような移行区域は、フィーチャ104と108との間、フィーチャ108と105との間、およびフィーチャ107と109との間に位置する。別の例として、そのような移行区域は、ミクロンサイズのオープン領域によって分離されたナノメートルスケールのフィーチャのクラスタが存在する場合に生じうる。そのような移行区域は、パターンの残部に対して異なる平坦化プロファイルを有する傾向がある。更なるプロセスにおいて、これは、より均一なサイズの領域内のフィーチャと比較して、可変の最小加工寸法(CD)を有する移行区域におけるフィーチャをもたらすことができる。図4〜5を参照すると、フィーチャ101,102,103および106の頂部を露出させるように層200がエッチバックされると、移行区域での平坦性プロファイルにおけるばらつきの結果として、フィーチャ104,105および107が、フィーチャ101,102,103および106に対してより露出される(図4、5参照)。そして、露出されたフィーチャの次のエッチング除去において(図6参照)、結果トレンチ114,115および117(フィーチャ104,105および107に対応)は、結果トレンチ111,112,113および116(フィーチャ101,102,103および106に対応)よりわずかに大きいCDを有し、この同様の望ましくないCDばらつきは、基板へのパターンの更なるエッチングにおいて持続されるであろう。この現象は、パターン化されたフィーチャの側壁が完全に垂直でないという事実に起因する(即ち、パターン化されたフィーチャの側壁が90度未満の傾斜を有する)。これは、図7A〜7Dを参照してより明確に見ることができる。図7Aは、フィーチャ210の基部がその頂部210より広くなるように高さhおよび側壁傾斜θ(90°未満)を有してパターン層202から延びるフィーチャ210を含むパターン層202を有する基板204を示す。ハードマスク200は、フィーチャ210の頂部212を露出させるようにエッチバックされている。図7Bは、基板204を露出するように、フィーチャおよび下地残膜(rlt)をスルーエッチングした結果を示す。基板をエッチングしたときの結果フィーチャのCDは、フィーチャ201のその頂部212での幅に対応するCDになるであろう。しかしながら、図7Cに示すように、フィーチャ210が高さh(h<h)に縮小されるようにハードマスク200が最初に更にエッチバックされると、フィーチャ210のスルーエッチングは、図7Dに示すように、より広いCD(CD>CD)をもたらす。図3〜6を参照すると、同様の現象は、層200の平坦性プロファイルばらつきが移行フィーチャ104,105および107のより大きなエッチバックをもたらす移行区域において起こり、非移行領域における結果フィーチャ111,112,113および116と比較して結果フィーチャ114,115,117の後のより広いCDをもたらす。
平坦化ばらつきに加えて、インプリント反転階調プロセスにおける追加の困難性は、平坦化層がハードマスクとして機能するように、硬化されたインプリントレジストに対して平坦化層の適切なエッチング選択性を達成することである。インプリントレジストは、典型的には有機材料で形成される。高いエッチング選択性は、典型的には、ハードマスクの組成がレジストの組成と異なることを必要とする。例えば、スピンオングラス(SOG)などのシリコン含有材料は、一般に使用される平坦化材料であり、理論的には、例えば酸素プラズマエッチングに更にさらされる有機インプリントレジストのための有効なハードマスクになるために必要なエッチング選択性を有することができる。残念なことに、スピンオンガラスは、必要とされる高いエッチング選択性の特性を有する酸化シリコン材料への完全な転移のためには、高温(300−400℃以下)で焼成される必要がある。しかし、この転移温度は、インプリントレジストの転移温度(80℃以下)、即ち、インプリントレジストが溶融して流れ始める温度をはるかに上回っている。したがって、SOGは、レジストの特徴を損なうことのないエッチングマスクとしては有用でない。逆に、SOGが十分に高い温度で焼成されない場合、酸化シリコン材料への転移は起こらない。したがって、レジストの特徴は存続するが、材料は、インプリント反転階調プロセスに有用な十分に良いエッチング選択性を有さないであろう。
本願発明は、単一の平坦化層を、第1コンフォーマルハードマスク層と、第1コンフォーマルハードマスク層の上の第2保護層とで置き換えることにより、これらのおよび他の問題に対処する。第1コンフォーマルハードマスク層は、好ましくは、(1)下地パターンレジスト層の高いコンフォーマルコーティングを、(2)高い厚さ均一性で、(3)第1コンフォーマルハードマスクがレジストより遅くエッチングされるように、第1エッチング化学反応においてレジストについて高いエッチング選択性を有しながら、同様に(4)第1コンフォーマルハードマスクが第2保護層より遅くエッチングされるように、第2エッチングレシピにおいて第2保護層に対して高いエッチング選択性を有しながら達成する。ある実施形態では、第1コンフォーマルハードマスク層は、低温(〜50℃)での原子層堆積(ALD)技術によって堆積された酸化シリコンSiOである。そのような技術は、50℃以下の低温tで、即ち、レジスト転移温度以下で、パターンレジストの上に、高いコンフォーマルで均一な厚さのSiO層を堆積することができる。酸化アルミニウムAlなどの他の酸化物を、室温ALDプロセスを用いて堆積することもできる。そのようなALD技術は、1〜2つの単層内での均一な厚さで、高いコンフォーマルコーティングを達成する。また、SiOやAlなどの酸化物は、特に酸素ベースのプラズマエッチングにおいて、インプリントおよび光学の両方のレジストに対して非常に高いエッチング選択性を有する。用語「エッチングレート選択性」および「エッチング選択性」は、本明細書では交換可能に用いられる。
第2保護層は、好ましくは、(1)保護層が第1コンフォーマル層より遅くエッチングされるように、選択されたエッチング化学反応を用いて、少なくとも5のエッチング選択性ξ1(ξ1≧5)で、第1高コンフォーマル層について高いエッチング選択性を達成し、(2)平坦化効率のいくつかのレベル(例えば、少なくとも15%または20%または25%、または35%または50%)を達成するが、完全な100%の平坦化効率は要求されない(例えば、平坦化効率は95%または90%または80%または70%または60%未満とすることができ、場合によっては50%または40%または30%未満であってもよい)。換言すると、平坦化効率は、完全な平坦層を要求するプロセスと比較して緩和される。ある実施形態では、保護層は、スピンオンカーボン層(SOC)とすることができる。SOCは、上層の酸化物に対して高いエッチング選択性を有し、SOCは上層の酸化物より遅くエッチングされる。例えば、SOCは、酸素ベースのプラズマエッチングにおいて、酸化シリコンSiOに対するエッチング選択性ξ1≧5を有する。他の例では、保護層は、本明細書に参照により組み込まれている米国特許8,557,351号に記載されたような接着層とすることができる。他の例では、保護層は,Brewer Science, Inc.(Rolla, MO)からのLevel(登録商標) M10材で形成することができる。
図8A〜8Dを参照すると、本発明に係る反転階調プロセスが更に示されている。図8Aでは、パターン層402は、基板404の上に形成され、残膜310から延伸したフィーチャ301,302,303,304,305,306および307を含む。図3でのパターンと同様に、フィーチャ301,302,303および304は、オープン領域308によってフィーチャ305,306および307から分離され、オープン領域309はフィーチャ307を超えて同様に広がる。コンフォーマルハードマスク層406は、均一の厚さtHMで、パターン層402の上に重ねられる。保護層408は、ハードマスク層406の上に重ねられる。特に、保護層408は、図3の状態と同様に、フィーチャ304,305および307に関連付けられた移行区域での平坦性ばらつきを含む。図8Bを参照すると、保護層は、フィーチャ301,302,303,304,305,306および307の頂部にわたって広がるコンフォーマルハードマスク層の頂部410を少なくとも露出させるように保護層をエッチバックし(図8B)、保護層408の部分412および414をそれぞれオープン領域308および309の上に残す。ハードマスク406の厚さ均一性および保護層408に対するハードマスク406の高いエッチング選択性のため、パターンフィーチャ301,302,303,304,305,306および307にわたって広がるハードマスク406のその部分の上面は、移行区域のこれらのパターンフィーチャ、即ち、パターンフィーチャ304,306および307を含むパターン全体にわたって均一に開口され且つ露出される。下地ハードマスク層の高い均一性は、完全に平坦でない平坦化層に関連する欠陥の懸念を効果的に克服する。ある意味で、保護層の厚さばらつきは、ハードマスクの上面部分によって「矯正」される。高いエッチング選択性のため、保護層は、パターン全体にわたって一様にハードマスクフィーチャの頂部を開口するようにわずかにオーバーエッチングされうる。残りの保護層の部分412および414は、次のエッチング工程において下地ハードマスクを保護することを主な目的として、非平坦のままにすることができる。図8Cを参照すると、ハードマスク層406は、パターンレジストフィーチャ301,302,303,304,305,306および307の頂部を露出するためにエッチバックされる。ハードマスクの高い均一な厚さは、ハードマスクのエッチングが同じ高さでパターンにわたって開始され且つ終了されるため、結果反転階調パターンフィーチャの高い均一なCDをもたらす。フィーチャの側壁傾斜は、図8Dで更に示されるように、移行区域と非移行区域とにおけるフィーチャエッチングの間でばらつきがないことからCDに影響を与えず、それどころか、全てのフィーチャが一貫性のある均一なCDを有する。図8Dでは、パターンフィーチャおよび下地の残膜は、(保護層の部分412および414を残すように)エッチング除去されており、高い均一なCDを有する対応トレンチ(311,312,313,314,315,316および317)をもたらす。更に、特定のエッチングレシピにおいてコンフォーマルハードマスクにレジストフィーチャを形成するために用いられるレジストのエッチング選択性は、ξ3と表すことができる。例えば、典型的なインプリントレジストは、酸素ベースのプラズマエッチングにおいて、酸化シリコンSiOに対するエッチング選択性ξ3≧5を有する。得られた同サイズのフィーチャのCD均一性CDU1は、元のレジストフィーチャのCD均一性CDU0、保護層の厚さ均一性PLU、およびインプリントパターンの場合には、フィーチャの下のレジストの残膜の厚さ均一性RLTUからの寄与を有し、以下の式によって表わされる。
ここで、係数Aは、元のレジストフィーチャの側壁傾斜に依存する。エッチング選択性ξ1およびξ3の両方を最大にした場合、結果フィーチャのCD均一性CDU1に対する保護層の厚さ均一性PLUおよび残膜の厚さ均一性RLTU(インプリントパターンの場合)の寄与は最小化する。例えば、ξ1=1およびξ3=10の場合、(CDU1)に対するPLUおよびRLTUの寄与は、材料間のエッチング選択性がないとき、即ちξ1=1、ξ3=1のときでのエッチング工程と比較して100倍小さくなるであろう。したがって、より小さいサイズの反転階調フィーチャは、高い均一なCDを有するであろう。なお、残膜の無いパターン化されたレジストの場合には、式(2)におけるRLTUの項は省略される。したがって、図8Dにおいて、構造体が基板404への更なるエッチングにさらされるとき、それぞれの元のパターンフィーチャが移行区域に配置されたか否かに関わらず、高い均一なCDを有する元のパターンの逆転(反転階調)が生じる。
図9A〜9Cは、本願発明に係る反転階調プロセスにおける保護層の重要性を更に示している。図9Aは、図8Aに示すハードマスク層406と同様に、パターン層602の上に堆積されたコンフォーマルハードマスク層606を示すが、保護層408は追加されていない。図9Bは、フィーチャ501,502,503,504,505,506および507の頂部を露出させるハードマスク層606のエッチバックを示すが、これらのフィーチャの頂部に沿ったそのようなハードマスク層のエッチバックは、オープンフィーチャ508および509においてもハードマスク層を除去する。したがって、これらのフィーチャ508および509は、図9Cに示すように、更なる反転階調プロセス工程において失われる。即ち、オープンフィーチャ508および509でエッチバックされたマスク層606では、フィーチャ508および509がもはや保護されず、その後のパターン層602のエッチングにおいて、基板604にオープンフィーチャ508および509の逆転(反転階調)パターンが生成されないであろう。換言すると、パターン階調は、完全には逆転または反転しない。
図10A〜10Cを参照すると、保護層材料に対するハードマスクの所与のエッチング選択性を含む、所与のパラメータの下での保護層の最小の平坦化効率が決定されうる。図10Aは、フィーチャ710が上に形成されたパターン層702を有し、例えばコンフォーマルなパターン層702に対して均一な層厚hHMでSiO原子層堆積(ALD)を行うことにより、パターン層702の上にハードマスク層706が形成された基板704を示す。フィーチャ710は、FHとして示されるハードマスク層の高さ段差を決定するフィーチャを提供する。保護層708は、例えばスピンオンプロセスにより、ハードマスク層706の上に適用される。フィーチャ710領域の頂部上の保護層708の厚さはhtopとして示され、段差の底部、即ちフィーチャ710に隣接する保護層の厚さはhbottomとして示される。保護層708に設けられた対応高さ段差はΔとして示される。式(3)に係る平坦化効率PEは、以下のように表される。
図10Bを参照すると、保護層708は、フィーチャ710の頂部を覆うハードマスク層706の部分を露出するようにエッチバックされ、段差の底部での保護層708の厚さが厚さhprotectに減少する。次いで、図10Cを参照すると、ハードマスク706は、パターン層702のフィーチャ710が現れるようにエッチング除去され、保護層708がhfinalに減少する。保護層材料に対するハードマスク材料の所与のエッチング選択性ξ2、およびエッチング除去されるハードマスク層706の所与の厚さhHMEにおいて、保護層708は、厚さhHME/ξ2でエッチング除去されるであろう。一般に、ハードマスクは、実際のハードマスク厚hHMより厚いまたは薄い厚さhHMEを除去するであろうエッチング条件に付されうる。ハードマスクのエッチング中における保護層708の厚さの変化は、式(4)である。

フィーチャ710の頂部が最初に露出したときにハードマスクエッチングを停止した場合には、式(5)となる。
従って、所与のエッチング選択性ξ2において、特定の場所で下地ハードマスクを保護するための保護層708の最小必要厚は、フィーチャ710が最初に露出したとき、即ちhHME=hHMのときに、該特定の場所における保護層の最後の厚さhfinalがおおよそ零になるような厚さである。これは、式(6)で表されうる。
ここで、最小の保護層厚は、hprotect_min_localで示される。
保護層708の有効な最小必要厚は、Δhprotect_globalとして示される、基板(例えばウェハ)の全体にわたるグローバル厚さばらつき、および、ΔFHglobalで示される、パターン層の全体にわたるグローバルフィーチャ高さばらつきの、2つの追加のばらつきに更に依存する。これらのばらつきを考慮すると、hprotect_max_globalで示される、基板またはウェハの全体にわたる保護層の必要最大グローバル厚は、式(7)で表されうる。
ここから、保護層についての最小平坦化効率またはPEminは、式(8)および式(9)で表されうる。
換言すると、所与の保護層についての最小平坦化効率PEは、エッチング選択性ξ2、フィーチャ高さFH、ハードマスク厚hHM、およびグローバル保護層厚さばらつきΔhprotect_global、グローバルフィーチャ高さばらつきΔFHglobalに依存する。エッチング除去されるべき所与のハードマスク厚hHMEにおいて、保護層についての最小平坦化効率は、以下の式によって表されうる。
ここで、ハードマスクの最小エッチング厚hHMは、ハードマスクのエッチングに必要とされる厚さhHMEによって置き換えられる。
図11を参照すると、プロセス800は、本発明の態様を包含するワークフロープロセスを示す。ステップ810では、パターンレジスト層が基板(又は他の下地層)の上に形成される。これは、限定されるものではないが、光学およびインプリントリソグラフィ技術を含む既知のリソグラフィ技術を介して達成されうる。ステップ820では、コンフォーマルハードマスク層が、室温で、即ちレジスト転移温度より低い温度で、パターンレジスト層の上に堆積される。コンフォーマルハードマスク層は、高コンフォーマルとなり、好ましくは厚さばらつきが5nm未満の高均一な厚さを有するべきである。また、コンフォーマルハードマスク層は、レジストに対する高いエッチング選択性を有するべきである。例えば、低温原子層堆積(ALD)技術によって堆積された酸化シリコンSiOまたは酸化アルミニウムAlは、そのような要求を達成しうる。最も小さなフィーチャについて最も高いCD均一性を達成するため、コンフォーマル層の厚さを、パターン層のフィーチャの最小ピッチサイズの半分より大きい厚さ(即ち、厚さt>最小フィーチャピッチpの0.5)に設定することが更に好ましい。ステップ830では、保護層は、限定されるものではないがスピンオンプロセスを含む既知の技術によってコンフォーマルハードマスク層の上に形成される。保護層は、コンフォーマルハードマスク層が保護層より遅くエッチングされる第1選択エッチング化学反応において、コンフォーマルハードマスク層に対して高いエッチング選択性、例えばエッチング選択性ξ1≧5を有するべきである。例えば、SiOのハードマスク層の上のスピンオンカーボン(SOC)の保護層は、酸素ベースのエッチングプロセスにおいて必要なエッチング選択性を有する。また、保護層およびコンフォーマルハードマスク層の対(ペア)は、保護層がコンフォーマルハードマスク層より遅くエッチングされる第2選択エッチング化学反応において、保護層が同様にコンフォーマルハードマスク層に対するエッチング選択性、例えばエッチング選択性ξ2>1を有するように選択されるべきである。同じSOC保護層およびSiOハードマスク層の例では、SiOは、CF/CHF混合物を用いたプラズマエッチングにおいてSOCに関する必要なエッチング選択性を有する。また、保護層は、前述のように、保護層の完全な平坦化(100%)は必要とされないが、必要な最小平坦化効率PEmin(式(9)参照)を達成するように適用されなければならない。例えば、SOC保護層は、パターン層のフィーチャ高さHFの半分の保護層の厚さでのばらつきに対応するPE=50%で、スピンオンプロセスによって形成されうる。
いったん保護層が適用されると、エッチングステップ840,850,860および870が、基板のパターン層の逆パターン(反転階調)を生成するために行われる。ステップ840では、基板の全体(ウェハ全体)にわたってハードマスクの頂部が均一に開口されるまで、保護層がエッチバックされる。保護層のわずかなオーバーエッチングは、全てのハードマスクフィーチャを開口するために必要であれば許容される。前述のように、酸化シリコンSiOハードマスク層の頂部上のSOC保護層に関し、酸素ベースのエッチングプロセスのために必要な高いエッチング選択性ξ1≧5が存在する。ステップ850では、レジストフィーチャの頂部が開口されるまでハードマスクフィーチャの頂部がエッチング除去される。ここで、わずかなオーバーエッチングは、基板の全体(ウェハ全体)にわたって全てのパターンレジスト層フィーチャが必要なレベル(高さ)に開口されるまで要求されうる。ある場合には、フィーチャは、完全なレジストフィーチャ高さの0.7以下のレベル(高さ)に開口されうる。ハードマスク層に対する保護層の高いエッチング選択性ξ2もまた、フィーチャ間またはフィーチャクラスタ間に広がるオープン空間でのハードマスクのエッチング除去を保護層が遮断するために必要である。ここで、保護層は、ハードマスクより遅くエッチングされる。前述のように、SiOハードマスク層およびSOC保護層に関し、フッ素ベースの化学物、例えばC,CF,CHF又はそれらの混合物を用いたプラズマエッチングのために必要なエッチング選択性が存在する。次いで、ステップ860では、レジストを垂直方向にエッチング除去して、高い制御の下で、ハードマスク開口断面によって定義されるフィーチャの最小加工寸法(CD)を維持するように、パターンレジストが、高い異方性エッチングプロセスを用いてエッチングされる。レジストに対するハードマスクの高いエッチング選択性ξ3、例えばξ3≧5が要求される。この場合、ハードマスクは、レジストより遅くエッチングされる。例えば、有機インプリントレジストとハードマスクとしての酸化シリコンSiOとを用いるとき、必要なエッチング選択性は、例えば、酸素、酸素/アルゴン、および/または酸素/ヘリウムガス混合物を用いたプラズマエッチングにおいて達成される。最後に、ステップ870では、元のパターンの反転階調(逆パターン)を基板に転写するために、高い均一性のフィーチャCDで基板(または他の下地層)がエッチングされる。ここでのエッチング要件は、例えばSiOといったハードマスク材料、例えばSiといった基板、または例えば他のSOC層といった他の下地材料に依存する。
実施例
以下の実施例において、シリコンウェハ基板が、インプリントリソグラフィ技術によってパターニングされ、結果パターン層は、異なるグローバルフィーチャ高さばらつきΔFHglobalを有する。次いで、パターン層が、SiOコンフォーマルハードマスク層でコーティングされ、SiOは、ALD技術によって様々な厚さhHMでパターン層上に堆積される。次いで、スピンオンカーボン(SOC)保護層が、300nmの平均厚さにスピンオンプロセスによってハードマスク層の上に堆積され、保護層は、様々なグローバル厚さばらつきΔhprotect_globalを有する。エッチング選択性ξ2も同様にばらつく。
実施例1. 第1の例では、エッチング除去されるハードマスク層の厚さhHME=20nm、エッチング選択性ξ2=5、同じタイプのフィーチャの上の保護層の厚さのグローバルばらつきΔhprotect_global=3nm、およびフィーチャ高さのグローバルばらつきΔFHglobal=2nm、およびフィーチャ高さFH=40nmとする。ここから、上述の式(10)は式(11)となる。
従って、上記のパラメータでは、保護層についての22.5%の最小平坦化効率は、パターン階調を安全に且つ完全に反転させるために十分である。以下の表1は、上記の所与のパラメータであるが、異なるエッチングレートについてのPEmin値を示す。
表1.残りのパラメータを一定とした式(10)による所与のエッチング選択性ξ2と必要最小平坦化効率との関係
示したように、エッチングレート選択性が例えばξ2=10と非常に高ければ、最小平坦化効率は、例えばPEmin=17.5%と割と低くなりうる。逆に、(まだ完全な平坦になっていないが)平坦化効率が例えばPEmin=63.5%と割と高ければ、エッチングレート選択性は、例えばξ2=1と割と低くなりうる。
実施例2. この例では、変数は、保護層の厚さのグローバルばらつきをΔhprotect_global=10nmに増加させたことを除いて、実施例1と同じままである。ここから、上述の式(10)は式(12)となる。
ここで、上記のパラメータが与えられ且つエッチング選択性ξ2=5が選択された場合、40%の最小平坦化効率は、保護層について、パターン階調を安全に且つ完全に反転させるために十分である。しかしながら、10nmの理想的でないスピンオン保護層の厚さばらつきは、平坦化効率についてのより厳しい要求を引き起こしていることが分かる。ξ2=5については、最小平坦化効率が、Δhprotect_global=3nmでの22.5%(実施例1)から、この例におけるΔhprotect_global=10nmでの40%に増加する。以下の表2は、上記の所与のパラメータであるが、異なる関連したエッチングレート選択性についてのPEmin値を示す。
表2.残りのパラメータを一定とした、所与のエッチング選択性ξ2と必要最小平坦化効率との実施例2の関係
実施例3. この例では、変数は、ハードマスクの厚さをhHME=30nmに増加させたことを除いて、実施例1と同じままである。ここから、上述の式(10)は式(13)となる。
ここで、上記のパラメータが与えられ且つエッチング選択性ξ2=5が選択された場合、27.5%の最小平坦化効率は、保護層について、パターン階調を安全かつ完全に反転させるために十分である。増加させたハードマスクの厚さ(即ち、増加させたハードマスクのエッチング深さ)が、最小平坦化効率についてのより厳しい要求を引き起こしていることは明らかである。ξ2=5については、最小平坦化効率が、hHME=20nmでの22.5%(実施例1)から、この例におけるhHME=30nmでの27.5%に増加する。以下の表3は、上記の所与のパラメータであるが、異なる関連したエッチングレート選択性についてのPEmin値を示す。
表3.残りのパラメータを一定とした、所与のエッチング選択性ξ2と必要最小平坦化効率との実施例3の関係
実施例4. この例では、変数は、実施例2のように保護層の厚さのグローバルばらつきをΔhprotect_global=10nmに増加させたこと、および実施例3のようにハードマスク厚をhHME=30nmに増加させたことを除いて、実施例1と同じままである。ここから、上述の式(10)は式(14)となる。
ここで、式(10)で使用された4つのパラメータが選択され且つエッチング選択性ξ2=5が選択された場合、45%の最小平坦化効率は、パターン階調を安全かつ完全に反転させるために十分である。ここで、増加させたハードマスクの厚さ(または、増加させたハードマスクのエッチング深さ)、およびスピンオン膜の均一性における同時劣化が、最小平坦化効率についてのより厳しい要求を引き起こしていることは明らかである。ξ2=5については、最小平坦化効率が45%に増加する。表4は、上記の所与のパラメータであるが、異なる関連したエッチングレート選択性についてのPEmin値を示す。ここで、非常に低いエッチング選択性、例えばξ2=5については、容認できる解決策ではない。
表4.残りのパラメータを一定とした、所与のエッチング選択性ξ2と必要最小平坦化効率との実施例4の関係
実施例5. この例において、変数は、フィーチャ高さをFH=60nmに増加させたことを除いて、実施例2と同じままである。ここから、上述の式(10)は式(15)となる。
実施例5は、実施例2のパラメータに加えて、40nmから60nmに増加したフィーチャ高さを使用する。エッチング選択性ξ2=5については、26.7%の最小平坦化効率は、パターン階調を安全にかつ完全に反転させるために十分である。表5は、異なるエッチングレート選択性の範囲についてのPEmin値を示す。増加したフィーチャ高さが、(表2に比べて)最小平坦化効率についての要求を緩和させることは明らかである。例えば、ξ2=5について、平坦化効率の要件は、実施例2における40%から26.5%に低下する。
表5.残りのパラメータを一定とした、所与のエッチング選択性ξ2と必要最小平坦化効率との実施例5の関係
実施例6. この例において、形成されたパターン層は、1:1デューティサイクルの30nmライン/スペースパターンである最小のフィーチャから構成され、フィーチャ間の大きなオープン領域は30ミクロンと大きい。全てのフィーチャについてのフィーチャ高さFHは57nmであった。テンプレート上のフィーチャ高さばらつき(つまり、結果パターン層)は、ΔFHglobal=2nmであった。ハードマスク層は、ALD技術によって堆積されたSiO層であった。ハードマスク厚は、hHM=20nmであった。300nmの平均厚を有するスピンオンカーボン(SOC)保護層は、スピンオンプロセスによって堆積された。ウェハ全体に沿ったグローバル厚さばらつきは、Δhprotect_global=5nmであった。平坦化層は、計測された最大の高さ段差Δ=28nmを有した。したがって、式(3)により計測された平坦化効率PEは、式(16)であった。
SiOに対するSOCのエッチング選択性は、SOCをエッチバックするための酸素プラズマレシピ(即ち、エッチングステップ1)を用いてξ1=20であった。CF4/CHF3混合プラズマレシピは、エッチング選択性ξ2=4(即ち、エッチングステップ2)で、酸化シリコンハードマスクをエッチバックするために用いられた。上記の式(10)から、上記のパラメータで階調反転を成功するために必要な最小PEは、式(17)として表される。
最小平坦化効率PEmin=21%よりかなり大きい計測された平坦化効率PEmeasured=49%が、反転階調プロセスに要求される。
スピンオンコーティング(49%)によって得られた観察された平坦化効率は、小さなフィーチャ(30nmライン/スペース)と大きなフィーチャ(30ミクロンオープン領域)とを含むパターン全体をうまく反転させるのに十分であった。
様々な態様の更なる変形および代替実施形態は、この明細書を考慮すれば当業者に明らかであろう。よって、この明細書は、例示的なものに過ぎないと解釈されるべきである。本明細書に示され且つ記述された形態は、実施形態の例として解釈されるべきであることを理解されたい。本明細書に図示および説明したものについて要素および材料を代替されてもよく、部品およびプロセスを逆にしてもよく、特定の特徴を独立して利用してもよく、この明細書の利益を受けた後に当業者に明らかになるであろう。

Claims (20)

  1. パターン層を基板上に形成する工程であって、前記パターン層が、非均一なサイズのフィーチャを有するリリーフパターンを画定する工程と、
    前記パターン層のフィーチャ上に、低温堆積によってコンフォーマルハードマスク層を堆積する工程と、
    前記コンフォーマル層の上に非平坦保護層を適用する工程であって、前記保護層が、95%より小さい平坦効率PE(PE95%)を有し、前記保護層が、第1エッチング条件の下で少なくとも5の前記コンフォーマル層に対するエッチング選択性ξ1(ξ1≧5)を有し、前記コンフォーマル層が、第2エッチング条件の下で1より大きい前記保護層に対するエッチング選択性ξ2(ξ2>1)を有し、前記パターン層が、第3エッチング条件の下で少なくとも5の前記コンフォーマル層に対するエッチング選択性ξ3(ξ3≧5)を有する工程と、
    前記パターン突起フィーチャの頂部の上に広がる前記コンフォーマル層の上面を露出するように、前記保護コーティングを前記第1エッチング条件の下で選択エッチングする工程と、
    その下の前記パターンフィーチャを露出するように、露出された前記コンフォーマル層を前記第2エッチング条件の下で選択エッチングする工程と、
    前記基板を露出して前記リリーフパターンの逆であるパターンを形成するように、露出された前記パターンフィーチャを前記第3エッチング条件の下で選択エッチングする工程と、
    を含むことを特徴とする方法。
  2. 前記低温堆積は、原子層堆積(ALD)であることを特徴とする請求項1に記載の方法。
  3. 前記非平坦保護コーティングは、少なくとも50%の平坦効率(PE)を有する(50%≦PE<95%)ことを特徴とする請求項1に記載の方法。
  4. 前記エッチング選択性ξ2は、少なくとも2(ξ2)であり、前記非平坦保護コーティングは、少なくとも35%の平坦効率(PE)を有する(35%≦PE<95%)ことを特徴とする請求項1に記載の方法。
  5. 前記エッチング選択性ξ2は、少なくとも5(ξ2≧5)であり、前記非平坦保護コーティングは、少なくとも20%の平坦効率(PE)を有する(20%≦PE<95%)ことを特徴とする請求項1に記載の方法。
  6. 前記エッチング選択性ξ2は、少なくとも10(ξ2≧10)であり、前記非平坦保護コーティングは、少なくとも15%の平坦効率(PE)を有する(15%≦PE<95%)ことを特徴とする請求項1に記載の方法。
  7. 前記エッチング選択性ξ2は、少なくとも20(ξ2≧20)であり、前記非平坦保護コーティングは、少なくとも10%の平坦効率(PE)を有する(10%≦PE<95%)ことを特徴とする請求項1に記載の方法。
  8. 前記平坦効率は、90%より小さく、または80%より小さく、または70%より小さく、または60%より小さいことを特徴とする請求項1に記載の方法。
  9. 前記平坦効率は、90%より小さく、または80%より小さく、または70%より小さく、または60%より小さく、または50%より小さいことを特徴とする請求項4に記載の方法。
  10. 前記平坦効率は、90%より小さく、または80%より小さく、または70%より小さく、または60%より小さく、または50%より小さく、または40%より小さいことを特徴とする請求項5に記載の方法。
  11. 前記平坦効率は、90%より小さく、または80%より小さく、または70%より小さく、または60%より小さく、または50%より小さく、または40%より小さく、または30%より小さいことを特徴とする請求項6に記載の方法。
  12. 前記エッチング選択性ξ1およびξ3は、最小化された最小加工寸法ばらつきを有する反転階調フィーチャを得るように最大化されることを特徴とする請求項1に記載の方法。
  13. 前記コンフォーマル層は、最も近い前記フィーチャ間のスペースsの半分より大きい厚さhHMを有する(hHM≧s/2)ことを特徴とする請求項1に記載の方法。
  14. 前記パターン層は、インプリントリソグラフィプロセスによって形成されることを特徴とする請求項1に記載の方法。
  15. 前記コンフォーマルハードマスク層は、SiOまたはAlであることを特徴とする請求項1に記載の方法。
  16. 前記非平面保護層は、スピンオンカーボン(SOC)であることを特徴とする請求項1に記載の方法。
  17. 前記パターンは、ミクロンサイズのオープン領域によって分離されたナノメートルスケールのフィーチャのクラスタを含むことを特徴とする請求項1に記載の方法。
  18. 前記基板に前記反転階調パターンを転写するように、露出された前記基板を選択エッチングする工程を更に含むことを特徴とする請求項1に記載の方法。
  19. 物品を製造する方法であって、
    請求項1に記載の方法によって基板上にパターンを形成する工程と、
    形成された前記パターンを前記基板に転写する工程と、
    前記物品を製造するために前記基板を加工する工程と、
    を含むことを特徴とする方法。
  20. 前記物品は、半導体デバイスであることを特徴とする請求項19に記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020161690A (ja) * 2019-03-27 2020-10-01 東京エレクトロン株式会社 基板処理システム、基板処理方法、記憶媒体及び基板処理システムの制御装置

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9947548B2 (en) * 2016-08-09 2018-04-17 International Business Machines Corporation Self-aligned single dummy fin cut with tight pitch
JP6817168B2 (ja) 2017-08-25 2021-01-20 東京エレクトロン株式会社 被処理体を処理する方法
US10643858B2 (en) 2017-10-11 2020-05-05 Samsung Electronics Co., Ltd. Method of etching substrate
US10606171B2 (en) 2018-02-14 2020-03-31 Canon Kabushiki Kaisha Superstrate and a method of using the same
US10304744B1 (en) 2018-05-15 2019-05-28 International Business Machines Corporation Inverse tone direct print EUV lithography enabled by selective material deposition
TWI677271B (zh) * 2018-08-31 2019-11-11 欣興電子股份有限公司 線路基板及其製作方法
CN109407461B (zh) * 2018-10-26 2022-04-12 京东方科技集团股份有限公司 光掩模及其制作方法和制作显示器件的方法
US10867854B2 (en) * 2019-01-08 2020-12-15 Tokyo Electron Limited Double plug method for tone inversion patterning
US11501969B2 (en) 2019-01-22 2022-11-15 International Business Machines Corporation Direct extreme ultraviolet lithography on hard mask with reverse tone
US10971362B2 (en) 2019-02-27 2021-04-06 International Business Machines Corporation Extreme ultraviolet patterning process with resist hardening
KR102249260B1 (ko) 2019-10-10 2021-05-10 경희대학교 산학협력단 신규 유산균 및 이의 용도
WO2022047586A1 (en) * 2020-09-02 2022-03-10 Vuereal Inc. Flip chip microdevice structure

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005043420A (ja) * 2003-07-22 2005-02-17 Toshiba Corp パターン形成方法及び半導体装置の製造方法
JP2007287951A (ja) * 2006-04-18 2007-11-01 Canon Inc 基板の加工方法、パターン領域を有する部材の製造方法
JP2008103719A (ja) * 2006-10-17 2008-05-01 Samsung Electronics Co Ltd 微細ピッチのハードマスクパターンの形成方法及びそれを用いた半導体素子の微細パターン形成方法
JP2008304923A (ja) * 2007-06-07 2008-12-18 Samsung Electronics Co Ltd 自己整列のダブルパターニングを採用する微細パターン形成方法
JP2009163203A (ja) * 2007-12-28 2009-07-23 Hynix Semiconductor Inc 半導体素子のパターン形成方法
JP2013235885A (ja) * 2012-05-07 2013-11-21 Dainippon Printing Co Ltd ナノインプリントリソグラフィ用テンプレートの製造方法
WO2015103232A1 (en) * 2013-12-30 2015-07-09 Canon Nanotechnologies, Inc. Methods for uniform imprint pattern transfer of sub-20 nm features

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6194287B1 (en) 1999-04-02 2001-02-27 Taiwan Semiconductor Manufacturing Company Shallow trench isolation (STI) method with reproducible alignment registration
US6873087B1 (en) 1999-10-29 2005-03-29 Board Of Regents, The University Of Texas System High precision orientation alignment and gap control stages for imprint lithography processes
US6391792B1 (en) 2000-05-18 2002-05-21 Taiwan Semiconductor Manufacturing Co., Ltd Multi-step chemical mechanical polish (CMP) planarizing method for forming patterned planarized aperture fill layer
US6932934B2 (en) 2002-07-11 2005-08-23 Molecular Imprints, Inc. Formation of discontinuous films during an imprint lithography process
US7077992B2 (en) 2002-07-11 2006-07-18 Molecular Imprints, Inc. Step and repeat imprint lithography processes
US6936194B2 (en) 2002-09-05 2005-08-30 Molecular Imprints, Inc. Functional patterning material for imprint lithography processes
US8349241B2 (en) 2002-10-04 2013-01-08 Molecular Imprints, Inc. Method to arrange features on a substrate to replicate features having minimal dimensional variability
US20040065252A1 (en) 2002-10-04 2004-04-08 Sreenivasan Sidlgata V. Method of forming a layer on a substrate to facilitate fabrication of metrology standards
US7179396B2 (en) 2003-03-25 2007-02-20 Molecular Imprints, Inc. Positive tone bi-layer imprint lithography method
US7396475B2 (en) 2003-04-25 2008-07-08 Molecular Imprints, Inc. Method of forming stepped structures employing imprint lithography
US7157036B2 (en) 2003-06-17 2007-01-02 Molecular Imprints, Inc Method to reduce adhesion between a conformable region and a pattern of a mold
US20050227017A1 (en) * 2003-10-31 2005-10-13 Yoshihide Senzaki Low temperature deposition of silicon nitride
US8076386B2 (en) 2004-02-23 2011-12-13 Molecular Imprints, Inc. Materials for imprint lithography
US7205244B2 (en) 2004-09-21 2007-04-17 Molecular Imprints Patterning substrates employing multi-film layers defining etch-differential interfaces
US7241395B2 (en) * 2004-09-21 2007-07-10 Molecular Imprints, Inc. Reverse tone patterning on surfaces having planarity perturbations
US7256131B2 (en) * 2005-07-19 2007-08-14 Molecular Imprints, Inc. Method of controlling the critical dimension of structures formed on a substrate
US8557351B2 (en) 2005-07-22 2013-10-15 Molecular Imprints, Inc. Method for adhering materials together
US7572572B2 (en) 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7259102B2 (en) * 2005-09-30 2007-08-21 Molecular Imprints, Inc. Etching technique to planarize a multi-layer structure
CN1959958B (zh) * 2005-10-31 2010-05-05 中芯国际集成电路制造(上海)有限公司 用于应变硅mos晶体管的多晶硅栅极掺杂方法和结构
KR100829606B1 (ko) * 2006-09-07 2008-05-14 삼성전자주식회사 미세 패턴의 형성 방법
US20080095988A1 (en) * 2006-10-18 2008-04-24 3M Innovative Properties Company Methods of patterning a deposit metal on a polymeric substrate
US7642101B2 (en) 2006-12-05 2010-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having in-chip critical dimension and focus patterns
US20090166317A1 (en) * 2007-12-26 2009-07-02 Canon Kabushiki Kaisha Method of processing substrate by imprinting
US8361371B2 (en) 2008-02-08 2013-01-29 Molecular Imprints, Inc. Extrusion reduction in imprint lithography
CN101510510A (zh) * 2008-02-15 2009-08-19 东京毅力科创株式会社 图案形成方法、半导体装置的制造方法以及制造装置
JP5106487B2 (ja) * 2008-07-31 2012-12-26 キヤノン株式会社 面発光レーザの製造方法及び面発光レーザアレイの製造方法、該製造方法による面発光レーザアレイを備えている光学機器
CN101645435B (zh) * 2008-08-04 2011-07-27 和舰科技(苏州)有限公司 探测垫结构及其制造方法
US7972959B2 (en) 2008-12-01 2011-07-05 Applied Materials, Inc. Self aligned double patterning flow with non-sacrificial features
US8377631B2 (en) 2009-10-06 2013-02-19 International Business Machines Corporation Planarization over topography with molecular glass materials
KR101096263B1 (ko) * 2009-12-29 2011-12-22 주식회사 하이닉스반도체 스페이서 패터닝 기술을 이용한 반도체 소자의 형성방법
US8105942B2 (en) * 2010-04-20 2012-01-31 Globalfoundries Inc. CMP-first damascene process scheme
KR101423171B1 (ko) * 2010-12-30 2014-07-25 제일모직 주식회사 하드마스크 조성물, 이를 사용한 패턴 형성 방법 및 상기 패턴을 포함하는 반도체 집적회로 디바이스
KR20130034778A (ko) * 2011-09-29 2013-04-08 주식회사 동진쎄미켐 유도된 자가정렬 공정을 이용한 반도체 소자의 미세패턴 형성 방법
US8790867B2 (en) * 2011-11-03 2014-07-29 Rohm And Haas Electronic Materials Llc Methods of forming photolithographic patterns by negative tone development
JP2013210542A (ja) * 2012-03-30 2013-10-10 Fujifilm Corp カラーフィルタの製造方法、並びにこれを用いて製造されるカラーフィルタ、固体撮像素子、及び液晶表示装置
CN103854965B (zh) * 2012-11-30 2017-03-01 中国科学院微电子研究所 平坦化处理方法
US8853085B1 (en) * 2013-04-23 2014-10-07 International Business Machines Corporation Grapho-epitaxy DSA process with dimension control of template pattern
CN104157564B (zh) * 2013-05-15 2016-12-28 中芯国际集成电路制造(上海)有限公司 改善刻蚀后关键尺寸均匀性的方法
CN104282613B (zh) * 2013-07-02 2017-08-25 中芯国际集成电路制造(上海)有限公司 半导体制造方法
US9263297B2 (en) * 2014-01-28 2016-02-16 Tokyo Electron Limited Method for self-aligned double patterning without atomic layer deposition
US9229326B2 (en) * 2014-03-14 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005043420A (ja) * 2003-07-22 2005-02-17 Toshiba Corp パターン形成方法及び半導体装置の製造方法
JP2007287951A (ja) * 2006-04-18 2007-11-01 Canon Inc 基板の加工方法、パターン領域を有する部材の製造方法
JP2008103719A (ja) * 2006-10-17 2008-05-01 Samsung Electronics Co Ltd 微細ピッチのハードマスクパターンの形成方法及びそれを用いた半導体素子の微細パターン形成方法
JP2008304923A (ja) * 2007-06-07 2008-12-18 Samsung Electronics Co Ltd 自己整列のダブルパターニングを採用する微細パターン形成方法
JP2009163203A (ja) * 2007-12-28 2009-07-23 Hynix Semiconductor Inc 半導体素子のパターン形成方法
JP2013235885A (ja) * 2012-05-07 2013-11-21 Dainippon Printing Co Ltd ナノインプリントリソグラフィ用テンプレートの製造方法
WO2015103232A1 (en) * 2013-12-30 2015-07-09 Canon Nanotechnologies, Inc. Methods for uniform imprint pattern transfer of sub-20 nm features

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020161690A (ja) * 2019-03-27 2020-10-01 東京エレクトロン株式会社 基板処理システム、基板処理方法、記憶媒体及び基板処理システムの制御装置
JP7291515B2 (ja) 2019-03-27 2023-06-15 東京エレクトロン株式会社 基板処理システム、基板処理方法、記憶媒体及び基板処理システムの制御装置

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