JP7222606B2 - エッチングマスク構造を形成するための方法 - Google Patents

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Description

存在するトポグラフィの上に平坦化されたエッチングマスク構造を形成するための方法に関する。
ナノ加工は、１００ナノメータ以下のオーダーのフィーチャを有する非常に小さい構造の製作を含む。ナノ製造が大きな影響を有する１つの用途は、集積回路の処理にある。半導体加工産業は、基板上に形成される単位面積当たりの回路を増加させながら、より大きな生産歩留まりのために努力し続けている。したがって、ナノ製造はますます重要になる。ナノ製造は、形成される構造の最小フィーチャ寸法の連続的な縮小を可能にしながら、より大きなプロセス制御を提供する。
これらの構造を形成するフィーチャをパターニングするために現在使用されている例示的なナノ製造技術には、光学リソグラフィ、フォトリソグラフィ、ナノインプリントリソグラフィ、極紫外リソグラフィおよび電子ビームリソグラフィなどが含まれる。しかし、フィーチャサイズが１００ナノメートル未満の寸法に縮小するにつれて、特に既存の基板表面上のトポグラフィ変動などの他の要因が導入された場合、高い忠実度でパターンを転写するために必要なアスペクト比を維持することがより困難になる。
本発明の第１の側面に係る方法は、平坦でない表面を有する基板を準備する工程と、前記基板の上に、前記基板の前記平坦でない表面に対応する平坦でない表面を有する第１下地層を配置し、前記第１下地層の上に第２平坦化層を配置することによって、前記基板の上にマルチスタック層を形成し、前記マルチスタック層の上にハードマスクを堆積させ、前記ハードマスクの上に、フィーチャを有するパターン化された層を形成し、前記パターン化された層の前記フィーチャによって前記マルチスタック層をエッチングすることにより、前記マルチスタック層にフィーチャを形成し、前記マルチスタック層における前記フィーチャを前記基板に転写し、前記マルチスタック層における前記フィーチャは、エッチングにより形成される５０ｎｍ以下のフィーチャ寸法および２．５：１以上のアスペクト比を有し、前記第２平坦化層の最大厚さは、前記マルチスタック層の最大厚さの３０％以下である。
一実施形態において、１つの方法は、存在するトポグラフィ変動の上に小さなパターンフィーチャを形成するために使用される。この方法は、平坦でない表面変動を有する表面を有する基板を準備する工程と、第１下地層がその下地である前記基板の前記平坦でない表面変動に対応する平坦でない表面変動を有するように前記基板の上に前記第１下地層を配置し、前記第１下地層の上に第２平坦化層を配置することによって、前記基板の上にマルチスタック層を形成し、前記マルチスタック層の上にハードマスクを堆積させ、前記ハードマスクの上にパターン化された層を形成し、前記パターン化された層は、フィーチャを有し、前記マルチスタック層は、最小のフィーチャ崩壊で、５０ｎｍ以下のフィーチャ寸法および２．５：１以上のアスペクト比を有する、１以上のエッチングされたフィーチャを維持するために十分な複合有効機械的剛性（Ｅｅｆｆ）を有する。他の側面において、前記マルチスタック層に前記パターン化された層のフィーチャをエッチングで形成するために１以上のエッチング工程が実施される。
１つの実施形態において、前記第１下地層は、炭素層を含む。他の実施形態において、前記第１下地層は、スピンオン炭素（ＳＯＣ；ｓｐｉｎ－ｏｎ ｃａｒｂｏｎ）層を含む。
他の実施形態において、前記第２平坦化層は、有機材料を含む。
特定の実施形態において、前記１以上のエッチングされたフィーチャは、５：１以上のアスペクト比を有する。
さらなる実施形態において、前記マルチスタック層における前記１以上のエッチングされたフィーチャのフィーチャ崩壊は、前記第２平坦化層の材料で全体が形成された層に同じ条件の下でエッチングによって形成された同じフィーチャと比べて低減される。
更に他の実施形態において、前記第２平坦化層の材料のエッチング耐性は、前記第１下地層のエッチング耐性の３０％以内である。
さらなる実施形態において、前記パターン化されたフィーチャは、特定のクリティカルディメンジョン（ＣＤ）を有し、前記マルチスタック層における前記エッチングされたフィーチャは、前記第１下地層の材料で全体が形成された層にエッチングによって形成された同じ層と比べて高いクリティカルディメンジョン（ＣＤ）均一性を有する。
他の実施形態において、前記第２平坦化層は、インプリントリソグラフィ技術によって配置される。
さらに他の実施形態において、前記パターン化された層は、インプリントリソグラフィ技術によって形成される。
さらなる実施形態において、前記パターン化された層は、光学またはＥＵＶイメージング技術によって形成される。
他の実施形態において、形成された前記パターン化されたフィーチャを前記基板に転写するための１以上の追加的なエッチング工程が実施される。
更に他の特定の実施形態において、前記マルチスタック層は、１以上のエッチング工程を実施しながら、フィーチャ崩壊なしで前記１以上のエッチングされたフィーチャを維持するために十分な複合有効機械的剛性（Ｅｅｆｆ）を有する。
本発明の第２の側面は、マルチスタック層に係り、前記マルチスタック層は、平坦でない表面を有する基板と、前記基板の上に形成され、前記基板の前記平坦でない表面に対応する平坦でない表面を有する第１炭素層と、前記第１炭素層の上に形成され、平坦な表面を有する第２平坦化層と、を備え、前記マルチスタック層は、エッチングにより形成される２．５：１以上のアスペクト比および５０ｎｍ以下の寸法を有し、崩壊していないフィーチャを有し、前記第２平坦化層の最大厚さは、前記マルチスタック層の最大厚さの３０％以下である。
一実施形態の他の側面において、マルチスタック層が提供され、前記マルチスタック層は、平坦でない表面変動を有する表面を有する基板と、前記基板の上に形成され、前記基板の前記平坦でない表面変動に対応する平坦でない表面変動を有する第１炭素層と、前記第１炭素層の上に形成され、平坦な表面を有する第２平坦化層と、を備えることができ、前記マルチスタック層は、最小のフィーチャ崩壊で、２．５：１以上のアスペクト比で５０ｎｍ以下のフィーチャを維持するために十分な複合有効機械的剛性（Ｅｅｆｆ）を有するマルチスタック層が提供される。
１つの実施形態において、前記第１炭素層は、スピンオン炭素（ＳＯＣ；ｓｐｉｎ－ｏｎ ｃａｒｂｏｎ）層を含む。
他の実施形態において、前記第２平坦化層は、有機材料を含む。
特定の実施形態において、前記マルチスタック層は、最小のフィーチャ崩壊で、５：１以上のアスペクト比で５０ｎｍ以下のフィーチャを維持するために十分な複合有効機械的剛性（Ｅｅｆｆ）を有する。
さらなる実施形態において、前記第２平坦化層の材料のエッチング耐性は、前記第１炭素層のエッチング耐性の３０％以内である。
さらに他の実施形態において、前記基板は、さらに半導体基板を含む。
さらなる側面において、デバイスを製造する方法を提供され、前記方法は、上記の方法に従って、形成されたパターン化された層のフィーチャを基板に転写することと、その後、前記基板を処理して前記デバイスを製造することとを含む。
本明細書に記載される主題の1つまたは複数の実施形態の詳細は、添付の図面および以下の説明に記載されている。主題の他の潜在的な特徴、態様、および利点は、説明、図面、および請求項から明らかになるであろう。
本発明の特徴および利点を詳細に理解することができるように、添付の図面に示された実施形態を参照することによって、本発明の実施形態のより詳細な説明を得ることができる。しかし、添付の図面は、本発明の典型的な実施形態を示しているだけであり、したがって、本発明は他の同等に有効な実施形態を許容するものであるので、その範囲を限定するものと見なされるべきではない。
基板から離間したテンプレートおよびモールドを有するナノインプリントリソグラフィシステムの簡略化した側面図。 図１に示された基板であって、その上に固化されたパターン層が形成された基板の簡略図。 図２のものと同様のパターン化された層の１００ｎｍ未満のフィーチャの機械的剛性（ヤング率）の単純化されたプロットを示す図。 １００ｎｍ未満のフィーチャを支持するために必要な機械的剛性（ヤング率）の単純化されたプロットをフィーチャアスペクト比の関数として示す図。 多層レジストスタックおよびそれに続く基板へのパターン転写シーケンスの簡略図。 多層レジストスタックおよびそれに続く基板へのパターン転写シーケンスの簡略図。 多層レジストスタックおよびそれに続く基板へのパターン転写シーケンスの簡略図。 多層レジストスタックおよびそれに続く基板へのパターン転写シーケンスの簡略図。 多層レジストスタックおよびそれに続く基板へのパターン転写シーケンスの簡略図。 多層レジストスタックおよびそれに続く基板へのパターン転写シーケンスの簡略図。 多層レジストスタックおよびそれに続く基板へのパターン転写シーケンスの簡略図。 多層レジストスタックおよびそれに続く基板へのパターン転写シーケンスの簡略図。 本発明の一実施形態に従う、多層レジストスタックおよびそれに続く基板へのパターン転写シーケンスの簡略図。 本発明の一実施形態に従う、多層レジストスタックおよびそれに続く基板へのパターン転写シーケンスの簡略図。 本発明の一実施形態に従う、多層レジストスタックおよびそれに続く基板へのパターン転写シーケンスの簡略図。 本発明の一実施形態に従う、多層レジストスタックおよびそれに続く基板へのパターン転写シーケンスの簡略図。 本発明の一実施形態に従う、多層レジストスタックおよびそれに続く基板へのパターン転写シーケンスの簡略図。 本発明の一実施形態に従う、多層レジストスタックおよびそれに続く基板へのパターン転写シーケンスの簡略図。 本発明の一実施形態に従う、多層レジストスタックおよびそれに続く基板へのパターン転写シーケンスの簡略図。 本発明の一実施形態に従う、多層レジストスタックおよびそれに続く基板へのパターン転写シーケンスの簡略図。 本発明の一実施形態に従う、多層レジストスタックおよびそれに続く基板へのパターン転写シーケンスの簡略図。 図６Ｇに示されたものと同様の多層レジストスタックに形成されたフィーチャの簡略図。 図７のフィーチャと同様のフィーチャのたわみ率の単純化されたプロットを材料組成の関数として示す図。 異なる多層レジストスタックに形成されたフィーチャの簡略図。 図９のフィーチャのたわみの単純化されたプロットを材料組成の関数として示す図。
前述のように、パターン化されたフィーチャは、フォトリソグラフィ、ナノインプリントリソグラフィ、極紫外リソグラフィおよび電子ビームリソグラフィなどを含む多くの様々なリソグラフィ技術によって形成されうる。パターンフィーチャは、下地の材料、膜または基板に転写されるパターンを画定するためのエッチングマスクとして使用される。例示的なナノインプリントリソグラフィシステムが図１に示されている。ナノインプリントリソグラフィシステム１０は、基板１２上にレリーフパターンを形成するために使用されうる。基板１２は、基板チャック１４に結合されうる。図示のように、基板チャック１４は真空チャックである。しかしながら、基板チャック１４は、真空、ピンタイプ、溝タイプ、静電、電磁気などを含みうるが、これらに限定されない任意のチャックであってもよい。例示的なチャックは、参照により本明細書に組み込まれる米国特許第６，８７３，０８７号に記載されている。
基板１２および基板チャック１４は、ステージ１６によってさらに支持されてもよい。ステージ１６は、ｘ、ｙおよびｚ軸に沿って並進運動および／または回転運動を提供することができる。ステージ１６、基板１２、および基板チャック１４は、ベース（図示せず）上に配置されてもよい。
基板１２から離れているものは、テンプレート１８である。テンプレート１８は、第１の側と第２の側とを有する本体を含むことができ、一方の側は、そこから基板１２に向かって延びるメサ２０を有する。メサ２０は、その上にパターニング面２２を有しうる。さらに、メサ２０は、モールド２０と呼ばれてもよい。あるいは、テンプレート１８は、メサ２０を有しないものとして形成されてもよい。
テンプレート１８および／またはモールド２０は、これらに限定されないが、溶融シリカ、石英、シリコン、有機ポリマー、シロキサンポリマー、ホウケイ酸ガラス、フルオロカーボンポリマー、金属、および／または、硬化サファイア等である。図示のように、パターニング表面２２は、複数の離間した凹部２４および／または凸部２６によって画定されるフィーチャを含むが、本発明の実施形態は、このような構成（例えば、平面）に限定されない。パターニング面２２は、基板１２上に形成されるパターンの基礎を形成する任意のオリジナルパターンを画定することができる。テンプレート１８は、チャック２８に結合されうる。チャック２８は、真空、ピン型、溝型、静電気、電磁気、および／または、他の類似の型のチャックを含むことができる。さらに、チャック２８は、インプリントヘッド３０に結合されてもよく、更に、チャック２８、インプリントヘッド３０およびテンプレート１８が少なくともｚ軸方向に移動可能であるように、ブリッジ３６に対して移動可能に結合されてもよい。
ナノインプリントリソグラフィシステム１０は、流体分配システム３２をさらに備えてもよい。流体分配システム３２は、基板１２上に成形可能な材料３４（例えば、重合可能な材料）を堆積させるために使用されうる。成形可能材料３４は、落下分配、スピンコーティング、浸漬コーティング、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）、薄膜堆積、および／または、厚膜堆積などのような、任意の適切な方法で堆積させることができる。成形可能材料３４は、設計上の考慮事項に応じて、所望の体積がモールド２２と基板１２との間に画定される前および／または後に、基板１２上に配置されうる。例えば、成形可能材料３４は、米国特許第７，１５７，０３６号および米国特許第８，０７６，３８６号に記載されているようなモノマー混合物を含むことができる。米国特許第７，１５７，０３６号および米国特許第８，０７６，３８６号は、参照により本明細書に組み込まれる。
図１および図２を参照すると、ナノインプリントリソグラフィシステム１０は、エネルギー４０を経路４２に沿って誘導するエネルギー源３８をさらに備えもよい。インプリントヘッド３０およびステージ１６は、テンプレート１８および基板１２を経路４２と重ね合わせて配置するように構成されうる。カメラ５８が同様に経路４２と重ね合わせて配置されうる。ナノインプリントリソグラフィシステム１０は、ステージ１６、インプリントヘッド３０、流体分配システム３２、光源３８、及び／又は、カメラ５８と通信するプロセッサ５４によって調整され、メモリに格納されたコンピュータ可読プログラム上で動作しうる。
インプリントヘッド３０、ステージ１６、またはその両方は、成形可能材料３４によって充填される、モールド２０と基板１２との間の所望の体積を画定するように、モールド２０と基板１２との間の距離を変化させる。例えば、インプリントヘッド３０は、モールド２０が成形可能材料３４に接触するようにテンプレート１８に力を加える。所望の体積が成形可能材料３４で充填された後、放射源３８は、エネルギー４０、例えば紫外線を生成し、成形可能材料３４を固化および／または架橋させ、基板１２の表面４４の形状に一致させ、基板１２上にパターン化された層４６を画定する。パターン化された層４６は、残留層４８と、凸部５０および凹部５２として示された複数のフィーチャとを含みうる。凸部５０は、厚さｔ１を有し、残留層４８は、厚さｔ２を有する。
上述のシステムおよびプロセスは、更に米国特許第６，９３２，９３４号、米国特許第７，０７７，９９２号、米国特許第７，１７９，３９６号、および米国特許第７，３９６，４７５号に記載されているインプリントリソグラフィープロセスおよびシステムで使用されうる。これらの米国特許の全てが参照により本明細書に組み込まれる。
次いで、基板１２およびパターン化された層４６は、パターン化された層４６のパターンに対応するレリーフ像を基板１２に転写するために、エッチングプロセスなどの追加のプロセスを受ける。次いで、このようにパターン化された基板１２は、例えば、酸化、膜形成、堆積、ドーピング、平坦化、エッチング、レジスト除去、ダイシング、ボンディング、およびパッケージングなどを含むデバイス製造のための既知のステップおよびプロセスを受ける。同様に、光学リソグラフィ、フォトリソグラフィ、極紫外線リソグラフィおよび電子ビームリソグラフィなどのような他の方法または技術によってパターン形成された基板も、同様に、機能デバイスを得るために処理されうる。
現在、多くの進歩した半導体デバイスは、１００ｎｍ未満のフィーチャ寸法を有する分離されたフィーチャおよび高密度フィーチャの両方のパターニングを要求する可能性がある。本明細書では、「フィーチャ寸法」または「フィーチャサイズ」という用語は、パターン化されたフィーチャの最も狭い横方向の寸法、例えばフィーチャ幅を意味し、ここで、パターン化されたフィーチャは、その幅（フィーチャ幅）より長い長さを有する。例えば、幅５０ｎｍ、長さ５ミクロンのラインフィーチャは、５０ｎｍのフィーチャ寸法またはフィーチャサイズを有するとみなされる。パターン化されたフィーチャの厚さ（すなわち、高さ）は、除去されることが望ましい、下地材料、膜または基板の量、すなわち達成されるべき所望のエッチング深さよって、また、下地の材料、膜または基板に対するレジストのエッチング耐性の選択性によって決定される。以前の世代のリソグラフィ技術では、フィーチャの寸法が１００ｎｍより大きい場合、５：１以上のアスペクト比を有する高密度ラインパターン（アスペクト比は、フィーチャ幅に対するフィーチャ高さの比として定義される）のようなフィーチャを形成することができた。一例として、５００ｎｍラインは２．５ミクロンの厚さ（すなわち、高さ）を有することができ（アスペクト比５：１に対応）、例えば、二酸化シリコン、窒化シリコン、酸窒化シリコン、ポリシリコン、金属（タンタル、タングステン、クロムおよびアルミニウム）、および、金属シリサイドのような下地材料に対してエッチングによってパターンを形成するために十分であった。
フォトリソグラフィ用途では、像が形成されたフォトレジストの最大厚さは、典型的には、２つの式によって規定される。最初の式は、現像中にレジストに与えられる力を表す。すなわち、露光後、レジストは、光がレジスト表面に入射したレジスト材料を選択的に除去する現像液（ポジ型レジストの場合）、又は、光がレジスト表面に入射したレジスト材料を選択的に残す現像液（ネガ型レジストの場合）の中に配置される。このような現像工程の後に、水によるリンス、次いで最終乾燥工程が続く。しかしながら、乾燥工程中における水の除去は、隣り合うレジストフィーチャの間に毛細管応力σを作用させる。これは、第１の式（式１）で表現される。
σ＝６γｃｏｓθ［Ｈ／Ｗ］２［１／Ｓ１］ ・・・（式１）
ここで、γは表面張力、θはレジストフィーチャの頂部での水の接線角度、Ｈ／Ｗはアスペクト比（幅に対する高さの比）、Ｓ１はレジストパターン間の間隔である。式１に見られるように、より小さいフィーチャサイズＷは、レジストパターンが受ける毛細管応力をより高くする。
フィーチャが直立したままであるか、またはフィーチャに与えられる応力が、典型的にはフィーチャの崩壊と呼ばれる永続的な曲げを引き起こすかどうかは、レジスト材料の機械的剛性に依存する。乾燥段階で毛細管応力によって引き起こされるフィーチャの崩壊に加えて、ウェット洗浄などの他のプロセスも同様に、フィーチャの曲がり、接触、崩壊を引き起こす力を発生しうる。隣り合うフィーチャ上の蒸気の除去も同様の効果を有する。ナノインプリントリソグラフィの場合、レジストを硬化させた後のテンプレートとウェハとの分離の間に生じる横方向の力に起因するフィーチャの崩壊も起こりうる。フィーチャのたわみは、第２の式（式２）によって記述することができる。
δ＝（３／２）（Ｆ／Ｅ）（Ｈ／ｗｌ）３ ・・・（式２）
ここで、δはフィーチャの横方向の移動量、Ｆは与えられた力（例えば、毛細管応力σ、または他の力）、Ｅはヤング率、Ｈはフィーチャの高さ、ｗｌはフィーチャの幅である。この式から分かるように、アスペクト比Ｈ／ｗｌおよびレジスト膜の機械的剛性（ヤング率）Ｅは、フィーチャ崩壊において重要な役割を果たす。したがって、任意の与えられたアスペクト比について、フィーチャの曲がりの量は、材料の機械的剛性に反比例する。
しかしながら、フィーチャサイズが１００ｎｍ未満の寸法に縮小すると、５：１以上のオーダーのアスペクト比はもはや持続することができない。これは、レジスト材料の機械的特性が、そのような小さい寸法では、そのバルク特性から逸脱し始めるからである。一例として、図３は、５０ｎｍ未満の幅を有するラインフィーチャを有するポリスチレンから形成された薄膜の予測ヤング率をプロットしたものである。図示されているように、フィーチャの実際のヤング率（プロット線３０４）は、線幅が５０ｎｍ未満になると、バルク値ヤング率（プロット線３０２）から逸脱する。３０ｎｍでは、フィーチャの実際のヤング率は、バルク値ヤング率の約６０％に低下する。２０ｎｍでは、フィーチャの実際のヤング率は、バルク値ヤング率の４０％未満に低下する。結果として、５０ｎｍ未満のレジストフィーチャの場合、使用されるリソグラフィ方法にかかわらず、２．５：１以下のアスペクト比がより合理的な期待値である。また、ラインサイズが２５ｎｍを下回ると、２．５：１のアスペクト比も困難になる。
そのような小さいフィーチャサイズ（すなわち、５０ｎｍ未満）に必要な材料剛性の指針は、図３および式２に示されるようなラインプロットから外挿することができる。材料のバルクヤング率が１ＧＰａのオーダーであるが、３０ｎｍのフィーチャサイズでバルク値の約６０％まで低下する場合を考慮すると、そのようなフィーチャについての実際のまたは有効なヤング率は、約０．６０ＧＰａとなる。本明細書で使用する「有効ヤング率」または「Ｅｅｆｆ」という用語は、「有効ヤング率」または「Ｅｅｆｆ」が材料のバルク値ヤング率より低いパーセンテージであるように、５０ｎｍ未満のフィーチャサイズにおいてフィーチャの幅を考慮に入れたヤング率値を意味する。次に、任意のフィーチャに与えられるたわみが、フィーチャのアスペクト比の３乗に比例し、ヤング率に反比例することを説明する式２を適用することによって、与えられた所望のアスペクト比に必要な有効ヤング率を示すプロットが得られる。そのようなプロットの一例が図４に示されている。ここで、プロット４０２は、アスペクト比の関数としての有効ヤング率の変化を示す。２．５：１のアスペクト比では、約０．６０ＧＰａの有効ヤング率によって３０ｎｍのフィーチャが支持されうる。しかしながら、アスペクト比が３．５：１であることが望まれる場合、有効ヤング率は約１．６５ＧＰａまで増加する必要がある。同様に、アスペクト比が５：１であることが望まれる場合、有効ヤング率は５よりほんの少し小さい値まで増加する必要がある。実際の有効ヤング率は、当然に、実際の材質とフィーチャのサイズによって変わる。しかし、どのような場合でも、フィーチャのたわみは、常にフィーチャのアスペクト比の３乗に比例し、有効ヤング率に反比例する。
しかしながら、アスペクト比が２．５：１以下に減少するにつれて、パターン化されたレジスト層自体を使用して下地の材料を首尾よくパターン化することは、不可能ではないにしても非常に困難になる。したがって、下地の材料または基板をエッチングするために使用されるドライエッチングプラズマ系のプロセスに耐えることができるより複雑な構造が典型的に使用される。このような構造または「スタック（積層体）」は、典型的には、２つ以上の材料から構成され、「多層スタック（多層積層体）」と呼ばれることがある。例えば、多層スタックは、パターニングされたレジスト層と、パターニングされたレジスト層の下のスピンオンガラス（ＳＯＧ）のようなハードマスク層と、基板上に配置されたスピンオンカーボン（ＳＯＣ）層または他の炭素ベースの類似材料のような炭素層のような下地層と、から構成されうる。炭素系材料に加えて、下地膜は、良好なエッチング耐性を与えるシリコンまたは他の無機元素を含むことができる。あるいは、下地膜上に配置されるハードマスク層がハードマスクと下地膜との間の良好なエッチング選択性を提供するように適切に選択される限り、下地膜はその全体が無機質であってもよい。一例として、下地膜は二酸化シリコンであってよく、ハードマスクはクロムであってよい。炭素系膜を含む上記のような下地膜は、スピンオンされ、または、スパッタ堆積法、化学気相堆積法および電子ビーム蒸発法を含む真空ベースの方法を用いて配置されうる。ＳＯＣの場合、ＳＯＣ層は、典型的には、高い重量パーセントの炭素を含み、耐エッチング性と機械的な堅さを提供する。例えば、ノボラックレジストのような他の有機系の炭素材料に対して、ハードマスク層を配置する前のベークプロセスによって緻密化、エッチング耐性および剛性を増加させる熱感受性架橋成分を添加することができる。炭素層に転写されたパターンのフィーチャは、その後の基板へのパターン転写のために使用されるので、炭素層のエッチング耐性および剛性の両方が重要である。
このような多層スタックによる解決法は、多層スタックが堆積される表面が平坦でない状況を除いて、非常によく機能する。実際のところ、完全に平坦な表面はなく、ＳＯＣのようなスピンオン膜は、基板の下地トポグラフィを完全に平坦化するものではなく、真空系の装置も平坦化に成功するものではないことは、よく知られている。平坦でない状況として特に注意すべきものが２つある。第１は、表面上に「短波長」平面偏位（planar excursion）が生じる場合である（すなわち、ナノメートルまたはミクロンの尺度で発生する偏位は、そのような短い尺度で小さな平面摂動を引き起こす）。インプリントリソグラフィの用途では、短波長平面偏位は、残留層の厚さの小さな変化をもたらし、パターン転写後にクリティカルディメンション（ＣＤ）の均一性誤差を生じさせる。すべてのタイプの光学リソグラフィでは、スキャナはそのような短い尺度での高さの変動を補正することができず、結果として平面性における偏差は、スキャナまたはステッパの焦点深度のバジェットに影響を及ぼし、レジストに像を形成する際に同様のＣＤ誤差を生じさせる。
より困難な第２の問題は、トポグラフィの変動が基板上で数十ミクロン、さらにはミリメートルにわたって存在する場合に発生する。このタイプのトポグラフィの一例が図５Ａに示されている。図５Ａは、トポグラフィが上昇または下降する大きな領域（数ミクロンまたは数ミリメートルにわたる）を有する基板５１２を示す。このようなトポグラフィの変動は、数ナノメートルから数十ナノメートルまたは数百ナノメートルの範囲でありうる。数百ナノメートルのオーダーのトポグラフィは、重大なイメージング問題を引き起こす。典型的には、化学機械的研磨（ＣＭＰ）工程が、そのようなトポグラフィ変動を低減するために適用される。しかし、ＣＭＰステップを用いても、最終的なトポグラフィは数十ナノメートルの変動を依然として有しうる。光学リソグラフィの場合、スキャナは、より大きな領域にわたるこのトポグラフィ変動の一部を補償することができる。しかし、移行領域では、焦点深度の問題が深刻になり、イメージングに深刻な影響がある。結果として、デバイスメーカは、関心があるレベルのために正しいパターンを形成するために２つの異なるマスクを用いて２回の別々の露光を行わなければならないことがあり、これは、デバイス製造プロセスにかなりのコストを追加する。ナノインプリントリソグラフィの場合、このようなトポグラフィの問題は、同様に重大な結果をもたらす可能性がある。すなわち、平坦性における大きな偏位は、前述したように、クリティカルディメンジョン（ＣＤ；限界寸法）均一性に影響を及ぼす残留層厚さ変動を引き起こす可能性がある。レジストの充填が遅く（ツールのスループットに影響を与え、したがって所有コストにも影響する）、場合によっては、製造されるデバイスの機能に影響を及ぼす未充填欠陥など、より根本的な問題も観察されうる。
このようなトポグラフィ上のパターン転写スキームが、転写されたフィーチャのクリティカルディメンジョンの変動に結果として有害な影響を伴うことが図５Ａ～図５Ｈに示されている。図５Ａに示すように、基板５１２は、大面積（例えば、数ミクロン以上）にわたって延びる関連するトポグラフィを有する。図５Ｂにおいて、ＳＯＣ層５１４が基板５１２の上に堆積される。ＳＯＣ層５１４は、基板５１２が有する下地トポグラフィに関連するトポグラフィを有する表面５１６を持っている。即ち、ＳＯＣ層５１４の表面５１６のトポグラフィは、基板５１２が有する下地トポグラフィに対応する。ＳＯＣ層５１４の平坦性変動は、下地基板５１２の平坦性変動と同じくらいに顕著ではないが、それでも、平坦性変動を有する表面が依然として現れる。図５Ｃにおいて、ハードマスク層５１８がＳＯＣ層５１４上に堆積されている。特に、ハードマスク層５１８は、ＳＯＣ層５１４の表面５１６と同じ平坦性変動を有する表面５２０を提供するように、ＳＯＣ層５１４のトポグラフィに従う表面５２０を有する。図５Ｄでは、均一なフィーチャ５２４および５２６を有するパターン化された層５２２が、ナノインプリントプロセスによってハードマスク層５１８上に配置されている。ハードマスク層５１８のトポグラフィ変動のために、パターン化された層５２２は不均一な残留層５２８を有する。図５Ｅは、ハードマスク層５１８内にフィーチャ５３４および５３６を形成するために、ハードマスク層５１８へのパターン化された層５２２のパターン転写結果を示している。残留層の不均一性のため、最小のパターン転写フィーチャ５３４および５３６（「クリティカルフィーチャ」ともいう）のクリティカルディメンジョン（ＣＤ）は、もはや一様ではない。これは、残留層５２５を除去するためのエッチング時間が残留層５２８の変動する厚さの関数として変化するためである。図５Ｆに示されるようにパターン転写がＳＯＣ層５１４内に継続されるときに、フィーチャ５３４および５３６の不均一性が引き継がれる。最終的に、下地基板５１２がエッチングされ、残ったＳＯＣおよびレジスト材料が除去される（図５Ｇ、図５Ｈ）。最終的な基板フィーチャ５４４および５４６は、残留層５２２のエッチングの間に導入された不均一性と同等の不均一性を有する。前述したように、このようなクリティカルディメンジョンの不均一性は、ナノインプリントリソグラフィに限定されない。トポグラフィの変動は、露光プロセス中に導入されるクリティカルフィーチャの不均一性を同様にもたらす光学および極紫外線（ＥＵＶ）リソグラフィにおける焦点深度のバジェットにも影響を与える。
対照的に、本発明は、以下の（１）～（５）の解決方法を提供する。
（１）クリティカルフィーチャに不均一性エラーを生じさせることなく、または、他の欠陥の問題を生じさせることなく、または、全てのパターン化されたフィーチャを形成するために多数のリソグラフィ工程を使用する必要性を生じさせることなく、パターン化されたフィーチャを容易に定義することができるように、平坦な表面を生成する。
（２）それにより、転写エッチング後も依然として良好なエッチング耐性を有し、高いアスペクト比のフィーチャ（アスペクト比２．５：１のフィーチャ以上）が標準的な処理条件では曲がったり、揺れたり、崩壊したりしない機械的に安定した構造を提供する。
ここで更に詳細には、上記は、（１）最初に、例えばＳＯＣのような炭素膜層をトポグラフィ変動を含む基板の上に配置すること、（２）炭素層の上部の上に薄い有機平坦化膜を配置すること、（３）炭素層の上部の上にハードマスク層を配置すること、（４）ハードマスク層の上にパターン化された層を形成すること（（１）～（４）の工程で、炭素膜、平坦化膜、ハードマスクおよびパターン化された層の多層スタックが形成される）、（５）パターン化されたパターン層のパターンを多層スタックに転写し、次いで下地基板に転写すること、で達成される。特定の例では、多層スタックは、典型的な処理条件下で、２．５：１以上のアスペクト比で５０ｎｍ以下のフィーチャを維持することができる複合有効機械的剛性（Ｅｅｆｆ）を有する。そのようなプロセスの一実施形態は、図６Ａ～図６Ｉに示される。
図６Ａにおいて、基板６１２は、図５Ａの基板５１２と同じように平坦ではないトポグラフィを有する。図６Ｂにおいて、ＳＯＣ層６１４は、ＳＯＣ層６１４の表面６１６が、図５Ｂと同様に、基板６１２の下地トポグラフィに関連するトポグラフィを有するように、基板６１２の上に堆積される。図６Ｃにおいて、平坦化層６１８が形成されるようにＳＯＣ層６１４の上に平坦化材料が配置される。特に、平坦化層６１８の上面６２０は、実際に平坦であり、すなわち、ＳＯＣ層６１４の表面６１６の下地トポグラフィに関連する如何なるトポグラフィも有しない。したがって、ＳＯＣ層６１４上でパターン化されたフィーチャは、例えば、光学的リソグラフィまたはインプリントリソグラフィを使って、上述したような表面トポグラフィ変動や表面トポグラフィ変動に起因する他の不都合なしに転写されうる。また、図６Ｄ～図６Ｉは、さらなるプロセスステップを示す。図６Ｄでは、ハードマスク層６２２が平坦化層６１６の上に堆積されており、図６Ｅでは、フィーチャ６２４および６２６を有し、残留層６２８を有するパターン化された層６２０がハードマスク層６１８上に形成される。図６Ｆは、残留層６２２の均一なエッチングの後に、フィーチャ６３４および６３６を形成するためにハードマスク層６１８にパターンを転写エッチングした結果を示している。次いで図６Ｇでは、パターンが平坦化層６１６とＳＯＣ層６１４の両方にエッチングによって形成される。平坦化層６１６とＳＯＣ層６１４は典型的には両方とも有機であるので、２つの材料をエッチングするために使用されるエッチング化学物質は同じであってもよく、酸素、一酸化炭素、二酸化炭素などの主エッチングガスと、ヘリウムまたはアルゴンのような追加のガスと組み合わせて使用することができる。最後に、図６Ｈ～図６Ｉに示すように、パターンは基板６１２に転写されて、プラズマエッチングまたはウェットエッチングのいずれかによって残留層が除去された最終フィーチャ６４４および６４６が形成される。
上述したプロセスにとって重要なのは、図６Ｇに示されたパターン転写ステップの後に、基板６１２に付着したＳＯＣ（ＳＯＣ層６１４）の比較的厚い層が残ることである。さらに説明すると、基板６１２に隣接するＳＯＣ層６１４は、機械的剛性がはるかに小さい平坦化層が基板に隣接して配置されるのは対照的に、エッチングされたフィーチャの曲がりが最小限に抑えられるように、エッチングされた形状６３４または６３６に対して機械的剛性を提供する。さらに、ＳＯＣ層６１４は、その後の基板へのエッチングのための良好なエッチング保護を提供する。これも重要なことであるかもしれない。それは、平坦化層６１６はＳＯＣ層６１４と同等のエッチング耐性を有さないかもしれないからである。特定のケースにおいて、平坦化層６１６は、ＳＯＣ層６１４に対して０％～３０％低いエッチング耐性を有しうる。したがって、特定の側面では、高アスペクト比の構造の提供におけるＳＯＣの堆積および平坦化材料の堆積の順序、すなわち最初にＳＯＣ層を配置し、その後に平坦化層を配置することが有利である。このアプローチを採用することにより、（１）ハードマスク層および後続のパターニング層を配置する前に表面トポグラフィが平坦化され、転写エッチング中のクリティカルディメンジョンの変動を最小限にすることを保証し、（２）平坦化層を配置する前のＳＯＣ層の堆積は、多層スタック全体のエッチング後のフィーチャの良好な機械的剛性を保証し、したがってフィーチャの崩壊を回避する。これらの利点は、図７および図８を参照してさらに説明される。
図７は、ＳＯＣ層７１４が基板７１２の上かつ平坦化層７１６の下に配置された構造における単一の転写エッチングフィーチャ７１０の簡略化されたケースを示している。例示のために、ハードマスク層は、その厚さが平坦化層７１６およびＳＯＣ層７１４の厚さに対して無視できるので、図示されていないことに留意されたい。このケースでは、フィーチャ７１０の頂部に加えられた横方向の力ｆの印加によって生じるフィーチャ７１０のたわみは、もはやヤング率に単純に逆比例するものではない。むしろ、より高次の補正項を含み、次の式（式３）の形をとる。
δ＝ｆ／Ｉ（ａ３／３Ｅａ ＋ ｂ３／３Ｅｂ ＋ ａｂ（ａ＋ｂ）／Ｅａ） ・・・（式３）
ここで、δはフィーチャの横方向のたわみ量（または移動量）、ｆは与えられた力、ｌは慣性モーメント、ａはＳＯＣ層７１４の厚さ（または高さ）、ＥａはＳＯＣ層７１４のヤング率、ｂは平坦化層７１６の厚さ（または高さ）、Ｅｂは平坦化層７１６のヤング率である。説明の便宜上、ＥａとＥｂとの比が５（すなわちＥａ／Ｅｂ＝５）であるように、Ｅａを５ＧＰａ、Ｅｂを１ＧＰａとする。全フィーチャの厚さ（または高さ）がａ＋ｂ＝１となるように正規化される場合、たわみδは次の式（式４）の形をとる。
δ＝Ｆ／Ｉ（ｂ３／３Ｅｂ ＋ （１－ｂ）３／３Ｅａ ＋ ｂ（１－ｂ） ／Ｅｂ） ・・・（４）
式４を使用して、フィーチャの相対的な横方向のたわみの量（または「たわみ率」）は、複合フィーチャの全高（ａ＋ｂ）における比率としてのＳＯＣ層の高さａの関数としてプロットされうる。図８において、プロット８２０は、Ｅａ／Ｅｂが５に等しい状況におけるたわみ率を示す。この状況では、ａの比率が１．０になるようにフィーチャの全体がＳＯＣ層７１４で構成される場合、相対的なたわみは最小値１．０であり、ａの比率が０になるようにフィーチャの全体が平坦化層７１６（すなわち材料ｂ）で構成される場合、相対的なたわみは５倍大きく、あるいは、５．０となる。同様に、プロット８３０は、Ｅａ／Ｅｂが３に等しい状況におけるたわみ率を示す。ここで、ａの比率が１．０になるようにフィーチャの全体がＳＯＣ層７１４で構成される場合、相対的なたわみは最小値１．０であり、ａの比率が０になるようにフィーチャの全体が材料ｂで構成される場合、相対的なたわみは３倍大きく、あるいは、３．０となる。
このたわみ率がこのような多層スタックの材料組成にどのように影響を及ぼすかを示す１つの例としてプロット８２０の状況を想定する。ここで、Ｅａ／Ｅｂが５に等しくなるようにＳＯＣ層のヤング率が５であり、平坦化層のヤング率が１であり、その後のエッチングステップにおいて５：１のアスペクト比が必要とされるものとする。図４を参照すると、このような５：１のアスペクト比で小さなフィーチャ（例えば、５０ｎｍ未満）を支持するには、５に近い有効ヤング率が必要である。図８のプロット８２０を再び参照すると、１００％ＳＯＣ層を８０％ＳＯＣと２０％平坦化材料で構成された複合スタックで置き換えることによって、１００％ＳＯＣで全体が構成されたフィーチャに対して、たわみ率の変化がわずかに３％だけシフトする。この例のＳＯＣ材料はヤング率が５であるので、このような相対的なたわみ率の３％のシフトは、複合材料の有効ヤング率を同様に３％低下させ、複合材料の有効ヤング率は４．８５ＧＰａとなる。これは、所望の５：１のアスペクト比のフィーチャを支持するために完全に十分である。
同じ状況では、フィーチャのアスペクト比に加えて、トポグラフィ変動の追加の問題にさらに取り組むことを検討する。例えば、クリティカルフィーチャが３０ｎｍ幅である場合、５：１のアスペクト比は、複合スタック全体が１５０ｎｍでなければならないことを要求する。積層体の２０％が平坦化層で構成される場合、平坦化層の厚さは３０ｎｍとなる。基板の下地トポグラフィ変動が３０ｎｍ未満である場合、そのようなトポグラフィを平坦化するために２０％の平坦化層（３０ｎｍ）で十分である。しかしながら、実際には、ＳＯＣ膜自体が基板上にスピンダウンされることによって配置され、その過程で既にトポグラフィ変動の一部が低減されるので、平坦化状況は改善される。すなわち、スピンオン膜は、典型的には、要求される平坦化の量を下地トポグラフィ変動の約半分（フィーチャスペーシングに依存する。つまり、小さいフィーチャスペーシング（～１ミクロン未満）は、大きいフィーチャスペーシングよりも効率的に平坦化される。）に低減する。その結果、開始時のトポグラフィ変動が３０ｎｍであるものは、上記アプローチによって容易に平坦化され、開始時のトポグラフィ変動が約６０ｎｍまでのものでも、最初に８０％スピンオンＳＯＣ層を配置し、次に２０％平坦化膜を配置することによって対処可能である。
第２の例として、同じ材料条件（すなわち、ヤング率が５のＳＯＣ材料およびヤング率が１の平坦化材料）に対して、４：１という小さいフィーチャアスペクト比が必要な場合、図５に示すように、有効ヤング率は２．４６ＧＰａと低くてよい。式２の操作により、ヤング率を２分の１に（すなわち、５ＧＰａから２．４６ＧＰａに）減少させることにより、許容可能なたわみ量ｄを２倍に増加させる。この場合、図８のプロット８２０を参照すると、たわみ率２に適応することができる。結果として、４：１のアスペクト比は、３０％のＳＯＣによって、低いヤング率の平坦化膜で構成される、フィーチャの複合厚さの７０％とともに、支持されうる。
第３の例では、ＳＯＣ層７１４のヤング率が６ＧＰａであり、続いて堆積される平坦化膜７１６のヤング率が２ＧＰａであると仮定する。このケースでは、２つの膜間のヤング率の比は３（Ｅａ／Ｅｂ＝３）。この状況に対するこの例のたわみ率（図８、プロット８３０）は、１．０～３．０で変化する。第１の例のように、我々は、有効アスペクト比が少なくとも５未満でなければならないケースに対応する５：１のフィーチャアスペクト比を再びターゲットとすることができる。プロット８３０によれば、たわみ率を約１０％までしか増加させずに、複合スタックの最大３０％を平坦化膜７１６で構成することができる。この例のＳＯＣ材料はヤング率が６であるので、このような相対的なたわみ率の１０％のシフトは、同様の量だけ有効弾性率を低下させることに相当し、有効ヤング率は依然として５を十分に上回り、前述したように、５：１のアスペクト比を完全に支持することができる。
第４の例として、第３の例と同じ材料組成が使用されるが、代わりに４：１のアスペクト比が必要とされるのであれば、図５のプロットによれば、有効ヤング率は２．４６ＧＰａと低くてよい。ヤング率を２分の１倍より減少（すなわち、６ＧＰａから２．４６ＧＰａまで減少）させることにより、許容できるたわみ量ｄは、２より大きく増加する。このケースでは、プロット８３０によれば、２より大きいたわみ率に適応することができ、その結果、複合厚さの約８０％を低いヤング率の平坦化膜で構成し、複合膜の厚さのわずか２０％をＳＯＣフィルムで構成することができる。かなりの量の平坦化膜を複合スタックに組み込むことができるので、高アスペクト比のフィーチャ構造を達成するという課題、および、数十ナノメートルのオーダーの下地トポグラフィを完全に平坦化することができる複合スタックを提供するという課題に対して満足できる対処がなされた。
当業者は、複合材の厚さと有効ヤング率との他の多くの組み合わせが可能であることを理解するであろう。重要な基準は、ラインまたはフィーチャの崩壊を避けるために複合フィーチャにおいて十分に効果的な機械的剛性を維持することである。前述のように、平坦化層の適度なヤング率が１ＧＰａ、ＳＯＣのヤング率が５ＧＰａであると仮定すると、５：１のアスペクト比は有効ヤング率が５弱であることを必要とする。アスペクト比が低くなると、より低い有効ヤング率で十分になり、複合構造体の効果的な機械的剛性はそれに応じて緩和されうる。しかしながら、フィーチャサイズが減少し、したがって、図３に示されるように、いずれかの材料成分の有効ヤング率の値が減少すると、多層スタックの有効ヤング率はそれに応じて増加する必要がある。
もちろん、ヤング率の値は、複合スタックを構築するために選択された実際の材料に応じて変化する。ＳＯＣ膜のヤング率は約２～約１０ＧＰａの間で変化しうる。平坦化材料の範囲は、スピンオン技術を用いて堆積された場合、約１～約２ＧＰａである。したがって、複合フィーチャの最終的な有効機械的剛性は、必要なアスペクト比および平坦化層およびＳＯＣ層の複合体の実際の有効ヤング率に応じて変化する。有効なヤング率は、スピンコートされておらず、代わりに、スパッタリング、化学気層堆積、電子ビーム堆積のような真空技術を用いて堆積される平坦化膜を使用することによって向上させることができる。
図９は、堆積順序の重要性を示す反対例を示す。この例では、フィーチャ９１０は、逆に、すなわち基板９１２上に平坦化層９１６を最初に堆積し、続いてＳＯＣ層９１４を形成するためにＳＯＣ材料堆積を形成することによって形成される。平坦化層９１６の厚さおよびそのヤング率をｂ、Ｅｂとする。ＳＯＣ層９１４の厚さをａ、ヤング率をＥａとする。複合フィーチャ９１０に与えられる力はｆで示される。（この場合もまた、ハードマスク層は、その厚さが平坦化層およびＳＯＣ層に対して無視できるほど薄いので図示されていない）。この場合、横方向の力ｆの印加によって生じる複合フィーチャ９１０のたわみは、同様にヤング率に単に反比例することはなく、代わりに、高次補正項を含み、次の式（式５）の形をとる。
δ＝ｆ／Ｉ（ｂ３／３Ｅｂ ＋ ａ３／３Ｅａ ＋ ａｂ（ａ＋ｂ）／Ｅｂ） ・・・（式５）
ここで、ｆはフィーチャに与えられる力であり、Ｉは慣性モーメントである。説明のために、ＥａとＥｂとの比が５（すなわち、Ｅａ／Ｅｂ＝５）となるように、Ｅａが５ＧＰａであり、Ｅｂが１ＧＰａであると仮定する。複合厚さがａ＋ｂ＝１となるように正規化される場合、たわみは次の式（式６）の形をとる。
δ＝ｆ／Ｉ（ｂ３／３Ｅｂ ＋ （１－ｂ）３／３Ｅａ ＋ ｂ（１－ｂ） ／Ｅｂ） ・・・（式６）
式６を使用して、「たわみ率」または相対的なたわみの量が、平坦化材料の高さｂ（すなわち、図１０の「ｂの組成」）の関数として、図７にプロットされている。このプロットから、平坦化材料がフィーチャに組み込まれていない場合、すなわちフィーチャの全体がＳＯＣ材料で構成されている場合、相対的なたわみが最小の１であることが分かる。ＳＯＣ材料が塗布されていない場合、すなわち、フィーチャの全体が平坦化材料で構成されている場合、たわみは５倍に跳ね上がり、先に説明したように、平坦化材料自体の使用時の機械的剛性が低いため、２．５：１よりも大きいアスペクト比を支持することができない。
しかしながら、ここで重要なことは、少量の平坦化材料を多層スタックの最下層として組み込むことによって、機能崩壊が生じる状況が生じることである。一例として、再び図１０を参照すると、フィーチャの全厚さの１０％のみが平坦化材料である場合、ＳＯＣ全体を使用するのと比較して、たわみ率は２倍になる。このようなたわみ率の増加は、有効ヤング率が１／２倍にカットされることを意味する。したがって、ＳＯＣヤング率がもともと５ＧＰａであり、平坦化膜の弾性率が１である場合には、１０％の平坦化膜を追加するだけで、有効ヤング率がわずか２．５に低下する。これは、図４のプロット４０２によれば、４：１より大きいアスペクト比を維持するには不十分である。
第２の例として、目標アスペクト比が４：１未満に緩和される場合、底層として１０％の平坦化膜を有する複合スタックは、＜４：１のアスペクト比を支持する機械的剛性要件を満たすように動作することができる。しかし、例えば、ちょうど１５ｎｍの既存のトポグラフィがあり、３０ｎｍのクリティカルフィーチャサイズが必要な場合、複合膜の高さは１２０ｎｍになる。このように、１０％の平坦化膜はわずか１２ｎｍの厚さを有し、これは、存在する１５ｎｍのトポグラフィ変動を平坦化するのに十分な平坦化膜が堆積されないことを意味する。結果として、より低いアスペクト比を有する緩和された場合であっても、後続のエッチングに必要なアスペクト比と、下地トポグラフィの問題に対処するのに十分な厚さの平坦化膜との両方に対処する複合膜スタックを提供することができない。平坦化層が最初に堆積されるこのようなケースの延長として、増加したトポグラフィ変化が導入され、それによってより厚い平坦化膜の必要性が生じ、４：１よりもさらに低い多くのアスペクト比を支持することができない。
様々な態様のさらなる改変および代替実施形態は、この説明を考慮して当業者には明らかであろう。したがって、この説明は、例示的なものとして解釈されるべきである。本明細書に示され記述された形態は、実施形態の例として解釈されるべきであることを理解されたい。本明細書に図示および説明したものの代わりに要素および材料を使用してもよく、部品およびプロセスを逆にしてもよく、特定の特徴を独立して利用してもよく、全て本明細書の恩恵を受けて当業者に明らかである。

Claims (14)

  1. 平坦でない表面を有する基板を準備する工程と、
    前記基板の上に、前記基板の前記平坦でない表面に対応する平坦でない表面を有する第１下地層を配置し、前記第１下地層の上に第２平坦化層を配置することによって、前記基板の上にマルチスタック層を形成し、
    前記マルチスタック層の上にハードマスクを堆積させ、
    前記ハードマスクの上に、フィーチャを有するパターン化された層を形成し、
    前記パターン化された層の前記フィーチャによって前記マルチスタック層をエッチングすることにより、前記マルチスタック層にフィーチャを形成し、
    前記マルチスタック層における前記フィーチャを前記基板に転写し、
    前記マルチスタック層における前記フィーチャは、５０ｎｍ以下のフィーチャ寸法および２．５：１以上のアスペクト比を有し、
    前記第２平坦化層の最大厚さは、前記マルチスタック層の最大厚さの３０％以下である、
    ことを特徴とする方法。
  2. 前記第１下地層は、炭素層を含む、
    ことを特徴とする請求項１に記載の方法。
  3. 前記第１下地層は、スピンオン炭素（ＳＯＣ；ｓｐｉｎ－ｏｎ ｃａｒｂｏｎ）層を含む、
    ことを特徴とする請求項１に記載の方法。
  4. 前記第２平坦化層は、有機材料を含む、
    ことを特徴とする請求項１に記載の方法。
  5. 前記第２平坦化層は、前記第１下地層のヤング率より小さいヤング率を有する、
    ことを特徴とする請求項１に記載の方法。
  6. 前記マルチスタック層における前記フィーチャは、５：１以上のアスペクト比を有する、
    ことを特徴とする請求項１に記載の方法。
  7. 前記マルチスタック層における前記フィーチャの崩壊は、前記第２平坦化層の材料で全体が形成された層に同じ条件の下でエッチングによって形成された同じフィーチャと比べて低減される、
    ことを特徴とする請求項１に記載の方法。
  8. 前記第２平坦化層の最大厚さは、前記マルチスタック層の最大厚さの２０％以下である、
    ことを特徴とする請求項１乃至７のいずれか１項に記載の方法。
  9. 前記パターン化された層の前記フィーチャは、特定のクリティカルディメンジョン（ＣＤ）を有し、前記マルチスタック層における前記フィーチャは、前記第１下地層の材料で全体が形成された層にエッチングによって形成された同じ層と比べて高いクリティカルディメンジョン（ＣＤ）均一性を有する、
    ことを特徴とする請求項１に記載の方法。
  10. 前記第２平坦化層は、インプリントリソグラフィ技術によって配置される、
    ことを特徴とする請求項１に記載の方法。
  11. 形成された前記パターン化された層の前記フィーチャを前記基板に転写するための１以上の追加的なエッチング工程を更に含む、
    ことを特徴とする請求項１に記載の方法。
  12. 前記第１下地層が形成される前の前記基板は、６０ｎｍ以下のトポグラフィ変動を有する、
    ことを特徴とする請求項１乃至１１のいずれか１項に記載の方法。
  13. デバイスを製造する方法であって、
    請求項１２に記載の方法で、形成されたパターン化された層のフィーチャを基板に転写することと、
    前記基板を処理して前記デバイスを製造することと、
    を含むことを特徴とする方法。
  14. 前記基板は、半導体基板を含み、製造される前記デバイスは、半導体デバイスである、
    ことを特徴とする請求項１３に記載の方法。
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