JP7403961B2 - インプリント方法および半導体装置の製造方法 - Google Patents

インプリント方法および半導体装置の製造方法 Download PDF

Info

Publication number
JP7403961B2
JP7403961B2 JP2019050706A JP2019050706A JP7403961B2 JP 7403961 B2 JP7403961 B2 JP 7403961B2 JP 2019050706 A JP2019050706 A JP 2019050706A JP 2019050706 A JP2019050706 A JP 2019050706A JP 7403961 B2 JP7403961 B2 JP 7403961B2
Authority
JP
Japan
Prior art keywords
film
resist
soc
soc film
template
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019050706A
Other languages
English (en)
Other versions
JP2020155506A (ja
Inventor
敬 小林
寛和 加藤
貴之 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2019050706A priority Critical patent/JP7403961B2/ja
Priority to US16/557,787 priority patent/US10964539B2/en
Publication of JP2020155506A publication Critical patent/JP2020155506A/ja
Application granted granted Critical
Publication of JP7403961B2 publication Critical patent/JP7403961B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0002Lithographic processes using patterning methods other than those involving the exposure to radiation, e.g. by stamping
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Shaping Of Tube Ends By Bending Or Straightening (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Description

本発明の実施形態は、インプリント方法および半導体装置の製造方法に関する。
微細なパターンを形成する方法として、インプリント法が提案されている。インプリント法では、基板に形成された被加工膜上にレジスト等の被転写材料を塗布し、微細なパターンが形成されたテンプレートを被転写材料に押し付けて、テンプレートと基板との間に被転写材料を充填させた後、紫外線を照射して被転写材料を硬化させる。テンプレートが離型された被転写材料が、被加工膜を加工する際のマスクとなる。
特開2013-069921号公報
一つの実施形態は、テンプレートと基板との間への被転写材料の充填を速めることができるインプリント方法および半導体装置の製造方法を提供することを目的とする。
実施形態のインプリント方法は、基板上に酸素含有量が1重量%以下であるSOC(Spin On Carbon)膜を形成するステップと、前記SOC膜が形成された前記基板上に被転写材料を滴下または塗布するステップと、表面にパターンが形成されたテンプレートを前記被転写材料に接触させるステップと、前記テンプレートを介して光照射を行って前記被転写材料を硬化させるステップと、前記パターンが転写された前記被転写材料から前記テンプレートを離型するステップと、を含む。
図1は、実施形態にかかるインプリント装置の構成例を示す図である。 図2は、実施形態にかかるインプリント装置によるインプリント処理の手順の一例を示すフロー図である。 図3は、実施形態にかかるインプリント処理においてレジストが充填される様子を示す図である。 図4は、実施形態の変形例2にかかる半導体装置の製造処理の手順の一例を示すフロー図である。
以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
[実施形態]
図1~図4を用いて、実施形態のインプリント方法および半導体装置の製造方法について説明する。
(インプリント装置の構成例)
図1は、実施形態にかかるインプリント装置100の構成例を示す図である。
図1に示すように、インプリント装置100は、テンプレートステージ81、載置台82、基準マーク85、アライメントセンサ86、液滴下装置87、ステージベース88、光源89、および制御部90を備えている。インプリント装置100には、テンプレート10がインストールされている。
載置台82は、ウェハチャック84、及び本体83を備える。ウェハチャック84は、被転写体である半導体基板としてのウェハWを本体83上の所定位置に固定する。載置台82上には、基準マーク85が設けられている。基準マーク85は、ウェハWを載置台82上にロードする際の位置合わせに用いられる。
載置台82は、ウェハWを載置するとともに、載置したウェハWと平行な平面内(水平面内)を移動する。載置台82は、ウェハWに被転写材料としてのレジストを滴下する際にはウェハWを液滴下装置87の下方側に移動させ、ウェハWへの転写処理を行う際には、ウェハWをテンプレート10の下方側に移動させる。
ステージベース88は、テンプレートステージ81によってテンプレート10を支持するとともに、上下方向(鉛直方向)に移動することにより、テンプレート10の微細パターン13をウェハW上のレジストに押し当てる。ステージベース88上には、アライメントセンサ86が設けられている。アライメントセンサ86は、ウェハWの位置検出やテンプレート10の位置検出を行うセンサである。
液滴下装置87は、インクジェット方式によってウェハW上にレジストを滴下する装置である。液滴下装置87が備えるインクジェットヘッドは、レジストの液滴を噴出する複数の微細孔を有しており、レジストの液滴をウェハW上に滴下する。
ここで、レジストとは、樹脂系マスク材であって、光を照射することによって硬化する光硬化型樹脂や、熱を加えることによって硬化する熱硬化型樹脂等がある。ここでのレジストには光硬化型樹脂を用いることを想定している。
光源89は、例えば紫外線を照射する装置であり、ステージベース88の上方に設けられている。光源89は、テンプレート10がレジストに押し当てられた状態で、テンプレート10上から光を照射する。
制御部90は、テンプレートステージ81、載置台82、基準マーク85、アライメントセンサ86、液滴下装置87、ステージベース88、および光源89を制御する。
(インプリント処理の例)
図2は、実施形態にかかるインプリント装置100によるインプリント処理の手順の一例を示すフロー図である。インプリント処理は半導体装置の製造処理に含まれる。
まず、ウェハW上にシリコン酸化膜等の被加工膜OXを形成する。被加工膜OX上には、塗布型のカーボン膜としてのSOC(Spin On Carbon)膜CLを形成する。SOC膜は、例えばスピンコートにより形成される塗布膜であり、カーボンを主体とする有機膜である。
被加工膜OX及びSOC膜CLが形成されたウェハWを載置台82に載置し、載置台82を液滴下装置87の下方に移動させる。
図2(a)に示すように、液滴下装置87からレジストRの液滴をSOC膜CL上に滴下する。その後、載置台82をテンプレート10の下方に移動させる。
図2(b)に示すように、テンプレートステージ81を下方に移動させ、アライメントセンサ86で位置合わせを行いながら、テンプレート10に形成された微細パターン13をレジストRに押し当てる。
この状態を所定時間維持すると、液滴状であったレジストRがテンプレート10とウェハWとの間に行き渡り、テンプレート10の微細パターン13の凹部に充填される。
続いて、テンプレート10を押し付けた状態で、インプリント装置100の光源89からレジストRに光を照射し、レジストRを硬化させる。
図2(c)に示すように、テンプレート10を離型する。これにより、ウェハWのSOC膜CL上には、微細パターン13が転写されたレジストパターンRpが形成される。
図2(d)に示すように、微細パターン13が転写されたレジストパターンRpをマスクにして、SOC膜CL及び被加工膜OXを加工する。これにより、SOC膜パターンCLp、及び被加工膜パターンOXpが形成される。
図2(e)に示すように、レジストパターンRp及びSOC膜パターンCLpをアッシング等により剥離して、ウェハW上に形成された被加工膜パターンOXpが得られる。これ以降、上記のような処理を繰り返し、複数の被加工膜パターンをウェハW上に形成していくことで、半導体装置が製造される。
(レジストの充填処理の詳細例)
次に、図3を用いて、インプリント処理におけるレジストRの充填について説明する。図3は、実施形態にかかるインプリント処理においてレジストRが充填される様子を示す図である。
図3(a)に示すように、SOC膜CL上に、レジストRの液滴が滴下される。
図3(b)に示すように、レジストRの液滴にテンプレート10が押し付けられる。
図3(c)に示すように、レジストRの液滴が押しつぶされて互いに密着する。このとき、押し潰されたレジストRの液滴で囲まれた領域には、レジストRが未充填の未充填領域UFが存在する。
図3(d)に示すように、未充填領域UFがレジストRで満たされ、テンプレート10及びウェハW間におけるレジストRの充填が完了する。
ところで、図3(c)の未充填領域UF内は、インプリント装置100内の雰囲気で満たされていると考えられる。この未充填領域UF内の雰囲気がレジストR外へと排出されないと、未充填領域UF内がレジストRで充填されない。しかし、未充填領域UFは、密着したレジストRの液滴で周囲を囲まれた状態である。
ここで、SOC膜CLが、15重量%以下の酸素を含有し、より好ましくは10重量%以下の酸素を含有する膜であると、未充填領域UF内の雰囲気はSOC膜CL内へと拡散していく。SOC膜CL中の酸素含有量は、例えば有機微量元素分析装置により計測することができる。
未充填領域UF内の雰囲気がSOC膜CL中に拡散することで、未充填領域UF内がレジストRで満たされて消失する。
SOC膜CL中の酸素含有量は、SOC膜CLの形成時に行うベークの温度や雰囲気等、SOC膜CLの形成条件を種々に異ならせることで多少は調整可能である。
(比較例)
比較例のインプリント処理においては、レジストはウェハ上の被加工膜上に直接、滴下される。しかしながら、このような構成では、未充填領域内の雰囲気がレジスト外に排出されるまで長時間を要する。よって、レジストの充填が完了するまでに時間がかかり、インプリント処理のスループットが低下してしまう場合がある。
本発明者らは、未充填領域内の雰囲気をレジスト外に素早く排出する手法について考察し、レジストと被加工層との間に、ガス拡散性に優れた膜を介在させることに想到した。本発明者らは、鋭意研究の結果、疎水性を有するSOC膜、つまり、極性の小さいSOC膜がガス拡散性に優れることを見出した。SOC膜を疎水性膜とする手法としては、例えばSOC膜中の酸素含有量を極力低下させることが考えられる。
実施形態のインプリント処理においては、15重量%以下の酸素を含有し、より好ましくは10重量%以下の酸素を含有するSOC膜CLを、レジストRと被加工膜OXとの間に介在させる。これにより、レジストR中にトラップされた未充填領域UF内の雰囲気がSOC膜CL中に拡散され、未充填領域UFをレジストRで素早く満たすことができる。よって、レジストRの充填までの時間が短縮され、インプリント処理のスループットを向上させることができる。
(変形例1)
次に、実施形態の変形例1のインプリント処理について説明する。変形例1のインプリント処理では、SOC膜CLに親水化処理を施す点が、上述の実施形態とは異なる。
上述のように、SOC膜CL中の酸素含有量を極力低下させることで、SOC膜CLを疎水性膜とすることができ、レジストRの充填を速めることができる。しかしながら、疎水性膜からは、レジストRが剥離してしまいやすいという特性がある。
本発明者らは、レジスト剥離の懸念のある場合であっても、SOC膜CLの最表面が親水性となることで、SOC膜CLのガス拡散性を維持したまま、レジスト剥離を抑制できることを見出した。
SOC膜CL最表面の親水化処理としては、例えば酸素プラズマ処理、オゾン水処理、及び真空雰囲気での紫外線照射処理の少なくともいずれかを行うことができる。
レジストRの剥離のしやすさは、ホールパターンやラインアンドスペースパターン等のパターン依存性があり、また、レジストの被覆率によっても異なる。
親水化処理が有用である場合の例としては、例えばレジスト被覆率が約50%近傍である場合が挙げられる。レジスト被覆率とは、ウェハW上の単位面積当たりの領域内をレジストRが覆っている面積の比率である。レジスト被覆率が50%近傍ではテンプレート10離型時の離型力が強まり、レジストが剥離しやすくなると考えられる。
また、15重量%以下の酸素を含有し、より好ましくは10重量%以下の酸素を含有するSOC膜CLでは、例えば、SOC膜CLの表面における純水接触角が60°以上、より好ましくは70°以上となる場合がある。このような純水接触角は、例えばSOC膜CLの表面に純水の液滴を落とし、SOC膜CLの表面と液滴とがなす角度を測ることで得られる。
親水化処理が有用である場合の他の例としては、表面における純水接触角が60°以上、より好ましくは70°以上のSOC膜CLを使用する場合が挙げられる。このようなSOC膜CLに上記親水化処理を施すことで、SOC膜CLの最表面のみ疎水性が低下し、純水接触角が上記値よりも小さくなる。
なお、同じ酸素含有量でも必ずしも同じ純水接触角とならないのは、SOC膜CLの組成の違い等により、SOC膜CL形成時のベークにより、SOC膜CLの表面が酸化され、親水化処理と同じような効果を示す場合があるからである。このような場合、純水接触角は上記より小さい値となり、別途、上記のような親水化処理を行う必要はない。
変形例1のインプリント処理によれば、レジスト剥離の恐れがある場合であっても、SOC膜CL表面を親水性処理することにより、SOC膜CLのガス拡散性を損ねることなく、レジスト剥離を抑制することができる。
(変形例2)
次に、図4を用いて、実施形態の変形例2の半導体装置の製造処理について説明する。変形例2の半導体装置の製造処理では、SOC膜CLをマスクとしても用いている点が、上述の実施形態とは異なる。
図4は、実施形態の変形例2にかかる半導体装置の製造処理の手順の一例を示すフロー図である。図4(a)に示すように、被加工膜OX及びSOC膜CLがこの順に形成されたウェハWのSOC膜CL上に、塗布型のシリコン酸化膜としてのSOG(Silicon On Glass)膜SLを形成する。
SOC膜CLは、上述のように、15重量%以下の酸素を含有し、より好ましくは10重量%以下の酸素を含有する膜である。SOG膜SLは、例えばスピンコートにより形成される塗布膜であり、シリコンを主体とする無機膜である。
ここで、SOC膜CLの膜厚を実施形態の例よりも厚くしているのは、SOC膜CLをマスクとして被加工膜OXを加工するためである。
SOG膜SL上には、上述の実施形態と同様のインプリント処理により、レジストパターンRpを形成する。図4(a)右横に示すように、レジストRとSOC膜CLとの間にSOG膜SLが介在していても、SOC膜CLのガス拡散性は損なわれない。これにより、インプリント処理において素早くレジストRを充填することができる。
図4(b)に示すように、レジストパターンRpをマスクとして、SOG膜SLを加工し、SOG膜パターンSLpを形成する。
図4(c)に示すように、SOG膜パターンSLpをマスクとして、SOC膜CLを加工し、SOC膜パターンCLpを形成する。
図4(d)に示すように、SOC膜パターンCLpをマスクとして、被加工膜OXを加工し、被加工膜パターンOXpを形成する。
変形例2の半導体装置の製造処理によれば、SOC膜CLのガス拡散性を損ねることなく、レジストRとSOC膜CLとの間にSOG膜SLを介在させることができる。これにより、例えばレジストパターンRpよりも被加工膜OXとの選択比が高いSOC膜パターンCLpをマスクとして被加工膜OXを加工することができる。よって、被加工膜OXの加工精度を向上させることができる。
なお、上述の実施形態および変形例1,2においては、レジストRの液滴をウェハW上に滴下させることとしたが、これに限られない。レジストは、スピンコート等の手法を用いてウェハ上に塗布されてもよい。この場合においても、レジスト中に気泡がトラップされる場合があり、上述の実施形態および変形例1,2の構成の効果を奏する。
[実施例]
次に、実施例のインプリント方法に適用されるSOC膜A~Eについて説明する。
実施例のSOC膜A~Eが成膜されたウェハを用意し、SOC膜A~Eについて酸素含有量、純水接触角、及びインプリント処理におけるレジストの充填時間を比較した。結果を表1に示す。
Figure 0007403961000001
表1に示すように、酸素含有量、純水接触角、及びインプリント処理における充填時間は相互に相関性を有していた。
具体的には、SOC膜中の酸素含有量が減少していくとSOC膜表面の純水接触角が大きくなる傾向が認められた。このことは、酸素含有量が減少すると、SOC膜の疎水性が増し、SOC膜の極性が小さくなっていくことを示している。
また、SOC膜中の酸素含有量が減少していき、または、SOC膜表面の純水接触角が大きくなっていくと、インプリント処理におけるレジストの充填に要する時間が減少していく傾向が認められた。このことは、SOC膜の疎水性が増し、SOC膜の極性が小さくなるにしたがって、SOC膜のガス拡散性が向上することを示している。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
10…テンプレート、87…液滴下装置、100…インプリント装置、CL…SOC膜、OX…被加工膜、R…レジスト、SL…SOG膜、UF…未充填領域、W…ウェハ。

Claims (2)

  1. 基板上に酸素含有量が10重量%以下であるSOC(Spin On Carbon)
    膜を形成するステップと、
    前記SOC膜が形成された前記基板上に被転写材料を滴下または塗布するステップと、
    表面にパターンが形成されたテンプレートを前記被転写材料に接触させるステップと、
    前記テンプレートを介して光照射を行って前記被転写材料を硬化させるステップと、
    前記パターンが転写された前記被転写材料から前記テンプレートを離型するステップと
    、を含み、
    前記SOC膜を形成するステップでは、
    前記SOC膜の表面を親水化するステップを含む、
    インプリント方法。
  2. 前記SOC膜の表面を親水化するステップでは、
    前記SOC膜の表面に対して、酸素プラズマ処理、オゾン水処理、及び真空雰囲気での
    紫外線照射処理の少なくともいずれかを行う、
    請求項1に記載のインプリント方法。
JP2019050706A 2019-03-19 2019-03-19 インプリント方法および半導体装置の製造方法 Active JP7403961B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2019050706A JP7403961B2 (ja) 2019-03-19 2019-03-19 インプリント方法および半導体装置の製造方法
US16/557,787 US10964539B2 (en) 2019-03-19 2019-08-30 Imprinting method and semiconductor device manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019050706A JP7403961B2 (ja) 2019-03-19 2019-03-19 インプリント方法および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2020155506A JP2020155506A (ja) 2020-09-24
JP7403961B2 true JP7403961B2 (ja) 2023-12-25

Family

ID=72515431

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019050706A Active JP7403961B2 (ja) 2019-03-19 2019-03-19 インプリント方法および半導体装置の製造方法

Country Status (2)

Country Link
US (1) US10964539B2 (ja)
JP (1) JP7403961B2 (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100038649A1 (en) 2008-08-14 2010-02-18 Samsung Electronics Co., Ltd. Mold, manufacturing method of mold, method for forming patterns using mold, and display substrate and display device manufactured by using method for forming patterns
US20120037592A1 (en) 2010-08-16 2012-02-16 Tokyo Electron Limited Method for high aspect ratio patterning in a spin-on layer
JP2012252083A (ja) 2011-06-01 2012-12-20 Az Electronic Materials Ip Ltd 微細パターンマスクおよびその製造方法、ならびにそれを用いた微細パターンの形成方法
JP2017118062A (ja) 2015-12-25 2017-06-29 株式会社東芝 パターン形成方法
JP2018112674A (ja) 2017-01-12 2018-07-19 株式会社ニコン パターン形成方法
JP2018142701A (ja) 2017-02-24 2018-09-13 キヤノン株式会社 エッチングマスク構造を形成するための方法およびマルチスタック層

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7939131B2 (en) * 2004-08-16 2011-05-10 Molecular Imprints, Inc. Method to provide a layer with uniform etch characteristics
KR100772639B1 (ko) * 2005-10-18 2007-11-02 한국기계연구원 다이아몬드상 카본 박막을 이용한 미세 임프린트리소그래피용 스탬프 및 그 제조방법
WO2007116469A1 (ja) 2006-03-31 2007-10-18 Fujitsu Limited パターン転写方法およびパターン転写装置
JP2010149482A (ja) 2008-12-26 2010-07-08 Toshiba Corp インプリント用モールドおよびパターン形成方法
JP2012009742A (ja) * 2010-06-28 2012-01-12 Toshiba Corp パターン形成方法及びインプリント材料
US20130224503A1 (en) * 2010-09-21 2013-08-29 Lintec Corporation Formed body, production method thereof, electronic device member and electronic device
CN104210046B (zh) * 2011-06-23 2017-05-10 旭化成株式会社 微细图案形成用积层体
JP5860244B2 (ja) * 2011-08-24 2016-02-16 大日本印刷株式会社 レジストパターン形成方法、並びにそれを用いたナノインプリント用モールド、フォトマスク及び半導体デバイスの製造方法
JP2013069921A (ja) 2011-09-22 2013-04-18 Toshiba Corp インプリント方法
JP2014040046A (ja) * 2012-08-22 2014-03-06 Asahi Glass Co Ltd 微細パターンを表面に有する成形体および該成形体の製造方法
JP6328001B2 (ja) * 2013-08-30 2018-05-23 キヤノン株式会社 インプリント用硬化性組成物、膜、膜の製造方法
US9349604B2 (en) * 2013-10-20 2016-05-24 Tokyo Electron Limited Use of topography to direct assembly of block copolymers in grapho-epitaxial applications
JP6468147B2 (ja) 2015-02-05 2019-02-13 東京エレクトロン株式会社 研磨装置、塗布膜形成装置、塗布膜形成方法及び記憶媒体
KR102419881B1 (ko) * 2017-08-10 2022-07-12 캐논 가부시끼가이샤 패턴 형성 방법
WO2020066442A1 (ja) * 2018-09-27 2020-04-02 富士フイルム株式会社 インプリント用下層膜形成用組成物、下層膜、パターン形成方法および半導体素子の製造方法
WO2020184497A1 (ja) * 2019-03-14 2020-09-17 富士フイルム株式会社 インプリント用の下層膜形成用組成物、下層膜形成用組成物の製造方法、キット、パターン製造方法、および半導体素子の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100038649A1 (en) 2008-08-14 2010-02-18 Samsung Electronics Co., Ltd. Mold, manufacturing method of mold, method for forming patterns using mold, and display substrate and display device manufactured by using method for forming patterns
US20120037592A1 (en) 2010-08-16 2012-02-16 Tokyo Electron Limited Method for high aspect ratio patterning in a spin-on layer
JP2012252083A (ja) 2011-06-01 2012-12-20 Az Electronic Materials Ip Ltd 微細パターンマスクおよびその製造方法、ならびにそれを用いた微細パターンの形成方法
JP2017118062A (ja) 2015-12-25 2017-06-29 株式会社東芝 パターン形成方法
JP2018112674A (ja) 2017-01-12 2018-07-19 株式会社ニコン パターン形成方法
JP2018142701A (ja) 2017-02-24 2018-09-13 キヤノン株式会社 エッチングマスク構造を形成するための方法およびマルチスタック層

Also Published As

Publication number Publication date
US10964539B2 (en) 2021-03-30
JP2020155506A (ja) 2020-09-24
US20200303190A1 (en) 2020-09-24

Similar Documents

Publication Publication Date Title
TWI717690B (zh) 用於半導體元件封裝製造製程的平坦化
US20130078820A1 (en) Imprint method, imprint apparatus, and method of manufacturing semiconductor device
US20130078821A1 (en) Imprint method, imprint apparatus, and manufacturing method of semiconductor device
JP2020535628A (ja) インプリント方法および装置
US20110312185A1 (en) Pattern formation method and pattern formation device
JP2010149482A (ja) インプリント用モールドおよびパターン形成方法
JP5537400B2 (ja) パターン形成方法及び装置
JP5443103B2 (ja) パターン形成方法
JP7403961B2 (ja) インプリント方法および半導体装置の製造方法
JP2016157784A (ja) パターン形成方法およびパターン形成装置
US20200073233A1 (en) Imprint apparatus, imprint method, and manufacturing method of semiconductor device
JP2019519108A (ja) ナノインプリント用レプリカモールド、その製造方法およびナノインプリント用レプリカモールド製造装置
KR100931603B1 (ko) 임프린트 공정 시스템 및 패턴형성방법
JP5481438B2 (ja) インプリント用モールドおよびパターン形成方法
JP2021082808A (ja) 液滴の拡がりを制御することによって硬化層を形成する方法
JP2018078258A (ja) インプリント装置、インプリント方法、及び物品製造方法
JP2022144930A (ja) インプリント方法および半導体装置の製造方法
JP7222811B2 (ja) インプリント装置、インプリント方法、及び半導体装置の製造方法
US11493846B2 (en) Pattern forming method and template manufacturing method
JP6542141B2 (ja) パターン形成方法
JPS5925223A (ja) 基板クリ−ニング法及び基板クリ−ニング装置
KR102357572B1 (ko) 평탄화 방법, 평탄화 시스템 및 물품 제조 방법
US11520226B2 (en) Imprint method, imprint apparatus, imprint system, and method of manufacturing article
US20120205782A1 (en) Imprint Apparatus, Imprint Method, and Process Condition Selection Method
US20210072640A1 (en) Imprinting method, semiconductor device manufacturing method and imprinting apparatus

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210913

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220531

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220614

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220804

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20221011

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221219

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20221219

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20230105

C21 Notice of transfer of a case for reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C21

Effective date: 20230106

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20230120

C211 Notice of termination of reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C211

Effective date: 20230124

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231213

R151 Written notification of patent or utility model registration

Ref document number: 7403961

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151