KR0155872B1 - 다이나믹 랜덤 억세스 메모리장치 및 그 제조방법 - Google Patents

Abstract

본 발명은 다이나믹 랜덤 억세스 메모리장치 및 그 제조방법에 대해 기재되어 있다. 이는, 반도체기판에 형성된 소자형성영역들과 소자분리영역, 소자형성영역들의 길이 방향에 대해 수직으로 교차되도록 배열된 워드 라인들, 워드 라인들을 감싸는 모양으로 형성된 절연막, 워드 라인들의 양측의 반도체기판에 형성된 소오스 / 드레인 영역들, 워드 라인들 사이에 플럭되며, 각 소오스 / 드레인들과는 서로 전기적으로 분리되는 모양으로 형성된 제1패드 패턴들, 제1패드 패턴을 개재하여 드레인영역들과 각각 연결되도록 형성된 비트 라인들 및 제1패드 패턴을 개재하여 소오스영역들과 각각 연결되도록 형성된 스토리지 전극들을 구비하는 것을 특징으로 한다. 따라서, 포토리소그래피 공정을 1 스텝만 사용하고도 패드층을 손쉽게 형성할 수 있으며, 패턴 크기도 디자인 룰의 한계에 걸리지 않는 수준으로 가능하다.

Description

다이나믹 랜덤 억세스 메모리장치 및 그 제조방법

제1도는 통상적인 dc용 패드층을 구비한 다이나믹 랜덤 억세스 메모리 장치를 나타낸 단면도이다.

제2도는 bc용 패드층을 구비한 다이나믹 랜덤 억세스 메모리장치를 나타낸 단면도이다.

제3도는 본 발명에 의한 다이나믹 랜덤 억세스 메모리장치를 나타낸 단면도이다.

제4a도 내지 제4f도는 본 발명에 의한 다이나믹 랜덤 억세스 메모리장치의 제조방법의 제1실시예를 나타낸 공정순서도이다.

제5도는 다결정실리콘 패드 패턴을 형성하기 위한 마스크 패턴의 레이아웃도이다.

제6a도 내지 제6e도는 본 발명에 의한 고집적 반도체장치의 제조방법의 제2실시예를 나타낸 공정순서도이다.

본 발명은 고집적 반도체장치 및 그 제조방법에 관한 것으로, 특히 집적도를 향상시킬 수 있는 다이나믹 랜덤 억세스 메모리(이하, DRAM이라 칭함)장치 및 그 제조방법에 관한 것이다.

최근 반도체 제조기술의 발달과 메모리소자의 응용분야가 확장되어감에 따라 대용량의 메모리소자 개발이 진척되고 있는데, 특히 1개의 메모리 셀(memory cell)을 1개의 캐패시터(capacitor)와 1개의 트랜지스터(transistor)로 구성함으로써 고집적화에 유리한 DRAM(Dynamic Random Access Memory)의 괄목할만한 발전이 이루어져 왔다.

이 DRAM이 고집적화 되어감에 따라 0.2μm이하의 딥서브마이크론(deep submicron)영역의 패턴 형성이 요구되며 이에 대한 연구가 다방면으로 활발히 진행되고 있다. 특히 셀 트랜지스터에서 소오스 노드(source node)와 캐패시터의 스토리지(storage) 전극을 연결하는 콘택트(contact)(이하, BC(Buried Contact)라 칭함), 및 드레인 노드(drain node)와 데이터 라인(data line)을 연결하는 콘택트(이하, DC(Direct Contact)라 칭함)의 형성기술은 0.1μm 정도의 크기까지 필요로 하게 되어, 현재 이용되고 있는 포토리소그래피(photolithography) 및 에치(etch) 기술의 한계로 인하여 많은 어려움이 제기되고 있다. 이러한 상황에서 후속공정의 부담을 덜고 적절한 콘택저항을 얻기 위해서 패드층(pad layer)을 사용하고 있다(VLSI Tech., 94, pp.136 참조).

기존에 사용되고 있는 패드층 예컨데 다결정실리콘 패드를 이용한 DC공정 및 BC공정시의 문제점을 간단히 살펴보면 다음과 같다.

제1도는 통상적인 DC용 패드층을 구비한 DRAM을 나타낸 단면도이고, 제2도는 BC용 패드층을 구비한 DRAM을 나타낸 단면도이다.

제1도를 참조하면, 먼저 얕은 트렌치분리(이하, STI(Shallow Trench Isolation라 칭함) 공정을 적용하여 소자형성영역과 소자분리영역(101)이 한정된 반도체기판 (100)상에 게이트전극(1) 및 소오스영역/드레인영역(2,3)으로 이루어지는 트랜지스터가 형성되고, 상기 드레인영역(3)과 데이터 라인(DL)을 연결하는 DC에 패드층(PD)을 형성하며, 상기 소오스 영역(2)과 캐패시터의 스토리지 전극(도시되지 않음)이 연결되는 BC(CH1)가 형성되어 있다. 여기서, 미설명부호 5는 게이트전극을 절연시키기 위한 절연막을, 7, 9 및 11은 결과물을 평탄화 시키기 위한 층간절연막들을 각각 나타낸다.

상기 제1도에 도시된 바와 같은 방법을 이용하여 DC 및 BC를 형성할 경우, 먼저 BC형성시 반도체기판까지 콘택트 부를 연결하기 위해서는 여러가지 층(layer)들에 따른 많은 양의 에치가 필요할 뿐만 아니라 콘택트 부의 크기가 작아짐에 따라 정확하게 작은 크기까지 형성하는 것이 어려워진다. 즉, 게이트전극 라인간 간격이 좁아짐에 따라 평탄화할 경우 에칭 깊이(etching depth)가 깊어져야 하므로 에치 부담이 매우 커지게 된다. 이러한 난점을 극복하기 위한 방법의 하나로 BC 형성시에도 DC에서 처럼 패드를 이용하는 방법이 제기되었다. 즉, 제2도에 도시된 바와 같이 DC를 형성한 후 폴리 에치 백(etch back)과 새로운 마스크를 이용하여 BC를 위한 패드를 형성함으로써 에칭 깊이에 따른 에치 부담을 줄일 수 있다. 그러나, 이러한 방법은 단차에 의한 에치량 및 작은 크기의 콘택트 부에 대한 부담을 줄일 수는 있으나, 포토소그래피 공정이 다단계로 추가되는 단점을 가지고 있다.

따라서 본 발명의 목적은 상기한 바와 같은 종래기술의 문제점을 해결하기 위하여 DC 및 BC 형성용 패드를 동일선상에 구비할 수 있는 DRAM을 제공하는데 있다.

본 발명의 다른 목적은 포토리소그래피 공정의 추가없이도 상기 DC 및 BC 형성용 패드를 동일선상에 형성시킬 수 있는 DRAM의 효율적인 제조방법을 제공하는데 있다.

상기목적을 달성하기 위한, 본 발명에 의한 DRAM장치는, 반도체기판에 형성된 소자형성영역들과 소자분리영역; 상기 소자형성영역들의 길이 방향에 대해 수직으로 교차되도록 배열된 워드 라인들; 상기 워드 라인들을 감싸는 모양으로 형성된 절연막; 상기 워드 라인들의 양측의 반도체기판에 형성된 소오스 / 드레인영역들; 상기 워드 라인들 사이에 플럭되며, 각 소오스 / 드레인들과는 서로 전기적으로 분리되는 모양으로 형성된 제1패드 패턴들; 상기 제1패드 패턴을 개재하여 드레인영역들과 각각 연결되도록 형성된 비트 라인들; 및 상기 제1패드 패턴을 개제하여 소오스영역들과 가각 연결되도록 형성된 스토리지 전극들을 구비하는 것을 특징으로 한다.

본 발명에 의한 DRAM 장치에 있어서, 상기 제1패드 패턴은 불순물이 도우핑된 다결정실리콘으로 이루어진 것이 바람직하다.

상기 다른 목적을 달성하기 위한, 본 발명에 의한 DRAM장치의 일방법은, 반도체기판 상에 소자형성영역과 소자분리영역을 한정하기 위한 제1공정; 상기 소자형성영역 상에 게이트전극 및 소오스/드레인영역으로 이루어진 트랜지스터를 형성하는 제2공정; 상기 트랜지스터가 형성되어 있는 반도체 기판 상에 절연막을 형성하는 제3공정; 상기 절연막을 이방성식각함으로써 상기 소오스 / 드레인영역을 노출시키는 제4공정; 패드 물질층을 반도체기판전면에 중착한 후, 이를 에치백하여 상기 게이트 전극 사이에 패트 물질층을 플럭하는 제5공정; 상기 소오스 / 드레인 영역에 한정되도록 상기 플럭된 패드 물질층을 패터닝함으로써 제1 패드 패턴들을 형성하는 제6공정; 상기 드레인영역과 연결돤 제1패드 패턴에 연결되는 비트 라인을 형성하는 제7공정; 및 상기 소오스 영역과 연결된 제1패드 패턴에 연결되는 제1스토리지 전극을 형성하는 제8공정을 포함하는 것을 특징으로 한다.

상기 다른 목적을 달성하기 위한, 본 발명에 의한 DRAM 장치의 다른 방법은, 반도체기판 상에 소자형성영역과 소자분리 영역을 한정하기 위한 제1공정; 상기 소자형성영역 상에 게이트전극 및 소오스 / 드레인 영역으로 이루어진 트랜지스터를 형성하는 제3공정; 상기 절연막을 이방성식각함으로써 상기 소오스 / 드레인 영역을 노출시키는 제4공정; 소오스 / 드레인영역이 반도체기판 전면에 제1층간 절연층을 형성하는 제5공정; 상기 소자형성영역의 제1층간절연층이 제거되도록 상기 제1층간절연층을 패터닝하는 제6공정; 패드 물질층을 반도체기판 전면에 중착한 후, 이를 에치백하여 상기 게이트 전극 사이에 패드 물질층을 플럭합으로써 소오스 / 드레인 영역에 한정되는 제1패드 패턴들을 형성하는 제7공정; 상기 드레인영역과 연결된 제1패드 패턴에 연결되는 비트 라인을 형성하는 제8공정; 및 상기 소오스영역과 연결돤 제1패드 패턴에 연결되는 제1스토리지 전극을 형성하는 제9공정을 포함하는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명을 설명하기로 한다.

제3도는 본 발명에 의한 DRAM을 나타낸 단면도이다. 제3도를 참조하면, 먼저 반도체기판(100)에 소자형성영역과 소자분리영역(101)이 정의되어 있고, 상기 소자형성영역 상에 게이트전극(1) 및 상기 게이트전극(1)을 중심으로 양쪽의 반도체기판 내에 불순물주입 영역인 소오스/드레인 영역(2,3)을 구비하는 트랜지스터가 형성되어 있으며, 상기 드레인영역(3)과 연결되고 상기 트랜지스터와는 절연되게 제1패드 패턴(PD1')을 개재한 비트 라인(BL)이 형성되어 있고, 상기 소오스영역(2)과 연결되고 상기 트랜지스터와는 절연되게 제1패드 패턴(PD1')을 개재한 비트 라인(BL)이 형성되어 있고, 상기 소오스영역(2)과 연결되고 상기 트랜지스터와는 절연되게 제1패드 패턴(PD1')을 개재한 스토리지 전극(SE)이 형성되어 있다. 여기서 미설명부호 5는 상기 게이트전극(1)을 절연시키기 우히나 제1절연막을, 10 및 12는 제1층간절연막 및 제2층간절연막을 각각 나타낸다.

제4a도 내지 제4f도는 본 발명에 의한 DRAM의 제조방법의 제1실시예를 나타낸 공정순서도이고, 제5도는 다결정실리콘 패드 패턴을 형성하기 위한 마스크 패턴의 레이아웃도이다.

먼저, 본 발명에 의한 제1실시예는 패드 형성을 위한 마스트 패턴의 변경과 에치 백 또는 화학-물리적 폴리싱(이하, CMP라 칭함)등의 방법을 이용하여 0.2μm대의 울트라(ultra) 서브마이크론 영역에서 우수한 DC 및 BC 패턴을 형성하고자 하는 방법이다.

제4a도는 트랜지스터 및 제1절연막(5)의 형성공정를 도시한 것으로, 먼저, 제1전도형의 반도체기판(100)내에 STI공정을 적용하여 소자형성영역과 소자분리영역(101)을 정의한 후, 상기 소자형성영역상에 통상적인 방법을 사용하여 워드 라인(word line)으로 이용되는 게이트전극(1) 및 불순물주입영역인 소오스 / 드레인영역(2,3)으로 이루어지는 트랜지스터드를 형성하고, 상기 게이트전극(1)을 절연시키기 위한 제1절연막(5)을 형성한다.

이어서, 다결정실리콘 패드가 형성될 콘택트 부늬 포토리소그래피 공정을 진행하게 되는데 이는 셀 내에서 콘택트 부를 형성하기 위한 마스크 패턴이 별도로 필요하지 않기 때문에 디자인 룰(design rule)에 관계없이 주변장치의 중심부를 제외한 셀 전영역을 오픈(open)시키는 포토레지스트 패턴(PR)으로 리소그래피 작업이 가능하게 된다. 이때 기존의 셀프 얼라인 콘택트를 위해 상기 게이트전극 상부를 절연막질(예컨데 SiN, 혹은 HTO)로 감싸주는 (capping) 공정을 줄일 수 잇는 잇점이 잇다.

제4b도는 제1패드(PD1)의 형성공정을 도시한 것으로, 상기 제4a도 공정후 결과물 전면에 2500Å∼3000Å정도의 두께로 제1패드(PD1) 예컨데 불순물이 도우핑된 다결정실리콘을 침적한 후 에치 백 공정이나 CMP 공정을 적용하여 식각함으로써 워드 라인 방향으로는 연결되어 잇지만 비트라인 방향으로는 셀프 얼라인의 패턴 분리가 가능한 구조를 형성할 수 있다.

제4c도는 상기 제1패드의 패터닝 공정을 도시한 것으로, 제5도에 도시된 바와 같이 레이아웃(layout)이 변형된 종래 마스크 패턴(MP)을 적용하여 상기 제1패를 식각한다. 이는 워드 라인 방향으로 연결된 다결정실리콘 패드를 전기적으로 분리하기 위한 공정으로, 소자분리영역위의 제1패드를 마스크 패턴에 따라 식각함으로써 DC 및 BC가 형성되는 영역에만 상기 제1패드 패턴(PD1') 예컨데 다결정실리콘 패드 패턴을 남기는 것이다.

제4d도는 비트 라인(BL)의 형성공정을 도시한 것으로, 먼저 상기 제4c도 공정후 결과물 전면에 제1 층간절연막(10)을 형성하고, 이 제1층간절연막 위에 마스크 패턴을 적용하여 상기 드레인영역(3)과 연결된 제1패드 패턴(PD1')을 노출시키기 위한 DC 형성 공정을 실시한 후 결과물 전면에 도전층을 집적함으로써 상기 드레인영역과 연결된 제1패드 패턴(PD1')에 연결되는 비트 라인(BL)을 형성한다. 이때, 상기 DC 형성공정에서 패드를 만들기 위한 까다로운 공정 없이도 미스얼라인(misalign)에 대한 마아진(margin)을 쉽게 확보할 수 있는 장점이 있다.

제4e도는 BC 형성을 위한 제1콘택트 부(CH)의 형성공정을 도시한 것으로, 먼저 상기 제4d도의 결과물 전면에 제2층간 절연막(12)을 형성하고, 이 제2층간절연막 위에 마스크 패턴을 적용하여 상기 소오스영역(2)과 연결되는 제1패드 패턴(PD1')이 노출되도록 상기 제2층간 절연막과 비트 라인, 그리고 제1층간절연막을 차례로 식각함으로써, 도시된 바와 같이, BC형성공정을 진행하게 되면 셀프 얼라인 마아진을 충분히 확보할 수 있고, 다결정 실리콘 패드 만큼의 단차를 개선함으로써 에치 부담을 크게 줄일 수 있으며, 작은 크기의 콘택트 부에 대한 부담을 동시에 감소시키는 것이 가능하게 된다.

제4f도는 상기 제4e도 공정후 결과물 전면에 도전층을 형성하여 패터닝함으로써, 상기 BC를 통하여 소오스영역(2)과 연결되는 DRAM캐패시터의 스토리지 전극(SE)을 형성하는 공정을 나타낸다.

이어서, 유전체막 및 캐패시터의 플에이트(plate) 전극을 통상적인 방법으로 형성함으로써 DRAM 캐패시터를 완성한다.(도시되지 않음).

제6a도 내지 제6e도는 본 발명에 의한 DRAM의 제조방법의 제2실시예를 나타낸 공정순서도이다.

제6a도는 트랜지스터 및 제1절연막(5)의 형성공정을 도시한 것으로, 먼저 제1전도형의 반도체기판(100)내에 STI공정을 적용하여 소자형성영역과 소자분리영역(101)을 정의한 후, 상기 소자형성영역상에 통상적인 방법을 사용하여 워드 라인으로 이용되는 게이트전극(1) 및 불순물주입영역인 소오스 / 드레인영역(2,3)으로 이루어지는 트랜지스터들을 형성하고, 상기 게이트전극(1)을 절연시키기 위한 제1절연막(5)을 형성한다.

제6b도는 제1층간절연막(10) 및 포토레지스트 패턴(PR1)의 형성공정을 도시한 것으로, 먼저 상기 제 6a도 공정후 결과물 전면에 산화막 계열의 제1층간 절연막(10)을 소정 두께로 침적하여 평탄화 시키고, 이 제1층간 절연막(10)을 소정 두께로 침적하여 평탄화 시키고, 이 제1층간절연막(10) 위에 포토레지스트 도표, 마스크노광 및 현상등의 공정을 거쳐 패드층을 정의하기 위한 포토레지스트 패턴(PR1)을 형성한다.

제6c도는 제1패드(PD1)의 형성공정을 도시한 것으로, 먼저 상기 제6b도의 포토레지스트 패턴을 적용하여 상기 제1층간절연막을 식각함으로써 DC와 BC 영역의 반도체기판 표면을 노출시킨후 상기 포토레지스트 패턴을 제거한다. 이어서, 결과물 전면에 제1패드(PD1) 예컨데 불순물이 도우핑된 다결정실리콘을 소정의 두께로 침적한다. 이때, 상기 게이트전극 상부에 남아 있는 절연막 보다는 두껍게 침적한다.

제6d도는 제1패드 패턴(PD1') 및 제2층간절연막(12)의 형성공정을 도시한 것으로, 상기 게이트전극(1) 위의 절연막(5) 높이 보다 낮게 상기 제6c도의 제1패드에 대하여 에치 백 공정을 실시함으로써 게이트전극의 단차에 의해 자동적으로 DC 및 BC 형성을 위한 제1패드 패턴(PD1')이 분리된다. 이어서 결과물 전면에 제2층간절연막(12)을 형성하고, 이 제2층간 절연막(12) 위에 비트라인 형성을 위한 콘택트 부를 제작하기 위하여 포토레지스트 패턴(PR2)을 형성한다.

제6e도는 비트 라인(BL)의 형성공정을 도시한 것으로, 상기 제6d도의 포토레지스트 패턴을 적용하여 상기 제2층간절연막을 식각한 후 제거하고, 결과물 전면에 도전층, 예컨데 불순물이 도우핑된 다결정실리콘을 형성함으로써 상기 드레인영역(3)과 연결되도록 상기 제1패드 패턴(PD1')을 개재하여 비트 라인(BL)을 형성한다. 이 비트 라인(BL)의 형성 후에, 절연막질을 침적하고 BC 패드에 통상적인 방법을 이용하여 캐패시터를 형성하고, 금속배선 공정을 거쳐 소자를 완성시킨다.

상술한 본 발명을 상기 실시예에 적용하는데 그치지 않고, 본 발명의 기술적 사상이 한정하는 범위내로 확장하여 적용할 수 있음은 물론이다.

이상과 같이 본 발명은, ① BC 형성공정을 진행할 때 셀프 얼라인 마아진을 충분히 확보할 수 있고, ② 다결정실리콘 패드 만큼의 단차를 개선함으로써 에치 부담을 크게 줄일 수 있으며, ③ 작은 크기의 콘택트부에 대한 부담을 동시에 감소시키는 것이 가능하게 된다. 또한, ④ DC 형성공정에서 패드를 만들기 위한 까다로운 공정 없이도 미스얼라인에 대한 마아진을 쉽게 확보할 수 있고, ⑤ 다결정실리콘 패드 패턴을 형성하고자 할 때 마스크 패턴이 별도로 필요하지 않기 때문에 디자인룰에 관계없이 셀 전영역을 오픈시키는 포토레지스트 패턴으로 리소그래피 작없이 가능하며, ⑥ 다결정실리콘 패드의 콘택트 형성전에 평탄화과정이 필요없고, ⑦ 포토리소그래피 공정을 1 스텝만 사용하고도 패드층을 손쉽게 형성할 수 있으며, 패턴 크기도 디자인 룰의 한계에 걸리지 않는 수준으로 가능하다.

본 발명은 상기 실시예에 한정되어 있지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (4)

1. 반도체기판에 형성된 소자형성영역들과 소자분리영역; 상기 소자형성영역들의 길이 방향에 대해 수직으로 교차되도록 배열된 워드 라인들; 상기 워드 라인들을 감싸는 모양으로 형성된 절연막; 상기 워드 라인들의 양측의 반도체기판에 형성된 소오스 / 드레인 영역들; 상기 워드 라인들 사이에 플럭되며, 각 소오스 / 드레인 들과는 서로 전기적으로 분리되는 모양으로 형성된 제1패드 패턴들; 상기 제1패드 패턴을 개재하여 소오스영역들과 각각 연결되도록 형성된 스토리지 전극들을 구비하는 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리장치.
2. 제1항에 있어서, 상기 제1패드 패턴은 불순물이 도우핑된 다결정실리콘으로 이루어진 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리장치.
3. 반도체 기판 상에 소자형성영역과 소자분리 영역을 한정하기 위한 제1공정; 상기 소자형성영역 상에 게이트 전극 및 소오스 / 드레인영역으로 이루어진 트랜지스터를 형성하는 제2공정; 상기 트랜지스터가 형성되어 있는 반도체 기판 상에 절연막을 형성하는 제3공정; 상기 절연막을 이방성식각함으로써 상기 소오스 / 드레인영역을 노출시키는 제4공정; 패드 물질층을 반도체기판 전면에 중착한 후, 이를 에치백하여 상기 게이트 전극 사이에 패드 물질층을 플럭하는 제5공정; 상기 소오스 / 드레인 영역에 한정되도록 상기 플럭된 패드 물질층을 패터닝함으로써 제1패드 패턴들을 형성하는 제6공정; 상기 드레인 영역과 연결된 제1패드 패턴에 연결되는 비트 라인을 형성하는 제7공정; 및 상기 소오스영역과 연결된 제1패드 패턴에 연결되는 제1스토리지 전극을 형성하는 제8공정을 포함하는 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리장치의 제조방법.
4. 반도체기판 상에 소자형성영역과 소자분리영역을 한정하기 위한 제1공정; 상기 소자형성영역 상에 게이트전극 및 소오스 / 드레인영역으로 이루어진 트랜지스터를 형성하는 제2공정; 상기 트랜지스터가 형성되어 있는 반도체 기판 상에 절연막을 형성하는 제3공정; 상기 절연막을 이방성식각함으로써 상기 소오스 / 드레인 영역을 노출시키는 제4공정; 소오스 / 드레인 영역이 반도체기판 전면에 제1층간 절연층을 형성하는 제5공정; 상기 소자형성영역의 제1층간절연층이 제거되도록 상기 제1층간절연층을 패터닝하는 제6공정; 패드 물질층을 반도체기판 전면에 중착한 후, 이를 에치백하여 상기 게이트 전극 사이에 패드 물질층을 플럭함으로써 소오스 / 드레인 영역에 한정되는 제1패드 패턴들을 형성하는 제7공정; 상기 드레인영역과 연결된 제1패드 패턴에 연결되는 비트 라인을 형성하는 제8공정; 및 상기 소오스 영역과 연결된 제1패드 패턴에 연결되는 비트 라인을 형성하는 제8공정; 및 상기 소오스영역과 연결된 제1패드 패턴에 연결되는 제1스토리지 전극을 형성하는 제9공정을 포함하는 것을 특징으로 하는 다이나믹 랜덤 억세스 메모리장치의 제조방법.