JPH11284069A

JPH11284069A - 半導体装置の製造方法

Info

Publication number: JPH11284069A
Application number: JP8310198A
Authority: JP
Inventors: Naohiro Tsuda; 尚広津田; Shigeki Sugimoto; 茂樹杉本
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-03-30
Filing date: 1998-03-30
Publication date: 1999-10-15

Abstract

(57)【要約】【課題】高アスペクト比のコンタクトホールだと、導
電膜の埋め込みが困難になる。また、チップ面積を小さ
くする必要もある。一方で、工程数を増やすとコスト的
に不利となる。【解決手段】本願発明は、Ｐ型半導体基板５１上のＢ
ＰＳＧ膜６０にコンタクトホール６３を形成する工程
と、コンタクトホール６３にタングステン膜６５を形成
する工程と、前記ＢＰＳＧ膜６０にコンタクトホール６
７及び溝６８を形成する工程と、コンタクトホール６７
及び溝６８の所定の高さまでタングステン膜６９を形成
する工程と、溝６８にＴＥＯＳ膜７０を形成する工程
と、タングステン膜６５上に選択性タングステン膜７１
を形成する工程と、全面にＴＥＯＳ膜７３を形成する工
程と、ＴＥＯＳ膜７３にコンタクトホール７４を形成す
る工程と、コンタクトホール７４に導電膜７５を形成す
る工程とを具備することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本願発明は、半導体装置の製
造方法に関するもので、特に配線層間のコンタクトホー
ルの形成方法に関する。

【０００２】

【従来の技術】従来の半導体装置の配線層間のコンタク
トホールの形成方法について図面（図１〜図８）を参酌
して説明する。まず、図１に示したように、例えばＰ型
半導体基板１上に第一層間絶縁膜２、ポリシリコン膜
３、タングステンシリサイド膜４及び窒化シリコン膜５
を所定の形状に形成する。そして、全面にシリコン窒化
膜２４を形成する。次に、所定のエッチング工程によ
り、第一層間絶縁膜２及びシリコン窒化膜２４をエッチ
ングする。これによりコンタクトホール６が形成され
る。さらに、所定のエッチング工程により、第一層間絶
縁膜２を所定の形状にエッチングする。これにより、第
二配線層７となる溝が形成される。そして、コンタクト
ホール６及び第二配線層７に導電膜８を形成する。

【０００３】次に、図２に示したように、第一層間絶縁
膜２及び第二配線層７の上面に第二層間絶縁膜９を形成
する。そして所定のエッチング工程により、第二層間絶
縁膜９の上面からＰ型半導体基板１の上面までコンタク
トホール１０を形成する。そして、コンタクトホール１
０に導電膜２１を形成する。さらに、第二層間絶縁膜９
及び導電膜２１の上面に第三配線層２２を形成する。こ
れにより、第三配線層２２と所定の基板拡散層２３とが
電気的に接続されることとなる。

【０００４】また、上記方法以外にも、以下の方法も考
えられた。まず、図３に示したように、例えばＰ型半導
体基板１上に第一層間絶縁膜２、ポリシリコン膜３、タ
ングステンシリサイド膜４及び窒化シリコン膜５を所定
の形状に形成する。そして、全面にシリコン窒化膜２４
を形成する。次に、所定のエッチング工程により、第一
層間絶縁膜２及びシリコン窒化膜２４をエッチングす
る。これによりコンタクトホール６及びコンタクトホー
ル１１が形成される。さらに、所定のエッチング工程に
より、第一層間絶縁膜２を所定の形状にエッチングす
る。これにより、第二配線層７となる溝が形成されると
同時に、同じ高さに第二配線層１２となる溝が形成され
る。そして、第二配線層７となる溝及びコンタクトホー
ル６に導電膜８を形成すると同時に、コンタクトホール
１１及び第二配線層１２にも導電膜１３を形成する。

【０００５】次に図４に示したように、第一層間絶縁膜
２及び第二配線層７並びに導電膜１３の上面に第二層間
絶縁膜９を形成する。そして所定のエッチング工程によ
り、第二層間絶縁膜９の上面から導電膜１３の上面まで
コンタクトホール１４を形成する。そして、コンタクト
ホール１４に導電膜２１を形成する。さらに、第二層間
絶縁膜９及び導電膜２１の上面に第三配線層２２を形成
する。これにより、第三配線層２２と所定の基板拡散層
２３とが電気的に接続されることとなる。

【０００６】さらに、上記の方法以外にも以下の方法が
考えられた。まず、図５に示したように、例えばＰ型半
導体基板１上に第一層間絶縁膜２、ポリシリコン膜３、
タングステンシリサイド膜４及び窒化シリコン膜５を所
定の形状に形成する。そして、全面にシリコン窒化膜２
４を形成する。次に、所定のエッチング工程により、第
一層間絶縁膜２及びシリコン窒化膜２４をエッチングす
る。これによりコンタクトホール６が形成される。さら
に、所定のエッチング工程により、第一層間絶縁膜２を
所定の形状にエッチングする。これにより、第二配線層
７となる溝が形成される。そして、コンタクトホール６
及び第二配線層７に導電膜８を形成する。

【０００７】次に、図６に示したように、第一層間絶縁
膜２及び第二配線層７の上面に絶縁膜１５を形成する。
そして所定のエッチング工程により、絶縁膜１５の上面
からＰ型半導体基板１の上面までコンタクトホール１６
を形成する。

【０００８】次に、図７に示したように、所定のエッチ
ング工程により、絶縁膜１５を所定の形状にエッチング
する。これにより、配線層１７となる溝が形成される。
ここで、この配線層１７となる溝は第二配線層７とオー
バーラップさせて形成する。さらに、配線層１７となる
溝及びコンタクトホール１６に導電膜１８を形成する。

【０００９】次に、図８に示したように、絶縁膜１５及
び導電膜１８の上面に絶縁膜１９を形成する。そして、
所定のエッチング工程により、絶縁膜１９の上面から導
電膜１８の上面までコンタクトホール２０を形成する。
そして、コンタクトホール２０に導電膜２１を形成す
る。さらに、絶縁膜１９及び導電膜２１の上面に第三配
線層２２を形成する。これにより、第三配線層２２と所
定の基板拡散層２３とが電気的に接続されることとな
る。

【００１０】

【発明が解決しようとする課題】近年の集積回路の高集
積化により、半導体装置における配線層数が増えた。ま
た、各配線層間での配線層間容量を抑えるために層間膜
の膜厚を増やす必要が生じ、配線層間を電気的に接続す
るためのコンタクトホールのアスペクト比が大きくなっ
ている。そのため、高アスペクト比のコンタクトホール
を形成することが重要となっている。

【００１１】ここで、図１及び図２に示した上記従来の
方法によりコンタクトホールを形成すると、以下の欠点
が生じる。即ち、集積回路の高集積化により、チップ面
積の縮小化がなされる。これにより、配線層数が増加
し、アスペクト比の大きなコンタクトホールが必要とな
る。ここで、図１及び図２に示した方法により形成され
たコンタクトホール１０は高アスペクト比となり、コン
タクトホールへの導電膜の埋め込みが困難になるという
欠点が生じる。

【００１２】そこで、図３及び図４に示した方法が考え
られたのであるが、この方法にも以下の欠点が生じてい
た。即ち、図３及び図４に示した方法によれば、第三配
線層と基板拡散層の中間に形成された第二配線層１２を
介して第三配線層と基板拡散層を電気的に接続する。こ
れにより、コンタクトホール１１及びコンタクトホール
１４のそれぞれのアスペクト比を小さくできる。そのた
め、コンタクトホールへの導電膜の埋め込みが困難とな
る欠点を解消することができた。しかし、この構造で
は、図示せぬ第三配線層と第二配線層１２とを接続する
コンタクトホール１４を形成する際に第二配線層１２と
の接続を確実にするために、第二配線層１２の大きさに
余裕を持たせる必要が生じる。また、同じ高さの隣接す
る一方の第二配線層７との間の距離に十分な余裕を持た
せる必要がある。そのため、チップ面積が大きくなる欠
点が生じる。

【００１３】そこで、図５から図８に示した方法が考え
られたのであるが、この方法にも以下の欠点が生じてい
た。即ち、第三配線層と基板拡散層の中間の第二配線層
よりも少し高い位置に第二配線層とオーバーラップして
形成された配線層１７を介して第三配線層と基板配線層
を電気的に接続することにより、チップ面積が増大する
欠点を解消することができた。しかし、この構造では配
線層の数が増加するため、その分だけ工程数が増える。
そのため、コスト的にも不利であるという欠点が生じ
る。

【００１４】本願発明は上述の欠点に鑑みてなされたも
のであり、工程数をほとんど増加させないで、コンタク
トホールのアスペクト比を小さくし、かつ、チップ面積
を増加させないことを可能とする。

【００１５】

【課題を解決するための手段】本願発明は、一導電型半
導体基板上に形成された第一層間絶縁膜上の第一の位置
から前記一導電型半導体基板の上面の第一の位置まで第
一接続孔を形成する工程と、前記第一接続孔に第一導電
膜を形成する工程と、前記第一層間絶縁膜上の第二の位
置から前記一導電型半導体基板の上面の第二の位置まで
第二接続孔を形成する工程と、前記第一層間絶縁膜であ
って、前記第二接続孔を含み、かつ、前記第一接続孔を
含まない部分に溝を所定の深さまで形成する工程と、前
記第二接続孔及び前記溝のうち所定の高さまで第二導電
膜を形成する工程と、前記第二導電膜の上面から前記第
一層間絶縁膜の上面と略同じ高さまで絶縁膜を形成する
工程と、少なくとも前記第一導電膜上に、前記第一導電
膜に選択的に成長するような選択性導電膜を形成する工
程と、全面に第二層間絶縁膜を形成する工程と、前記第
二層間絶縁膜の上面の所定の位置から前記選択性導電膜
の上面の所定の位置まで第三接続孔を形成する工程と、
前記第三接続孔に第三導電膜を形成する工程とを具備す
ることを特徴とする。

【００１６】本願発明は上記の構成を採ることにより、
工程数をほとんど増加させないで、コンタクトホールの
アスペクト比を小さくし、かつ、チップ面積を増加させ
ないことを可能とする。

【００１７】

【発明の実施の形態】本願発明の実施の形態について図
面（図９〜図１７）を参酌して説明する。ここでは、本
願発明の代表的な実施の形態として、ＤＲＡＭへの応用
について説明する。ただし、本願発明はＤＲＡＭ以外の
半導体装置の製造にも利用することができる。

【００１８】まず、図９に示したように、ここではＤＲ
ＡＭとして、例えばトレンチ型のキャパシタを利用した
ものを例にして説明する。ただし、本願発明はスタック
型のキャパシタを利用したＤＲＡＭにも応用できる。こ
のＤＲＡＭでは、一導電型半導体基板、例えばＰ型半導
体基板５１にトレンチキャパシタ５５が形成されてい
る。このトレンチキャパシタ５５は、埋め込みプレート
５２と導電膜５４とで誘電体膜５３を挟むことにより成
っている。そして、ゲート電極はポリシリコン膜５６、
タングステンシリサイド膜５７、シリコン窒化膜５８、
シリコン窒化膜７７から成っている。またＴＥＯＳ膜６
１は素子分離領域を形成するためのものである。そこ
で、Ｐ型半導体基板５１の全面に、ＣＶＤ法を用いて、
層間絶縁膜、例えばＢＰＳＧ膜６０を厚さ数百ｎｍ程
度、例えば７００〜９００ｎｍ程度に形成する。このＢ
ＰＳＧ膜６０は第一層間絶縁膜となる。

【００１９】次に、図１０に示したように、回転塗布法
を用いて、ＢＰＳＧ膜６０上面に図示せぬレジストを塗
布する。次に、写真蝕刻法を用いてこのレジストを所定
の形状にパターニングする。そして、この所定形状にパ
ターニングされたレジストをマスクとして異方性エッチ
ング法、例えばＲＩＥ法を用いて、ＢＰＳＧ膜６０及び
シリコン窒化膜７７並びにシリコン酸化膜６２を所定の
形状にエッチングする。これにより、径が３００ｎｍ程
度のコンタクトホール６３が形成される。そして、図示
せぬレジストをアッシングにより除去する。次いで、ス
パッタ法を用いてコンタクトホール６３の側面及び底面
ににチタン膜及びチタン窒化膜を成膜する。このチタン
膜及びチタン窒化膜は、Ｐ型半導体基板５１にスパイク
と呼ばれる亀裂が入らないようにするためのバリアメタ
ル６４となる。さらに、ＣＶＤ法を用いて、全面に導電
膜、例えばタングステン膜６５を形成する。そして平坦
化プロセス、例えばＣＭＰ法を用いて、タングステン膜
６５をコンタクトホール６３の上面（ＢＰＳＧ膜６０の
上面）まで除去する。

【００２０】次に、図１１に示したように、ＣＶＤ法を
用いて全面に窒化膜、例えばシリコン窒化膜６６を厚さ
数十ｎｍ程度に形成する。そして、回転塗布法を用いて
シリコン窒化膜６６の上面に図示せぬレジストを塗布す
る。次に、写真蝕刻法を用いて図示せぬレジストを所定
の形状にパターニングする。この所定の形状にパターニ
ングされたレジストをマスクとして、異方性エッチング
法、例えばＲＩＥ法によりシリコン窒化膜６６を所定の
形状にエッチングする。次いで、このシリコン窒化膜６
６をマスクとして、異方性エッチング法、例えばＲＩＥ
法を用いて、ＢＰＳＧ膜６０及びシリコン窒化膜７７並
びにシリコン酸化膜６２をエッチングする。そして図示
せぬレジストをアッシングにより除去する。このエッチ
ング工程により、コンタクトホール６７が形成される。

【００２１】次に、図１２に示したように、回転塗布法
を用いてシリコン窒化膜６６の上面に図示せぬレジスト
を塗布する。そして、写真蝕刻法を用いてそのレジスト
を所定の形状にパターニングする。このレジストをマス
クとして異方性エッチング法、例えばＲＩＥ法を用いて
シリコン窒化膜６６及びＢＰＳＧ膜６０をエッチングす
る。これにより、コンタクトホール６７の上部に溝６８
を形成する。さらに、図示せぬレジストをアッシングに
より除去する。

【００２２】次に、図１３に示したように、ＣＶＤ法を
用いて、全面に導電膜、例えばタングステン膜６９を形
成する。このタングステン膜６９が第二配線層になる。
そして、シリコン窒化膜６６をストッパーとして、平坦
化プロセス、例えばＣＭＰ法を用いることによりタング
ステン膜６９を平坦化する。さらに、この平坦化プロセ
スにより、ＢＰＳＧ膜６０の上面から数百ｎｍ程度の深
さまでになるように、タングステン膜６９を除去してい
く。

【００２３】次に、図１４に示したように、ＣＶＤ法を
用いて全面に絶縁膜、例えばＴＥＯＳ膜７０を形成す
る。そして、シリコン窒化膜６６をストッパーとして、
平坦化プロセス、例えばＣＭＰ法を用いることにより、
ＴＥＯＳ膜７０をＢＰＳＧ膜６０の上面の高さまで平坦
化する。ここで、タングステン膜６９の層が第二配線層
７２となる。さらに、シリコン窒化膜６６を燐酸系のウ
ェットエッチング法により除去する。

【００２４】次に、図１５に示したように、ＣＶＤ法を
用いて、タングステン膜６５にのみ選択的に成長する導
電膜、例えば選択性タングステン膜７１を形成する。こ
のとき、選択性タングステン膜６５の径がコンタクトホ
ール６３の径よりも大きくなるようにし、かつ、上部に
盛り上がるように形成する。ここで、タングステン膜６
９と選択性タングステン膜７１とは、その間にＴＥＯＳ
膜７０が形成されているため、お互いがショートするこ
とはない。そのため、コンタクトホール６３と第二配線
層７２とが隣接していても問題はなく、チップ面積の縮
小化を図ることが可能となる。また、従来の技術では、
図７に示したように所定の形状にエッチングしたところ
へ導電膜１８を形成していた。これに対し、本願発明に
よれば選択性導電膜を用いることにより、従来の技術で
は必要であったリソグラフィー工程及びエッチング工程
を省くことが可能となった。

【００２５】次に、図１６に示したように、ＣＶＤ法を
用いて全面に絶縁膜、例えばＴＥＯＳ膜７３を厚さ数百
ｎｍ程度、例えば７００〜８００ｎｍ程度に形成する。
このＴＥＯＳ膜７３が第二層間絶縁膜となる。

【００２６】次に、図１７に示したように、ＴＥＯＳ膜
７３の上面に所定の形状にパターニングされたレジスト
をマスクとして異方性エッチング法、例えばＲＩＥ法を
用いてＴＥＯＳ膜７３をエッチングする。これにより選
択性タングステン膜７１へ通じるコンタクトホール７４
が形成される。ここで、選択性タングステン膜７１の径
がある程度の大きさを有するため、コンタクトホール７
４を形成する際に選択性タングステン膜７１への接続を
確実にすることが可能となる。次に、レジストをアッシ
ングにより除去する。次に、ＣＶＤ法を用いて全面に、
例えばタングステン又はアルミ等からなる導電膜７５を
形成する。この導電膜７５は第三配線層となる。

【００２７】従来の技術によれば（図１〜図２参照）、
第三配線層となる導電膜７５を拡散層５９に電気的に接
続するために形成するコンタクトホールを１回のエッチ
ング工程で形成すると、アスペクト比が大きなコンタク
トホールが形成され、後にする導電膜の埋め込みが困難
になる。これに対し、本願発明によれば、アスペクト比
の小さなコンタクトホール６３とコンタクトホール７４
とに２回に分けて形成することにより、導電膜を埋め込
みやすくすることを可能とした。また、選択性タングス
テン膜７１とタングステン膜６９とは垂直方向に重なっ
ているものの、その間にＴＥＯＳ膜７０が形成されてい
るため、お互いにショートすることはない。そのため、
コンタクトホール６３と第二配線層７２とが隣接してい
ても構わず、チップ面積の縮小化を図ることが可能とな
る。さらに、従来の技術では、コンタクトホールを２回
に分けて形成するべく、図７に示したように所定の形状
にエッチングしたところへ導電膜１８を形成していた。
これに対し、本願発明によれば選択性導電膜を用いるこ
とにより、従来の技術では必要であったエッチング工程
を省くことが可能となった。また、選択性タングステン
膜７１がある程度の大きさの径を有するように形成する
ことにより、コンタクトホール７４を確実に接続するこ
とが可能となった。

【００２８】

【発明の効果】以上詳述したように、本願発明によれ
ば、工程数をほとんど増加させないで、コンタクトホー
ルのアスペクト比を小さくし、かつ、チップ面積を増加
させないことが可能となる。

【図面の簡単な説明】

【図１】従来の半導体装置の配線層間のコンタクトホー
ルの形成方法についての工程断面図。

【図２】従来の半導体装置の配線層間のコンタクトホー
ルの形成方法についての工程断面図。

【図３】従来の半導体装置の配線層間のコンタクトホー
ルの形成方法についての工程断面図。

【図４】従来の半導体装置の配線層間のコンタクトホー
ルの形成方法についての工程断面図。

【図５】従来の半導体装置の配線層間のコンタクトホー
ルの形成方法についての工程断面図。

【図６】従来の半導体装置の配線層間のコンタクトホー
ルの形成方法についての工程断面図。

【図７】従来の半導体装置の配線層間のコンタクトホー
ルの形成方法についての工程断面図。

【図８】従来の半導体装置の配線層間のコンタクトホー
ルの形成方法についての工程断面図。

【図９】本願発明の実施の形態にかかる半導体装置の配
線層間のコンタクトホールの形成方法についての工程断
面図。

【図１０】本願発明の実施の形態にかかる半導体装置の
配線層間のコンタクトホールの形成方法についての工程
断面図。

【図１１】本願発明の実施の形態にかかる半導体装置の
配線層間のコンタクトホールの形成方法についての工程
断面図。

【図１２】本願発明の実施の形態にかかる半導体装置の
配線層間のコンタクトホールの形成方法についての工程
断面図。

【図１３】本願発明の実施の形態にかかる半導体装置の
配線層間のコンタクトホールの形成方法についての工程
断面図。

【図１４】本願発明の実施の形態にかかる半導体装置の
配線層間のコンタクトホールの形成方法についての工程
断面図。

【図１５】本願発明の実施の形態にかかる半導体装置の
配線層間のコンタクトホールの形成方法についての工程
断面図。

【図１６】本願発明の実施の形態にかかる半導体装置の
配線層間のコンタクトホールの形成方法についての工程
断面図。

【図１７】本願発明の実施の形態にかかる半導体装置の
配線層間のコンタクトホールの形成方法についての工程
断面図。

【符号の説明】

１・・・・Ｐ型半導体基板２・・・・第一層間絶縁膜３・・・・ポリシリコン膜４・・・・タングステンシリサイド膜５・・・・窒化シリコン膜６・・・・コンタクトホール７・・・・第二配線層８・・・・導電膜９・・・・第二層間絶縁膜１０・・・・コンタクトホール１１・・・・コンタクトホール１２・・・・第二配線層１３・・・・導電膜１４・・・・コンタクトホール１５・・・・絶縁膜１６・・・・コンタクトホール１７・・・・配線層１８・・・・導電膜１９・・・・絶縁膜２０・・・・コンタクトホール２１・・・・導電膜２２・・・・第三配線層２３・・・・基板拡散層２４・・・・シリコン窒化膜５１・・・・Ｐ型半導体基板５２・・・・埋め込みプレート５３・・・・誘電体膜５４・・・・導電膜５５・・・・トレンチキャパシタ５６・・・・ポリシリコン膜５７・・・・タングステンシリサイド膜５８・・・・シリコン窒化膜５９・・・・拡散層６０・・・・ＢＰＳＧ膜６１・・・・ＴＥＯＳ膜６２・・・・シリコン酸化膜６３・・・・コンタクトホール６４・・・・バリアメタル６５・・・・タングステン膜６６・・・・シリコン窒化膜６７・・・・コンタクトホール６８・・・・溝６９・・・・タングステン膜７０・・・・ＴＥＯＳ膜７１・・・・選択性タングステン膜７２・・・・第二配線層７３・・・・ＴＥＯＳ膜７４・・・・コンタクトホール７５・・・・導電膜７６・・・・絶縁膜７７・・・・シリコン窒化膜

Claims

【特許請求の範囲】

【請求項１】一導電型半導体基板上に形成された第一
の層間絶縁膜上の第一の位置から前記一導電型半導体基
板の上面の第一の位置まで第一の接続孔を形成する工程
と、前記第一の接続孔に第一の導電膜を形成する工程と、前記第一の層間絶縁膜上の第二の位置から前記一導電型
半導体基板の上面の第二の位置まで第二の接続孔を形成
する工程と、前記第一の層間絶縁膜の上面のうち所定の位置及び前記
第二の接続孔の上面から所定の深さまで溝を形成する工
程と、前記第二の接続孔及び前記溝のうち所定の高さまで第二
の導電膜を形成する工程と、前記第二の導電膜の上面から前記第一の層間絶縁膜の上
面と略同じ高さまで絶縁膜を形成する工程と、少なくとも前記第一の導電膜上に、前記第一の導電膜に
選択的に成長するような選択性導電膜を形成する工程
と、全面に第二の層間絶縁膜を形成する工程と、前記第二の層間絶縁膜の上面の所定の位置から前記選択
性導電膜の上面の所定の位置まで第三の接続孔を形成す
る工程と、前記第三の接続孔に第三の導電膜を形成する工程とを具
備する半導体装置の製造方法。
【請求項２】前記選択性導電膜の径が前記第一の接続
孔の径よりも大きいことを特徴とする請求項１記載の半
導体装置の製造方法。
【請求項３】前記第一の導電膜がタングステン膜であ
り、かつ、前記選択性導電膜がタングステン膜上に選択
的に成長する選択性タングステン膜であることを特徴と
する請求項１記載の半導体装置の製造方法。
【請求項４】前記第一の導電膜がタングステン膜であ
り、前記選択性導電膜がタングステン膜上に選択的に成
長する選択性タングステン膜であり、かつ、前記選択性
タングステン膜の径が前記第一の接続孔の径よりも大き
くなるように形成されたことを特徴とする請求項１記載
の半導体装置の製造方法。