TWI311351B - Method of manufacturing well pick-up structure of non-volatile memory - Google Patents

Description

1 19789twf.doc/e 九、發明說明： 【發明所屬之技術領域】 本發明是有關於-種半導體元件的製造方法，且特別 是有關於-鮮揮發性記憶體之賴延伸結構的製造方 法。 【先前技術】 非揮發性記憶體元件由於具有可進行多次資料存入、 =取、抹除等動作’且存人之資料在斷電後也不會消失之 此已成為個人電腦和電子設備所廣 記憶體元件。 晶轉發性記憶H —般是被輯成具有堆 =式閘極(stacked-Gate)結構，其中包括以推雜多晶石夕製作 白洋置閘極(Floating Gate)與控制問極(control Gate)。浮置 控·極和基底之間，且處於浮置狀態，沒有和 =可i k相連接’而控制間極則與字元線(word Line)相 t： Oxlde)^，1^t 二Uyer)分別位於基底和浮置閘極之 間以及汁置閘極和控制閘極之間。 及為^業界較常使帛的㈣記憶斜列包括 於11門(NA:二？結構與反及閘(NAND)型陣列結構。由 憶於“在Λ陣列的非揮發性記憶體結構是使各記 型陣列的詩紐記師#，〜细祕反或_〇R) 產品中。 已經廣泛地應用在多種電子 1 19789twf.doc/e 在習知的反及閘(NAND)型非揮發性記憶體中，在基底 中设置有記憶胞井區(Cell well)。由於此記憶胞井區的電阻極 咼，使得元件通道區的導電度报差，進而影響元件操作速 率與效能。因此，在習知的反及閘(NAND)型非揮發性記憶 體中，通常會形成足夠數目的井區延伸(well pick_up)結構 以降低井區的電阻。舉例來說，在對反及閘(NAND)型非揮 發性记憶體進行讀取操作時，利用井區延伸(wdl pick_up)結 構可，持記憶胞井區處於良好接地狀態以避免記憶體的啟 始電壓分佈變大。在對反及閘(NAND)型非揮發性記憶體進 行抹除操作時，利用井區延伸(well pick_up)結構可快速的將 記憶胞井區充電至抹除電壓(約20伏特)而可以加快抹除速度。 目前業界常用的形成井區延伸結構的方法有兩種。一種是 在定義主動區時，於記憶胞陣列區域中沿著主動區的延伸 方向預先保留部分區域作為形成井區延伸結構的區域。由於 此種井區延伸結構位於記憶胞陣列中而會佔去部分字元線 的面積。而且，作為形成井區延伸結構的區域與字元線的 寬度不同，在定義主動區時，因光學鄰近效應(pr〇ximity effect)而會造成線寬的差異，而且對於後續用於形成字元 線j位兀線插塞與位元線的光罩也需要進行精密的調整， 而會降低製程裕度(process wind〇w)。另一種是在兩個記憶 胞陣列之間，沿著位元線的延伸方向預先保留部分區域作 為形成井區延伸結構的區域。同樣的，此種井區延伸結構 也會佔去部分位元線的面積，並因光學鄰近效應(pr〇ximity effect)而造成線寬的差異，而降低製程裕度。 1311351 pt.ap691 19789twf.doc/e 【發明内容】 有U此’本翻的目的就是在提供—種非揮發性記 二之井區延伸結構的製造方法，可以不佔據字元線或位 兀線的面積，而能夠增加元件的集積度。 本心月的另目的是挺供一種非揮發性記憶體之井 區延伸結構的製造方法，此種方法簡單，可避免因光學鄰 近效應造成線寬差異，而销少製作精密鮮的成本，並 提升製程裕度。 ，本發明提出-種非揮發性記憶體之井區延伸結構的 製造方^，包括下列步驟。首先，提供基底，此基底中已 形成有第-導電型絲。紐’於基底巾形成多數個元件 隔離結構，並於基底上形成多數個虛擬記憶胞行。各虛擬記 憶胞行包括帛二導電魏_與第二導電魏麵。於基底 上形成第-層間絕緣層後，於第—層間絕緣層中形成開 口此開口至少暴路出虛擬記憶胞行的第二導電型汲極區 以及位於第二導電型汲極區之間的元件隔離結構。移除開口 所暴露之部分元件隔離結構，並於開口所暴露之基底中形 成第一導電型延伸摻雜區。於開口中形成井區延伸導體 層，此井區延伸導體層經由第一導電型延伸摻雜區電性連 接第一導電型井區。之後，於基底上形成多數條虛擬位元 線’其中虛擬位元線電性連接井區延伸導體層。 依知本發明之一貫施例所述非揮發性記憶體之井區 延伸結構的製造方法，井區延伸導體層的形成方法是先: 基底上形成第一導體材料層，此第一導體材料層填滿開 >691 19789twf.doc/e 一導體材料層，以於 依照本發明之— 延伸結構的製造方法 鶴、銅或I呂。 實施例所述非揮發性記憶體之井區 ，其中第一導體材料層的材質包括 延伸:構:施例所述非揮發性記憶體之井區 著層/阻障層 導體材料層的方法包括進行化學機械研磨：層之弟一 依…、本U之—實施例所述 延，製造方法，其中於第一層間絕緣 之後’及於開口切成賴延伸導體層之錢包括=黏 延伸，的製造方产，其中黏著層/阻障層的== 钽氮化鈕、鈦與氮化鈦所組成的族群之其中之一。‘、’、、 依照本發明之-實施靖述非揮發性記 延:結構的製造方法’其中於形成第一導電型延伸摻 之後，更包括進行快速熱回火製程。 〃'品 =本發明之—實施觸述轉發性記憶體 延伸…構的製造方法，更包括於基底上形錢性連接= 位兀線與井區延伸導體層之多數個插塞。 服擬 依照本發明之一實施例所述非揮發性記憔 的製造方法，其中插塞的形成方法是先於基底I 形成第二層間絕緣層。然後’圖案化第二層間絕緣層與 19789twf.doc/e 1311351 pt.ap691 一層間絕緣層以形成暴露出井區延伸導體層的多數個插塞 _ 開口。接著，於第二層間絕緣層上形成第二導體材料層， 以填滿插塞開口。之後，移除第二層間絕緣層上之部分第 • 二導體材料層。 依照本發明之一實施例所述非揮發性記憶體之井區 延伸結構的製造方法，其中第二導體材料層的材料包括 鎢、銅、鋁或摻雜多晶矽。 依照本發明之一實施例所述非揮發性記憶體之井區 延伸結構的製造方法’其中於第一層間絕緣層中形成開口 之方法是先於第一層間絕緣層上形成圖案化的罩幕層。然 後’以罩幕層為罩幕，移除部分第一層間絕緣層以形成開 口。之後，移除罩幕層。 本發明提出一種非揮發性記憶體之井區延伸結構的 製造方ΐ，包括下列步驟。首先，提供基底，此基底中已 形成有第-導電型井區。然後，於基底中形成多數個元件 隔離結構，這些元件隔離結構往第一方向延伸。於基底上 • 形成多數個記憶胞行。各記憶胞行包括第二導電型源極i斑第 二料型祕區。接著，於基底上形成第—層 於第-層間絕緣層中形成開口與溝渠。開口至少暴露出記 憶胞行之中相鄰的兩個第二導電魏極區以及此兩個第1 導電型汲極區之間的元件隔離結構。溝渠往第二方向延伸並 暴露出第二導電型源極區，第二方向與第—方向交錯。然 2 ’移除開口所暴露之部分元件隔離結構，並於開口所暴 路的基底中形成第-導電型延伸摻雜區。於開口中形成井 I3113§U 19789twf.doc/e 區延伸導體層，並於溝準中报出 經由第一㈣義成源極線。井區延伸導體層 :弟¥電认伸摻雜區電性連接第 f，於基底上形成多數條位元線與多數虛擬位元線，4 體層與源極線之間為斷路。虛擬位7"線在井區延伸導 依照本發明之—實施例所述

=的製造方法，其中井區延伸導體層與== -導體材:二ί、：基底上形成第一導體材料層’此第 :體材，並填滿開口與溝渠。然後，移除第一層間絕 二二Ϊ —導體㈣層’以於開°中形成井區延伸導體 曰以及於溝渠中形成源極線。 ⑽依照本發明之—實施例所述非揮發性記憶體之井區 伸結構的製造方法，其中移除第-層間絕緣層上之第一 導體材料層的方法包括進行化學機械研磨製程。

依照本發明之一實施例所述非揮發性記憶體之井區 ^伸、”°構的製造方法’其中第—導體材料層的材質包括 鎮、銅或銘。 ' 依照本發明之一實施例所述非揮發性記憶體之井區 k伸、’、σ構的製造方法，更包括在移除開口中之部分元件隔 離結構=步驟之前，於第一層間絕緣層上形成罩幕層，罩 幕層覆蓋住溝渠，並暴露出開口。然後於基底中形成第一 導電型延伸摻雜區之步驟之後’移除罩幕層。 依照本發明之一實施例所述非揮發性記憶體之井區 10 19789twf.doc/e 延伸結構的製造方法，其中於形成第一導電型延伸摻雜區 之後’更包括進行快速熱回火製程。 依照本發明之一實施例所述非揮發性記憶體之井區 延伸結構的製造方法’更包括於基底上形成分別電性連接 位元線與第二導電型汲極區之多數個第一插塞、電性連接虛 擬位元線與井區延伸導體層之多數個第二插塞以及電性連 接虛擬位元線與源極線之多數個第三插塞。 依照本發明之一實施例所述非揮發性記憶體之井區 延伸結構的製造方法’其巾第—插塞、第二插塞與第三插 塞的形成方法如下。首先，於基底上形成第二層間絕緣層。 圖案化第二層間絕緣層與第一層間絕緣層以形成暴 露第二導電型汲極區的多數個第一插塞開口、暴露出井區 延，導體層的多數個第二插塞開σ及暴露出源極線的多數 個第三插塞開口。接著，於第二層間絕緣層上形成第二導 體材料層以填滿第一插塞開口、第二插塞開口及第三插塞 開口。之後，移除第二層間絕緣層上之部分第二導體材料 層。 依照本發明之一實施例所述非揮發性記憶體之井區 延伸結構的製造方法，其中位元線與虛擬位元線的形成方 法如下。首先，於第二層間絕緣層上，形成第三導體材料 層。然後’將第三導體材料層圖案化，以形成位元線與虛 擬位元線，其中形成於第二插塞與第三插塞上之虛擬位元 線為斷路。 在本發明之非揮發性記憶體之井區延伸結構的製造 *91 l9789twf,doc/e *91 l9789twf,doc/e

製造方法中，由於井區延伸結構與源極線插塞是位=相同 3個雜胞彳了上’因此井區延伸結構並不額外佔用記憶 月以列的面積或子元線與位元線的區域，且沒有線寬差異 的問題。於是’可以避免發生鄰近效應，並提升製程裕度。 、此外’本發明之井區延伸結構是與源極線插塞同時形 成，可以簡化製程步驟，更提高製程裕度。 為讓本發明之上述和其他目的、特徵和優點能更明顯 易懂’下文特舉較佳實施例，並配合所附圖式，作詳細說 明如下。 【實施方式】 圖1A至圖1F為繪示依照本發明之一實施例所繪示之 非揮發性記憶體之井區延伸結構的製造流程上視圖。圖2A 至圖2F為分別繪示圖ία至圖1F中之切線A-A，所繪示之 剖面圖。圖3A至圖3F為分別繪示圖1A至圖1F中之沿 切線B-B’所繪示之製造流程剖面圖。圖4A至圖4F為分 別繪示圖1A至圖1F中之沿切線〇C，所繪示之製造流程 剖面圖。 12 13113姊91 197S9twf.doc/e 請同時參照圖ΙΑ、圖2A、圖3A與圖4A，首先提供 基底100，基底100例如是矽基底。此基底1〇〇中已形成有第 一導電型井區102。然後，於基底100中形成多個元件隔 離結構104 ’以於相鄰之元件隔離結構1〇4之間定義出主 動區106。元件隔離結構104例如是淺溝渠隔離結構或是 場氧化層。淺溝渠隔離結構或是場氧化層之形成方法可採 用任何習知的方法。元件隔離結構104在χ方向(行方向） 上平行排列。 接者，於基底100上形成多數個記憶胞行1〇8。記憶胞 行108例如是由兩個選擇電晶體110a、110b、多個記憶胞112、 第二導電型汲極區114與第二導電型源極區116與所構成。多 個記憶胞112串聯連接於第二導電型源極區116與第二導電型 及極區112之間。選擇電晶體li〇b形成於記憶胞112與第二 導電型源極區116之間；選擇電晶體ii〇a形成於記憶胞U2 與第一導電型沒極區114之間。而且，各記憶胞112之間以及 記憶胞112與選擇電晶體ll〇a、U〇b之間例如是由摻雜區118 連接在一起。 每一記憶胞112從基底1〇〇起至少包括穿隨介電層 120a(tunneling dielectric layer)、浮置閘極 I2〇b(floating gate)、 閘間介電層120c(inter-gate dielectric layer )以及控制閘極 120d(control gate)。在Y方向（列方向)上，每一列之記憶胞ι12 的控制閘極120d例如是由在Y方向(列方向)上平行排列的字 元線122串接在·起。 選擇電晶體ll〇a、ll〇b從基底1〇〇起至少包括選擇閘極 13 13113¾ 91 19789twf.doc/e 介電層 l24a(select gate dielectric layer)以及選擇閘極 124b(selectgate)。在Y方向(列方向)上，每一列之選擇電晶體 ll〇a、ll〇b的選擇閘極124b是由在Υ方向(列友向)上平行排 列的選擇閘極線126串接在一起。記憶胞行1〇8之形成方法 可採用任何習知的方法，在此不再贅述。在本發明中，在 5己憶胞行108中，至少兩個記憶胞行1〇8上將形成源極線 插基及本發明之井區延伸結構，此兩個記憶胞行1〇8不用 於儲存資料，因此在下述說明中，將其稱為虛擬記憶胞行 108a 〇 ,請同時參照圖1B、圖2B、圖3B與圖4B，於基底100 上形成層間絕緣層128。層間絕緣層128的材質例如是氧 化石夕、鱗石夕玻璃、硼璃石夕玻璃或其他適合之介電材料，其 形成方法例如疋化學氣相沈積法。接著，於層間絕緣層128 罩幕層⑽°罩幕層13G的材質例如是氮化石夕或其 u的材料’其形成方法例如是化學氣相沈積法。 且於罩幕層上形成_化光阻層（未繪示）， =化光阻層暴露對應虛擬記憶胞行觀 咖域與對應第：導電型獅11= / SI魏雜層的形成方㈣如枝崎轉塗佈法 (pin-0n coatlng)形成光 以圖案化光阻層A : ^衣&圖案化。接者， 701㈣罩幕移除暴露的罩幕層⑽， 法例如疋蝕刻法。之後 '、 例如是先以m々#除圖案化先阻層，其移除方法 程移除殘餘的部分光阻層後，再進行洗淨製 的先阻層。然後，以圖案化後之罩幕層13〇為 14 1 19789twf.doc/e 暴露的層間絕緣層120，以形成開口132與溝 木134。移除暴露的厚鬥 、霉 其中，開π 132異二I、'、邑、、表層120的方法例如是钱刻法。 以午暴路出兩個相鄰的第二導電型汲極區1U 以及位於上逑兩個相鄰' 件隔離結構104。另外，、二粗狼114之間的元 有第二導電型源極區16屢=暴露出γ方向中的所 二導電型例如是Ν型;，則第 二導電型是P型。 W —導電型也可以是_，第 罩暮:U同時參照圖1c、圖2C、圖3C與圖4C。於 =並且？罩幕層136，且罩幕層_蓋住整: a ° 132 其形成方法例如是先以層之材質例如是光阻， 再以微影f程，塗佈法形成光_(未繪示）， 暴露!繼之’移除開口 138與開口出所 元件二=構104而形成元件隔離結構l〇4a。 m中之部分元件隔離結構 = 136與罩幕㈣物，進行侧製程疋罩幕層 然後’於開口 138逝„ n 故且响 形成第-導電型延伸摻雜：14" 二的形成方法例如是〜幕層136 Γ: 幕，進行離子植入製程， 4、罩幕^ 130為罩 中形成第一導電型延伸_區：口的二〇 了部分元件隔離結構104，因此離子二程可由= I3113§U 19789twf.d〇c/e 二’而形成摻雜面積更深更廣的第—導電型延伸換雜區 14(J 〇 接著，請同時參照圖ID、圖2D、圖3D輿圖4D，移 除罩幕層136以暴露出溝渠134·。罩幕層136的移除方法 例如先以灰化製程移除大部分光阻層後，再進行洗淨製程 移除殘餘的光阻層。在一實施例中，於移除罩幕層136之 後’還可崎行快速熱回火製程，以修_抛彳製程而受 傷害之暴露的基底100表面。 然後’以於開口 132中形成井區延伸導體層142，且 於溝渠134中形成源極線144。井區延伸導體層142藉由 第一導電型延伸摻雜區14〇與第一導電型井區1〇2電性連 接。井區延伸導體層142與源極線144之形成方法例如是 先於基底100上形成導體材料層，此導體材料層填滿開口 132與溝渠134。接著，進行化學機械研磨製程，以罩幕層 130為研磨終止層，移除部分導體材料層。在一實施例中， 井區延伸導體層142例如是由黏著層/阻障層142a與導體 層142b所構成；源極線144例如是由黏著層/阻障層144a 與導體層144b所構成。黏著層/阻障層14厶與黏著層/阻 障層144a對於不同金屬材料’可以達到增加金屬材料的附 著性；或者是可以阻擋金屬材料的擴散，避免造成尖峰現 象(spiking)。其中’黏著層/p且障層i42a與黏著層/阻障層 144a的材質例如疋組、氮化短、鈦與氮化鈦所組成的族群其 中之一，其形成方法例如是物理氣相沈積法或化學氣相沈 積法。導體層抖孔與導體層144b的材質例如是鋁、鎢、 ί91 19789twf.doc/e 銅，其形成方法例如是物理氣相沈積法或化學氣相沈積法。 繼之，請同時參照圖1E、圖2E、圖3E與圖犯，移 除罩幕層130。然後，於層間絕緣@ 128上形成層間絕緣 層146。圖案化層間絕緣層146與層間絕緣層138以形 插塞開口 148、插塞開口 15〇、插塞開口 152。插塞開口 148 位於井區延伸導體層142上方，並暴露出賴延伸導體声 142;插塞開口 150暴露第二導電型汲極區114;插塞開口 152暴露出源極線144。插塞開口 148與插塞開口 152是位 於相同之二條相鄰的虛擬記憶胞行1〇8a上方。圖案化^間 絕緣層146與層間絕緣層138之方法例如是微 之後，請同時參照㈣、圖2F、_與圖層 間絕緣層146上形成導體材料層(未繪示），並填滿插塞開 口 148、插塞開口 150、插塞開口 152。導體材料層的材料 例如是鎢、銅、鋁或摻雜多晶矽。在一實施例中，當導體 材料層的材質為摻雜多晶矽時，其形成方法例如是I以化 學氣相沈積法形成多晶矽材料，再進行離子植入製程；抑 或是以原位(in-situ)摻雜的方式進行化學氣相沈積法❶在另 一實施例中，當導體材料層為鎢、銅或鋁時，其形成方法 例如是物理氣相沈積法或化學氣相沈積法。當然亦可以選 擇性的形成黏著層/阻障層（未繪示）。繼之，進行化學機械 研磨製知，移除層間絕緣層146上之導體材料層。以於插 塞開口 148中形成井區延伸插塞154 ;於插塞開口 15〇中 形成位元線插塞156 ;以及於插塞開口 152中形成源極線 插塞158。其中，每個位元線插塞156分別與一個第二導 17 I3113y691 19789twf.doc/e 電型汲極區112電性連接；井區延伸插塞154與井區延伸 導體層142電性連接；而源極線插塞158與源極線144電 性連接。其中，源極線插塞158與井區延伸拷塞154是位 於相同之兩個虛擬記憶胞行l〇8a上方。 一隨後，於層間絕緣層146上，形成導體材料層（未繪 不）。導體材料層的材料例如是鎢、銅、鋁或摻雜多晶矽: 在一實施例中，當導體材料層的材質為摻雜多晶矽^，其 形成方法例如是先以化學氣相沈積法形成多晶矽材料，^ 進行離子植入製程；抑或是以原位(in_situ)摻雜的方式進行 化學氣相沈積法。在另-實施例中’ #導體材料層為鶴、 鋼或銘時’其形成方法例如是物理氣相沈積法或化學氣相 沈積法。當然亦可以選擇性的形成黏著層/轉層（未綠 :)。然後，圖案化導體材料層以形成多數條位元線162盘 虛擬位元線魏、職。其中，虛擬位元線16()a、16〇b 是位於井區延伸插塞142與源極線插塞144上，且虛擬位 元線職、驅在井區延伸插塞142與源極線插^ 144 之間形成斷路。 值得-提的是’第-導電型延伸摻雜區14〇、井區延 ^導體層M2、井區延伸插塞154與虛擬位⑽驗互相 接而串連成井區延伸結構。因此，輕延伸結構可 =苐一導電型井區1〇2的電性延伸路徑，以降低第一導 =區102的電阻，而增加通道區的導電度。如此一來， 可以加速非揮發性記髓的操作速率，並提升元件效能。 而且，由於在習知製程中，每形成—個源極線插塞ι% 18 ►691 19789twf.doc/e 就會浪費掉兩個記憶胞行(虛擬記憶胞行驗)的空間 .本發明之井區延伸結構與源極線插塞158是位於相同 個虛擬記憶胞行偷上。因此本發明之井區笔伸結構 •額外佔用記憶胞陣列的面積或字元線與位元線的區域，且 沒有線寬差異的問題。因此，可以避免發生鄰近效應，並 提升製程裕度。此外，本發明之井區延伸結構的個數亦可 以根據源極線插塞158的個數來設置。 另外，本發明之井區延伸結構的形成方法是於形成源 極線插塞的步驟前，增加一些簡單的製程步驟，於形成源 極線插塞的同時形成井區延伸結構。因此本發明形成井區' 延伸結構的方法簡單且具有高製程裕度。 °° 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍内，當可作些許之更動與潤飾，因此本發明之保i 範圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 • 圖1A至圖1F為繪示依照本發明之一實施例所繪示之 非揮發性記憶體之井區延伸結構的製造流程上視圖。 圖2A至圖2F為分別繪示圖1A至圖1F中之切線a_a， 所繪示之剖面圖。 圖3八至圖SF為分別繪示圖1A至圖1F巾之沿切線 B-B’所繪示之製造流程剖面圖。 圖4A至圖4F為分別繪示圖1A至圖1F中之沿切線 C-C’所繪示之製造流程剖面圖。 、 19 •91 19789twf.doc/e 【主要元件符號說明】 100 :基底 102 :第一導電型井區 104 :元件隔離結構 106 .主動區 108 :記憶胞行 108a :虛擬記憶胞行 110a、110b :選擇電晶體 112 :記憶胞 114 .弟二導電型 >及極區 116 .弟二導電型源極區 118 :摻雜區 120a:穿隧介電層 120b :浮置閘極 120c :閘間介電層 120d :控制閘極 122 :字元線122串接在一起。 124a :選擇閘極介電層 124b :選擇閘極 126 :選擇閘極線 128、146 :層間絕緣層 130、136 :罩幕層 132、138 :開口 134 :溝渠 20 13113鉍691 19789twf.doc/e 140 :第一導電型延伸摻雜區 142a、144a :黏著層/阻障層 142b、144b :導體材料層 142 :井區延伸導體層 144 :源極線 148、150、152 :插塞開口 154 :井區延伸插塞 156 :位元線插塞 158 :源極線插塞 160a、160b :虛擬位元線 162 :位元線

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Claims (1)

1. I3113PSPL 19789twf,doc/e 十、申請專利範圍： 1. 一種非揮發性記憶體之井區延伸結構的製造方法， 包括： 提供一基底，該基底中已形成有一第一導電型井區； 於該基底中形成多數個元件隔離結構； 於該基底上形成多數個虛擬記憶胞行，各該些虛擬記憶胞 行包括一第二導電型源極區與一第二導電型汲極區； 於該基底上形成一第一層間絕緣層； 於該第一層間絕緣層中形成一開口，該開口至少暴露 出該些虛擬記憶胞行的該些第二導電型汲極區以及該些第 二導電型汲極區之間的該元件隔離結構； 移除該開口所暴露之部分該元件隔離結構； 於該開口所暴露之該基底中形成一第一導電型延伸摻 雜區； / 於該開口中开>成一井區延伸導體層，該井區延伸導體 層經由該第一導電型延伸摻雜區電性連接該第一導 區；以及 ^ 於該基底上形成多數條虛擬位元線，該些虛擬位元線 電性連接該井區延伸導體層。 2. 如申凊專利㈣第丨項所述之非揮發性記憶體 區延伸結構的製造方法，其巾該井區延伸導體層的形成方 法包括： 、於該基底上形成-第—導體材料層，以填滿該開口； 以及 22 « · , j界年i月2 口修d)ir_* ^^----------------98-2-2 • 移除該第一層間絕緣層上之該第一導體材料層，以於 該開口中形成該井區延伸導體層。 3.如申請專利範圍第2項所述之非揮發性記憶體之 井區延伸結構的製造方法，其中該第一導體材料層的材質 包括鶴、銅或崔呂。 4·如申請專利範圍第2項所述之非揮發性記憶體之 井區延伸結構的製造方法，其中移除該第—層間絕緣層上 φ 之該第一導體材料層的方法包括進行化學機械研磨製程。 5. 如申請專利範圍第2項所述之非揮發性記憶體之 井區延伸結構的製造方法，其中於該第一層間絕緣層中形 成5亥開口之後，及於該開口中形成該井區延伸導體層之前 更包括形成一黏著層/阻障層。 6. 如申請專利範圍第5項所述之非揮發性記憶體之 井區延伸結構的製造方法，其中該黏著層/阻障層的材質為 選自钽、氮化钽、鈦與氮化鈦所組成的族群之其中之一。 7. 如申請專利範圍第1項所述之非揮發性記憶體之 # 井區延伸結構的製造方法，於形成該第一導電型延伸摻雜 區之後，更包括進行—快速熱回火製程。 8. 如申請專利範圍第1項所述之非揮發性記憶體之 井區延伸結構的製造方法，更包括於該基底上形成多數個 插塞以電性連接該些虛擬位元線與該井區延伸導體層。 9·如申請專利範圍第8項所述之非揮發性記憶體之 井區延伸結構的製造方法，其中該些插塞的形成方法包括： 於該基底上形成一第二層間絕緣層. 23 I3113^91 19789twf.doc/e I3113^91 19789twf.doc/e 第 Λ t ^ μ間絕緣層與該第—層間絕緣層^彡& 暴路5亥井£延伸導體層的多數個插塞開口； 成 =第二層f桃緣層上形成H 滿該些插塞開口；以及 ^亚填 =除該二相絕緣層上之部分該第二導體材料屬。 杯广Μ專利範圍第9項所述之非揮發性記憶二

   包括鎮、銅、銘或摻雜多夫晶碎中°亥第一導體材料層的材料 11.如申凊專利範圍s i項所述之非揮發性記憶 開:::=製造方法，於該第一層間絕緣層中形成該 於該第一層間絕緣層上形成圖案化的-罩幕層； μ該罩幕層為罩幕，移除部分該第一層間絕緣層以 成该開口；以及 移除該罩幕層。

   12. —種非揮發性記憶體之井區延伸結構的製 法’包括： 提供一基底，該基底中已形成有一第一導電型井區； 於該基底中形成多數個元件隔離結構，該些元件隔離 結構往一第一方向延伸； 一 於邊基底上形成多數個記憶胞行，各該些記憶胞行包括一 導電型源極區與一第二導電型没極區； 於該基底上形成一第一層間絕緣層； 於该第一層間絕緣層中形成一開口與一溝渠，該開口 24 1 i9789twf.doc/e 至少暴露出該些記憶胞行之中相鄰的兩個第二導+ I 區以及該兩第二導電败極區之間的該 ^^極 溝渠往-第二方向延伸並暴露出該 隹^集’且該 該第二方向與該第-方向交錯；’ 移除關口所暴露之部分該元件隔離結構； 於該開口中之暴露的該基底中，形成一第；_ 伸摻雜區； 命延 於該開口中形成-井區延伸導體層，該井區延伸導體 層經由該第-導電型延伸摻雜區電性連接該第 區，並於該溝渠中形成一源極線；以及 於該基底上形成多數條位元線與多數虛擬位元線，立 中該些位元線電性連接該些第二導電型汲跡該些虛擬ς 兀線電性分別連接料區延料體層無源極線，且該些 虛擬位元線在該聽延伸導體層與該源極線之間為斷路: •如”專利範圍第12項所述之非揮發性記憶體之 製造方法，其中該井區延伸導體層與該源 極線的形成方法包括： 於該基底上形成-第—導體材料層，並填滿該 邊溝渠；以及 移除該第-層間絕緣層上之該第一導體材料層，以於 =口中形成該井區延伸導體層以及於該溝渠中形成該源 極線。 申請專職圍第13項所述之非揮發性記憶體 井品延伸結構的製造方法’其巾移除該第—層間絕緣層 25 I3113py91 19789twf.doc/e 上之遠弟一導體材料層的方法包括進行化學機械研磨製 程。 15. 如申請專利範圍第η項所述之非揮發性記憶體 之井區延伸結構的製造方法，其中該第一導體材料層的材 質包括鎢、銅或|呂。 16. 如申請專利範圍第項所述之非揮發性記憶體 之井區延伸結構的製造方法，更包括在移除該開口中之部 刀該元件隔離結構之步驟之前，於該第一層間絕緣層上形 成一罩幕層’該罩幕層覆蓋住該溝渠，並暴露出該開口； 以及 π錄丞低T形成該第一導電型延伸摻雜區之步驟之 後，移除該罩幕層。 17·如t π專利㈣第12項所狀轉發性記憶體之 =延伸結構的製造方法，其巾於 播雜區之後，更包括進行—快速熱回火製程。 之井述之非揮發性記憶體 電性連接該些位元線第更包=於絲底上形成分別 一插爽、雷性二第—冷電型汲極區之多數個第 多.數;第1==;=與該井區延伸導體層之 之多數個第三插塞。 〜虛擬位疋線與該源極線 拖塞與該第三插塞的形成方法包;插塞、該些第二 P«P691 19789twf.doc/e 於该基底上形成—第二層間絕緣層： 臬之ί Γ亥ϊ Ξ層間絕緣層與該第一層間絕緣層以形成 ^二弟―導電魏極區的多數個第-插寨開Π、暴露 極:：ί ΐΓ ί體層的多數個第二插塞開口及暴露出該源 極線的多數個第二插塞開口； 第f層間絕緣層上形成—第二導體材料層，並填 門4弟-插塞開D、該些第二插塞開口及該三 開口；以及 移除該第二層間絕緣層上之部分該第二導體材料層。 20.如申請專利範圍第19項所述之非揮發性記‘體 之井區延伸結構的製造方法，其中該些位元線與該些虛擬 位元線的形成方法包括： 於該第二層間絕緣層上，形成一第三導體材料層； 將該第三導體材料層圖案化，以形成該些位元線與該 些虚擬位元線，其中形成於該些第二插塞與該些第三插塞 上之該些虛擬位元線為斷路。 — 土 i691 19789twf.doc/e opening. A well pick-up conductive layer is formed to fill in the opening. Dummy bit lines are formed to electrically ' connect the well pick-up conductive layer. 毳 七、指定代表圖： (一) 本案指定代表圖為：圖(3F)。 (二) 本代表圖之元件符號簡單說明： • 100 :基底 鲁 102:第一導電型井區 104、104a :元件隔離結構 114 .第二導電型汲極區 128、146 :層間絕緣層 132 :開口 140 :第一導電型延伸摻雜區 142a :黏著層/阻障層 142b .導體材料層 142 :井區延伸導體層 • 148、15〇、152 :插塞開口 154 :井區延伸插塞 156 .位元線插塞 160a :虛擬位元線 162 :位元線 =、本案若有化學柄，請揭示最能齡發明特徵 的化學式：無