JPS6231169A - プレ−ナ型電界成形双方向性電力ｆｅｔ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は交流への用途を含めた双方向性電力スイッチン
グ用のプレーナ型電界成形構造に関するものである。

（従来の技術） １９８２年６月２１日に提出した係属中の出願の通し番
号３９０．５６２のものはプレーナ型横形交流電力ＦＥ
Ｔの集積化構造を開示するものであり、分離ゲート電極
手段を設けている。１９８２年９月２３日に提出した係
属中の出願の通し番号４２１，９１１のものは垂直ノツ
チの側面に沿って電流が流れる非プレーナ型交流電力Ｆ
ｇＴ構造を開示するものであって、電界成形領域がチャ
ネル包含領域接合部に対向してドリフト領域との接合部
全形成する。１９８２年６月２１日に提出した係属中の
出°願の通し番号３９０，７１９のものに示した一実施
例では、単一のゲート電極を上面上に間隔をおいて配置
し、両チャネルを介して横方向に延びている。

（発明が解決しようとする問題点） 上記従来の構造では、プレーナ型のドリフト領域におけ
るオフ状態では電界ラインを整えてチャネル間のドリフ
ト領域部で電界ラインが湾曲して密集しないようにし、
これによって電界勾配により空乏層が誘起されたシ、導
電性タイプの反転を防止しようとするものであるが、こ
れらを満たすには、まだ不十分な問題点がある。

そこで本発明は、とくに、ドリフト領域での電界成形に
よりプレーナ型素子でのエンノ１ンスメントにおいてオ
フ状態における電圧遮断機能を高め、電界ラインを整え
てチャネル間のドリフト領域部で電界ラインが湾曲して
密集しないようにするプレーナ型電界成形双方向性電力
ＦＥＴｔ−提供することを目的とする。

（問題点を解決するための手段） 上記目的を達成するために第一の発明ではＦＥＴがオン
状態にある場合、電界成形領域が電界ラインを整えて電
界勾配により空乏層の誘起を防止し、またチャネル包含
領域間のドリフト領域部に沿って、導電性タイプの予期
しない反転を防止する電界成形領域の電位を制御する手
段を有する構成であって、第二の発明では、ＦＥＴは一
定のゲート電位が印加されていなければオフ状態となっ
て、ドリフト領域と一方のチャネル包含領域間の接合部
により一方の主電極へと向う電流が遮断され、またドリ
フト領域と他方のチャネル包含領域間の接合部により他
方の主電極へ向う電流が遮断されるほか、他方の導電性
の電界成形領域がチャネル間のドリフト領域部に対向し
てドリフト領域との接合部全形成するため、オフ状態時
、空乏層が電界成形゛領域とドリフト領域間の接合部か
らチャネル間のドリフト領域部方向へ広がってドリフト
領域内の電界ライン全チャネル間の部所から離して整え
、ドリフト領域部に電界ラインが湾曲して密集したり電
界勾配によって空乏層が誘起されるの全防止し、チャネ
ル間のドリフト領域部に沿って他方の導電性に予期せず
して反転するの全防止する構成にしたものである。

（作　用） これにより、オフ状態時、チャネル間のドリフト領域部
に沿って電界勾配により空乏層が誘起されたり、導通性
タイプの予期しない反転が防止される。その結果、一定
の指定オン状態抵抗について高い遮断電圧が得られ、こ
れを逆から見れば、オフ状態での遮断電圧条件について
、低いオン状態での抵抗が得られる。

（実施例） 第１図に、間隔を置いて配置された一対の第１および第
２チャネル包含領域６，８間と、間隔金おいて配置され
た第１および第２ソース領域１０．１２而とに共通のト
リフに領域４をもつ双方向性電力ＦＥＴ２を示す。第１
および第２チャネル１４．１６がゲート・オンすると、
その導電性タイプは反転し、前記ソース領域１０．１２
間はドリフト領域４を通って導通を生ずる。オフ状態で
は、左方への電流は接合部１８によって遮断され、また
右方への電流は接合部２０によって遮断される。

ＦＥＴ２には、Ｐ型のような他方の導電性タイプのベー
ス層２４の上部に、ｎ型のような一方の導電性タイプの
半導体材料でできた基板ないしエピタキシャル層２２が
含まれる。ベース層２４はあとで述べる電界成形領域を
備えている。

一対のＰタブ領域６．８ｔ−１ｔ面２８上の２酸化シリ
コン絶縁層２６中のホールを介して、エピタキシャル層
２２へと拡散ないしイオン注入する。Ｎ十領域１０．！
１０および１２．３２を、既知の２重拡散処理技術に従
い、酸化層中の同一ホールを介して各Ｐ領域６，８中に
拡散ないしイオン注入する。Ｎ十領域１０，３０は、分
離マスキング手法ないしは既知のＳＩＰＭＯ８処理技術
に従い、Ｐ領域６の中央部６４に形成されないようにす
る。Ｐタブ８の中央部３６についても同じである。Ｐと
ｎ＋の拡散は、同一ホールを介して行われるため、５８
のような酸化縁部は整つたものとなる。拡散パラメータ
によって、Ｐ縁部１８およびｎ十縁部４０の横方向の浸
透を制御し、またこの両縁部間のチャネル１４の横方向
の長さを制御する。チャネル１６についても同様である
。多数セル・マトリックス・アレイは、４２，４４のよ
うな複数の他のＰタブにより、各ｎ十領域とともに上記
と同じ処理段階中に形成される。

チャネル近傍に一部をもち、十分な強度の電界を作るた
めに電位を印加し、このチャネルの導電性タイプを反転
するのに適したゲート電極手段を設けであるので、第１
・第２ソース領域にいずれかの極性の電圧を印加すると
、ゲート電極手段の電位が制御されていれば、この両ソ
ース領域間に各方向の電流が流れる。第１図では、横方
向に間隔をおいて配置した分離ゲート電極４６．４８ｉ
妥当なマスクによって設け、この後、上部の２酸化シリ
コン絶縁層を設ける。

分離ゲート電極４６．４８は上方で絶縁し、各チャネル
１４．１６全通して延びている。主電極５０゜５２は各
開口部に配置され、各ソース領域１０゜５０および１２
，３２ならびに各チャネル包含領域６，８と抵抗接触さ
せる。

右方のゲート電極４８に右方の主電極５２に対して正の
電圧が印加されると、Ｐ領域８の電子はゲート４８の下
方の上面２８に誘引され、チャネル１６の導電性タイプ
１ｔｎ型に反転する。

同様に、左方のゲート電極４６に左方の主電極５０に対
して正の電圧が印加されると、Ｐ領域６の電子はゲート
４６の下方の上面２８に誘引され、チャネル１４の導電
性タイプはｎ型に反転する。左方の主電極５０が右方の
主電極５２に対して正であると、電流は左方の主電極５
０から、左方のソース領域１０．左方のチャネル１４、
上面２８の下方の導電路５４に沼ってドリフト領域４、
それから右方のチャネル１６、右方のソース領域１２を
通って、右方の主電極５２に至る。電流はユニポーラで
あって、即ち、多数キャリアの流れで構成されている。

本構造は双方向性なので、主電極５２が主電極５０に対
して正であったシ、ゲートがターン・オンでおる時、即
ち、各主電極に対して正となれば、電流は右方の主電極
５２から左方の主電極５０へと流れる。

係属中の出願で、記録番号Ｆ９７６６−７に開示された
ゲート技術においては、初めの電界効果のターン・オン
後、一方のゲートがオフとなって、バイポーラによる導
電が形成される。例えば、ＦＥＴ２がオンして、電流が
左方の主電極５０から右方の主電極５２に流れている場
合には、左方のケート電極４６は、左方の主電極５０に
対して負とすることにより、オフとなる。

負の左方のゲート電極４６はＰ領域６中のホール全誘引
するので、チャネル１４はＰ型に戻り、このチャネル１
４は非導電化する。Ｐ領域６からドリフト領域４内へと
少数キャリアであるホールを注入することにより、電流
は代わって接合部１８を介して流れる。このように順方
向バイアスの接合部１８へと注入することにより、ドリ
フト領域４の導電性は加減され、逆方向バイアスの接合
部２０はバイポーラの動作をする。

別のゲート動作では、右方のゲート電極４８に右方の主
電極５２に対して正の電圧が印加されると、Ｐ領域８中
の電子は上面２８に誘引されるので、チャネル１６の導
電性はｎ型に反転する。左方の主電極５ａが右方の主電
極５２に対して正であれば、電流はＰ領域６から順方向
バイアスのＰＮ接合部１８を通ってドリフト領域４内へ
瞬時的に流れ、ついで右方のチャネル１６を通ってソー
ス領域１２と右方の主電極５２へ流れる。電流がＦＥＴ
を流れ始めると間もなく、主電極間の電圧は降下し、チ
ャネル１４の下方のＰタブ乙の部分を含め九ＦＥＴの夫
々の領域の電位が低下する。この電位低下により、電子
は上面２８の方向に移動するため、チャネル１４はｎ型
に反転してチャネル１４を導電にする。順方向バイアス
のＰＮ接合部１８は、第２のチャネル１４がオンするま
での間、瞬時的にだけ導電する。ＦＥＴ２の主電流通路
は前と同じく、左方の主電極５０から、左方のソース領
域１０、左方のチャネル１４、部所５４に沿ってドリフ
ト領域４、右方のチャネル１６、右方のソース領域１２
を通って、右方主電極５２へ至る。逆方向の動作も同様
である。

オフ状態では、左方の主電極５０から右方の主電極５２
への電流は逆方向バイアスのＰＮ接合部２０によって遮
断される。右方のゲート電極４８はオフとなるので、チ
ャネル１６はＰ型である。右方の主電極５２から左方の
主電極５０への逆方向電流は接合部１８により遮断され
、このとき左方のゲート電極４６はオフとなるので、チ
ャネル１４は、Ｐ型である。

双方向性ＦＥＴＺを用いて交流電力を制御することがで
き、第１図には、主電極５０．５２ｉ介して接続した負
荷５６と交流電源５８が概略表示されている。交流電源
５８が最初の牛サイクルにある場合、左方の主電極５０
が右方主電極５２に対して正であると、スイッチＧ２は
左方位置となり、ゲート電位源６０は右方のゲート電極
４８に右方の主電極５２に対して正のバイアスをかける
。従ってチャネル１６はｎ型に反転する。ターン・オン
を素速くするため、スイッチＧ１も左方位置にあるので
、左方のゲート電極４８にはゲート電位源６２により左
方の主１！極５０に対して正のバイアスがかかる。従っ
てチャネル１４はｎ型に反転し、上記のとおり導電する
。

また、最初の半サイクル中では、初めのターン・オン後
、スイッチＧ１は右方位置に切換わるので、左方のゲー
ト電極４６は左方の主電極５０に対して負となる。これ
により、チャネル１４はＰ型に戻り、電流が順方向バイ
アスのＰＮ接合部１８を流れるので、上記の少数キャリ
アの注入が行われて、バイポーラの導電をする。

最初の半サイクルが終了しないうちに、スイッチＧ１は
左方位置に戻るので、左方のゲート電極４６は左方の主
電極５０に対して正となり、チャネル１４は再びｎ型に
反転して、接合部１８を短絡し、従って電界効果の導電
を形成する。この電界効果の導電により、最初の半サイ
クル終了時のターン・オフは素速いものとなる。

第２の半サイクル中の動作は上記と同様であって、電流
は右方の主電極５２から左方の主電極５０へと左方に流
れる。

ＦＥＴ２の構造は、複数の双方向性電力ＦｇＴを共通基
板上に集積化した多数セル・マトリックス・アレイであ
ってもよい。例えば、ソース領域３０は左隣りのＦＥＴ
セルの一部で、１７、ソース領域６２は右隣りのＦＩ１
３Ｔセルの一部である。

主電極金属部は、交流負荷ラインと直列に接続するか、
または第１図のように並列に接続するかである。左方の
ゲート電極６４．６６等は、左方のゲート電極４６と並
列にして左方のゲート端子６８へ接続する。右方のゲー
ト電極７０．７２等は、右方のゲート電極４８と並列に
して右方ゲート端子７４へ接続する。交流電源５８が一
方の半サイクルにあるときには、主電極５０はドリフト
領域７６を介して左方のＦＥＴのソース電極となシ、ま
たドリフト領域５４を介して右方のＦＥＴのソース電極
ともなる。即ち、対のＰタブ４２．６は主電極５０の左
方のＦＥＴセルとなり、また対のＰタブ６．８は主電極
５０の右方のＦＥＴセルを形成する。主電極５２はドリ
フト領域部５４を介してＦＥＴのドレイン電極を形成し
、また対のＦＥＴセル８，４４によって備えられた駆動
領域部７８を介してＦＥＴのドレイン電極としても形成
される。交流電源５８が他方の半サイクルにあると、電
極５０．５２の役割りは逆転する。即ち、電極５０は各
ドリフト領域部７６．５４を介した左右のＦＥＴのドレ
インである。

電極５２は各ドリフト領域部５４．７８ｉ介して左右の
ＦＥＴのソースである。従って一つおきの主電極８０．
５２等は交流電源の一側に接続され、他の一つおきの主
電極５０．８２等は交流電源の他側に接続される。

領域２４は電界成形を行ってドリフト領域中の電界ライ
ンを整え、とシわけ、ドリフト領域部７６．５４．７８
等で電界ラインが湾曲して密集することを防止する。電
界ラインが密集すると、電位勾配によって空乏層が誘起
され、チャネル包含領域間、とくに上面２８の下方のド
リフト領域部に浴って導電性タイプが予期せずして反転
することがある。そうすると、オフ状態での　−電圧遮
断機能が低下する。電界成形領域２４は、基板に集積し
た第１′ｓ？よび第２ダイオード接合バリア８４．８６
から成るステアリング・ダイオード手段により、主電極
と実質的に同じ電位レベルに設定される。ダイオード８
４．８６は主端子間に直列に対向して接続され、Ｐ領域
２４はこの間に位置する。

ダイオード接合８４は、上面２８から下部２層２４へ下
方に延びるｎ型の絶縁領域８８で形成されている。絶縁
領域８８はエピタキシャル層２２の一部であるが、上面
２８からエピタキシャル層２２を通って電界成形領域２
４内へと下方に延びている絶縁溝９０．９２により、ド
リフト領域４、チャネル包含領堺およびソース領域から
絶縁されている。Ｃ，Ｈｕ、「電力ＭＯ８ＦＥｌｉＴの
特性研究」、ＩＥＢＥ電子素子会議、論文ＣＨ１４６ｊ
−３／７９．００００〜０３８５；ＩＥＥＥトランザク
ンヨン電子素子、Ｖｏｌ、　１ｌｉ２Ｄ　−２５、ＡＩ
　０．１９７８年１０月；　Ａｍｍａｒ　＆よびＲｏｇ
ｅｒｓ、「ＵＭＯＳシリコン・トランジスタ」、トラン
ザクションＩＥｇＥ。

ＥＤ−２７、ページ９０７〜９１４．１９８０年５月、
等の技術で知られているように、絶縁溝９０゜９２はプ
ラズマ・エツチング、異方性エツチングないし絶縁拡散
によって作成することができる。

このほかに、ノツチは、凝縮フッ化水素の存在下で局所
領域に一定電流を流す既知の陽極酸化技術に従い、多孔
性シリコン領域によって形成し、基板と単結晶を保ちな
がら、なお多孔性となるシリコン内の構造変化全血み出
すことができる。異方性エツチングの場合には、このノ
ツチに絶縁材料ないしＰ十材料を充填する。陽極酸化の
場合には、基板全酸化雰囲気にさらされるので、酸素が
多孔性ノツチの領域内の孔に入シ、急速にこの領域を酸
化するが、この領域は基板と単一結晶体でありながら９
、実質的に非導電性である。そのほかに、陽極酸化後、
ノツチはその多孔性のために素速くエツチングされ、つ
いで絶縁材料ないしＰ　材料が充填される。

さらに、Ｗ、　Ｇ、　Ｐｆａｎｎ　、半導体物理学、Ａ
　４　。

４２５．１９５７年；　Ｔ、　Ｒ，Ａｎｔｈｏｎｙおよ
びｔ−Ｌ　Ｅ、　Ｃ１１ｎｅ。

応用物理字詰、墓４７，２５５０．１９７６年に記され
ているアルミニウム熱移動工程を使用することができる
。１０のような１１＋ソース領域の拡散ないしイオン注
入時には、同じように領域９４は絶縁領域内８８に形成
することができる。

絶縁領域９乙についでも同様である。

電界成形領域２４の電位を制御するために手段が備えら
れ、共通の主電極金属部８０はチャネル包含領域４２と
各ｎ＋ソース領域に抵抗接触し、また領域９４を含む絶
縁領域８８と接触する。同様に、共通の主電極金属部８
２はチャネル包含領域４４とその各ｎ十ソース領域に抵
抗接触し、また絶縁領域９６に接触する。従って電界成
形領域２４は、ダイオード８４．Ｂ６ｆ介して主電極８
０．５２ないし８２．５０に対してもつとも負の値に見
られる。

オフ状態の動作時では、主電極５２．８０の電位が上昇
するため、基板のドリフト領域４の電位は順方向バイア
スの接合部２０を介して上昇する。基板のドリフト領域
４の正電位と主電極５０．８２の負電位により、逆接合
部１８には逆バイアスがかかる。この逆バイアスが上昇
すると、ドリフト領域の空乏層は接合部１８から広がっ
てゆく。電界成形領域２４とドリフト領域のエピタキシ
ャル層２２間の接合部は９８は、同様に、ダイオード８
６を経て負の主電極８２゜５０へ至る接続のため逆バイ
アスである。即ち、ドリフト値域のエピタキシャル層２
２は正の主電極５２から接合部２０を介して正にバイア
スされ、また領域２４は主電極８２へ至る接合部８６奮
介して負にバイアスされる。従って接合部９８周辺の空
乏層領域は、この接合部からドリフト領域のエピタキシ
ャル層２２内へ拡がる。

オフ状態では、主電極５２の電位が上昇し、従ってドリ
フト領域４の電位が上昇すると、部所５４はゲート電極
４８に対して、さらに正となる。すると、相対的に負の
ゲート電極４８はドリフト領域４内のホールを上面２８
の方へ誘引し、領域５４をＰ型へ予期せずして反転する
ことがある。即ち、電位勾配により上面５４外部に電子
の空乏層が誘起されることがある。誘起されたＰ型領域
５４はＰタブ８，６間、従って主電極５０．５２間の導
電路となり、オフ状態での短絡障害の原因となる。

（発明の効果） 上述したとおシ、領域５４で予期せずして生じる導電性
の反転は電界勾配による誘起された空乏層が原因である
。電界勾配が高くなるにつれて、電界ラインの領域７６
．５４．７８等における湾曲状の密集がひどくなる。主
電極のもつとも負の値に設定された電界成形領域２４に
より、このような電界勾配は最小化され、従ってドリフ
ト領域部７６、５４．７８のとくに上面２８近くで電界
ラインの湾曲状の密集が最小化される。

層２４の負電位により、電界ラインは整えられるか、ド
リフト領域部７６、５４．７８から取シ出されて、エピ
タキシャル層２２を介して横方向に拡がるので、チャネ
ル包含領域間のドリフト領域部における電界勾配は最小
となる。これによって、オフ状態での電圧遮断機能が向
上する。

【図面の簡単な説明】

才１図は、本発明に従って構成した双方向性電力ＦＥＴ
構遺体の概略断面図である。 ２：プレーナ型電界成形双方向性電力ＦｇＴ４ニドリフ
ト領域　６：第１チャネル包含領域８：第２チャネル包
含領域　１０：第１ソース領域　１２：第２ソース領域
　１８：接合部２２：エピタキシャル層　２４：電界成
形領域。

Claims (20)

【特許請求の範囲】
1. （１）間隔をおいて配置した一対の第１および第２チャ
   ネル包含領域間と、第１および第２ソース領域間の共通
   のドリフト領域と、前記チャネル包含領域間の前記ドリ
   フト領域部に対向して前記ドリフト領域との接合部を形
   成する電界成形領域とを有するプレーナ横形双方向性電
   力ＦＥＴの該ＦＥＴがオン状態にある場合、前記電界成
   形領域が電界ラインを整えて電界勾配により空乏層の誘
   起を防止し、また前記チャネル包含領域間の前記ドリフ
   ト領域部に沿つて、導電性タイプの予期しない反転を防
   止する前記電界成形領域の電位を制御する手段を有する
   ことを特徴とするプレーナ型電界成形双方向性電力ＦＥ
   Ｔ。
2. （２）前記第１ソース領域が一方の導電性をもつ半導体
   材料であり、 前記第１チャネル包含領域が前記半導体材料と異つた他
   方の導電性であつて、前記第１ソース領域と接合部を形
   成し、 前記ドリフト領域が前記一方の導電性の半導体材料であ
   つて、前記第１チャネル包含領域と別の接合部を形成し
   、 前記第２チャネル包含領域が前記他方の導電性の半導体
   材料であつて、前記ドリフト領域と接合部を形成し、 また前記第２ソース領域が前記一方の導電性の半導体材
   料であつて、前記第２チャネル包含領域と接合部を形成
   し、 前記電界成形領域が前記他方の導電性の半導体材料であ
   つて、 さらに第１チャネルの近傍に配置した第１部所と第２チ
   ャネルの近傍に配置した第２部所を包含し、十分な強度
   の電界を作成するための電位を印加し、前記第１および
   第２チャネルの導電性タイプを反転するのに適したゲー
   ト電極手段からなり、 いずれかの極性の電圧を前記第１および第２ソース領域
   に印加すると、前記ゲート電極手段の電位が制御されて
   いれば、前記ソース領域間を各方向の電流が流れること
   が可能であることを特徴とする、特許請求の範囲第１項
   に記載のプレーナ型電界成形双方向性電力ＦＥＴ。
3. （３）前記ゲート電極手段が前記第１チャネル近傍に配
   置した第１ゲート電極と、前記第将チャネル近傍に配置
   した分割第２ゲート電極を備えた分離ゲート電極手段か
   ら構成されることを特徴とする、特許請求の範囲第２項
   に記載のプレーナ型電界成形双方向性電力ＦＥＴ。
4. （４）各ソース領域とチャネル包含領域に夫々に接続さ
   れた第１および第２主電極と、 前記ゲート電位の非印加時、前記ドリフト領域と前記第
   １チャネル包含領域間の接合部は前記第２主電極から前
   記第１主電極への電流を遮断し、また前記ドリフト領域
   と前記第２チャネル包含領域間の接合部は前記第１主電
   極から前記第２主電極への電流を遮断する前記ＦＥＴと
   からなることを特徴とする、特許請求の範囲第２項に記
   載のプレーナ型電界成形双方向性電力ＦＥＴ。
5. （５）前記電界成形領域の電位を制御する手段が前記電
   界成形領域を前記主電極と実質的に同電位に設定する手
   段からなることを特徴とする特許請求の範囲第４項に記
   載のプレーナ型電界成形双方向性電力ＦＥＴ。
6. （６）前記手段が一方の前記主電極と前記電界成形領域
   間に接続された第１ダイオード手段と、他方の前記主電
   極と前記電界成形領域間に接続された第２ダイオード手
   段を備えたステアリング・ダイオード手段とからなり、
   該ステアリング・ダイオード手段は前記主電極間を直列
   に対向して接続し、前記電界成形領域は前記主電極間に
   直列に接続されていることを特徴とする、特許請求の範
   囲第５項に記載のプレーナ型電界成形双方向性電力ＦＥ
   Ｔ。
7. （７）前記第１および第２ダイオードが、前記電界成形
   領域と、前記ＦＥＴの上面から前記ドリフト領域を通つ
   て前記電界成形領域内へと下方に延びる各絶縁溝によつ
   て前記ソース領域、チャネル包含領域およびドリフト領
   域から絶縁された前記一方の導通性の各第１および第２
   絶縁領域と前記電界成形領域との間の一体の第１および
   第２バリア接合部、および前記各絶縁領域をそれぞれの
   主電極に接続する手段とから構成されることを特徴とす
   る、特許請求の範囲第６項に記載のプレーナ型電界成形
   双方向性電力ＦＥＴ。
8. （８）前記絶縁溝に前記他方の導電性の半導体材料を充
   填したことを特徴とする、特許請求の範囲第７項に記載
   のプレーナ型電界成形双方向性電力ＦＥＴ。
9. （９）前記チャネル包含領域が前記チャネル包含領域間
   を前記ＦＥＴの上面まで上方に延びる前記ドリフト領域
   によつて横方向に間隔を置いて区切られ、 前記ゲート電極手段が前記上面に沿つて横方向に延びて
   前記上面上で絶縁層により間隔をおいて区切られ、また
   前記第１および第２部所はそれぞれ前記第１および第２
   チャネルを通つて延び、 さらに前記電界成形領域が前記ドリフト領域の下方を横
   方向に延びていることを特徴とする、特許請求の範囲第
   ７項に記載のプレーナ型電界成形双方向性電力ＦＥＴ。
10. （１０）前記ソース領域が前記上面に沿つて横方向に間
    隔をおいて配置され、また前記チャネルと前記ドリフト
    領域が前記ソース領域間に配置されていることを特徴と
    する、特許請求の範囲第９項に記載のプレーナ型電界成
    形双方向性電力ＦＥＴ。
11. （１１）前記主電極が交流負荷ラインに接続可能であり
    、 また、前記ゲート手段がゲート電位源手段に接続可能で
    あるため、 前記ゲート手段は、前記交流ラインが最初の半サイクル
    にあるときには、一方の前記主電極に対して正となり、
    また前記交流ラインが第２の半サイクルにあるときには
    、他方の前記主電極に対して正となるほか、 前記交流ラインが最初の半サイクルにあるときには、電
    流は他方の前記主電極から、前記第２ソース領域、前記
    第２チャネル、前記ドリフト領域、前記第１チャネル、
    前記第１ソース領域を通つて一方の前記主電極へと流れ
    、 前記交流ラインが第２の半サイクルにあるときには、電
    流は前記第１主電極から、前記第１ソース領域、前記第
    １チャネル、前記ドリフト領域、前記第２チャネル、前
    記第２ソース領域を通つて他方の前記主電極へと流れる
    ことを特徴とする、特許請求の範囲第６項に記載のプレ
    ーナ型電界成形双方向性電力ＦＥＴ。
12. （１２）前記ゲート手段が前記第１チャネル近傍の第１
    ゲート電極と前記第２チャネル近傍の第２ゲート電極と
    から成る分離ゲート電極手段を備え、前記第１および第
    ２ゲート電極がゲート電位源手段に接続可能であるため
    、前記交流ラインが最初の半サイクルにあるときには、
    前記第１ゲート電極は一方の前記主電極に対して正とな
    り、また前記交流ラインが第２の半サイクルにあるとき
    には、前記第２ゲート電極は他方の前記主電極に対して
    正となることを特徴とする、特許請求の範囲第１１項に
    記載のプレーナ型電界成形双方向性電力ＦＥＴ。
13. （１３）前記チャネルが上面に沿つて前記各ソース領域
    と前記ドリフト領域間を水平に延び、前記第１および第
    ２ゲート電極が前記上面に沿つて前記各チャネル上を水
    平に延び、また前記電界成形領域が前記ドリフト領域の
    下方を水平に延びていることを特徴とする、特許請求の
    範囲第１２項に記載プレーナ型電界成形双方向性電力Ｆ
    ＥＴ。
14. （１４）前記ステアリング・ダイオード手段が前記電界
    成形領域を前記主電極のもつとも負の値に設定すること
    を特徴とする、特許請求の範囲第１３項に記載プレーナ
    型電界成形双方向性電力ＦＥＴ。
15. （１５）電界成形領域を形成する他方の導電性のベース
    層上部でドリフト領域を備える一方の導電性の半導体材
    料のエピタキシャル層と、 該エピタキシャル層の上面に沿つて横方向に間隔をおい
    て配置した前記他方の導電性の一対のチャネル包含領域
    と、 前記上面に沿つて横方向に間隔をおいて配置し、それぞ
    れが前記チャネル包含領域との接合部を形成する前記一
    方の導電性で一対のソース領域と、 それぞれ前記ソース領域に接続された一対の主電極と、 一定のゲート電位に応じて一定の極性のキャリアを誘引
    して前記チャネルを前記一方の導電性タイプに反転し、
    電流をいずれかの方向で前記主電極間に流すことが可能
    な、チャネル近傍の部所を含むゲート電極手段からなる
    プレーナ横形双方向性電力ＦＥＴにおいて、 前記ＦＥＴは一定のゲート電位が印加されていなければ
    オフ状態となつて、前記ドリフト領域と一方の前記チャ
    ネル包含領域間の接合部により一方の前記主電極へと向
    う電流が遮断され、また前記ドリフト領域と他方の前記
    チャネル包含領域間の接合部により他方の前記主電極へ
    向う電流が遮断されるほか、 前記他方の導電性の電界成形領域が前記チャネル間の前
    記ドリフト領域部に対向して前記ドリフト領域との接合
    部を形成するため、オフ状態時、空乏層が前記電界成形
    領域と前記ドリフト領域間の接合部から前記チャネル間
    の前記ドリフト領域部方向へ広がつて前記ドリフト領域
    内の電界ラインを前記チャネル間の前記部所から離して
    整え、前記ドリフト領域部に電界ラインが湾曲して密集
    したり電界勾配によつて空乏層が誘起されるのを防止し
    、前記チャネル間の前記ドリフト領域部に沿つて前記他
    方の導電性に予期せずして反転するのを防止する、こと
    を特徴とする、プレーナ型電界成形双方向性電力ＦＥＴ
    。
16. （１６）前記チャネル包含領域が前記チャネル包含領域
    間から前記上面まで上方に延びている前記エピタキシャ
    ル層ドリフト領域によつて間隔をおいて区切られている
    ことを特徴とする、特許請求の範囲第１５項に記載のプ
    レーナ型電界成形双方向性電力ＦＥＴ。
17. （１７）前記ソース領域が、前記チャネルおよびこのチ
    ャネル間の前記エピタキシャル層ドリフト領域で前記上
    面に沿つて横方向に間隔をおいて区切られていることを
    特徴とする、特許請求の範囲第１６項に記載のプレーナ
    型電界成形双方向性電力ＦＥＴ。
18. （１８）前記各主電極が前記各ソース領域と前記各チャ
    ネル包含領域に接続されているほか、前記電界成形領域
    を前記各主電極に接続して前記電界成形領域を一定の最
    大極性の主電極と同電位に設定するステアリング・ダイ
    オードからなることを特徴とする、特許請求の範囲第１
    ５項に記載のプレーナ型電界成形双方向性電力ＦＥＴ。
19. （１９）前記ステアリング・ダイオードが、前記電界成
    形領域と、前記上面から前記電界成形領域内へ下方に延
    びている絶縁溝によつて前記ドリフト領域、前記チャネ
    ル包含領域および前記ソース領域から絶縁された前記エ
    ピタキシャル層諸部を備え、一方の導電性の各第１・第
    ２絶縁領域との間に一体のバリア接合部を備えた第１・
    第２ダイオードから成ることを特徴とする、特許請求の
    範囲第１８項に記載のプレーナ型電界成形双方向性電力
    ＦＥＴ。
20. （２０）一方の前記主電極が、前記各ソース領域とチャ
    ネル包含領域に抵抗接触し、また前記一方の導電性の前
    記第１絶縁領域に接触する金属部を備え、 前記第１絶縁領域が前記上面から前記電界成形領域へと
    下方に垂直に延びて前記電界成形領域との前記第１ステ
    アリング・ダイオードを形成し、 また他方の前記主電極が前記各ソース領域とチャネル包
    含領域に抵抗接触し、前記一方の導電性の前記第２絶縁
    領域に接触する金属部を備え、 さらに前記第２絶縁領域が前記上面から前記電界成形領
    域へと下方に垂直に延びて前記電界成形領域との前記第
    ２ステアリング・ダイオードを形成することを特徴とす
    る、特許請求の範囲第１９項に記載のプレーナ型電界成
    形双方向性電力ＦＥＴ。