DE3702810C2 - Verfahren zur Herstellung einer Halbleitervorrichtung, die aus CMOS-Transistoren, vertikalen Bipolartransistoren und Dioden besteht - Google Patents

Verfahren zur Herstellung einer Halbleitervorrichtung, die aus CMOS-Transistoren, vertikalen Bipolartransistoren und Dioden besteht

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Description

Die Erfindung betrifft ein Verfahren zur Herstellung einer Halbleitervor­ richtung, die aus CMOS-Transistoren, vertikalen Bipolartransistoren und Dioden besteht.
Aus den Druckschriften DE 25 41 161 A1 und US 4,054,899 sind monoli­ thisch komplementäre Transistoren auf einem p-leitenden Substrat bekannt, womit die Integration von komplementären vertikalen bipolaren Transistoren mit Verfahrensschritten, die aus der Bipolartechnologie bekannt sind, er­ möglicht wird.
Aus den Druckschriften EP 0 068 945 und 0 118 336 ist die Integration von einem vertikalen bipolaren PNP-Transistor mit Substratemitter und einem N-Kanal MOS-Transistor bekannt.
In der Veröffentlichung Electronic Design, March 31 (1982), Seite 69 ff., "Mixed process puts high power under fine control" wird die Integration von einem vertikalen PNP-Transistor ohne isoliertem Kollektor (auch ver­ tikaler bipolarer PNP-Substrattransistor genannt), einem lateralen NPN-Transi­ stor und einem komplementären MOS-Transistor beschrieben.
Aus Electronic Design News, February 9, (1984), Seite 37, "DMOS-CMOS process points to highest power rating for 'smart' power control" ist die Integration von einem vertikalen bipolaren NPN-Transistor mit einem N- Kanal DMOS Transistor und einem komplementären MOS-Transistor (CMOS) bekannt.
In dem Dokument IEEE, Transaction of Electron Devices, Vol. ED 31, No. 1, January (1984), Seite 89 ff., "An Analog Technology Integrates Bipolar, CMOS and High-Voltage DMOS Transistors" wird die Integration von einem vertikalen bipolaren NPN-Transistor, einem lateralen bipolaren PNP-Transi­ stor, einem vertikalen N-Kanal DMOS-Transistor und komplementären MOS- Transistoren beschrieben, und in der Patentschrift US 4,546,370 ist die Integration von einem vertikalen bipolaren NPN-Transistor, einem lateralen bipolaren NPN-Transistor, einem vertikalen N-Kanal DMOS-Transistor, einem P-Kanal FET und einem komplementären MOS-Transistor (CMOS) erläutert.
Vielfache und ausgezeichnete Anforderungen an Analogschaltungen zur Signalverarbeitung oder an komplexe Systeme, die beispielsweise Messung, Signalverarbeitung, Berechnung, logische und andere ähnliche Funktionen aufweisen können, können bekanntlich getrennt auf wirksame Weise mit Hilfe von Halbleitervorrichtungen erfüllt werden, die sehr verschiedene Strukturen besitzen und gewöhnlich nach technologisch unterschiedlichen Verfahren hergestellt werden. Beispielsweise werden in Analogschaltungen die nach der Bipolar-Technologie gefertigten aktiven Komponenten oft den CMOS-Komponenten vorgezogen, weil die Bipolarübergang-Transistoren einen hohen Übertragungsleitwert und einen geringen Rauschfaktor (1/f) aufweisen.
Die aus dem Stand der Technik bekannten Verfahren zu Herstellung von Halbleitervorrichtungen haben Nachteile. Beispielsweise sind viele der be­ kannten Vorrichtungen auf der Basis einer Herstellungsabfolge entworfen worden, die typisch für das Metallgate-CMOS-Verfahren ist und zu ent­ schieden schlechteren Merkmalen der einzelnen Komponenten mit Blick auf jene, die mit Hilfe von vollkommeneren Silciumgate-Verfahren gewonnen werden, führen. Viele solcher Vorrichtungen, mit einem einzigen Niveau aus Metall, erlauben auf der anderen Seite nicht die Bildung von Kondensatoren mit einem hohen Grad an Reproduzierbarkeit ihres Kapazitätswerts. Dar­ überhinaus rührt eine ernste Begrenzung solcher bekannten Vorrichtungen von der Tatsache her, daß keine von ihnen dem Entwerfer von integrierten Schaltungen die Verfügbarkeit eines wirklich vollständigen Bereichs von Komponenten zur monolithischen Integration von Analog- oder Analog/- Digital-Signale verarbeitenden Schaltungsabschnitten von hoher Qualität auf einem einzigen Chip bietet.
Die Aufgabe der Erfindung ist es deshalb, ein Verfahren zur Herstellung von Halbleitervorrichtungen zu schaffen, das die obigen Beschränkungen für die Integration von bipolaren und unipolaren Bauelementen auf einem ein­ zigen Halbleiterchip überwindet und die Verfügbarkeit eines vollständigen Bereichs von Komponenten ermöglicht.
Gelöst wird diese Aufgabe mit dem Gegenstand des Anspruchs 1.
Mit dem erfindungsgemäßen Verfahren können vorteilhaft zusammen mit lateralen CMOS-Transistoren, die durch eine hohe Schaltgeschwindigkeit gekennzeichnet sind und sich daher zur Verwendung in Steuerungs-, Ent­ scheidungs- (Intelligenz-) und in Signalverarbeitungs-Schaltungen eignen, auch vertikale DMOS-Transistoren, sowohl mit p-Kanal als auch mit n-Kanal, erhalten werden, die insbesondere eine hohe Durchbruchsspannung insoweit besitzen. Sodann besitzen vertikale DMOS-Transistoren eine bemerkenswerte Schaltgeschwindigkeit und thermische Stabilität, Merkmale, die sie besonders für Ausgangsstufen, die Spannungen in der Größenordnung von 100 V oder sogar stark kapazitive Lasten steuern können, geeignet machen.
Das erfindungsgemäße Verfahren liefert darüberhinaus vertikale NPN-Bipolar- Transistoren mit hoher Stromverstärkung und vertikale PNP-Bipolar-Transisto­ ren mit isoliertem Kollektor, wobei die Grenzfrequenzen in der Größen­ ordnung von 0,5 bis 1,5 Ghz liegen und sehr nützlich zur Herstellung von beispielsweise Breitbandverstärkern sind.
Eine weitere Schaltungskomponente, die mit dem Verfahren darstellbar ist und die in sehr häufigen Schaltungssituationen (z. B. Steuern von induktiven Lasten) äußerst nützlich ist, ist die Niedrigsperrstrom-Diode. In der Tat sind in integrierten Schaltungen die Dioden, welche von der Schaltung selbst benützt werden, oft der Hauptgrund für große Leckströme auf das Substrat wegen des Einschaltens des bezüglichen parasitären Transistors, unter Vor­ wärts-Vorspannungsbedingungen der Diode, was einen Leckstrom auf das Substrat verursacht. Die Niedrigsperrstrom-Diode ist im Gegenteil durch eine Struktur gekennzeichnet, die eine Abschirmung (screen) schafft, welche wirksam bei der Minimierung solcher Leckströme ist.
Die Anwesenheit einer doppelten Schicht aus "poly" (d. h. von polykristal­ linem Silicium) erlaubt des weiteren die Gewinnung von Kondensatoren hoher Reproduzierbarkeit, die eine spezifische Kapazität pro Einheitsfläche bieten, welche sehr konstant und gleich etwa 0,31-0,76 fF/µm2 (0,2-0,5 pf/mil2, wobei mil ein Tausendstel eines Inch bedeutet, d. h. 25,4 × 10- 3 mm), wenn die zwei überlagerten Niveaus aus poly als Kondensatorflächen des Kondensators benützt werden.
Die Möglichkeiten der Implementation von Widerständen sind ebenso mit dem erfinderischen Verfahren erweitert durch die Verfügbarkeit von zwei ausgezeichneten Schichten von poly, welche individuell mit verschiedenen spezifischen Widerständen gemacht werden können.
Das Verfahren bietet zum ersten Mal in einer monolithisch integrierten Form einen Bereich von so beschaffenen Komponenten, daß auf die beste Weise im wesentlichen jede Schaltungsanforderung erfüllt wird, die bei Implementa­ tion von komplexen Systemen zur Verarbeitung von Signalen gefunden werden können und dargestellt sind durch:
  • - Niedrig-Sperrstrom-Übergangs-Dioden (LLD)
  • - laterale P-MOS-Transistoren,
  • - laterale N-MOS-Transistoren, Transistoren,
  • - vertikale N-DMOS-Transistoren,
  • - vertikale P-DMOS-Transistoren,
  • - vertikale NPN-Bipolar-Transistoren und
  • - vertikale PNP-Bipolar-Transistoren mit isoliertem Kollektor
    (d. h. CMOS Transistoren).
Die Verfügbarkeit von Vorrichtungen, welche die oben genannten sieben ausgezeichneten Komponenten aufweisen kann, bietet dem Entwerfer von integrierten Schaltungen (C. I.) große Vorteile.
Im Prinzip kann jeder Entwurf ohne Kompromisse in Angriff genommen werden, weil für jede Schaltungssituation die geeignete Komponente aufgrund des erfindungsgemäßen Verfahrens existiert. Das bedeutet, daß man die richtige Komponente für jede Anforderung besitzt. Natürlich müssen nicht alle diese Komponenten zu jeder Zeit benützt werden, sondern von Fall zu Fall entscheidet man, welche und wieviele der oben genannten sieben Komponenten zu benutzen sind. Zur besseren Erläuterung der Aspekte und Vorteile der vorliegenden Erfindung können einige Anwendungsbeispiele der gemäß der vorliegenden Erfindung gemachten Vorrichtungen wie folgt angezeigt werden.
Zum Beispiel braucht man in einem Telefon eine Schaltung, die in der Lage ist, Tiefpegel-Audiosignale, welche die tiefstmögliche Versorgungsspannung (ungefähr 2-3 Volt) benützen, zu verstärken, Filterschaltungen und eine Ausgangsstufe mit einer großen Dynamik, die für die Spannung des Aus­ gangssignals charakteristisch ist, zum Schaffen des Steuerstroms der Kapsel, die als Lautsprecher des Empfängers des Telefons dient. Komponenten, die zur Erfüllung solcher technischen Erfordernisse geeignet sind, sind: bipolare Transistoren in der Eingangsstufe wegen ihrer Niedrigrausch- und Offset- Merkmale, CMOS-Transistoren für den Filterabschnitt, welche die Technik der geschalteten Kondensatoren benützen und wiederum Bipolar-Transistoren in der Ausgangsstufe (vertikale PNP mit isoliertem Kollektor und vertikale NPN) zur Gewinnung einer hohen Dynamik und eines hohen Ausgangs­ stromes.
Gemäß dem vorliegenden Stand der Technik werden diese Funktionen unter Benützung zweier "Chips", einem bipolaren und einem CMOS-Transistor dargestellt. Mit einem gemäß der vorliegenden Erfindung durchgeführten Verfahren ist es möglich, eine Vorrichtung, die CMOS-Transistoren, bipolare vertikale NPN- und PNP-Transistoren mit isoliertem Kollektor enthält, als gesamte Schaltung auf einem einzigen "Chip" herzustellen.
Auf dem Gebiet der Steuerungs- und Trimmungssysteme bestehen viele Möglichkeiten für die Anwendung von "intelligenten" Schaltungen zur Steuerung von induktiven Lasten. Für diese Anwendungen ist es notwendig, Bipolar-Transistoren für die Eingangsstufe, CMOS-Transistoren für den Signalverarbeitungsabschnitt und zum "Sprechen" mit dem Mikroprozessor und schließlich Bipolar-Transistoren, vorzugsweise vertikale, in der Ausgangs­ stufe zum Steuern der Last bei hohen Stromniveaus zu haben. Weiterhin ist es notwendig, Umlaufdioden zu benutzen, um zu vermeiden, daß der Aus­ gang über oder unter die Versorgungsspannung durch eine VBE (der Klemm­ diode) geht. In diesen Schaltungssituationen ist es unerläßlich, Niedrig- Sperrstrom-Dioden (LLD) zur Verminderung des Leistungsverlustes zu benutzen, welcher sich in Dioden vom normalen Typ wegen des parasitären PNP-Transistors exzessiv auswirkt, welcher angeregt ist und Strom auf das Substrat verliert. In diesem Fall erlaubt ebenfalls ein gemäß der vorliegen­ den Erfindung durchgeführtes Verfahren eine Vorrichtung, die Bipolarüber­ gang-Transistoren, vertikale NPN und vertikale PNP mit isoliertem Kollek­ tor, CMOS-Transistoren und LLD-Dioden enthält, als Integration der gesam­ ten Schaltung auf einem einzigen Chip herzustellen.
Auf dem Gebiet von Schaltungen zur Steuerung von Anzeigen kann die Natur der zu steuernden Lasten äußerst verschieden sein, während ein ziemlich hohes Niveau an Ausgangsspannung erforderlich ist. Für diese An­ wendungen kann eine gemäß der vorliegenden Erfindung gemachte Vor­ richtung laterale CMOS-Transistoren aufweisen für den Signalverarbeitungs­ abschnitt auf eine ausschließlich digitale Weise, während die Ausgangsstufe vorteilhafterweise mit komplementären vertikalen DMOS-Transistoren herge­ stellt werden wird, die in der Lage sind, mit Ausgangsspannungen von etwa 40-50 Volt zu arbeiten.
Erläuterungen der vorliegenden Erfindung ergeben sich aus der nachfolgenden Beschreibung von Ausführungsbeispielen in Verbindung mit der Zeichnung. In dieser sind die Fig. 1-12 schematische vertikale Abschnitte, welche in einer Abfolge die Art und Weise erläutern, auf welche die verschiedenen Komponenten auf demselben Substrat integriert werden können.
Die Serie von Figuren von 1 bis 12 ist beabsichtigt um, wenn auch in einer notwendig schematischen Weise, die Abfolge von Herstellungsstufen oder -operationen des Herstellungsverfahrens darzustellen, indem nach und nach, durch eine Abfolge von vertikalen Abschnitten des zu bearbeitenden Wafers, gezeigt wird, wie die sieben verschiedenen Komponenten auf einem einzigen monolithischen Substrat implementiert werden. Die abgekürzten Bezeichnungen dieser Komponenten sind angezeigt am Fuß jeder Tafel von Zeichnungen in Korrespondenz zu den jeweiligen Regionen. Die Erläuterungen sind vereinfacht und verstehen sich ohne spezielle wohlbekannten Überlegungen wie z. B. optionale Einstellung-Ionenimplantationsoperationen, besondere Techniken zur Öffnung der Kontakte, etc; darüber hinaus werden die Diffusionen von Dotierungsele­ menten in den diesbezüglichen Querschnitten als vollstän­ dig betrachtet, obwohl in der Praxis einige Diffusionen unterbrochen werden um andere Operationen des Ionenim­ plantierens oder Abscheidung aus der Gasphase auszuführen und nicht vollständig sein können bis zum Ende der nachfolgenden Wärmezyklen, denen die herzustellende Vorrichtung unterworfen ist. Um die Figuren nicht mit Symbolen zu überladen, insbesondere jene, die sich auf die letzten Herstellungsstufen beziehen, ist der Typ der elektrischen Leitfähigkeit der verschiedenen Regionen nicht wiederholt angezeigt für alle Bereiche oder Regio­ nen des Einkristalls aus Halbleitermaterial. Wo dies nicht ausdrücklich angezeigt ist, kann der Typ der Leitfähigkeit einfach aus der Beobachtung der vorangegan­ genen Figuren abgeleitet werden, da die Serie der Figuren als eine Abfolge des "selben" Abschnitts des Wafers durch die verschiedenen Modifikationen verwirk­ licht ist, denen er während des Herstellungsverfahrens unterworfen ist.
Gemäß einer gegenwärtig bevorzugten Ausführungsform der Vorrichtung nach der vorliegenden Erfindung, ist das Startmaterial eine <100<-Scheibe oder Wafer aus p -- Silicium mit einem spezifischen Widerstand zwischen 1 und 5 Ω × cm eines Siliciumeinkristalls, der durch das Czochralski-Verfahren gewonnen wurde.
Nachdem weiter ein Oxidieren der Oberfläche des Wafers durchgeführt wurde, wird die erste Maskierungsoperation nach bekannten Techniken ausgeführt, welche die Abscheidung einer Schicht aus photoempfindlichem Material (gewöhnlich "photoresist" oder noch kürzer "resist" genannt) auf der Oberfläche vorsieht; eine Beleuchtung dieser Schicht wird durch eine geeignete der im voraus vorbereiteten Masken für das Herstellungsverfahren (typischerweise gemacht mit einer Glasplatte, auf welcher ein undurchsichti­ ges Material, z. B. Chrom, abgeschieden wurde, zur Bestimmung der Gestalt oder des Profils der Flächen) und eine Beseitigung des photoempfindlichen Materials durchgeführt, welches nicht beleuchtet worden ist, wenn ein positives Resist zum Freilegen bzw. Belichten der zu bestimmenden Flächen auf der Oberfläche des Wafers benutzt wird.
Die Schicht aus Resist bildet auf Flächen, wo sie zurückbleibt, die Maske, d. h. das Maskierungsmaterial, für die folgende technologische Operation, z. B. Implantation von Antimon-Ionen in den Silicium-Einkristall in Korre­ spondenz zu den unmaskierten Flächen mit nachfolgender Diffusions-Wärme­ behandlung (ausgeführt, nachdem die Schicht aus übrigem Resist beseitigt worden ist) bei ungefähr 1200°C für ungefähr 60 Min. zur Bildung der sog. n+-vergrabenen Schicht. Solch eine Operation ist in Fig. 1 gezeigt, wo die Startscheibe aus p--Silicium mit 1 angezeigt ist und wo weiterhin die auf der Oberfläche des Siliciums vorgeformte Oxidschicht (SiO2), die photo­ resistente Maske (resist) angezeigt sind, wobei die Antimonatome implantiert und später in den Einkristall diffundiert werden.
Sukzessive wird eine neue Schicht aus Photoresist abgeschieden und dersel­ ben oben beschriebenen Technik folgend wird die zweite Maske vorbereitet. Danach wird der maskierte Wafer einem Plasmaangriff unterworfen, bis die Oxidschicht (SiO2) in Korrespondenz zu den unmaskierten Flächen voll­ ständig beseitigt ist, wodurch der Einkristall freigelegt wird.
Wie in Fig. 2 gezeigt, werden Borionen durch die diesbezüglichen Flächen implantiert, um die p-vergrabene Schicht und die Bodenisolation zu bilden.
Die Reste des Photoresists und des Oxids werden dann vollständig beseitigt durch einen Plasmaangriff, und eine Schicht aus n--Silicium (ebenso bezeich­ net mit 2 in den Figuren) mit einem spezifischen Widerstand vorzugsweise zwischen 1 und 3 Ω × cm und einer Dicke zwischen 9 und 11 Mikrometern wird auf der Oberfläche des Start-Einkristalls aus p--Silicium epitaxial aufgewachsen. Die Oberfläche wird dann durch Behandlung bei einer Tempe­ ratur von ungefähr 920°C in Gegenwart von Wasserdampf bis zur Bildung einer Schicht aus Siliciumoxid (SiO2) von ungefähr 150 nm (1500 Angström) oxidiert. Die dritte Maskierungsoperation wird dann gemäß derselben oben beschriebenen Technik ausgeführt, um die Flächen, durch welche Regionen aus p--Silicium gebildet werden, zu bestimmen und um sog. p--Wannen (p- well), welche die Zonen für P-DMOS darstellen, die Dram-Regionen für N- MOS und die Kollektorregionen für ICV-PNP-3D-(Isolated Collector-Vertical- PNP-Triple-Diffused)-Transistoren zu bilden. Wie in Fig. 3 gezeigt, kann nach der Borimplantation, welche vorzugsweise bei 80 KeV dergestalt ausge­ führt wird, womit eine Gesamtanzahl von Verunreinigungen pro Einheits­ fläche in dem Kristall von ungefähr Q = 1013 cm-2 erhalten wird, und nachdem das Resist, welches die Maske während der Borimplantation für die p--Wannen darstellt, beseitigt worden ist, eine kurze Wärmebehandlung als partielle Diffusion ausgeführt werden. Nach dieser Diffusion wird eine Schicht aus Siliciumnitrid (Si3N4) mit einer Dicke von ungefähr 300 nm (3000 Angström) gewöhnlich aus der Dampfphase auf der Oberfläche des zu bearbeitenden Wafers abgeschieden. Mit Hilfe einer vierten Maskierungs­ operation werden die Flächen, welche zur Bildung der sukzessiven Diffusio­ nen bestimmt sind, durch das Resist bestimmt und ein Plasmaangriff wird ausgeführt, bis das Nitrid von den durch die Resist-Maske ungeschützten Flächen vollständig beseitigt ist. Nach diesen Operationen stellt sich der Abschnitt, wie in Fig. 4 gezeigt, dar.
Eine fünfte Maskierungsoperation, wie in Fig. 5 gezeigt, gefolgt von einem kurzen Angriff zur Beseitigung der Schicht aus SiO2, bereitet den Wafer vor bzw. schirmt ihn für die Phosphorimplantation ab, die zur Verwirklichung der tiefen n+-Senker(-sinker)-Diffusionen für den elektrischen Kontakt mit den jeweiligen n+-vergrabenen Schichten nötig ist. Die Implantation wird bei 80 KeV dergestalt ausgeführt, daß in der diffundierten Region eine Gesamt­ anzahl von Verunreinigungen pro Einheitsfläche in dem Kristall von ungefähr Q = 1015 cm-2 erhalten wird. Gleichzeitig mit diesen Operationen nimmt man neben der Vorwahl für die Senker-Diffusionen ebenso die Bildung dessen vor, was später eine tiefe n+-diffundierte Region werden wird und wie eine kontinuierliche Wand als elektrischer Kontakt und zur Abschirmung von der Anodenregion der Struktur der Niedrig-Sperrstrom-Dioden (LLD) gestaltet ist. Eine sechste Maskierungsoperation, wie in Fig. 6 gezeigt, bereitet den Wafer für die Borimplantation vor, die bei 40 KeV so ausge­ führt wird, daß in der Region eine spezifische Ladung von ungefähr Q = 1015 cm-2 erhalten wird.
Gleichzeitig wird der Wafer mit Bor in Korrespondenz zu einer Region implantiert, welche die Anoden-Region des p+-Siliciums der Niedrig-Sperr­ strom-Diode (LLD) werden wird, die die Gestalt einer Wandregion anneh­ men wird, die im Inneren der n+-Wand-Region des Kontaktes und der Abschirmung angeordnet ist, zur Herstellung dessen die diesbezügliche Phosphorimplantation in der vorangegangenen Operation bewirkt wurde.
Nach Beseitigung des Maskierungsresists wird eine dicke Schicht aus Feld­ oxid in den von dem Nitrid (Si3N4) nicht bedeckten Flächen durch Behand­ lung bei etwa 1000°C in Gegenwart von Wasserdampf aufgewachsen, bis ein Wachstum der ursprünglichen Oxidschicht (SiO2) erhalten wird, die eine Dicke von wenigstens etwa 1 Mikrometer erreicht.
Die Diffusion der während der vorangegangenen Operationen implantierten Dotierstoffe wird mit Gewinnung der gewünschten Ausdehnung der p+- Isolationsregionen, der p--Drain-Gebiete, der n+-Senker-Diffusionen und der p+-Anodenwand-Region der Struktur der Niedrig-Sperrstrom-Diode (LLD) fortgesetzt. Danach wird ein chemischer Angriff durchgeführt, um das Nitrid vollständig zu beseitigen und der Angriff des Siliciumoxids wird fortgesetzt, bis das Silicium in den Flächen zwischen den von der dicken Schicht aus Feldoxid bedeckten Zonen freigelegt ist. Unter besonderen Bedingungen der Freiheit von Verunreinigungen fährt man fort, das Gate-Oxid durch Behand­ lung bei ungefähr 875°C in Gegenwart von Dampf unter Bildung einer Schicht aus Siliciumoxid (Gate-Oxid) von ungefähr 70 nm (700 Angström) zu bilden.
Am Ende solcher Behandlungen stellt sich der Abschnitt wie in Fig. 7 dar.
Wie beobachtet werden kann, haben sich die oberen Isolation-p+-Diffusionen mit den unteren p-Isolationsdiffusionen verbunden, um die gewünschte Trennungswand zwischen den verschiedenen angrenzenden herzustellenden Komponenten zu bilden. Ebenso haben sich die anderen tiefen Diffusionen, d. h. die Senker-n+-Diffusionen des Kontaktes mit den n+-vergrabenen Schichten, die p+-Kontaktdiffusionen mit der p-vergrabenen Schicht, die p-- Wannen-Regionen und die wandförmige p+-Anodenregion der LLD-Diode zur gleichen Zeit ausgedehnt, bis sie derartige Abmessungen erreichen, daß sie im wesentlichen die gewünschte räumliche Konfiguration für die Tiefendiffu­ sionsregion besitzen.
Was dann folgt, sind die Operationen der Abscheidung einer Schicht aus polykristallinem Silicium mit einer Dicke von ungefähr 450 nm (4500 Ang­ ström) aus der Dampfphase, der sukzessiven Dotierung der Schicht aus polykristallinem Silicium mit Phosphor, der Maskierung und des Angriffs im Plasma zur Beseitigung des polykristallinen Siliciums von den unmaskierten Flächen, der Beseitigung des Maskierungsresists und der oberflächlichen Oxidierung der ersten Schicht aus polykristallinem Silicium (I poly) mit Hilfe einer Behandlung bei ungefähr 20 Min. Solch eine erste Schicht oder erstes Niveau poly, das ebenso Gate-poly genannt wird, hat insoweit als Teile eines solchen ersten Niveaus von poly ebensoviele Gate-Elektroden wie MOS-Transistoren hergestellt werden.
Neben der Darstellung der Gate-Elektroden der MOS-Transistoren kann das I-poly in anderen Zonen der Oberfläche des Silicium-Wafers bzw. der - Scheibe zur Bildung von passiven Komponenten, wie z. B. Kondensatoren und Widerständen, benutzt werden. In der Tat ist es möglich, durch Wi­ derholen der Operationen der Abscheidung, Dotierung, Maskierung (wobei offensichtlich eine geeignete vorbereitete Maske benützt wird) und des sukzessiven Plasmaangriffs, eine zweite Schicht aus polykristallinem Silicium (II-poly) über der I-poly (welches, wie schon gesagt, absichtlich an seiner Oberfläche oxidiert wurde) in Korrespondenz zu den Flächen, wo Kondensa­ toren zu bilden sind, mit leicht reproduzierbaren und präzisen Kapazitäts­ werten durch Benützung der zwei Niveaus aus poly als Kondensatorflächen zu bilden.
Vorzugsweise wird das I-poly, d. h. das Gate-poly, mit Phosphor dergestalt dotiert werden, daß ein spezifischer Oberflächenwiderstand von ungefähr 30 -40 Ω/ gebildet wird. Solch ein Mittel erlaubt vergrößerte Wahlmöglich­ keiten bei Entwurf und Bildung von integrierten Widerständen.
Nach Vollendung dieser weiteren Operationen wird der Abschnitt, wie in Fig. 8 gezeigt, folgen und das Herstellungsverfahren wird mit den Operatio­ nen zur Bildung der flachen Diffusionen in Korrespondenz zu den "aktiven" Regionen der verschiedenen Komponenten fortgesetzt.
Mit Hilfe einer neuen Maskierungsoperation bestimmt man die Flächen zur Bildung der n-Zonen der p-DMOS-Transistoren, der Senken-Verstärkungs­ regionen der n-DMOS-Transistoren, der Kollektor-Verstärkungsregionen der NPN-Transistoren und der Basisregionen der ICV-PNP-3D-Transistoren. Das Oxid wird, bis das Silicium in solchen Flächen freigelegt ist, geätzt und sukzessive wird Phosphor bei 100 KeV durch solche freigelegten Flächen implantiert, um eine Gesamtzahl von Verunreinigungen pro Einheitsfläche Q = 1013 cm-2 in der diffundierten Region des Festkörpers zu erhalten, wobei weiterhin eine Diffusions-Wärmebehandlung, wie in Fig. 9 gezeigt, durch­ geführt wird.
Nachdem die Maske aus Resist beseitigt und die Oberfläche des Siliciums in den Flächen, die mit Phosphor während der vorangegangenen Herstel­ lungsoperationen implantiert wurden, reoxidiert worden ist, wird eine neue Maskierungsoperation ausgeführt, welche von einer Bor-Implantationsoperation und Diffusions-Wärmebehandlung zur Bildung von p-Regionen aus Zonen für N-DMOS-Transistoren, der Verstärkung für den Anodenkontakt der Niedrig- Sperrstrom-Dioden, der Basis der NPN-Transistoren, von Source und Drain von p-MOS-Transistoren, der Source- und Drain-Verstärkung von p-DMOS- Transistoren, der Emitter und der Verstärkungsregion des Kollektors von ICV-PNP-3D-Transistoren und der Verstärkung des Kontakts der Source- Region der N-MOS-Transistoren, wie in Fig. 10 gezeigt, gefolgt wird. Die Borimplantation findet bei 80 KeV zur Gewinnung einer Ladung von unge­ fähr Q = 5 × 1013 cm-2 statt.
Mit Hilfe einer neuen Maskierungsoperation werden Flächen für die Bildung von ebensovielen flachen n+-Regionen bestimmt, die auf die n+-Regionen des Kanalverschlusses der p-MOS-Transistoren bezogen sind (angeordnet zwischen den p-Drain- und Source-Regionen und dem Feldoxid, das an diese Regionen angrenzt), der Verstärkung für den Kontakt der Zonen der P- DMOS-Transistoren, der Source- oder Dram-Regionen der N-MOS-Transisto­ ren, der Source- und Drain-Verstärkungsregionen von N-MOS-Transistoren, des Emitters von NPN-Transistoren und auch n+-Regionen der Kontakte, die auf den Kollektor von NPN-Transistoren bezogen sind, auf die Basis von ICV-PNP-3D-Transistoren, auf die Anode und die Kathode von LLD-Dioden. Das Oxid wird im Plasma angegriffen, bis das Silicium in solchen Flächen freigelegt ist, und sukzessive wird Arsen durch die freigelegten Flächen bei 50 KeV auf solche Weise implantiert, daß eine Ladung erhalten wird, die einer Gesamtanzahl von Verunreinigungen pro Einheitsfläche von ungefähr Q = 5 × 1015 cm-2 im Festkörper entspricht, und es wird, nachdem das Maskierungsresist beseitigt worden ist, mit einer Diffusions-Wärmebehand­ lung, wie in Fig. 11 gezeigt, fortgefahren.
Danach wird eine Isolierschicht auf der gesamten Oberfläche abgeschieden, vorzugsweise durch Abscheidung aus der Dampfphase einer ersten Schicht aus Siliciumoxid mit einer Dicke von ungefähr 500 nm (5000 Angström) und einer zweiten Schicht aus mit Phosphor und Bor dotiertem Siliciumoxid (gewöhnlich bekannt unter dem abgekürzten Symbol PBSG von Phosphor- Bor-Silicium-Glas), das eine Dicke von ungefähr 500 nm (5000 Angström) besitzt.
Eine neue Maskierungssoperation bestimmt die Flächen, wo ebensoviele Elektroden gebildet werden, und ein nachfolgender Plasmaangriff der Isola­ tionsschicht in Korrespondenz zu den unmaskierten Flächen bis zur Freile­ gung des darunterliegenden Siliciums stellt die gewünschten Löcher her, durch welche die Elektroden gebildet werden (Öffnung der Kontakte).
Eine Schicht aus Metall, vorzugsweise eine Legierung aus Al(99%)/Si(1%), wird dann mit Hilfe einer Sputter-Technik abgeschieden, und mit Hilfe einer neuen Maskierungsoperation wird das abgelagerte Metall angegriffen und vollständig von den unmaskierten Flächen beseitigt, wodurch auf diese Weise die verschiedenen Elektroden der verschiedenen integrierten Komponenten gebildet werden.
Fig. 12 zeigt den Abschnitt der Vorrichtung an diesem Punkt des Her­ stellungsverfahrens. Die verschiedenen Elektroden der verschiedenen Kom­ ponenten werden durch die üblichen kennzeichnenden Buchstaben angezeigt.
Das Herstellungsverfahren sieht weiter eine Hitzebehandlung vor, die die Bildung einer Al/Si-Legierung an der Grenzfläche zwischen den Elektroden und dem Silicium begünstigt, sowie die Abscheidung der Dampfphase einer letzten Isolationsschicht aus mit Phosphor dotiertem Siliciumoxid oder einer Isolationsschicht aus Siliciumnitrid und die Öffnung der Anschlußkontakte, d. h. der Flächen für die elektrischen Verbindungen der verschiedenen Leitungen der integrierten Schaltung, mit Hilfe von wenigstens einer weite­ ren Maskierungsoperation.
Die verschiedenen Regionen, welche zur Bildung der integrierten Komponen­ ten der Vorrichtung gemäß der vorliegenden Erfindung in dem Einkristall aus Silicium gebildet werden, haben im allgemeinen die folgenden Merkma­ le:
  • - p--Wannenregionen: Dotierstoff B; 8 × 1012 ≦ Q ≦ 2 × 1013 cm-2;
  • - n-Zonen des P-DMOS, der Basis von PNP und der Senke von N-DMOS: Dotierstoff P; 1013 ≦ Q ≦ 3 × 1013 cm-2;
  • - p-Zonen des N-DMOS, der Basis des NPN, der Source und Drain des P-MOS und des Emitters des PNP: Dotierstoff B; 4 × 1013 ≦ Q ≦ 7 × 1013 cm-2;
  • - n+-Regionen bezogen auf die flachen Diffusionen: Dotierstoff As; 1015 ≦ Q 1016 cm-2.

Claims (17)

1. Verfahren zur Herstellung einer Halbleitervorrichtung, die auf einem einzigen Substrat aus lateralen P-MOS-Transistoren und lateralen N- MOS-Transistoren (CMOS), vertikalen NPN-Transistoren, vertikalen PNP-Transistoren mit isoliertem Kollektor und Dioden (LLD) besteht, mit folgenden Schritten:
  • A) Bilden von n+-vergrabenen Schichten auf einem p-Einkristall-Silici­ umsubstrat in Korrespondenz zu den Flächen, wo die P-MOS-, NPN- und PNP-Transistoren und die Dioden zu bilden sind, einer vergrabenen Schicht aus p-Silicium in Korrespondenz zu der Flä­ che, wo die N-MOS-Transistoren zu bilden sind und einer p-Silici­ um-vergrabenen Schicht, die den n+-vergrabenen Schichten über­ lagert ist, in Korrespondenz zu den Flächen, wo die PNP-Transi­ storen und die Dioden zu bilden sind, von Boden-Isolationsregionen aus p-Silicium um die vergrabenen Schichten herum und mit Ab­ stand von denselben und epitaxiales Aufwachsen einer Schicht aus n--Silicium;
  • B) Bilden von Wannen aus p--Silicium in Korrespondenz zu den Flä­ chen, wo die N-MOS- und PNP-Transistoren zu bilden sind;
  • C) Herstellen von Kontaktregionen mit den n+-vergrabenen Schichten und einer Region der Anodenabschirmung von den Dioden;
  • D) Herstellen von tiefen p+-Diffusionen zum Bilden von Isolations­ regionen, Anodenregionen der Dioden und Kontaktregionen mit den p-Silicium vergrabenen Schichten;
  • E) Fortsetzen der Ausdehnung durch Diffusion von den V-Wannenre­ gionen bis zum Verschmelzen mit dem oberen Teil der vergrabe­ nen Schichten;
  • F) Bilden einer Schicht aus Gate-Oxid und einer Schicht aus polykri­ stallinem Silicium für die Gate-Elektroden der CMOS-Transistoren;
  • G) Herstellen von Basisregionen der PNP-Transistoren;
  • H) Herstellen von Basisregionen der NPN-Transistoren, von Source- und Dram-Zonen der P-MOS-Transistoren und von Emitter-Zonen der PNP-Transistoren; und
  • I) Herstellen der Source- und Dram-Zonen der N-MOS-Transistoren und des Emitters der NPN-Transistoren.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt (B) mittels Ionenimplantation und nachfolgender Diffusion unter Wärme­ behandlung erfolgt.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß eine Schicht aus Siliziumnitrid auf den aktiven Flächen von herzustellenden Schaltungskomponenten nach dem Schritt (B) abgeschieden wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Schritte (C) und (D) mittels Ionenimplantation erfolgen.
5. Verfahren nach einem der Ansprüche 3 oder 4, dadurch gekennzeichnet, daß eine dicke Feldoxid-Isolationsstruktur durch Aufwachsen einer oberflächlichen Schicht aus Oxid auf Flächen, die nicht von der Silici­ umnitridschicht bedeckt sind, gebildet wird.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die in den Schritten (C) und (D) implantierten Phosphor- und Bor- Ionen diffundiert werden.
7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Siliciumoberfläche nach dem Schritt (E) freigelegt wird, indem die Siliciumnitridschicht und die Siliciumoxidschicht beseitigt werden.
8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß nach dem Bilden des Gate-Oxids in Schritt (F) ein polykristallines Silicium als Gate-Elektrodenfläche gebildet wird.
9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß der Schritt (I) durch Ionenimplantation erfolgt.
10. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß gleichzeitig mit dem Herstellen von Basisregionen für PNP-Transi­ storen Source-Regionen für N-DMOS-Transistoren in Schritt (G) gebildet werden.
11. Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß gleichzeitig mit dem Herstellen von Basisregionen der NPN-Transi­ storen Regionen für N-DMOS-Transistoren in Schritt (H) gebildet werden.
12. Verfahren nach einem der Ansprüche 10 oder 11, dadurch gekennzeich­ net, daß nach dem Schritt (I) ein Abscheiden einer Isolationsschicht, ein Öffnen von Löchern in der Isolationsschicht in Korrespondenz mit Kontaktflächen und ein Bilden auf den Kontaktflächen von Elektroden für Source und Drain der CMOS- und DMOS-Transistoren, von Basis, Emitter und Kollektor der NPN- und PNP-Transistoren und von Anoden und Kathoden der Dioden erfolgt.
13. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß nach Voll­ endung von Stufe (F) die Schicht aus polykristallinem Silicium als erstes Niveau oberflächlich oxidiert wird und ein zweites Niveau mit einer weiteren Schicht aus polykristallinem Silicium über dem oberfläch­ lich oxidierten ersten Niveau aus polykristallinem Silicium, wenigstens auf Flächen, wo passive Schaltungskomponenten zu bilden sind, gebildet wird.
14. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß als p--Silici­ umsubstrat eine Scheibe mit kristallographischer Orientierung <100<, die einen spezifischen Widerstand zwischen 1 und 5 Ω × cm besitzt, verwendet wird.
15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß die epitaxial aufgewachsene n--Siliciumschicht einen spezifischen Widerstand zwischen 1 und 3 Ω × cm ausbildet.
16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß die p--Wan­ nenregionen des Siliciums eine Gesamtanzahl von Verunreinigungen pro Einheitsfläche in dem Festkörper zwischen 8 × 1012 und 2 × 1013 cm-2 ausbilden.
17. Verfahren nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß das Substrat eine Scheibe aus p--Einkristall-Silicium, das mit Bor dotiert wird und einen spezifischen Widerstand zwischen 1 und 5 Ω × cm besitzt, wobei die epitaxial aufgewachsene Schicht aus n--Silicium besteht, das mit Antimon dotiert wird und einen spezifischen Widerstand zwischen 1 und 3 Ω × cm bei einer Dicke zwischen 9 und 11 Mikro­ metern ausbildet, und die Gate-Elektroden des MOS-Transistors aus polykristallinem Silicium ausgebildet werden.
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