DE3831264C2

DE3831264C2 - Verfahren zur Herstellung einer BiCMOS-Halbleiterschaltungsanordnung

Info

Publication number: DE3831264C2
Application number: DE3831264A
Authority: DE
Inventors: Sung-Ki Min; Chang-Won Kahng; Uk-Rae Cho; Jong-Mil Youn; Suk-Gi Chot
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1987-09-15
Filing date: 1988-09-14
Publication date: 1994-10-20
Anticipated expiration: 2008-09-15
Also published as: NL191222B; HK18493A; KR890005817A; NL191222C; DE3831264A1; GB2209873B; NL8802282A; US4970174A; SG58392G; FR2620570B1; JPH01164061A; GB8821640D0; KR900001062B1; GB2209873A; JPH0628294B2; FR2620570A1

Description

Die Erfindung betrifft ein Verfahren zur Herstellung einer Halbleiterschaltungsanordnung, welche Bipolartransistoren, CMOS-Transistoren, MOS-Kondensatoren und -widerstände aufweist, die auf einem Einkristall-Siliziumhalbleitersubstrat erzeugt werden.

Eine Halbleiterschaltungsanordnung mit Biplartransistoren und CMOS-Transistoren auf einem einzigen Halbleitersubstrat wird allgemein als eine BiCMOS-Anordnung bezeichnet. BiCMOS-Technologie nach dem Stand der Technik mit VLSI ist hauptsächlich geeignet zur Verwendung bei hochintegrierten Logik- oder Speichereinrichtungen mit hoher Geschwindigkeit, da sie hauptsächlich für derartige Zwecke entwickelt wurde. BiCMOS-Technologie nach dem Stand der Technik für Hochleistungsspeicher- und Logikeinrichtungen wurde beschrieben in ISSCC Digest of Technical Papers, Februar 1986, Seite 212. Wenn nach dem Stand der Technik digitale und analoge VLSI-Einrichtungen auf einem einzigen Chip erhalten werden sollen, so gibt es häufig Begrenzungen der Leistungsfähigkeit und des Einsatzes, da diese nicht optimiert oder vorbereitet sind für MOS-Elemente, bipolare Elemente, Widerstände und Kondensatoren, um gleichzeitig eine präzise analoge Funktion und hochintegrierte Hochgeschwindigkeits-Digitalfunktionen durchzuführen. Mittlerweile wurde der Einfluß, den der Grenzbereich zwischen dem Einkristall-Emitterbereich und polykristallinem Silizium in einem Bipolartransistor mit Emitter aus polykristallinem Silizium auf die Eigenschaften der Elemente und Schaltkreise ausübt, in IEEE Transactions on Electron Devices, Band ED-34, Nummer 6, Juni 1987, Seiten 1346-1353 und in Symposium VLSI Technical Digest Papers, Mai 1986, Seiten 47-48 beschrieben.

In der EP 0 234 054 A1 wird ein Herstellungsverfahren für einen ersten und zweiten MOSFET und einen Bipolartransistor mit Emitter aus Polysilizium offenbart. In der DE 37 02 810 A1 wird ein Verfahren zur Herstellung eines ersten und zweiten MOSFETs und eines Bipolartransistors mit einem Metallemitter offenbart. Eine gleichzeitige Herstellung von komplementären MOSFETs und sowohl von Bipolartransistoren mit einem Emitter aus Polysilizium als von solchen mit Metallemitter auf einem Halbleitersubstrat ist in keiner dieser beiden Veröffentlichungen offenbart.

Es ist Aufgabe der Erfindung, mit relativ wenigen Verfahrensschritten eine BiCMOS-Halbleiterschaltungsanordnung zur Verfügung zu stellen, die sowohl bei hochintegrierten digitalen Hochgeschwindigkeitseinrichtungen als auch in präzise arbeitenden Analogeinrichtungen einsetzbar ist.

Diese Aufgabe wird jeweils durch die Merkmale der Ansprüche 1, 4, 7 und 10 gelöst.

Folglich wird gemäß der Erfindung auf einem Substrat sowohl ein Bipolartransistor mit Metallkontaktemitter, welcher eine hohe Lasttreibleistung und eine sehr gute Anpaßcharakteristik aufweist, als auch ein Bipolartransistor mit Emitter aus polykristallinem Silizium, der bei niedrigem Strompegel eine Hochgeschwindigkeitscharakteristik aufweist, hergestellt.

Ein weiterer Vorteil der vorliegenden Erfindung liegt in der Bereitstellung eines Verfahrens zur Herstellung einer BiCMOS-Halbleiterschaltungsanordnung, bei welchem äußerst wirksame Halbleiterbauelemente mit der geringsmöglichen Anzahl an Verfahrensschritten hergestellt werden können, durch Erzeugung von MOS-Kondensatoren und -Widerständen auf einem einzigen Halbleiterchip, welcher die MOS- und Bipolartransistoren aufweist, und durch Bereitstellung der Verbindungen zwischen den Elementen.

Die Erfindung wird nachstehend anhand zeichnerisch dargestellter Ausführungsbeispiele näher erläutert, aus welchen weitere Vorteile und Merkmale hervorgehen.

Es zeigt

Fig. 1(A) bis (T) und 1(A′) bis (T′) Querschnittsansichten zur sequentiellen Erläuterung der Bearbeitungsschritte einer bevorzugten Ausführungsform der vorliegenden Erfindung;

Fig. 2 eine Querschnittsansicht einer gemäß der Erfindung hergestellten BiCMOS-Halbleiterschaltungsanordnung;

Fig. 3 eine Querschnittsansicht einer weiteren gemäß der vorliegenden Erfindung hergestellten BiCMOS-Halbleiterschaltungsanordnung; und

Fig. 4(N) bis (T) Querschnittsansichten zur Erläuterung der Verfahrensschritte einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung.

Nachstehend wird eine bevorzugte Ausführungsform der Erfindung im einzelnen unter Bezug auf die Fig. 1(A)-1(T) sowie 1(A′)-1(T′) beschrieben, die Querschnittsansichten zur Erläuterung des Ablaufs der Verfahrensschritte zur Herstellung einer BiCMOS-Halbleiterschaltungsanordnung gemäß der vorliegenden Erfindung darstellen. Es wird darauf hingewiesen, daß jeder Verfahrensschritt der Fig. 1(A)-1(T) und 1(A′)-1(T′) einen einzelnen von aufeinanderfolgenden Verfahrensschritten beschreibt, der auf einem einzigen Substrat durchgeführt wird, beziehungsweise paarweise.

Wie aus Fig. 1(A) und 1(A′) hervorgeht, wird nach Beschichtung mit einer Siliziumoxidschicht 2 zur Maskierung der gesamten Substratoberfläche eines Einkristall-Siliziumsubstrats 1 des P-Typs mit (100)-Orientierung und einem Widerstand von 2 bis 28 Ohm × cm durch ein konventionelles Oxidationsverfahren ein erstes Photoresist 3 auf der Oxidschicht 2 abgelagert, und es werden Fenster 4, 5 und 6 durch eine konventionelle photolithographische Technik hergestellt, um den Substratbereich (oder die Vertiefung) eines PMOS-Transistors und die Kollektorbereiche eines PNP-Transistors mit Emitter aus polykristallinem Silizium und eines NPN-Transistors mit Metallkontaktemitter herzustellen. Dann werden ionenimplantierte Bereiche 7, 8 und 9 des N-Typs durch Ionenimplantation von Dotierungselementen der Gruppe V, beispielsweise Phosphor (P), mit einer Energie von etwa 160 keV und einer Dosis von 10¹² bis 10¹⁴ Ionen/cm² erzeugt. Daraufhin wird, wie in Fig. 1(B) und 1(B′) gezeigt ist, der als Maske zur Durchführung der Ionenimplantation von Gruppe-V-Elementen, beispielsweise Phosphor, verwendete Fotolack 3 entfernt, und es werden ein erster Substratbereich 10 des N-Typs erzeugt sowie ein dritter Substratbereich 11 des N-Typs und ein vierter Substratbereich 12 des N-Typs, mit einer Tiefe von etwa 2,5 µm, durch Aktivieren und einen Diffusionsvorgang der ionenimplantierten Bereiche 7, 8 und 9 des N-Typs in einer Atmosphäre aus Sauerstoff und Stickstoff bei einer Temperatur zwischen 1000°C und 1200°C. Der Substratbereich zwischen dem ersten Substratbereich 10 und dem dritten Substratbereich 11 kann ein zweiter Substratbereich sein, in welchem in den nachfolgenden Verfahren ein NMOS-Transistor erzeugt wird. Daraufhin wird nach Entfernung der gesamten Oxidschicht 2 auf dem Substrat 1 eine Oxidschicht 13 mit einer Stärke von 5000 nm auf der Oberfläche des Substrats 1 abgelagert, und eine Nitridschicht 14 aus Si₃N₄ mit einer Dicke von 15 000 nm wird auf der Oxidschicht 13 mit konventioneller Niederdruck-CVD (chemische Dampfablagerung) abgelagert. Die aus der Oxidschicht 13 und der Nitridschicht 14 bestehende Maskierungsschicht wird verwendet, um die Oxidation von Silizium auf der Substratoberfläche 1 unterhalb der Maskierungsschicht bei dem folgenden Oxidationsverfahren zu verhindern. Die Maskierungsschichten 13, 14 werden durch ein konventionelles Verfahren mit einem zweiten Photoresist 15 beschichtet. Dieses Photoresist 15 bedeckt einen Verbindungsbereich 100 und einen Bereich 101 auf dem ersten Substratbereich 10, der zu einem PMOS-FET wird, einen Verbindungsbereich 103 und einen Bereich 102 auf dem zweiten Substratbereich, der zu einem NMOS-FET wird, Bereiche 104 und 105, die zu NPN-Transistoren werden, sowie einen MOS-Kondensatorbereich 106, einen Widerstandsbereich 107 und einen Verbindungsbereich 108.

Nach Ätzen der freiliegenden Nitridschicht, die nicht mit der Maske beschichtet ist, in der in Fig. 1(C) und 1(C′) gezeigten Nitridschicht 14 durch Verwendung des zweiten Photoresists 15 als Ätzmaske wird das zweite Photoresist entfernt. Um jedes der Elemente elektrisch zu isolieren, wird dann ein drittes Photoresist 16 abgelagert, wie in Fig. 1(D) und 1(D′) gezeigt ist. Nach Erzeugung eines ionenimplantierten Bereichs 17 des P-Typs mittels Durchführung einer Ionenimplantation von Dotierungselementen der Gruppe III wie beispielsweise Bor mit einer niedrigen Energie von etwa 30 keV und einer Dosis von 10¹² bis 10¹⁴ Ionen/cm², wird das dritte Photoresist 16 entfernt, und dann wird eine zweite Oxidschicht 18 erzeugt, wie in Fig. 1(E) und 1(E′) gezeigt ist. Bei diesem Oxidationsschritt läßt man keine Oxidschicht auf einem Siliziumsubstrat unterhalb der Maskierungsschicht 13, 14 wachsen, sondern auf einen Bereich des Siliziumsubstrats, der nicht durch die Maskierungsschichten 13, 14 geschützt ist. Zusätzlich wird der ionenimplantierte Bereich 17 aktiviert, wie in Fig. 1(E) und 1(E′) gezeigt ist, so daß dort ein Kanalstopper 19 mit hoher Konzentration an P⁺ erzeugt wird, um zu verhindern, daß dort ein Kanal zwischen Elementen entsteht. Nachdem man die zweite Oxidschicht 18 mit dem voranstehenden Verfahrensschritt wachsen lassen hat, wird die Nitridschicht 14 durch ein konventionelles Ätzverfahren ohne eine Maske entfernt, und eine eingewachsene Oxidschicht 20 wird durch ein Verfahren thermischer Oxidation errzeugt, um die Substratoberfläche zu reinigen. Daraufhin wird ein viertes Photoresist 21 abgelagert, um einen MOS-Kondensator als passives Element zu erzeugen, wie in Fig. 1(G) und 1(G′) gezeigt ist. Nach Erzeugung eines ionenimplantierten Bereichs 22 des N-Typs mittels Durchführung einer Ionenimplantation von Verunreinigungen der Gruppe V wie beispielsweise Arsen (As) in einer Dosis von 10¹⁵ bis 10¹⁶ Ionen/cm² in dem MOS-Kondensatorbereich 109 wird der Photoresist 21 entfernt. Dann wird durch Ätzen der dünnen Oxidschicht 20 über dem Substrat ohne Verwendung einer Maske mittels einer HF-Lösung erreicht, daß die zweite Oxidschicht 18 eine neue Oxidschicht wird, welche in der Dicke der dünnen Oxidschicht 20 geätzt wird, und es wird der verbleibende Teil des Substrats freigelegt, welcher hierauf mit der zweiten Oxidschicht beschichtet ist. Daraufhin wird eine Oxidschicht 23 mit einer Stärke von 2000 bis 5000 nm auf dem freigelegten Substrat abgelagert zur Erzeugung einer Gate-Oxidschicht eines MOS-Elements und des Dielektrikums eines Kondensators, wie in Fig. 1(H) und 1(H′) gezeigt ist, durch einen konventionellen Verfahrensschritt thermischer Oxidation. Zu diesem Zeitpunkt wird bei dem in Fig. 1(G) und 1(G′) gezeigten Verfahren der ionenimplantierte Bereich 22 aktiviert, um einen Elektrodenbereich 24 eines MOS-Kondensators zu erzeugen, wie in Fig. 1(H′) gezeigt ist. Daraufhin wird zur Steuerung der Schwellenspannungen der NMOS- und PMOS-FETs eine Ionenimplantation mit Gruppe-III-Elementen wie beispielsweise Bor (B) durchgeführt mit einer Energie von etwa 30 keV und einer Dosis von 10¹¹ bis 10¹³ Ionen/cm² in das gesamte Siliziumsubstrat. Nach Erzeugung eines ersten polykristallinen Siliziums 25, welches als Gateelektrodenmaterial und Verbindungselementenmaterial der MOS-Transistoren verwendet wird, und Elektrodenplattenmaterials mit konstanter Fläche über dem Dielektrikum des Kondensators auf dem gesamten Siliziumsubstrat durch ein konventionelles Verfahren werden die Gruppe-V-Verunreinigungen wie beispielsweise Phosphor (P) injiziert, um den Widerstand der ersten polykristallinen Siliziumschicht 25 zu verringern. Beispielsweise beträgt der Schichtwiderstand des ersten polykristallinen Siliziums etwa 28 Ohm pro Quadratfläche mit POCl₃ bei einer Temperatur von 900°C. Daraufhin wird, wie in Fig. 1(I) und 1(I′) gezeigt ist, eine Beschichtung mit einem fünften Photoresist 26 angebracht, um einen Schichtbereich 110 aus polykristallinem Silizium über dem Gate eines PMOS-FET zu hinterlassen, einen Schichtbereich 111 aus polykristallinem Silizium über dem Gate eines MOS-FET, eine Schicht 112 aus polykristallinem Silizium eines oberen Elektrodenplattenbereichs an der dielektrischen Schicht des Kondensators, und einen Schichtbereich aus polykristallinem Silizium als Verbindungselement, also einen ersten Bereich 113 aus polykristallinem Silizium, der mit einem zweiten polykristallinen Silizium in dem folgenden Verfahren verbunden werden soll.

Durch Entfernung der polykristallinen Siliziumschicht 25 durch ein konventionelles Verfahren wird ebenfalls das fünfte Photoresist 26 entfernt. Dann wird ein sechstes Photoresist 27 abgelagert, um einen Basisbereich eines Bipolartransistors zu erzeugen, wie in Fig. 1(J) und 1(J′) gezeigt ist, und es wird ein aktiver Basisbereich 28 des P-Typs erzeugt, um einen unkompensierten Emitterbereich mittels einer Ionenimplantation eines Gruppe-III-Dotierungselements wie beispielsweise Bor (B) mit einer Energie von etwa 70 keV und einer Dosis von 10¹² bis 5×10¹³ Ionen/cm² zu erzeugen. Nach Entfernung des als Maskierungsschicht verwendeten sechsten Photoresists 27 wird ein thermischer Behandlungsschritt auf konventionelle Weise ausgeführt, um eine Aktivierung von Gruppe-III-Dotierungselementen, wie beispielsweise Bor, zu erreichen, die in den Basisbereich implantiert wurden. Dann wird ein siebter Photoresist 29 für die Herstellung des schwach dotierten Drainbereichs (LDD) als Beschichtung auf die Siliziumoberfläche aufgebracht, wie in Fig. 1(K) und 1(K′) gezeigt ist. Durch Ionenimplantation eines Gruppe- V-Dotierungselements, wie beispielsweise Phosphor (P), in den Source/ Drain-Bereich des NMOS-FET mit einer Dosis von 10¹² bis 10¹⁴ Ionen/cm² und einer Energie von 30 keV werden der Source/ Drainbereich 30 des NMOS-Transistors vom LDD-Typ erzeugt. Nach Herstellung des Source/Drainbereichs niedriger Dotierungskonzentration und Entfernung des siebten Photoresists 29 wird eine Oxidschicht 31 mit einer Dicke von 5000 nm auf der ersten polykristallinen Siliziumschicht 25 aufgebracht durch Ausführung einer konventionellen thermischen Oxidationsbehandlung bei einer Temperatur von 900°C, und eine Oxidschicht 32 wird auf der gesamten Siliziumoberfläche, wie dargestellt in Fig. 1(L) und 1(L′), durch ein konventionelles CVD-Verfahren abgelagert. Dann werden durch Behandlung der Oxidschicht 31, die durch die thermische Oxidationsbehandlung abgelagert wurde, und der Oxidschicht 32, die durch das CVD-Verfahren abgelagert wurde, durch ein konventionelles Trockenätzungsverfahren, wie in Fig. 1(M) gezeigt ist, Oxidschichtabstandsteile 33, 34 von Seitenwänden von Gateelektroden von NMOS- und PMOS-Transistoren erzeugt, und es wird ebenfalls ein Verbindungbereich 114 für eine untere Elektrode eines MOS-Kondensators hergestellt. Das Oxidschichtabstandsstück 33 wird eine Maske bei einer Ionenimplantationsbehandlung zur Herstellung von hochdotierten Drain- und Sourcebereichen eines NMOS-Transistors mit LDD-Aufbau bei dem nachstehenden Verfahren, wodurch ein NMOS-Transistor mit einem LDD-Aufbau erhalten wird.

Wie in den Fig. 1(N) und 1(N′) gezeigt ist, wird dann eine Beschichtung mit einem achten Photoresist 35 auf der Siliziumoberfläche aufgebracht. Demzufolge werden ein Verbindungsbereich 36 des ersten Substratbereichs 10 des PMOS-FET hergestellt und ein Source/Drainbereich 27 des NMOS-FET, ein Emitterbereich 38 eines Metallkontaktemitter-NPN-Transistors, ein Kollektorverbindungsbereich 39 des dritten Substratbereichs 11 des NPN-Transistors mit Emitter aus polykristallinem Silizium, ein Kollektorverbindungsbereich 40 des vierten Substratbereichs 12 des Metallkontaktemitter-NPN-Transistors, und ein unterer Bereich 41 eines Widerstands, und zwar durch Durchführung einer Ionenimplantation mit einem Gruppe-V-Dotierungselement wie beispielsweise Arsen mit einer Energie von 40 bis 80 keV und einer Dosis von 10¹⁴ bis 10¹⁶ Ionen/cm². Dann wird das achte Photoresist 35 entfernt.

Bei der bevorzugten Ausführungsform dieser Erfindung wird der NPN-Transistor erzeugt, nachdem selektiv die LDD-Ionenimplantation mit dem siebten Photoresist 29 durchgeführt wurde, jedoch kann in dem Fall, daß die Basiskonzentration des NPN-Transistors hoch genug ist, um nicht weitgehend durch die LDD-Ionenimplantation beeinträchtig zu werden, der NPN-Transistor mit LDD-Aufbau mittels Durchführung der LDD-Ionenimplantation ohne Ablagerung des siebten Photoresists 29 hergestellt werden.

Wie aus Fig. 1(O) und 1(O′) hervorgeht, wird ein neunter Photoresist 42 auf der Substratoberfläche abgelagert, und das Gruppe-III-Dotierungselement, wie beispielsweise Bor (B), mit einer Dosis von 10¹⁵ bis 10¹⁶ Ionen/cm² wird mit einer niedrigen Energie von etwa 30 keV implantiert. Dann werden ein Source/Drainbereich 43 des PMOS-FET hergestellt sowie ein Verbindungsbereich 44 des Substrats 1 des NMOS-FET, ein Verbindungsbereich 45 der Basis 28 des bipolaren NPN-Transistors mit Emitter aus polykristallinem Silizium, ein Verbindungsbereich 46 der Basis 28 des Metallkontaktemitter-NPN-Transistors, und das neunte Photoresist 42 wird entfernt. Nach dieser Bearbeitung wird eine Oxidschicht 47 auf der gesamten Substratoberfläche durch ein konventionelles CVD-Verfahren abgelagert, und die Qualität der Oxidschicht wird durch ein konventionelles Verfahren verdichtet. Daraufhin wird eine Beschichtung eines zehnten Photoresists 28 auf der Siliziumoxidschicht 47 angebracht, es werden Fenster auf einem Emitterbereich 49 des NPN-Transistors mit Emitter aus polykristallinem Silizium erzeugt, ein Endkontakt 50 des Widerstandsbereichs und ein Kontaktbereich 51 eines ersten und zweiten polykristallinen Siliziums durch ein allgemeines photolithgraphisches Verfahren, und dann wird das Gruppe-V-Dotierungselement, wie beispielsweise Arsen (As), in einer Dosis von 10¹⁵ bis 10¹⁶ Ionen/cm² ionenimplantiert mit einer Energie von 40 keV. Wie in Fig. 1(P) gezeigt ist, werden daher ein Emitterbereich 52 des NPN-Bipolartransistors mit Emitter aus polykristallinem Silizium hergestellt sowie ein Endkontaktbereich 50 des Widerstandsbereichs mit hoher Konzentration, der geeignet für ohmschen Kontakt ist, und ein Kontaktbereich 51 eines ersten und zweiten polykristallinen Siliziums. Nach Entfernung des zehnten Photoresists 48 wird eine zweite polykristalline Siliziumschicht 53 auf der gesamten Siliziumsubstratoberfläche durch ein konventionelles Verfahren hergestellt, so daß diese als Elektrodenmaterial des Emitters aus polykristallinem Silizium, als passive Widerstandselemente aus polykristallinem Silizium, und als Verbindungsmaterial verwendet werden kann.

Wie aus Fig. 1(Q) und 1(Q′) hervorgeht, wird ein elftes Photoresist abgelagert, um einen polykristallinen Silziumbereich 117 zu hinterlassen, einen Endkontaktbereich, einen zweiten polykristallinen Siliziumbereich 118 des Widerstandselements mit einem Schichtwiderstand von Gigaohm pro Quadratfläche, einen Widerstandselementenbereich 119 einiger hundert Ohm pro Quadratfläche unter Verwendung der zweiten polykristallinen Siliziumschicht, und eine polykristalline Siliziumschicht aus nur dem polykristallinen Siliziumabschnitt 120, der mit dem ersten polykristallinen Silizium verbunden werden soll. Nach Entfernung der polykristallinen Siliziumschicht durch ein allgemeines photolithographisches Verfahren wird das elfte Photoresist 54 durch ein konventionelles Verfahren entfernt.

Daraufhin wird ein zwölftes Photoresist 55 abgelagert, wie in Fig. 1(R) gezeigt ist, um die elektrischen Eigenschaften eines passiven Elements, welches aus polykristallinem Silizium hergestellt ist, selektiv zu steuern. Es erfolgt eine Maskierung zum Schutz eines Widerstandsbereichs 118a mit einem Widerstand von Gigaohm, pro Fläche, und einen Ionenimplantation mit Gruppe- V-Dotierungselementen, wie beispielsweise Arsen (As), mit einer geeignet dosierten Konzentration in den Endkontaktbereich, den Verbindungsbereich des ersten und zweiten polykristallinen Siliziums, und einen Emitterbereich aus polykristallinem Silizium, um einen Flächenwiderstand von mehreren hundert Ohm pro Fläche zu erhalten. Dann wird das zwölfte Photoresist 55 durch ein konventionelles Verfahren entfernt. Eine konventionelle CVD-Oxidschicht 56 wird auf der gesamten Siliziumoberfläche abgelagert, und die Aktivierung von in die Bereiche 43, 44, 45, 46, 36, 37, 38 und 39 implantierten Dotierungselementen und die Kohäsion der Oxidschicht 56 werden durch einen thermischen Anlaßprozeß durchgeführt. Wie in Fig. 1(S) und 1(S′) gezeigt ist, wird das gesamte Substrat mit einem dreizehnten Photoresist 57 beschichtet. Das werden das Verbindungsbereichsfenster 121 des ersten Substratbereichs und das Source/Drain- Bereichsfenster 122 in dem PMOS-FET geätzt, sowie das Source/Drain- Bereichs-Fenster 123 und das Verbindungsbereichsfenster 124 des zweiten Substrats 1 in dem NMOS-FET, das Basisverbindungsbereichsfenster 125, das Emitterverbindungsbereichsfenster 126 und das Kollektorverbindungsbereichsfenster 127 in dem NPN-Bipolartransistor mit polykristallinem Emitter, das Emitterverbindungsbereichsfenster 128, das Basisverbindungsbereichsfenster 129 und das Kollektorverbindungsbereichsfenster 130 in dem Metallkontaktemitter-NPN-Transistor, und schließlich die ersten und zweiten Kontakte 131 bis 134 aus polykristallinem Silizium.

Nach Entfernung des dreizehnten Photoresists 57 wird durch ein konventionelles Vakuumbedampfungsverfahren, wie in Fig. 1(T) und 1(T′) gezeigt ist, eine Metallschicht 58 abgelagert. Im nächsten Schritt wird ein vierzehnter Photoresist 59 abgelagert und eine Metallschicht 58 geätzt. Daher werden eine Verbindungselektrode 135 des ersten Substratbereichs 10 erzeugt und die Source/Drain-Elektrode 136 des PMOS-FET, die Source/Drain- Elektrode 137 und die zweite Substratverbindungselektrode 138 des NMOS-FET, die Emitterelektrode 139, die Basiselektrode 140 sowie die Kollektorelektrode 141 des dritten Substrats des bipolaren NPN-Transistors mit Emitter aus polykristallinem Silizium die Emitterelektrode 142, die Basiselektrode 143 und die Kollektorelektrode 144 des vierten Substrats des Bipolartransistors mit Metallkontaktemitter, die Elektroden 145, 146 des MOS-Kondensators, Elektroden 147 bis 149 des Widerstandsbereichs mit einer Größenordnung von einigen Gigaohm pro Flächeneinheit oder einigen hundert Ohm pro Flächeneinheit, sowie eine Elektrode 150 eines Kontaktbereichs des ersten und zweiten polykristallinen Siliziums. Dann wird das vierzehnte Photoresist 59 durch das konventionelle Verfahren entfernt. Nach Entfernung des vierzehnten Photoresists 59 erfolgt eine Beschichtung mit einer Schutzschicht 60 zum Schutz des Halbleiters. Bei der bevorzugten Ausführungsform zur Erzeugung des Emitterbereichs des NPN-Transistors mit Emitter aus polykristallinem Silizium wird, wie in Fig. 1(P) gezeigt ist, der Emitterbereich mittels der Ionenimplantation hergestellt, über den Emitterbereich die zweite Schicht aus polykristallinem Silizium abgelagert, die Ionenimplantation mit Dotierungselementen des N-Typs auf der zweiten Schicht aus polykristallinem Silizium durchgeführt, die Oxidschicht über dem gesamten Substrat hergestellt, und dann werden die ionenimplantierten Dotierungselemente durch den thermischen Behandlungsschritt aktiviert.

Allerdings kann der Emitterbereich des NPN-Transistors mit Emitter aus polykristallinem Silizium auch nach dem folgenden Verfahren hergestellt werden. Nach dem Verfahrensschritt von Fig. 1(O) wird die Maskierungsschicht auf dem Substrat entfernt und die CVD-Oxidschicht auf dem gesamten Substrat hergestellt. Dann werden die durch das Verfahren implantierten Dotierungselemente aktiviert, und es wird ein Fenster zur Erzeugung des Emitterbereichs des ersten NPN-Transistors hergestellt. Ein Verbindungsteil für das zweite polykristalline Silizium auf dem Emitterbereich mit dem Fenster wird hergestellt, und hierauf findet eine Ionenimplantation mit der hohen Dotierungskonzentration statt. Dann wird eine CVD-Oxidschicht auf dem gesamten Substrat abgelagert und das thermische Verfahren durchgeführt, durch welches die in die zweite Schicht aus polykristallinem Silizium implantierten Dotierungselemente aktiviert werden, so daß der Emitterbereich des ersten Bipolartransistors vom N-Typ mit hoher Konzentration in Richtung zum Basisbereich hergestellt werden kann.

Fig. 2 zeigt eine Querschnittsansicht einer endgültigen, vollständigen BiCMOS-Halbleiterschaltungsanordnung, welche durch den Herstellungsprozeß gemäß der vorliegenden Erfindung hergestellt wurde, wobei ein Bereich "a" der des PMOS-Transistors ist, ein Bereich "b" der des NMOS-Transistors mit LDD-Aufbau, ein Bereich "c" der des NPN-Transistors mit Emitter aus polykristallinem Silizium, ein Bereich "d" der des Metallemitter-NPN-Transistors, ein Bereich "e" der des MOS-Kondensators, ein Bereich "f" der des Widerstands aus polykristallinem Silizium mit dem Widerstand in der Größenordnung von Gigaohm pro Flächeneinheit, ein Bereich "g" der des Ansatzkontaktes, ein Bereich "h" der des Widerstands aus polykristallinem Silizium mit mehreren hundert Ohm pro Flächeneinheit, und ein Bereich "i" ein Kontaktbereich, welcher die erste Schicht aus polykristallinem Silizium mit der zweiten Schicht aus polykristallinem Silizium verbindet.

Fig. 3 ist eine endgültige Querschnittsansicht mit einer Darstellung eines Abschnitts aktiver Elemente bei einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung. Bei der vorherigen Ausführungsform gemäß Fig. 1(A) bis (T) erfolgt die Beschreibung dieser Erfindung hauptsächlich in bezug auf deren Dreifach-Diffusionsstruktur. Es wird jedoch darauf hingewiesen, daß die Erfindung zur Erzeugung eines BiCMOS-Aufbaus geeignet ist, welcher den Standard-Bipolartransistor mit vergrabener Schicht und der Epitaxieschicht umfaßt, wie in Fig. 3 dargestellt ist. Bei diesem BiCMOS-Aufbau wird nach Herstellung einer zweiten Leitfähigkeitsart vergrabener Schichten 62, 63, 64 auf einem ersten Leitfähigkeitstyp eines Einkristall-Siliziumsubstrats 61 mit geringer Dotierungskonzentration eine erste Epitaxieschicht 65 eines ersten Leitfähigkeitstyps mit hoher Konzentration auf der gesamten Substratoberfläche aufwachsen gelassen. Daraufhin werden ein erster Substratbereich 66, der einen ersten MOS-Transistor mit einem Kanal eines ersten Leitfähigkeitstyps bildet, erzeugt sowie ein dritter und ein vierter Substratbereich 67, 68 zur Herstellung eines ersten beziehungsweise zweiten Bipolartransistors auf der vergrabenen Schicht 62, 63, 64 des zweiten Leitfähigkeitstyps. Eine Epitaxieschicht 65 zwischen dem ersten und dritten Substratbereich 66, 67 wird zu einem zweiten Substratbereich zur Herstellung eines zweiten MOS-Transistors. Durch sequentielle Durchführung der Verfahrensschritte gemäß Fig. 1(C) bis 1(T) kann eine BiCMOS-Halbleiterschaltungsanordnung gemäß Fig. 3 hergestellt werden, welche einen P-Kanal FET, einen N-Kanal FET, einen Bipolartransistor mit Emitter aus polykristallinem Silizium sowie einen Metallkontaktemitter-Bipolartransmitter umfaßt. In der Praxis wird nach Herstellung einer vergrabenen Schicht vom Typ N⁺ über einem Einkristall-Siliziumsubstrat des P-Typs mit (100)-Orientation und einem Widerstand von 0,006 bis 0,1 Ohm × cm eine Epitaxieschicht des P-Typs mit einem Widerstand von 5 Ohm × cm wachsen gelassen, und es werden ein erstes, drittes und viertes Substrat des N-Typs hergestellt. Dadurch kann durch sequentielle Ausführung der Verfahrensschritte gemäß Fig. 1(C) bis 1(T) der BiCMOS-Halbleiterschaltungsanordnung hergestellt werden.

In Fig. 4, die jeden Herstellungsschritt einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung zeigt, werden die identischen Verfahrensschritte durchgeführt wie bei den Verfahrensschritten gemäß Fig. 1(A) bis 1(J) auf dem Substrat, auf welchem die Epitaxieschicht des P-Typs hoher Dotierungskonzentration abgelagert wird auf dem Einkristall-Siliziumsubstrat des P-Typs, wie in Fig. 1 gezeigt, oder auf der Einkristall-Siliziumschicht des P-Typs niedriger Dotierungskonzentration, wie in Fig. 3 gezeigt ist. Dann werden das verbleibende Photoresist 27 oberhalb des Substrats und die Oxidschicht 23 oberhalb der Bereiche zur Herstellung von Elementen entfernt. Wie aus Fig. 4(N) hervorgeht, wird das achte Photoresist 35 auf der Siliziumsubstratoberfläche abgelagert, und das Dotierungselement der Gruppe V, wie beispielsweise Arsen (As), mit einer Dosis von 10¹⁴ bis 10¹⁶ Ionen/cm² wird mit einer Energie von 40-80 keV implantiert. Dann werden ein Verbindungsbereich 36 des ersten Substrats 10 des PMOS-Transistors gebildet, ein Source/Drainbereich 37 des zweiten Substrats des NMOS-Transistors, ein Emitterbereich 38 des Metallkontaktemitter- NPN-Transistors, ein Kollektorverbindungsbereich 39 des dritten Substratbereichs 11 des NPN-Transistors mit Emitter aus polykristallinem Silizium, ein Kollektorverbindungsbereich 40 des vierten Substratbereichs 12 des Metallkontaktemitter-NPN- Transistors, und ein unterer Bereich 41 des Widerstands, der nicht in Fig. 4 dargestellt ist. Dann wird das achte Photoresist 35 entfernt. Die darauffolgenden Verfahrensschritte des Verfahrens gemäß Fig. 4(O) sind identisch zu den entsprechenden Verfahrensschritten gemäß Fig. 1(O) bis 1(T). In den Fig. 4(N) bis 4(T) und Fig. 1(N) bis 1(T) werden dieselben Bezugsziffern verwendet, um dieselben Elemente und Bereiche in demselben Herstellungsverfahren zu bezeichnen. Die Fig. 4(N) bis 4(T) zeigen in einem weiteren Ausführungsbeispiel einen Abschnitt mit aktiven Elementen der erfindungsgemäßen BiCMOS-Halbleiterschaltungsanordnung, und ein Teil passiver Elemente, der hier nicht dargestellt ist, kann hierauf hergestellt werden, wie in Fig. 1(A′) bis 1(T′) gezeigt ist, durch die voranstehend angegebenen Verfahrensschritte. Die durch diese Verfahrensschritte hergestellte BiCMOS-Halbleiterschaltungsanordnung wird eine BiCMOS-Halbleiterschaltungsanordnung, welche aus einem konventionellen NMOS-Transistor anstelle des NMOS-Transistors mit LDD-Aufbau besteht, was den Unterschied zur in Fig. 3 dargestellten bevorzugten Ausführungsform ausmacht.

Wie voranstehend beschrieben wurde, werden mit der Erfindung hochintegrierte Hochleistungs-MOS-Transistoren in einer BiCMOS- Halbleiterschaltungsanordnung erreicht, und weiterhin hochpräzise Hochleistungs- Bipolartransistoren, die gute Anpaßcharakteristik zusammen mit der Herstellung des NMOS-Transistors aufweisen, wodurch die Verwendung in einer präzisen Analogschaltung ermöglicht wird. Es wird ebenfalls darauf hingewiesen, daß die Erfindung gut geeignet sit für einen NPN-Transistor mit Emitter aus polykristallinem Silizium, der einen kleinen Emitterbereich aufweist, was besonders geeignet für digitale Hochgeschwindigkeitsgeräte ist, und für den Metallkontaktemitter- NPN-Transistor, der besonders gut geeignet für eine präzise Analogschaltung und eine hohe Lasttreibleistung ist. Weiterhin führt die Erfindung zu einer optimalen Integration des MOS-Kondensators von hoher Qualität, der besonders nötig für eine analoge MOS-Schaltung ist, und den Widerstand aus polykristallinem Silizium für die Verzögerung und Belastung in verschiedenen Schaltkreisen, und stellt günstigere Zwischenverbindungen zwischen den Elementen zur Verfügung. Daher wird auf optimale Weise eine digitale Hochleistungs-VLSI- Schaltung zur Verfügung gestellt, etwa eine Logikschaltung, ein Speicher oder eine VLSI-Analogschaltung, beispielsweise ein Datenwandler, eine Schaltung mit geschalteten Kondensatoren, oder eine zusammengesetzte Anordnung dieser beiden, was nach dem Stand der Technik relativ schwierig zu erreichen gewesen ist.

Claims

1. Verfahren zur Herstellung einer BiCMOS-Halbleiterschaltungsanordnung in einem Siliziumsubstrat eines ersten Leitungstyps, die einen ersten MOSFET, einen zweiten, zum ersten MOSFET komplementären MOSFET und einen ersten sowie einen zweiten Bipolartransistor aufweist, gekennzeichnet durch folgende Verfahrensschritte:

(a) Durchführen einer Ionenimplantation (7, 8, 9) mit Dotierungselementen eines zweiten Leitungstyps zur Erzeugung eines ersten Substratbereichs (a) in dem Substrat (1), um hierin den ersten MOSFET herzustellen, eines dritten (c) und vierten (d) Substratbereichs in dem Substrat (1), um den ersten bzw. zweiten Bipolartransistor herzustellen, wobei der zweite MOSFET daraufhin in einem zweiten Substratbereich (b) hergestellt wird, welcher zwischen dem ersten (a) und dritten (c) Substratbereich angeordnet ist, und nachfolgende Aktivierung der ionenimplantierten Bereiche (7, 8, 9);
(b) Herstellung einer ersten Oxidschicht (18) zwischen den Substratbereichen zum Isolieren der jeweiligen Transistoren und eines Kanalstoppbereiches (17, 19) eines ersten Leitungstyps unter der ersten Oxidschicht (18);
(c) Aufwachsen lassen einer zweiten Oxidschicht (23) auf der gesamten Substratoberfläche zur Herstellung der Gate-Oxidschicht des ersten und zweiten MOSFETS;
(d) Ablagerung einer ersten Schicht (25) polykristallinen Siliziums auf der zweiten Oxidschicht (23), Dotierung mit dem zweiten Leitungstyp über deren gesamte Oberfläche, und dann Ätzen der ersten Schicht aus polykristallinem Silizium, um jedes Gate (110, 111) des ersten und zweiten MOSFETs auf dem ersten (a) bzw. zweiten (b) Substratbereich herzustellen;
(e) Ionenimplantation (28) mit Dotierungselementen des ersten Leitungstyps zur Herstellung jedes Basisbereichs des ersten und zweiten Bipolartransistors in dem dritten (c) und vierten (d) Substratbereich, und nachfolgende Aktivierung der ionenimplantierten Bereiche (28);
(f) Ionenimplantierung (30) mit Dotierungselementen des zweiten Leitungstyps zur Herstellung eines ersten Source- und Drainbereiches (30, 37) des zweiten MOSFETs in dem zweiten Substratbereich (b);
(g) Sequentielles Aufwachsenlassen einer dritten (31) und einer vierten (32) Oxidschicht auf der gesamten Substratoberfläche;
(h) Herstellung eines Oxidabstandsstücks (33, 34) in Gate- Seitenwänden der MOSFETs auf dem ersten (a) und zweiten (b) Substratbereich durch Ätzung der dritten (31) und vierten (32) Oxidschicht ohne Maske;
(i) Ionenimplantierung mit Dotierungselementen des zweiten Leitungstyps zur Herstellung eines Verbindungsbereichs (36) des ersten Substratbereichs (a), von Kollektorverbindungsbereichen (39, 40) des dritten (c) und vierten (d) Substratbereichs, eines Emitterbereichs (38) des zweiten Bipolartransistors, und zweiter Drain- und Sourcebereiche (37) des zweiten MOSFETs;
(j) Ionenimplantation mit dem ersten Leitungstyp zur Herstellung von Drain- und Sourcebereichen (43) des ersten MOSFETs im ersten Substratbereich (a), eines Verbindungsbereichs (44) des zweiten MOSFETs in dem zweiten Substratbereich (b), eines Basisverbindungsbereichs (45) des ersten Bipolartransistors im dritten Substratbereich (c) und eines Basisverbindungsbereichs (46) des zweiten Bipolartransistors im vierten Substratbereich (d);
(k) Aktivierung der durch die Verfahrensschritte (i) und (j) implantierten Verunreinigungen, und Durchführung eines thermischen Behandlungsschritts zur Anhebung der Dichte einer fünften Oxidschicht (47), nachdem diese auf der gesamten Substratoberfläche aufgewachsen wurde;
(l) Ausbildung eines Fensters (49) zur Erzeugung eines Emitterbereichs (52) des ersten Bipolartransistors im dritten Substratbereich (c) und Ionenimplantation mit dem zweiten Leitungstyp durch das Fenster;
(m) Ätzen einer zweiten Schicht polykristallinen Siliziums zur Herstellung eines Verbindungsbereichs (53) aus polykristallinem Silizium für den Emitterbereich (52) des ersten Bipolartransistors im dritten Substratbereich (c), nachdem die zweite Schicht aus polykristallinem Silizium auf dem gesamten Substrat abgelagert wurde;
(n) Ionenimplantation mit Dotierungselementen des zweiten Leitungstyps in die zweite Schicht (53) polykristallinen Siliziums des Emitterverbindungsbereichs des ersten Bipolartransistors, Aufwachsenlassen einer sechsten Oxidschicht (56) auf dem gesamten Substrat, und dann Durchführung der Aktivierung der ionenimplantierten Dotierungselemente und eines thermischen Behandlungsschritts zur Dichteerhöhung der sechsten Oxidschicht (56);
(o) Ausbildung von Fenstern (122, 123), (126, 128), (125, 129), (127, 130), (121, 124) für jeden Source- und Drainbereich des ersten und zweiten MOSFETs, für jeden Emitter-, Basis- und Kollektorbereich des ersten und zweiten Bipolartransistors sowie jedes Verbindungsbereichs der Substratbereiche (a, b) des ersten und zweiten MOSFETs;
(p) Kontaktierung mit einer leitfähigen Schicht (58) durch die Fenster; und
(q) Ablagerung einer Schutzschicht (60) auf der gesamten Substratoberfläche und dann Freilegen eines Streifens zum Anschweißen von Anschlußdrähten.

2. Verfahren nach Anspruch 1, gekennzeichnet durch folgende ergänzende Verfahrensschritte:

(a′) Herstellung der ersten Oxidschicht (18) zwischen den jeweiligen Substratbereichen (a, b, c, d, e) unter Ausbildung eines zusätzlichen Substratbereichs (e) für einen Kondensator und Herstellung des Kanalstoppbereichs des ersten Leitungstyps unter der ersten Oxidschicht im Verfahrensschritt (b);
(b′) Ionenimplantation zur Herstellung einer unteren Elektrode (24) des Kondensators in dem zusätzlichen Substratbereich (e);
(c′) Zusätzliche Herstellung einer dielektrischen Oxidschicht (23) über der unteren Elektrode (24) des Kondensators bei der Herstellung der Gate-Oxidschichten des ersten und zweiten MOSFETs im Schritt (c);
(d′) Zusätzliche Herstellung einer oberen Elektrode (25) des Kondensators aus polykristallinem Silizium bei der Herstellung der Gates des ersten und zweiten MOSFETs im Schritt (d);
(e′) Zusätzliches Ätzen des Substratbereichs (e) für den Kondensator und Entfernen der Oxidschichten (31, 32) im Schritt (h);
(f′) Zusätzliche Herstellung von Verbindungsfenstern (131) für die untere Elektrode (24) und die obere Elektrode (25) im zusätzlichen Substratbereich (e) für den Kondensator bei der Herstellung der Fenster im Schritt (o);
(g′) Zusätzliche Verbindung der unteren und der oberen Elektroden (24 und 25) mit der leitfähigen Schicht (58) durch die Fenster (131) im Schritt (p); und
(h′) Zusätzliche Ablagerung der Schutzschicht (60) auf dem zusätzlichen Substratbereich (e) für den Kondensator vor dem Freilegen des Streifens zum Anschweißen von Anschlußdrähten im Schritt (q).

3. Verfahren nach Anspruch 1 oder 2, gekennzeichnet durch folgende ergänzende Verfahrensschritte:

(a′) Zusätzliche Herstellung der ersten Oxidschicht (18) auf Substratbereichen (f, h) zur Bildung von Widerständen und Herstellen des Kanalstoppbereichs (19) des ersten Leitungstyps unterhalb der ersten Oxidschicht (18) im Schritt (b);
(b′) Freilegen eines Substratverbindungsbereichs (115) zwischen den Substratbereichen (f, h) für die Widerstände durch Ätzen im Schritt (h);
(c′) Zusätzliche Ionenimplantation (41) im Substratverbindungsbereich (115) im Schritt (i);
(d′) Zusätzliche Ionenimplantation nach Herstellung eines Verbindungsfensters (50) im Substratverbindungsbereich (115) im Schritt (l);
(e′) Zusätzliches Auftragen von polykristallinem Silizium (53) zur Herstellung eines Widerstands mit hohem Widerstandswert in dem einen Substratbereich (f) zur Bildung von Widerständen, eines Anlagekontaktabschnitts (g) im Substratverbindungsbereich (115) und eines Widerstandes eines geringen Widerstandswerts im anderen Substratbereich (h) zur Bildung von Widerständen im Schritt (m);
(f′) Zusätzliche Ionenimplantation mit dem zweiten Leitungstyp im Bereich des Anlagekontaktabschnitts (g) und im Bereich (h) des Widerstands mit geringem Widerstandswert im Schritt (n);
(g′) Zusätzliche Herstellung von Verbindungsfenstern (132, 133) zu den Widerständen mit hohem und geringem Widerstandswert im Schritt (o);
(h′) Zusätzliche Verbindung der Widerstände mit der leitfähigen Schicht (58) durch die Fenster (132, 133) im Schritt (p).

4. Verfahren zur Herstellung einer BiCMOS-Halbleiterschaltungsanordnung in einem Siliziumsubstrat eines ersten Leitungstyps, die einen ersten MOSFET und einen zweiten, zum ersten MOSFET komplementären MOSFET und einen ersten und einen zweiten Bipolartransistor aufweist, gekennzeichnet durch die Verfahrensschritte nach dem kennzeichnenden Teil des Anspruchs 1 mit Ausnahme der Verfahrensschritte (f), (g) und (h) des Anspruchs 1, wobei die Verfahrensschritte (k) und (n) des Anspruchs 1 durch folgende Verfahrensschritte ersetzt sind:

(k) Aktivierung der durch die Verfahrensschritte (i) und (j) implantierten Dotierungselemente und Durchführung eines thermischen Behandlungsschritts zur Erhöhung der Dichte einer dritten Oxidschicht (47), nachdem diese Schicht auf der gesamten Substratoberfläche aufgewachsen wurde;
(n) Ionenimplantation mit Dotierungselementen des zweiten Leitungstyps in das zweite polykristalline Silizium des Emitterverbindungsbereichs (53) des ersten Bipolartransistors, Aufwachsenlassen einer vierten Oxidschicht (56) auf dem gesamten Substrat, und dann Durchführung der Aktivierung der ionenimplantierten Dotierungselemente und des thermischen Behandlungsschritts zur Erhöhung der Dichte der vierten Oxidschicht.

5. Verfahren nach Anspruch 4, gekennzeichnet durch die Verfahrensschhritte nach dem kennzeichnenden Teil des Anspruchs 2, wobei der Verfahrensschritt (e′) des Anspruchs 2 durch folgenden Verfahrensschritt ersetzt ist:

(e′) Freilegen eines Verbindungsbereichs (114) für die untere Elektrode (24) des Kondensators nach Schritt (e).

6. Verfahren nach Anspruch 4 oder 5, gekennzeichnet durch die Verfahrensschritte nach dem kennzeichnenden Teil des Anspruchs 3.

7. Verfahren zur Herstellung einer BiCMOS-Halbleiterschaltungsanordnung in einem Siliziumsubstrat eines ersten Leitungstyps, die einen ersten MOSFET, einen zweiten, zum ersten MOSFET komplementären MOSFET und einen ersten sowie einen zweiten Bipolartransistor aufweist, gekennzeichnet durch die Merkmale nach dem kennzeichnenden Teil des Anspruchs 1 mit Ausnahme des Verfahrensschritts (l) des Anspruchs 1, wobei die Verfahrensschritte (k) und (n) des Anspruchs 1 durch folgende Verfahrensschritte ersetzt sind:

(k) Durchführung der thermischen Behandlung zur Aktivierung der durch die Schritte (i) und (j) ionenimplantierten Verunreinigungen und zum Erhöhen der Dichte einer fünften Oxidschichtfläche nach Aufwachsenlassen der fünften Oxidschicht auf dem gesamten Substrat und daraufhin Erzeugen eines Fensters zum Emitterbereich des ersten Bipolartransistors; und
(n) Ionenimplantation mit Dotierungselementen des zweiten Leitungstyps in das zweite polykristalline Silizium (53) des Emitterverbindungsbereichs des ersten Bipolartransistors, Wachsenlassen einer sechsten Oxidschicht (56) auf dem gesamten Substrat, Erzeugung des Emitterbereichs des ersten Bipolartransistors durch Aktivierung der ionenimplantierten Dotierungselemente, und nachfolgende Durchführung der thermischen Behandlung zur Erhöhung der Dichte der sechsten Oxidschicht (56).

8. Verfahren nach Anspruch 7, gekennzeichnet durch die Verfahrensschritte nach dem kennzeichnenden Teil des Anspruchs 2.

9. Verfahren nach Anspruch 7 oder 8, gekennzeichnet durch die Verfahrensschritte nach dem kennzeichnenden Teil des Anspruchs 3, wobei der Schritt (d′) des Anspruchs 3 entfällt und der Verfahrensschritt (c′) durch folgenden Verfahrensschritt ersetzt ist:

(c′) Erzeugung eines Ionenimplantationsbereichs (41) in dem Substratverbindungsbereich (115) und nachfolgende Erzeugung eines Verbindungsfensters (50) zum Substratverbindungsbereich (115) im Schritt (i).

10. Verfahren zur Herstellung einer BiCMOS-Halbleiterschaltungsanordnung in einem Siliziumsubstrat eines ersten Leitungstyps, die einen ersten MOSFET, einen zweiten, zum ersten MOSFET komplementären MOSFET und einen ersten sowie einen zweiten Bipolartransistor aufweist, gekennzeichnet durch die Verfahrensschritte nach dem kennzeichnenden Teil des Anspruchs 1 mit Ausnahme der Verfahrensschritte (f), (g) und (h) des Anspruchs 1, wobei die Verfahrensschritte (k) und (n) durch folgende Verfahrensschritte ersetzt sind:

(k) Durchführung des thermischen Behandlungsschritts zur Aktivierung der durch die Schritte (i) und (j) ionenimplantierten Dotierungselemente und zur Erhöhung der Dicke der dritten Oxidschicht nach dem Aufwachsen einer dritten Oxidschicht (47) auf dem gesamten Substrat; und
(n) Ionenimplantation mit Dotierungselementen des zweiten Leitungstyps in das zweite polykristalline Silizium des Emitterverbindungsbereichs (53) des ersten Bipolartransistors, Aufwachsenlassen einer vierten Oxidschicht (56) auf dem gesamten Substrat, und nachfolgende Durchführung des thermischen Behandlungsschritts zur Aktivierung der ionenimplantierten Dotierungselemente zwecks Bildung des Emitterbereichs des ersten Bipolartransistors und zum Erhöhen der Dichte der vierten Oxidschicht.

11. Verfahren nach Anspruch 10, gekennzeichnet durch die Verfahrensschritte nach dem kennzeichnenden Teil des Anspruchs 2, wobei der Verfahrensschritt (e′) durch folgenden Verfahrensschritt ersetzt ist:

(e′) Freilegen eines Verbindungsbereichs (114) für die untere Elektrode (24) des Kondensators nach dem Schritt (e).

12. Verfahren nach Anspruch 10 oder 11, gekennzeichnet durch die Verfahrensschritte nach dem kennzeichnenden Teil des Anspruchs 3, wobei der Verfahrensschritt (d′) des Anspruchs 3 durch folgenden Verfahrensschritt ersetzt ist:

(d′) Herstellung eines Verbindungsfensters (50) zum Substratverbindungsbereich (115) im Schritt (l).