JP2611461B2 - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路の製造方法に関し、特にBi
−CMOS集積回路の製造方法に関する。
−CMOS集積回路の製造方法に関する。
現在、Bi−CMOS集積回路において、N+/P+埋込領域及
びN/Pウェルを有する構造が最も良く用いられる。
びN/Pウェルを有する構造が最も良く用いられる。
マスク工程削減のため、N+/P+埋込領域を一回のマス
ク工程で形成する従来の技術を第２図（ａ）〜（ｆ）を
参照して説明する。
ク工程で形成する従来の技術を第２図（ａ）〜（ｆ）を
参照して説明する。
まず、第２図（ａ）に示すようにＰ型シリコン基板１
上に第１シリコン酸化膜２及びシリコン窒化膜３を形成
する。
上に第１シリコン酸化膜２及びシリコン窒化膜３を形成
する。
次に、第２図（ｂ）に示すように、ホトリソグラフィ
技術を用いて、一部領域のシリコン窒化膜３及び第１シ
リコン酸化膜２を除去する。次にヒ素の固相拡散により
N+領域6a,6bを選択的に形成する。
技術を用いて、一部領域のシリコン窒化膜３及び第１シ
リコン酸化膜２を除去する。次にヒ素の固相拡散により
N+領域6a,6bを選択的に形成する。
次に、第２図（ｃ）に示すように、シリコン窒化膜３
をマスクとして選択酸化法により第３シリコン酸化膜７
を形成する。
をマスクとして選択酸化法により第３シリコン酸化膜７
を形成する。
次に、第２図（ｄ）に示すように、シリコン窒化膜３
及び第１シリコン酸化膜２を除去後、ホウ素の固相拡散
によりP+領域8a,8bを選択的に形成する。
及び第１シリコン酸化膜２を除去後、ホウ素の固相拡散
によりP+領域8a,8bを選択的に形成する。
次に、第２図（ｅ）に示すように、第３シリコン酸化
膜７を除去後、エピタキシャル成長法によりＮ型層９を
成長させる。
膜７を除去後、エピタキシャル成長法によりＮ型層９を
成長させる。
次に、第２図（ｆ）に示すように、N+領域6a上にＮウ
ェル領域を設けて、そのＮウェル領域にＰチャネルMOS
トランジスタQ1を形成し、P+領域8a上にＰウェル領域を
設け、そのＰウェル領域にＮチャネルMOSトランジスタQ
2を形成し、N+領域6b上のＮ型層９上にNPNトランジスタ
Q3を形成する。
ェル領域を設けて、そのＮウェル領域にＰチャネルMOS
トランジスタQ1を形成し、P+領域8a上にＰウェル領域を
設け、そのＰウェル領域にＮチャネルMOSトランジスタQ
2を形成し、N+領域6b上のＮ型層９上にNPNトランジスタ
Q3を形成する。
Ｐ型シリコン基板、Ｎ型エピタキシャル層を用いるBi
−CMOS集積回路においては、NPNトランジスタのコレク
タ抵抗低減化、Ｐ型シリコン基板とＮチャネルMOSトラ
ンジスタが形成されるＰウェルとの連結、CMOSのラッチ
アップ防止のためにN+領域6a,6bとP+領域8a,8bの高濃度
化が必要である。
−CMOS集積回路においては、NPNトランジスタのコレク
タ抵抗低減化、Ｐ型シリコン基板とＮチャネルMOSトラ
ンジスタが形成されるＰウェルとの連結、CMOSのラッチ
アップ防止のためにN+領域6a,6bとP+領域8a,8bの高濃度
化が必要である。
上述した従来の製造方法により形成する場合、N+領域
の拡散源形成のための開口部と、P+領域の拡散源形成の
ための開口部との間隔が、シリコン選択酸化時にシリコ
ン窒化膜３の下部にくい込み形成される第３シリコン酸
化膜の幅程度と狭い。
の拡散源形成のための開口部と、P+領域の拡散源形成の
ための開口部との間隔が、シリコン選択酸化時にシリコ
ン窒化膜３の下部にくい込み形成される第３シリコン酸
化膜の幅程度と狭い。
従って、第２図の点線で示すように、N+領域とP+領域
がそれらの境界領域で直接重なるので、N+領域−N+領域
間の逆方向耐圧の低下を招き易くまた容量が増加すると
いう欠点がある。従って、N+領域の高濃度化によるNPN
トランジスタの高速化には限界があり、又、高い電源電
圧で動作するBi−CMOS集積回路への応用は不向きであ
る。
がそれらの境界領域で直接重なるので、N+領域−N+領域
間の逆方向耐圧の低下を招き易くまた容量が増加すると
いう欠点がある。従って、N+領域の高濃度化によるNPN
トランジスタの高速化には限界があり、又、高い電源電
圧で動作するBi−CMOS集積回路への応用は不向きであ
る。
本発明の半導体集積回路の製造方法は、シリコン基板
上に第１シリコン酸化膜を形成する工程と、該第１シリ
コン酸化膜上にシリコン窒化膜を形成する工程と、該シ
リコン窒化膜上に第２シリコン酸化膜を形成する工程
と、該第２シリコン酸化膜を等方性のエッチングにより
パターニングする工程と、パターニングされた前記第２
シリコン酸化膜をマスクとして前記シリコン窒化膜をエ
ッチングする工程と、前記第２シリコン酸化膜をマスク
として前記シリコン基板中に一導電型の第１領域を選択
的に形成する工程と、前記第２シリコン酸化膜の外縁領
域を側面及び表面から等方的にエッチングする工程と、
外縁領域をエッチングされた前記第２シリコン酸化膜を
マスクとして前記シリコン窒化膜をエッチングする工程
と、残存する前記シリコン窒化膜をマスクとする選択酸
化法により第３シリコン酸化膜を形成する工程と、前記
シリコン窒化膜を除去する工程と、前記第３シリコン酸
化膜をマスクとして前記シリコン基板中に逆導電型の第
２領域を選択的に形成する工程とを含んで構成される。
上に第１シリコン酸化膜を形成する工程と、該第１シリ
コン酸化膜上にシリコン窒化膜を形成する工程と、該シ
リコン窒化膜上に第２シリコン酸化膜を形成する工程
と、該第２シリコン酸化膜を等方性のエッチングにより
パターニングする工程と、パターニングされた前記第２
シリコン酸化膜をマスクとして前記シリコン窒化膜をエ
ッチングする工程と、前記第２シリコン酸化膜をマスク
として前記シリコン基板中に一導電型の第１領域を選択
的に形成する工程と、前記第２シリコン酸化膜の外縁領
域を側面及び表面から等方的にエッチングする工程と、
外縁領域をエッチングされた前記第２シリコン酸化膜を
マスクとして前記シリコン窒化膜をエッチングする工程
と、残存する前記シリコン窒化膜をマスクとする選択酸
化法により第３シリコン酸化膜を形成する工程と、前記
シリコン窒化膜を除去する工程と、前記第３シリコン酸
化膜をマスクとして前記シリコン基板中に逆導電型の第
２領域を選択的に形成する工程とを含んで構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ）〜（ｉ）は本発明の一実施例を説明する
ための工程順に示した断面図である。
ための工程順に示した断面図である。
まず、第１図（ａ）に示すように、不純物濃度１×10
15cm-3のＰ型シリコン基板１上に第１シリコン酸化膜２
を約30nm熱酸化法により形成後、約0.2μｍのシリコン
窒化膜３と約２μｍの第２シリコン酸化膜４をCVD法に
より成長させる。
15cm-3のＰ型シリコン基板１上に第１シリコン酸化膜２
を約30nm熱酸化法により形成後、約0.2μｍのシリコン
窒化膜３と約２μｍの第２シリコン酸化膜４をCVD法に
より成長させる。
次に、第１図（ｂ）に示すように、パターニングした
ホトレジスト５をマスクとして、弗化水素と弗化アンモ
ニウムの混合溶液により第２シリコン酸化膜４をエッチ
ングする。
ホトレジスト５をマスクとして、弗化水素と弗化アンモ
ニウムの混合溶液により第２シリコン酸化膜４をエッチ
ングする。
次に、第１図（ｃ）に示すように、熱リン酸によるシ
リコン窒化膜３のエッチングと弗化水素による第１シリ
コン酸化膜２のエッチングを行なった後ホトレジスト５
を除去する。次に、ヒ素の固相拡散を行なう。この時、
第２シリコン酸化膜４が拡散のマスクとなる。その後、
1100〜1200℃の押込み拡散によりシート抵抗20Ω／□程
度のN+領域6a,6bを形成する。
リコン窒化膜３のエッチングと弗化水素による第１シリ
コン酸化膜２のエッチングを行なった後ホトレジスト５
を除去する。次に、ヒ素の固相拡散を行なう。この時、
第２シリコン酸化膜４が拡散のマスクとなる。その後、
1100〜1200℃の押込み拡散によりシート抵抗20Ω／□程
度のN+領域6a,6bを形成する。
次に、第１図（ｄ）に示すように、第２シリコン酸化
膜４の外縁領域を弗化水素と弗化アンモニアの混合溶液
による等方性エッチングにより除去する。
膜４の外縁領域を弗化水素と弗化アンモニアの混合溶液
による等方性エッチングにより除去する。
次に、第１図（ｅ）に示すように、外縁領域をエッチ
ングされた第２シリコン酸化膜４をマスクとして熱リン
酸によりシリコン窒化膜３をエッチングした後、第２シ
リコン酸化膜４を除去する。
ングされた第２シリコン酸化膜４をマスクとして熱リン
酸によりシリコン窒化膜３をエッチングした後、第２シ
リコン酸化膜４を除去する。
次に、第１図（ｆ）に示すように、残存するシリコン
窒化膜３をマスクとする選択酸化法により約0.3μｍの
弟３シリコン酸化膜７を形成する。
窒化膜３をマスクとする選択酸化法により約0.3μｍの
弟３シリコン酸化膜７を形成する。
次に、第１図（ｇ）に示すように、シリコン窒化膜３
及び第１シリコン酸化膜２を除去する。次いで、第３シ
リコン酸化膜７をマスクとしてホウ素の固相拡散及びそ
の後の100〜1100℃の押込み拡散によりシート抵抗150Ω
／□程度のP+領域8a,8bを選択的に形成する。
及び第１シリコン酸化膜２を除去する。次いで、第３シ
リコン酸化膜７をマスクとしてホウ素の固相拡散及びそ
の後の100〜1100℃の押込み拡散によりシート抵抗150Ω
／□程度のP+領域8a,8bを選択的に形成する。
次に、第１図（ｈ）に示すように、シリコン表面上の
第３シリコン酸化膜７を除去後、エピタキシャル成長法
によって厚さ３〜５μｍのＮ型層９を成長させる。
第３シリコン酸化膜７を除去後、エピタキシャル成長法
によって厚さ３〜５μｍのＮ型層９を成長させる。
次に、第１図（ｉ）に示すように、N+領域6a上のＮウ
ェル領域にＰチャネルMOSトランジスタQ1を、P+領域8a
上のＰウェル領域にＮチャネルMOSトランジスタQ2を、N
+領域６−ｂ上のＮ型層９上にNPNトランジスタQ3を形成
する。
ェル領域にＰチャネルMOSトランジスタQ1を、P+領域8a
上のＰウェル領域にＮチャネルMOSトランジスタQ2を、N
+領域６−ｂ上のＮ型層９上にNPNトランジスタQ3を形成
する。
以上説明したように、シリコン基板上に一導電型の第
１領域と逆導電型の第２領域を１回のマスク工程で形成
する本発明の製造方法に於いて、第１領域と第２領域の
重なりの幅を、従来の製造方法で形成した場合に比べ
て、等方的にエッチングされた第２シリコン酸化膜の外
縁領域の幅だけ制御性良く減少させることが可能であ
る。従って、第１領域あるいは第２領域の高濃度化に伴
う第１領域−第２領域間の逆方向耐圧の劣化や容量の増
大を抑え、又、コントロールすることが可能である。
１領域と逆導電型の第２領域を１回のマスク工程で形成
する本発明の製造方法に於いて、第１領域と第２領域の
重なりの幅を、従来の製造方法で形成した場合に比べ
て、等方的にエッチングされた第２シリコン酸化膜の外
縁領域の幅だけ制御性良く減少させることが可能であ
る。従って、第１領域あるいは第２領域の高濃度化に伴
う第１領域−第２領域間の逆方向耐圧の劣化や容量の増
大を抑え、又、コントロールすることが可能である。
第１図（ａ）〜（ｉ）は本発明の一実施例を説明するた
めの工程順に示した断面図、第２図（ａ）〜（ｆ）は従
来のBi−CMOS型集積回路の製造方法を説明するための工
程順に示した断面図である。 １……Ｐ型シリコン基板、２……第１シリコン酸化膜、
３……シリコン窒化膜、４……第２シリコン酸化膜、５
……ホトレジスト、６……N+領域、７……第３シリコン
酸化膜、８……P+領域、９……Ｎ型層、Q1……Ｐチャネ
ルMOSトランジスタ、Q2……ＮチャネルMOSトランジス
タ、Q3……NPNトランジスタ。
めの工程順に示した断面図、第２図（ａ）〜（ｆ）は従
来のBi−CMOS型集積回路の製造方法を説明するための工
程順に示した断面図である。 １……Ｐ型シリコン基板、２……第１シリコン酸化膜、
３……シリコン窒化膜、４……第２シリコン酸化膜、５
……ホトレジスト、６……N+領域、７……第３シリコン
酸化膜、８……P+領域、９……Ｎ型層、Q1……Ｐチャネ
ルMOSトランジスタ、Q2……ＮチャネルMOSトランジス
タ、Q3……NPNトランジスタ。
Claims (2)
- 【請求項１】シリコン基板上に第１シリコン酸化膜を形
成する工程と、該第１シリコン酸化膜上にシリコン窒化
膜を形成する工程と、該シリコン窒化膜上に第２シリコ
ン酸化膜を形成する工程と、該シリコン窒化膜上に第２
シリコン酸化膜を形成する工程と、該第２シリコン酸化
膜を等方性のエッチングによりパターニングする工程
と、パターニングされた前記第２シリコン酸化膜をマス
クとして前記シリコン窒化膜をエッチングする工程と、
前記第２シリコン酸化膜をマスクとして前記シリコン基
板中に一導電型の第１領域を選択的に形成する工程と、
前記第２シリコン酸化膜の外縁領域を側面及び表面から
等方的にエッチングする工程と、外縁領域をエッチング
された前記第２シリコン酸化膜をマスクとして前記シリ
コン窒化膜をエッチングする工程と、残存する前記シリ
コン窒化膜をマスクとする選択酸化法により第３シリコ
ン酸化膜を形成する工程と、前記シリコン窒化膜を除去
する工程と、前記第３シリコン酸化膜をマスクとして前
記シリコン基板中に逆導電型の第２領域を選択的に形成
する工程とを含むことを特徴とする半導体集積回路の製
造方法。 - 【請求項２】ヒ素をドーピングしてN+型の第１領域を形
成する請求項１記載の半導体集積回路の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1332005A JP2611461B2 (ja) | 1989-12-20 | 1989-12-20 | 半導体集積回路の製造方法 |
| US07/627,758 US5104829A (en) | 1989-12-20 | 1990-12-14 | Method of manufacturing semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1332005A JP2611461B2 (ja) | 1989-12-20 | 1989-12-20 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03191564A JPH03191564A (ja) | 1991-08-21 |
| JP2611461B2 true JP2611461B2 (ja) | 1997-05-21 |
Family
ID=18250075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1332005A Expired - Lifetime JP2611461B2 (ja) | 1989-12-20 | 1989-12-20 | 半導体集積回路の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5104829A (ja) |
| JP (1) | JP2611461B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5536670A (en) * | 1994-08-09 | 1996-07-16 | United Microelectronics Corporation | Process for making a buried bit line memory cell |
| US5614434A (en) * | 1996-01-29 | 1997-03-25 | United Microelectronics Corp. | Method for minimizing the encroachment effect of field isolation structure |
| US5633191A (en) * | 1996-08-19 | 1997-05-27 | United Microelectronics, Corp. | Process for minimizing encroachment effect of field isolation structure |
| US5776807A (en) * | 1997-08-13 | 1998-07-07 | Tritech Microelectronics, Ltd. | Method for fabricating a triple well for bicmos devices |
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