DE3831264A1

DE3831264A1 - Verfahren zur herstellung eines bicmos-halbleiters

Info

Publication number: DE3831264A1
Application number: DE3831264A
Authority: DE
Inventors: Sung-Ki Min; Chang-Won Kahng; Uk-Rae Cho; Jong-Mil Youn; Suk-Gi Chot
Original assignee: Samsung Semiconductor and Telecomunications Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1987-09-15
Filing date: 1988-09-14
Publication date: 1989-03-30
Anticipated expiration: 2008-09-15
Also published as: JPH0628294B2; FR2620570A1; SG58392G; NL191222B; KR900001062B1; NL8802282A; GB2209873B; NL191222C; KR890005817A; HK18493A; DE3831264C2; GB2209873A; JPH01164061A; US4970174A; GB8821640D0; FR2620570B1

Description

Die Erfindung betrifft ein Verfahren zur Herstellung eines Halbleitergeräts, insbesondere ein verbessertes Verfahren zur Herstellung eines Halbleitergeräts auf einem einzelnen Halbleiterchip, welches Bipolartransistoren, CMOS-Transistoren, MOS-Kondensatoren und -widerstände aufweist, die auf einem Einkristall-Siliziumhalbleitersubstrat erzeugt werden.

Ein Halbleitergerät mit Bipolartransistoren und CMOS-Transistoren auf einem einzigen Halbleitersubstrat wird allgemein als eine BiCMOS-Vorrichtung bezeichnet. BiCMOS-Technologie nach dem Stand der Technik mit VLSI ist hauptsächlich geeignet zur Verwendung bei hochintegrierten Logik- oder Speicherein richtungen mit hoher Geschwindigkeit, da sie hauptsächlich für derartige Zwecke entwickelt wurde. BiCMOS-Technologie nach dem Stand der Technik für Hochleistungsspeicher- und Logikeinrichtungen wurde beschrieben in ISSCC Digest of Technical Papers, Seite 212, Februar 1986 und in CICC Technical Digest, Seite 68, Mai 1986. Wenn nach dem Stand der Technik digitale und analoge VLSI-Einrichtungen auf einem einzigen Chip erhalten werden sollen, so gibt es häufig Begrenzungen der Leistungs fähigkeit und des Einsatzes, da diese nicht optimiert oder vorbereitet sind für MOS-Elemente, bipolare Elemente, Wider stände und Kondensatoren, um gleichzeitig eine präzise analoge Funktion und hochintegrierte Hochgeschwindigkeits-Digitalfunk tionen durchzuführen. Mittlerweile wurde der Einfluß, den der Grenzbereich zwischen dem Einkristall-Emitterbereich und polykristallinem Silizium in einem Bipolartransistor mit Emitter aus polykristallinem Silizium auf die Eigenschaften der Elemente und Schaltkreise ausübt, in IEEE, Ausgabe 34, Nummer 6, Seiten 1346-1353, Juni 1987 und in Symposium VLSI Technical Digest Papers, Seiten 47-48, Mai 1986, beschrieben.

Gemäß der vorliegenden Erfindung wird in vorteilhafter Weise mit weniger Verfahrensschritten ein Verfahren zur Herstellung eines BiCMOS-Halbleiters zur Verfügung gestellt, der sowohl bei hochintegrierten digitalen Hochgeschwindigkeitseinrich tungen und in präzise arbeitenden Analogeinrichtungen verwendet werden kann, mit Erzeugung eines CMOS-Transistor innerhalb eines einzigen Substrats, eines Bipolartransistors mit Metall kontaktemitter, welcher eine hohe Lasttreibleistung aufweist sowie eine äußerst wirksame Anpaßcharakteristik, und mit einem Bipolartransistor mit Emitter aus polykristallinem Silizium, der bei einem niedrigen Strompegel eine Hochge schwindigkeitscharakteristik aufweist.

Ein weiterer Vorteil der vorliegenden Erfindung liegt in der Bereitstellung eines Verfahrens zur Herstellung eines BiCMOS-Halbleitergeräts, bei welchem äußerst wirksame Elemente mit der geringstmöglichen Anzahl an Verfahrensschritten herge stellt werden können, durch Erzeugung von MOS-Kondensatoren und -Widerständen auf einem einzigen Halbleiterchip, welcher die MOS- und Bipolartransistoren aufweist, und durch Bereit stellen der Verbindungen zwischen den Elementen.

Die Erfindung wird nachstehend anhand zeichnerisch dargestellter Ausführungsbeispiele näher erläutert, aus welchen weitere Vorteile und Merkmale hervorgehen. Es zeigen

Fig. 1(A) bis (T) und 1(A′) bis (T′) Querschnittsansichten zur sequentiellen Erläuterung der Bearbeitungs schritte einer bevorzugten Ausführungsform der vorliegenden Erfindung;

Fig. 2 eine Querschnittsansicht eines fertigen, vollständig gemäß der Erfindung hergestellten Geräts;

Fig. 3 eine Querschnittsansicht eines fertigen Abschnitts eines aktiven Elements bei einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung; und

Fig. 4(A) bis (T) Querschnittsansichten zur Erläuterung der Verfahrensschritte einer weiteren bevorzugten Aus führungsform der vorliegenden Erfindung.

Nachstehend wird eine bevorzugte Ausführungsform der Erfindung im einzelnen unter Bezug auf die Fig. 1(A)-1(T) sowie 1(A′)-1(T′) beschrieben, die Querschnittsansichten zur Erläuterung des Ablaufs der Verfahrensschritte zur Herstellung eines BiCMOS-Elements gemäß der vorliegenden Erfindung dar stellen. Es wird darauf hingewiesen, daß jeder Verfahrensschritt der Fig. 1(A)-1(T) und 1(A′)-1(T′) einen einzelnen von aufeinanderfolgenden Verfahrensschritten beschreibt, der auf einem einzigen Substrat durchgeführt wird, beziehungs weise paarweise.

Wie aus den Fig. 1(A) und 1(A′) hervorgeht, wird nach Beschich tigung einer Siliziumoxidschicht 2 zur Maskierung der gesamten Substratoberfläche eines Einkristall-Siliziumsubstrats 1 des P-Typs mit (100)-Orientierung und einem Widerstand von 2-28 Ohm × cm durch ein konventionelles Oxidationsverfahren ein erstes Photoresist 3 auf der Oxidschicht 2 abgelagert, und es werden Fenster 4, 5 und 6 durch eine konventionelle photolithographische Technik hergestellt, um den Substratbe reich (oder die Vertiefung) eines PMOS-Transistors und die Kollektorbereiche eines NPN-Transistors mit Emitter aus poly kristallinen Silizium und eines NPN-Transistors mit Metallkontakt emitter herzustellen. Dann werden ionenimplantierte Bereiche 7, 8 und 9 des N-Typs durch Ionenimplantation von Verunreini gungen der Gruppe V, beispielsweise Phosphor (P), mit einer Ener gie von etwa 160 keV und einer Dosis von 10¹² bis 10¹⁴ Ionen/cm² erzeugt. Daraufhin wird, wie in Fig. 1(B) und 1(B′) gezeigt ist, der als Maske zur Durchführung der Ionenimplantation von Gruppe V-Verunreinigungen, beispielsweise Phosphor, verwendete Fotolack 3 entfernt, und es werden ein erster Substratbereich 10 des N-Typs erzeugt sowie ein dritter Substratbereich 11 des N-Typs und ein vierter Substratbereich 12 des N-Typs, mit einer Tiefe von etwa 2,5 µm, durch Aktivieren und einen Diffusionsvorgang der ionenimplantierten Bereiche 7, 8 und 9 des N-Typs in einer Atmosphäre aus Sauerstoff und Stickstoff bei einer Temperatur zwischen 1000°C und 1200°C. Der Substrat bereich 1 zwischen dem ersten Substratbereich 10 und dem dritten Substratbereich 11 kann ein zweiter Substratbereich sein, in welchem in dem nachfolgenden Verfahren ein NMOS-Transis tor erzeugt wird. Daraufhin wird nach Entfernung der gesamten Oxidschicht 2 auf dem Substrat 1 eine Oxidschicht 13 mit einer Stärke von 5000 nm auf der Oberfläche des Substrats 1 abgelagert, und eine Nitridschicht 14 aus Si₃N₄ mit einer Dicke von 15 000 nm wird auf der Oxidschicht 13 mit konventioneller Niederdruck-CVD (chemische Dampfablagerung) abgelagert. Die aus der Oxidschicht 13 und der Nitridschicht 14 bestehende Maskierungsschicht wird verwendet, um die Oxidation von Silizium auf der Substratoberfläche 1 unterhalb der Maskierungsschicht bei dem folgenden Oxidationsverfahren zu verhindern. Die Maskierungsschichten 13, 14 werden durch ein konventionelles Verfahren mit einem zweiten Photoresist 15 beschichtet. Dieses Photoresist 15 bedeckt einen Verbindungsbereich 100 und einen Bereich 101 auf dem ersten Substratbereich 10, der zu einem PMOS-FET wird, einen Verbindungsbereich 103 und einen Bereich 102 auf dem zweiten Substratbereich, der zu einem NMOS-FET wird, Bereiche 104 und 105, die zu NPN-Transistoren werden, sowie einen MOS-Kondensatorbereich 106, einen Widerstands bereich 107 und einen Verbindungsbereich 108.

Nach Ätzen der freiliegenden Nitridschicht, die nicht mit der Maske beschichtet ist, in der in Fig. 1(C) und 1(C′) gezeigten Nitridschicht 14 durch Verwendung des zweiten Photoresists 15 als Ätzmaske wird das zweite Photoresist entfernt. Um jedes der Elemente elektrisch zu isolieren, wird dann ein drittes Photoresist 16 abgelagert, wie in Fig. 1(D) und 1(D′) gezeigt ist. Nach Erzeugung eines ionenimplantierten Bereichs 17 des P-Typs mittels Durchführung einer Ionenimplan tation von Verunreinigungen der Gruppe III wie beispielsweise Bor mit einer niedrigen Energie von etwa 30 keV und einer Dosis von 10¹² bis 10¹⁴ Ionen/cm², wird das dritte Photoresist 16 entfernt, und dann wird eine zweite Oxidschicht 18 erzeugt, wie in Fig. 1(E) und 1(E′) gezeigt ist. Bei diesem Oxida tionsschritt läßt man keine Oxidschicht auf einem Siliziumsub strat unterhalb der Maskierungsschicht 13, 14 wachsen, sondern auf einen Bereich des Siliziumsubstrats, der nicht durch die Maskierungsschichten 13, 14 geschützt ist. Zusätzlich wird der ionenimplantierte Bereich 17 aktiviert, wie in Fig. 1(E) und 1(E′) gezeigt ist, so daß dort ein Kanalstopper 19 mit hoher Konzentration an P+ erzeugt wird, um zu verhindern, daß dort ein Kanal zwischen Elementen entsteht. Nachdem man die zweite Oxidschicht 18 mit dem voranstehenden Verfahrens schritt wachsen lassen hat, wird die Nitridschicht 14 durch ein konventionelles Ätzverfahren ohne eine Maske entfernt, und eine Oxidopferschicht 20 wird durch ein Verfahren thermischer Opferoxidation erzeugt, um die Substratoberfläche zu reinigen. Daraufhin wird ein viertes Photoresist 21 abgelagert, um einen MOS-Kondensator als passives Element zu erzeugen, wie in Fig. 1(G) und 1(G′) gezeigt ist. Nach Erzeugung eines ionenimplantierten Bereichs 22 des N-Typs mittels Durchführung einer Ionenimplantation von Verunreinigungen der Gruppe V wie beispielsweise Arsen (As) in einer Dosis von 10¹⁵ bis 10¹⁶ Ionen/cm² in dem MOS-Kondensatorbereich 109 wird der Photoresist 21 entfernt. Dann wird durch Ätzen der dünnen Oxidschicht 20 über dem Substrat ohne Verwendung einer Maske mittels einer HF-Lösung erreicht, daß die zweite Oxidschicht 18 eine neue Oxidschicht wird, welche in der Dicke der dünnen Oxidschicht 20 geätzt wird, und es wird der verbleibende Teil des Substrats freigelegt, welcher hierauf mit der zweiten Oxidschicht beschichtet ist. Daraufhin wird eine Oxidschicht 23 mit einer Stärke von 2000 bis 5000 nm auf dem freigelegten Substrat abgelagert zur Erzeugung einer Gate-Oxidschicht eines MOS-Elements und des Dielektrikums eines Kondensators, wie in Fig. 1(H) und 1(H′) gezeigt ist, durch einen konventio nellen Verfahrensschritt thermischer Oxidation. Zu diesem Zeitpunkt wird bei dem in Fig. 1(G) und 1(G′) gezeigten Verfahren der ionenimplantierte Bereich 22 aktiviert, um einen Elektrodenbereich 24 eines MOS-Kondensators zu erzeugen, wie in Fig. 1(H′) gezeigt ist. Daraufhin wird zur Steuerung der Schwellenspannungen der NMOS- und PMOS-FETs eine Ionenimplan tation mit einer Gruppe III-Verunreinigung wie beispielsweise Bor (B) durchgeführt mit einer Energie von etwa 30 keV und einer Dosis von 10¹¹ bis 10¹³ Ionen/cm² in das gesamte Silizium substrat. Nach Erzeugung eines ersten polykristallinen Sili ziums 25, welches als Gateelektrodenmaterial und Verbindungs elementenmaterial der MOS-Transistoren verwendet wird, und Elektrodenplattenmaterials mit konstanter Fläche über dem Dielektrikum des Kondensators auf dem gesamten Siliziumsubstrat durch ein konventionelles Verfahren werden die Gruppe V-Ver unreinigungen wie beispielsweise Phosphor (P) injiziert, um den Widerstand der ersten polykristallinen Siliziumschicht 25 zu verringern. Beispielsweise beträgt der Schichtwiderstand des ersten polykristallinen Siliziums etwa 28 Ohm pro Quadrat fläche gemäß POC 13 bei einer Temperatur von 900°C. Daraufhin wird, wie in Fig. 1(I) und 1(I′) gezeigt ist, eine Beschich tung mit einem fünften Photoresist 26 angebracht, um einen Schichtbereich 110 aus polykristallinem Silizium über dem Gate eines PMOS-FET zu hinterlassen, einen Schichtbereich 111 aus polykristallinen Silizium über dem Gate eines NMOS-FET, eine Schicht 112 aus polykristallinen Silizium eines oberen Elektrodenplattenbereichs der Dielektrischen Schicht des Kondensators, und einen Schichtbereich aus polykristallinem Silizium der Verbindungselemente, also einen ersten Bereich 113 aus polykristallinen Silizium, der mit einem zweiten polykristallinen Silizium in dem folgenden Verfahren verbunden werden soll.

Durch Entfernung der polykristallinen Siliziumschicht 25 durch ein konventionelles Verfahren wird ebenfalls das fünfte Photo resist 26 entfernt. Dann wird ein sechstes Photoresist 27 abgelagert, um einen Basisbereich eines Bipolartransistors zu erzeugen, wie in Fig. 1(J) und 1(J′) gezeigt ist, und es wird ein aktiver Basisbereich 28 des P-Typs erzeugt, um einen unkompensierten Emitterbereich mittels einer Ionenim plantierung einer Gruppe III-Verunreinigung wie beispielsweise Bor (B) mit einer Energie von etwa 70 keV und einer Dosis von 10¹² bis 5 × 10¹³ Ionen/cm² zu erzeugen. Nach Entfernung des als Maskierungsschicht verwendeten sechsten Photoresists 27 wird ein thermischer Behandlungsschritt auf konventionelle Weise ausgeführt, um eine Aktivierung von Gruppe III-Verun reinigungen wie beispielsweise Bor zu erreichen, die in den Basisbereich implantiert wurden. Dann wird ein siebter Photo resist 29 für den leichtdotierten Drain (LDD) als Beschichtung auf die Siliziumoberfläche aufgebracht, wie in Fig. 1(K) und 1(K′) gezeigt ist. Durch Ionenimplantation einer Gruppe V-Verunreinigung wie beispielsweise Phosphor (P) in den Source/ Drain-Bereich des NMOS-FET mit einer Dosis von 10¹² bis 10¹⁴ Ionen/cm² und einer Energie von 30 keV werden der Source/ Drainbereich 30 des NMOS-Transitors vom LDD-Typ erzeugt. Nach Herstellung des Source/Drainbereichs niedriger Konzentra tion und Entfernung des siebten Photoresists 29 wird eine Oxidschicht 31 mit einer Dicke von 5000 nm auf der ersten polykristallinen Siliziumschicht 25 aufgebracht durch Ausführung einer konventionellen thermischen Oxidationsbehandlung bei einer Temperatur von 900°C, und eine Oxidschicht 32 wird auf der gesamten Siliziumoberfläche, wie dargestellt in Fig. 1(L) und (L′), durch ein konventionelles CVD-Verfahren abge lagert. Dann werden durch Behandlung der Oxidschicht 31, die durch die thermische Oxidationsbehandlung abgelagert wurde, und der Oxidschicht 32, die durch das CVD-Verfahren abge lagert wurde, durch ein konventionelles Trockenätzungsver fahren, wie in Fig. 1(M) gezeigt ist, Oxidschichtabstandsteile 33, 34 von Seitenwänden von Gateelektroden von NMOS- und PMOS-Transistoren erzeugt, und es wird ebenfalls ein Verbindungs bereich 114 für eine untere Elektrode eines MOS-Kondensators hergestellt. Das Oxidschichtabstandsstück 33 wird eine Maske bei einer Ionenimplantationsbehandlung zur Herstellung von hochkonzentrierten Drain- und Sourcebereichen eines NMOS-Tran sistors mit LDD-Aufbau bei dem nachstehenden Verfahren, wodurch ein NMOS-Transistor mit einem LDD-Aufbau erhalten wird.

Wie in Fig. 1(N) und 1(N′) gezeigt ist, wird dann eine Be schichtung mit einem achten Photoresist 35 auf der Silizium oberfläche aufgebracht. Demzufolge werden ein Verbindungs bereich 36 des ersten Substratbereichs 10 des PMOS-FET herge stellt und ein Source/Drainbereich 27 des NMOS-FET, ein Emitter bereich 38 eines Metallkontaktemitter-NPN-Transistors, ein Kollektorverbindungsbereich 39 des dritten Substratbereichs 11 des NPN-Transistor mit Emitter aus polykristallinem Silizium, ein Kollektorverbindungsbereich 40 des vierten Substratbereichs 12 des Metallkontaktemitter-NPN-Transistors, und ein unterer Bereich 41 eines Widerstands, und zwar durch Durchführung einer Ionenimplantation mit einer Gruppe V-Verunreinigung wie beispielsweise Arsen mit einer Energie von 40 bis 80 keV und einer Dosis von 10¹⁴ bis 10¹⁶ Ionen/cm². Dann wird das achte Photoresist 35 entfernt.

Bei der bevorzugten Ausführungsform dieser Erfindung wird der NPN-Transistor erzeugt, nachdem selektiv die LDD-Ionenimplantation mit dem siebten Photoresist 29 durchgeführt wurde, jedoch kann in dem Fall, daß die Basiskonzentration des NPN-Tran sistors hoch genug ist, um nicht weitgehend durch die LDD-Ionen implantation beeinträchtigt zu werden, der NPN-Transistor mit LDD-Aufbau mittels Durchführung der LDD-Ionenimplantation ohne Ablagerung des siebten Photoresists 29 hergestellt werden.

Wie aus Fig. 1(O) und 1(O′) hervorgeht, wird ein neunter Photoresist 42 auf der Substratoberfläche abgelagert, und die Gruppe III-Verunreinigung wie beispielsweise Bor (B) mit einer Dosis von 10¹⁵ bis 10¹⁶ Ionen/cm² wird mit einer niedrigen Energie von etwa 30 keV implantiert. Dann werden ein Source/Drainbereich 43 des PMOS-FET hergestellt sowie ein Verbindungsbereich 44 des Substrats 1 des NMOS-FET, ein Verbindungsbereich 45 der Basis 28 des bipolaren NPN-Transistors mit Emitter aus polykristallinen Silizium, ein Verbindungsbe reich 46 der Basis 28 des Metallkontaktemitter-NPN-Transistors, und das neunte Photoresist 42 wird entfernt. Nach dieser Bearbeitung wird eine Oxidschicht 47 auf der gesamten Substrat oberfläche durch ein konventionelles CVD-Verfahren abgelagert, und die Qualität der Oxidschicht wird durch ein konventionelles Verfahren verdichtet. Daraufhin wird eine Beschichtung eines zehnten Photoresists 28 auf der Siliziumoxidschicht 47 angebracht, es werden Fenster auf einem Emitterbereich 49 des NPN-Transis tors mit Emitter aus polykristallinen Silizium erzeugt, ein Endkontakt 50 des Widerstandsbereichs und ein Kontaktbereich 51 eines ersten und zweiten polykristallinen Siliziums durch ein allgemeines photolithographisches Verfahren, und dann wird die Gruppe V-Verunreinigung wie beispielsweise Arsen (As) in einer Dosis von 10¹⁵ bis 10¹⁶ Ionen/cm² ionenimplantiert mit einer Energie von 40 keV. Wie in Fig. 1(P) gezeigt ist, werden daher ein Emitterbereich 52 des NPN-Bipolartransistors mit Emitter aus polykristallinem Silizium hergestellt sowie ein Endkontaktbereich 50 des Widerstandsbereichs mit hoher Konzentration, der geeignet für ohmschen Kontakt ist, und ein Kontaktbereich 51 eines ersten und zweiten polykristallinen Siliziums. Nach Entfernung des zehnten Photoresists 48 wird eine zweite polykristalline Siliziumschicht 53 auf der gesamten Siliziumsubstratoberfläche durch ein konventionelles Verfahren hergestellt, so daß diese als Elektrodenmaterial des Emitters aus polykristallinen Silizium, als passive Widerstandselemente aus polykristallinem Silizium, und als Verbindungsmaterial verwendet werden kann.

Wie aus Fig. 1(Q) und 1(Q′) hervorgeht, wird ein elftes Photoresist abgelagert, um einen polykristallinen Siliziumbe reich 117 zu hinterlassen, einen Endkontaktbereich, einen zweiten polykristallinen Siliziumbereich 118 des Widerstands elements mit einem Schichtwiderstand von Gigaohm pro Quadrat fläche, einen Widerstandselementenbereich 119 einiger hundert Ohm pro Quadratfläche unter Verwendung der zweiten polykristallinen Siliziumschicht, und eine polykristalline Siliziumschicht aus nur dem zweiten polykristallinen Siliziumabschnitt 120, der mit dem ersten polykristallinen Silizium verbunden werden soll. Nach Entfernung der polykristallinen Siliziumschicht durch ein allgemeines photolithografisches Verfahren wird das elfte Photoresist 54 durch ein konventionelles Verfahren entfernt.

Daraufhin wird ein zwölftes Photoresist 55 abgelagert, wie in Fig. 1(R) gezeigt ist, um die elektrischen Eigenschaften eines passiven Elements, welches aus polykristallinem Silizium hergestellt ist, selektiv zu steuern. Es erfolgt eine Maskierung zum Schutz eines Widerstandsbereichs 118 a mit einem Widerstand von Gigaohm pro Fläche, und eine Ionenimplantation der Gruppe V-Verunreinigung wie beispielsweise Arsen (As) mit einer geeignet dosierten Konzentration in den Endkontaktbereich, den Verbindungsbereich des ersten und zweiten polykristallinen Siliziums, und einen Emitterbereich aus polykristallinem Silizium, und einen Flächenwiderstand von mehreren Hundert Ohm pro Fläche zu erhalten. Dann wird das zwölfte Photoresist 55 durch ein konventionelles Verfahren entfernt. Eine konventio nelle CVD-Oxidschicht 56 wird auf der gesamten Siliziumober fläche abgelagert, und die Aktivierung von in die Bereiche 43, 44, 45, 46, 36, 37, 38 und 39 implantierten Verunreinigungen und die Kohärsion der Oxidschicht 56 werden durch einen thermi schen Anlaßprozeß durchgeführt. Wie in Fig. 1(S) und 1(S′) gezeigt ist, wird das gesamte Substrat mit einem dreizehnten Photoresist 57 beschichtet. Dann werden das Verbindungsbe reichsfenster 121 des ersten Substratbereichs und das Source/Drain- Bereichsfenster 122 in dem PMOS-FET geätzt, sowie das Source/Drain- Bereichs-Fenster 123 in das Verbindungsbereichsfenster 124 des zweiten Substrats 1 in dem NMOS-FET, das Basisverbindungs bereichsfenster 125, das Emitterverbindungsbereichsfenster 126 und das Kollektorverbindungsbereichsfenster 127 in dem NPN-Bipolartransistor mit polykristallinem Emitter, das Emitter verbindungsbereichsfenster 128, das Basisverbindungsbereichs fenster 129 und das Kollektorverbindungsbereichsfenster 130 in dem Metallkontaktemitter-NPN-Transistor, und schließlich die ersten und zweiten Kontakte 131 bis 134 aus polykristallinem Silizium.

Nach Entfernung des dreizehnten Photoresists 57 wird durch ein konventionelles Vakuumbedampfungsverfahren, wie in Fig. 1(T) und 1(T′) gezeigt ist, eine Metallschicht 58 abgelagert. Im nächsten Schritt wird ein vierzehnter Photoresist 59 abgelagert und eine Metallschicht 58 geätzt. Daher werden eine Verbindungs elektrode 135 des ersten Substratbereichs 10 erzeugt und die Source/Drain-Elektrode 136 des PMOS-FET, die Source/Drain- Elektrode 137 und die zweite Substratverbindungselektrode 138 des NMOS-FET, die Emitterelektrode 139, die Basiselektrode 140 sowie die Kollektorelektrode 141 des dritten Substrats des bipolaren NPN-Transistors mit Emitter aus polykristallinen Silizium die Emitterelektrode 142, die Basiselektrode 143 und die Kollektorelektrode 144 des vierten Substrats des Bipolartransistors mit Metallkontaktemitter, die Elektroden 145, 146 des MOS-Kondensators, Elektroden 147 bis 149 des Widerstandsbereichs mit einer Größenordnung von einigen Giga Ohm pro Flächeneinheit oder einigen hundert Ohm pro Flächenein heit, sowie eine Elektrode 150 eines Kontaktbereichs des ersten und zweiten polykristallinen Siliziums. Dann wird das vierzehnte Photoresist 59 durch das konventionelle Verfahren entfernt. Nach Entfernung des vierzehnten Photoresists 59 erfolgt eine Beschichtung mit einer Schutzschicht 60 zum Schutz des Halbleiters. Bei der bevorzugten Ausführungsform zur Erzeugung des Emitterbereichs des NPN-Transistors mit Emitter aus polykristallinem Silizium wird, wie in Fig. 1(P) gezeigt ist, der Emitterbereich mittels der Ionenimplan tation hergestellt, über dem Emitterbereich die zweite Schicht aus polykristallinem Silizium abgelagert, die Ionenimplantation des N-Typs auf der zweiten Schicht aus polykristallinen Silizium durchgeführt, die Oxidschicht über dem gesamten Substrat hergestellt, und dann werden die ionenimplantierten Verunreinigungen durch den thermischen Behandlungsschritt aktiviert.

Allerdings kann der Emitterbereich des NPN-Transistors mit Emitter aus polykristallinem Silizium auch nach dem folgenden Verfahren hergestellt werden. Nach dem Verfahrensschritt von Fig. 1(O) wird die Maskierungsschicht auf dem Substrat entfernt und die CVD-Oxidschicht auf dem gesamten Substrat hergestellt. Dann werden die durch das Verfahren implantierten Verunreinigungen aktiviert, und es wird ein Fenster zur Erzeugung des Emitterbereichs des ersten NPN-Transistors hergestellt. Ein Verbindungsteil für das zweite polykristalline Silizium auf dem Emitterbereich mit dem Fenster wird hergestellt, und hierauf findet eine Ionenimplantation mit der hohen Konzen tration statt. Dann wird eine CVD-Oxidschicht auf dem gesamten Substrat abgelagert und das thermische Verfahren durchgeführt, durch welches die in die zweite Schicht aus polykristallinem Silizium implantierten Verunreinigungen aktiviert werden, so daß der Emitterbereich des ersten Bipolartransistors vom N-Typ mit hoher Konzentration in Richtung zum Basisbereich hergestellt werden kann.

Fig. 2 zeigt eine Querschnittsansicht eines endgültigen, vollständigen BiCMOS-Geräts, welches durch den Herstellungs prozeß gemäß der vorliegenden Erfindung hergestellt wurde, wobei ein Bereich "a" der des PMOS-Transistors ist, ein Bereich "b" der des NMOS-Transistors mit LDD-Aufbau, ein Bereich "c" der des NPN-Transistors mit Emitter aus polykristallinem Silizium, ein Bereich "d" der des Metallemitter-NPN-Transistors, ein Bereich "e" der des MOS-Kondensators, ein Bereich "f" der des Widerstands aus polykristallinem Silizium mit dem Widerstand in der Größenordnung von Gigaohm pro Flächeneinheit, ein Bereich "g" der des Ansatzkontaktes, ein Bereich "h" der des Widerstands aus polykristallinem Silizium mit mehreren Hundert Ohm pro Flächeneinheit, und ein Bereich "i" ein Kontakt bereich, welcher die erste Schicht aus polykristallinem Silizium mit der zweiten Schicht aus polykristallinem Silizium verbindet.

Fig. 3 ist eine endgültige Querschnittsansicht mit einer Darstellung eines Abschnitts aktiver Elemente bei einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung. Bei der vorherigen Ausführungsform gemäß Fig. 1(A) bis (T) erfolgt die Beschreibung dieser Erfindung hauptsächlich in bezug auf deren Dreifach-Diffusionsstruktur. Es wird jedoch darauf hingewiesen, daß die Erfindung zur Erzeugung eines BiCMOS-Aufbaus geeignet ist, welcher den Standard-Bipolartran sistor mit vergrabener Schicht und der Epitaxieschicht umfaßt, wie in Fig. 3 dargestellt ist. Bei diesem BiCMOS-Aufbau wird nach Herstellung einer zweiten Leitfähigkeitsart vergrabener Schichten 62, 63, 64 auf einem ersten Leitfähigkeitstyp eines Einkristall-Siliziumsubstrats 61 mit geringer Konzentration eine erste Epitaxieschicht 65 eines ersten Leitfähigkeitstyps mit hoher Konzentration auf der gesamten Subtratoberfläche aufwachsen gelassen. Daraufhin werden ein erster Substratbereich 66, der einen ersten MOS-Transistor mit einem Kanal eines ersten Leitfähigkeitstyps bildet, erzeugt sowie ein dritter und ein vierter Substratbereich 67, 68 zur Herstellung eines ersten beziehungsweise zweiten Bipolartransistors auf der vergrabenen Schicht 62, 63, 64 eines zweiten Leitfähigkeitstyps. Eine Epitaxieschicht 65 zwischen dem ersten und dritten Substrat bereich 66, 67 wird zu einem zweiten Substratbereich zur Herstellung eines zweiten MOS-Transistors. Durch sequentielle Durchführung der Verfahrensschritte gemäß Fig. 1(C) bis 1(T) kann ein BiCMOS-Halbleitergerät gemäß Fig. 3 hergestellt werden, welches einen P-Kanal FET, einen N-Kanal FET, einen Bipolartransistor mit Emitter aus polykristallinem Silizium sowie einen Metallkontaktemitter-Bipolartransistor umfaßt. In der Praxis wird nach Herstellung einer vergrabenen Schicht vom Typ N+ über einem Einkristall-Siliziumsubstrat des P-Typs mit (100)-Orientation und einem Widerstand von 0,006 bis 0,1 Ohm × cm eine Epitaxieschicht des P-Typs mit einem Wider stand von 5 Ohm × cm wachsen gelassen, und es werden ein erstes, drittes und viertes Substrat des N-Typs hergestellt. Dadurch kann durch sequentielle Ausführung der Verfahrens schritte gemäß Fig. 1(C) bis 1(T) das BiCMOS-Gerät herge stellt werden.

In Fig. 4, die jeden Herstellungsschritt einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung zeigt, werden die identischen Verfahrensschritte durchgeführt wie bei den Verfahrensschritten gemäß Fig. 1(A) bis 1(J) auf dem Substrat, auf welchem die Epitaxieschicht des P-Typs hoher Konzentration abgelagert wird auf dem Einkristall-Sili ziumsubstrat des P-Typs, wie in Fig. 1 gezeigt, oder auf der Einkristall-Siliziumschicht des P-Typs niedriger Konzen tration, wie in Fig. 3 gezeigt ist. Dann werden das verblei bende Photoresist 27 oberhalb des Substrats und die Oxidschicht 23 oberhalb der Bereiche zur Herstellung von Elementen ent fernt. Wie aus Fig. 4(N) hervorgeht, wird das achte Photoresist 35 aus der Siliziumsubstratoberfläche abgelagert, und die Verunreinigung der Gruppe V wie beispielsweise Arsen (As) mit einer Dosis von 10¹⁴ bis 10¹⁶ Ionen/cm² wird mit einer Energie von 40-80 keV implantiert. Dann werden ein Verbindungs bereich 36 des ersten Substrats 10 des PMOS-Transistors gebil det, ein Source/Drainbereich 37 des zweiten Substrats des NMOS-Transistors, ein Emitterbereich 38 des Metallkontaktemitters- NPN-Transistors ein Kollektorverbindungsbereich 39 des dritten Substratbereichs 11 des NPN-Transistors mit Emitter aus poly kristallinem Silizium, ein Kollektorverbindungsbereich 40 des vierten Substratbereichs 12 des Metallkontaktemitter-NPN- Transistors, und ein unterer Bereich 41 des Widerstands, der nicht in Fig. 4 dargestellt ist. Dann wird das achte Photoresist 35 entfernt. Die darauffolgenden Verfahrens schritte des Verfahrens gemäß Fig. 4(O) sind identisch zu den entsprechenden Verfahrensschritten gemäß Fig. 1(O) bis 1(T). In den Fig. 4(N) bis 4(T) und Fig. 1(N) bis 1(T) werden dieselben Bezugsziffern verwendet, um dieselben Elemente und Bereiche in demselben Herstellungsverfahren zu bezeichnen. Die Fig. 4(N) bis 4(T) zeigen Abschnitt aktiver Elemente des erfindungsgemäßen BiCMOS-Transistors, und ein Teil passiver Elemente, der hier nicht dargestellt ist, kann hierauf hergestellt werden, wie in Fig. 1(A′) bis 1(T′) gezeigt ist, durch die voranstehend angegebenen Verfahrensschritte. Das durch diese Verfahrensschritte herge stellte BiCMOS-Gerät wird ein BiCMOS-Gerät, welches aus einem konventionellen NMOS-Transistor anstelle des NMOS-Transi tors mit LDD-Aufbau besteht, was den Unterschied zur in Fig. 3 dargestellten bevorzugten Ausführungsform ausmacht.

Wie voranstehend beschrieben wurde, werden mit der Erfindung hochintegrierte Hochleistungs-MOS-Transistoren in einem BiCMPOS- Halbleitergerät erreicht, und weiterhin hochpräzise Hoch leistungs-Bipolartransistoren, die gute Anpaßcharakteristik zusammen mit der Herstellung des NMOS-Transistors aufweisen, wodurch die Verwendung in einer präzisen Analogschaltung ermöglicht wird. Es wird ebenfalls darauf hingewiesen, daß die Erfindung gut geeignet ist für einen NPN-Transistor mit Emitter aus polykristallinem Silizium, der einen kleinen Emitterbereich aufweist, was besonders geeignet für digitale Hochgeschwindigkeitsgeräte ist, und für den Metallkontakt emitter-NPN-Transistor, der besonders gut geeignet für eine präzise Analogschaltung und eine hohe Lasttreibleistung ist. Weiterhin führt die Erfindung zu einer optimalen Integration des MOS-Kondensators von hoher Qualität, der besonders nötig für eine analoge MOS-Schaltung ist, und den Widerstand aus polykristallinem Silizium für die Vorspannung und Belastung in verschiedenen Schaltkreisen, und stellt günstigere Zwischen verbindungen zwischen den Elementen zur Verfügung. Daher wird auf optimale Weise eine digitale Hochleistungs-VLSI- Schaltung zur Verfügung gestellt, etwa eine Logikschaltung, ein Speicher, und so weiter, oder eine VLSI-Analogschaltung, beispielsweise ein Datenwandler, eine Schaltung mit geschalteten Kondensatoren, und so weiter, oder eine Kompositanordnung dieser beiden, was nach dem Stand der Technik relativ schwierig zu erreichen gewesen ist.

Zwar wurde die Erfindung unter Bezug auf die erläuterten Ausführungsbeispiele beschrieben, sie soll jedoch nicht in einem eingrenzenden Sinn verstanden werden. Fachleuten auf diesem Gebiet ist klar, daß verschiedene Modifikationen der erläuterten Ausführungsformen als auch anderer Auführungsformen der Erfindung vorgenommen werden können, ohne von dem Geist der Erfindung abzuweichen.

Claims

1. Verfahren zur Herstellung eines BI-CMOS-Halbleitergeräts einschließlich eines ersten und eines zweiten MOSFETs, und eines ersten sowie eines zweiten Bipolartransistors auf einem Siliziumsubstrat eines ersten Leitfähigkeitstyps, gekennzeichnet durch folgende Schritte:

(a) Durchführen einer Ionenimplantation eines zweiten Leitfähigkeitstyps zur Erzeugung eines ersten Sub stratbereichs auf dem Substrat, um hierauf den ersten MOSFET herzustellen, und eines dritten und vierten Substratbereichs, um darauf auf dem Substrat den ersten beziehungsweise zweiten Bipolartransistor herzustellen, wobei der zweite MOSFET daraufhin in einem zweiten Substratbereich hergestellt wird, welcher zwischen dem ersten und dritten Substratbereich angeordnet ist, und nachfolgende Aktivierung der ionenimplantier ten Bereiche;
(b) Herstellung einer ersten Oxidschicht zwischen den Bereichen zum Isolieren der jeweiligen Transistorelemente auf dem Substrat, und eines Kanalstoppbereichs eines ersten Leitfähigkeitstyps unter der ersten Oxidschicht;
(c) Aufwachsenlassen einer zweiten Oxidschicht auf der gesamten Substratoberfläche zur Herstellung jeder Gate-Oxidschicht des ersten und zweiten MOSFETS;
(d) Ablagerung einer ersten Schicht des polykristallinen Siliziums auf der zweiten Oxidschicht, Dotierung mit dem zweiten Leitfähigkeitstyp in deren gesamte Oberfläche, und dann Ätzen der ersten Schicht aus polykristallinem Silizium, um jedes Gate des ersten und zweiten MOSFETs auf dem ersten beziehungsweise zweiten Substratbereich herzustellen;
(e) Ionenimplantation mit dem ersten Leitfähigkeitstyp zur Herstellung jedes Basisbereichs des ersten und zweiten Bipolartransistors auf dem dritten und vierten Substratbereich, und nachfolgende Aktivierung der ionenimplantierten Bereiche;
(f) Ionenimplantierung mit dem zweiten Leitfähigkeitstyp zur Herstellung jedes ersten Source- und Drainbereichs des zweiten MOSFETs auf einem zweiten Substratbereich, um hierauf den zweiten MOSFET auf dem Substrat herzu stellen;
(g) Sequentielles Aufwachsenlassen einer dritten und einer vierten Oxidschicht auf der gesamten Substrat oberfläche;
(h) Herstellung eines Oxidabstandstücks in Gate-Seiten wänden der MOSFETs auf dem ersten und zweiten Substratbe reich durch Ätzung der dritten und vierten Oxidschicht ohne eine getrennte Maske;
(i) Ionenimplantierung mit dem zweiten Leitfähigkeitstyp zur Herstellung eines Verbindungsbereichs des ersten Substratbereichs, von Kollektorverbindungsbereichen des dritten und vierten Substratbereichs, eines Emitterbereichs des zweiten Bipolartransistors, und zweiter Drain- und Sourcebereiche des zweiten MOSFET;
(j) Ionenimplantierung mit dem ersten Leitfähigkeitstyp zur Herstellung von Drain- und Sourcebereichen des ersten MOSFET des ersten Substratbereichs, eines Verbindungsbereichs des zweiten MOSFET auf dem zweiten Substratbereich, eines Basisverbindungsbereichs des ersten Bipolartransistors des dritten Substratbereichs und eines Basisverbindungsbereichs des zweiten Bipolar transistors des vierten Substratbereichs;
(k) Aktivierung der durch die Verfahrensschritte (i) und (j) implantierten Verunreinigungen, und Durchführung eines thermischen Behandlungsschritts zur Anhebung der Dichte einer fünften Oxidschicht, nachdem die fünfte Oxidschicht auf der gesamten Substratoberfläche aufwachsen gelassen wurde;
(l) Ausbildung eines Fensters zur Erzeugung eines Emitter bereichs des ersten Bipolartransistors auf dem dritten Substratbereich und Ionenimplantation mit dem zweiten Leitfähigkeitstyp durch das Fenster;
(m) Ätzen einer zweiten Schicht polykristallinen Siliziums zur Herstellung eines Verbindungsbereichs für einen Emitterbereich aus polykristallinem Silizium des ersten Bipolartransistors auf dem dritten Substrat bereich, nachdem die zweite Schicht aus polykristallinem Silizium auf dem gesamten Substrat abgelagert wurde;
(n) Ionenimplantation mit dem zweiten Leitfähigkeitstyp in das zweite polykristalline Silizium eines Emitter verbindungsbereichs des ersten Bipolartransistors, Aufwachsenlassen einer sechsten Oxidschicht auf dem gesamten Substrat, und dann Durchführung der Aktivierung der ionenimplantierten Verunreinigungen und des thermischen Behandlungsschritts zur Dichteerhöhung der sechsten Oxidschicht;
(o) Ausbildung von Fenstern für jeden Source- und Drainbereich des ersten und zweiten MOSFETs, jedes Emitter-, Basis- und Kollektorbereichs des ersten und zweiten Bipolartran sistors, beziehungsweise jedes Verbindungsbereichs der Substratbereiche des ersten beziehungsweise zweiten MOSFETs;
(p) Verbindung mit einer leitfähigen Schicht durch die Fenster; und
(q) Ablagerung einer Schutzschicht auf der gesamten Sub stratoberfläche und dann Freilegen eines Streifens zum Drahtschweißen.

2. Verfahren nach Anspruch 1, gekennzeichnet durch weitere folgenden Schritte:

Herstellung der ersten Oxidschicht zwischen den jeweiligen Elementenbereichen mit Ausnahme eines Bereichs, um auf diesem einen Kondensatorbereich herzustellen, und des Kanalstoppbereichs des ersten Leitfähigkeits typs unter der ersten Oxidschicht in dem Schritt (b);
Ionenimplantation zur Herstellung einer unteren Elektrode des Kondensators in dem Kondensatorbereich nach dem Verfahrensschritt (b);
Herstellung einer dielektrischen Oxidschicht über der unteren Elektrode des Kondensators zusätzlich zur Herstellung der Gateoxidschichten des ersten und zweiten MOSFETs im Schritt (c);
Herstellung einer oberen Elektrode des Kondensators zusätzlich zur Herstellung der Gates aus polykristallinem Silizium des ersten und zweiten MOSFETs in dem Schritt (d);
Herstellung eines Verbindungsbereichs für die untere Elektrode des Kondensators zusätzlich zur Herstellung des Oxidabstandsstücks der Gateseitenwände des ersten und zweiten MOSFETs im Schritt (h);
Herstellung eines Verbindungsfensters für den Konden satorbereich zusätzlich zur Herstellung der Fenster für jeden Bereich in dem Schritt (o);
Verbindung mit der leitfähigen Schicht durch die Fenster in dem Schritt (p); und
Ablagerung einer Schutzschicht auf der gesamten Sub stratoberfläche und dann Freilegen des Streifens zum Drahtschweißen im Schritt (q).

3. Verfahren nach Anspruch 2, gekennzeichnet durch weitere folgenden Schritte:

Herstellung der ersten Oxidschicht zwischen den je weiligen Elementenbereichen und eines Widerstandsbe reichs mit Ausnahme eines Bereichs zur Herstellung eines Substratverbindungsbereichs des Widerstands bereichs, und des Kanalstoppbereichs des ersten Leit fähigkeitstyps unterhalb der ersten Oxidschicht im Schritt (b);
Herstellung eines Ionenimplantationsbereichs unter dem Substratsverbindungsbereich des Widerstands im Schritt (i);
Ionenimplantation nach Herstellung eines Verbindungs fensters eines Anlagekontaktbereichs des Widerstands bereichs im Schritt (l);
Herstellung eines Abschnitts hohen Widerstands, eines Anlagekontaktabschnitts, und eines Abschnitts eines geringen Widerstands des Widerstandsbereichs im Schritt (m);
Ionenimplantieren mit dem zweiten Leitfähigkeitstyp in den Anlagekontaktbereich und in den Bereich des geringen Widerstands des Widerstandsbereichs im Schritt (n);
Herstellung eines Verbindungsfensters für den Wider standsbereich im Schritt (o);
Verbindung mit der leitfähigen Schicht durch die Fenster im Schritt (p); und
Ablagerung der Schutzschicht und Freilegung des Strei fens zum Drahtschweißen im Schritt (q).

4. Verfahren nach Anspruch 3, gekennzeichnet durch folgende weiteren Schritte:

Herstellung der ersten Oxidschicht zwischen den Be reichen mit Ausnahme der Bereiche zur Herstellung des Kondensatorbereichs und des Substratverbindungs bereichs des Widerstands, sowie des Kanalstoppbereichs des ersten Leitfähigkeitstyps unterhalb der ersten Oxidschicht im Schritt (b);
Durchführung einer Ionenimplantation zur Herstellung einer unteren Elektrode des Kondensators auf dem Kondensatorbereich nach dem Schritt (b);
Aufwachsen einer dielektrischen Oxidschicht über der unteren Elektrode des Kondensators im Schritt (c);
Herstellung der oberen Elektrode des Kondensators im Schritt (d);
Herstellung des unteren Elektrodenverbindungsbereichs des Kondensators und des Substratverbindungsbereichs des Widerstands im Schritt (h);
Herstellung eines Ionenimplantierungsbereichs unter halb eines Substratverbindungsbereichs des Widerstands im Schritt (i);
Ionenimplantation nach Herstellung eines Verbindungs fensters eines Anlagekontaktbereichs des Widerstands bereichs im Schritt (l);
Herstellung eines Bereichs mit hohem Widerstand, eines Anlagekontaktbereichs, und eines Bereichs niedri gen Widerstands des Widerstandsbereichs im Schritt (m);
Ionenimplantation mit dem zweiten Leitfähigkeitstyp in dem Anlagekontaktbereich und dem Bereich niedrigen Widerstands des Widerstandsbereichs im Schritt (n);
Herstellung von Verbindungsfenstern für den Widerstands- und den Kondensatorbereich im Schritt (o);
Verbindung mit der leitfähigen Schicht durch die Fenster im Schritt (p); und
Ablagerung der Schutzschicht und Freilegen des Streifens zum Drahtschweißen im Schritt (q).

5. Ein Verfahren zur Herstellung eines BI-CMOS-Halbleitergeräts einschließlich eines ersten und zweiten MOSFETs sowie eines ersten und zweiten Bipolartransistors auf einem Siliziumsubstrat eines ersten Leitfähigkeitstyps, ge kennzeichnet durch folgende Schritte:

(a) Durchführung einer Ionenimplantation eines zweiten Leitfähigkeitstyps zur Herstellung eines ersten Substrat bereichs auf einem Substrat, um hierdurch den ersten MOSFET und einen dritten und einen vierten Substrat bereich herzustellen, um darauf den ersten beziehungs weise zweiten Bipolartransistor auf dem Substrat herzustellen, wobei der zweite MOSFET daraufhin in einem zweiten Substratbereich hergestellt wird, welcher zwischen dem ersten und dritten Substratbereich ange ordnet ist, und nachfolgende Aktivierung der ionenim plantierten Bereiche;
(b) Herstellung einer ersten Oxidschicht zwischen den Bereichen zum Isolieren der jeweiligen Transistor elemente auf dem Substrat und eines Kanalstoppbereichs eines ersten Leitfähigkeitstyps unterhalb der ersten Oxidschicht;
(c) Aufwachsenlassen einer zweiten Oxidschicht auf der gesamten Substratoberfläche zur Herstellung jeder Gate-Oxidschicht des ersten und zweiten MOSFETs;
(d) Ablagerung einer ersten Schicht aus polykristallinem Silizium auf der zweiten Oxidschicht, Dotierung mit dem zweiten Leitfähigkeitstyp in deren gesamte Ober fläche, und nachfolgendes Ätzen der ersten Schicht aus polykristallinem Silizium zur Erzeugung jedes Gates des ersten und zweiten MOSFETs auf dem ersten beziehungsweise zweiten Substratbereich;
(e) Ionenimplantieren mit dem ersten Leitfähigkeitstyp zur Herstellung jedes Basisbereichs des ersten und zweiten Bipolartransistors auf dem dritten und vierten Substratbereich, und nachfolgende Aktivierung der ionenimplantierten Bereiche;
(f) Ionenimplantierung mit dem zweiten Leitfähigkeitstyp zur Herstellung eines Verbindungsbereichs des ersten Substratbereichs, jedes Kollektorverbindungsbereichs, des dritten und vierten Substratbereichs, eines Emitter bereiches des zweiten Bipolartransistors, und eines Drain- und eines Sourcebereichs des zweiten MOSFETs;
(g) Ionenimplantation mit dem ersten Leitfähigkeitstyp zur Herstellung von Drain- und Sourcebereichen des ersten MOSFETs des ersten Substratbereichs, eines Verbindungsbereichs des zweiten MOSFET auf dem zweiten Substratbereich, eines Basisverbindungsbereichs des ersten Bipolartransistors auf dem dritten Substratbe reich, und eines Basisverbindungsbereichs des zweiten Bipolartransistors des vierten Substratbereichs;
(h) Aktivierung der durch die Verfahrensschritte (f) und (g) implantierten Verunreinigungen und Durchführung eines thermischen Behandlungsschritts zur Erhöhung der Dichte einer dritten Oxidschicht, nachdem die dritte Oxidschicht auf der gesamten Substratoberfläche aufwachsen gelassen wurde;
(i) Herstellung eines Fensters zur Erzeugung eines Emitterbe reichs des ersten Bipolartransistors auf dem dritten Substratbereich und Ionenimplantierung mit dem zweiten Leitfähigkeitstyp durch das Fenster;
(j) Ätzen einer zweiten Schicht aus polykristallinem Silizium zur Erzeugung eines Verbindungsbereichs für einen Emitterbereich aus polykristallinem Silizium des ersten Bipolartransistors auf dem dritten Substratbe reich nach Ablagerung der zweiten Schicht aus polykristal linem Silizium auf dem gesamten Substrat;
(k) Ionenimplantation mit dem zweiten Leitfähigkeitstyp in das zweite polykristalline Silizium eines Emitterver bindungsbereichs des ersten Bipolartransistors, Auf wachsenlassen einer vierten Oxidschicht auf dem gesamten Substrat, und dann Durchführung der Aktivierung der ionenimplantierten Verunreinigungen und des thermischen Behandlungsschritts zur Erhöhung der Dichte der vierten Oxidschicht;
(l) Herstellung von Fenstern für jeden Source- und Drainbe reich des ersten und zweiten MOSFETs, jeden Emitter-, Basis- und Kollektorbereich des ersten und zweiten Bipolartransistors und jeden Verbindungsbereich der Substratbereiche des ersten beziehungsweise zweiten MOSFETs;
(m) Verbindung mit einer leitfähigen Schicht durch die Fenster; und
(n) Ablagerung einer Schutzschicht auf der gesamten Substrat oberfläche und dann Freilegen eines Streifens zum Drahtschweißen.

6. Verfahren nach Anspruch 5, gekennzeichnet durch weitere folgenden Schritte:

Herstellung der ersten Oxidschicht zwischen den zugehörigen Elementenbereichen mit Ausnahme eines Bereichs, um auf diesem einen Kondensatorbereich auszubilden, und des Kanalstoppbereichs des ersten Leitfähigkeits typs unterhalb der ersten Oxidschicht im Schritt (b);
Ionenimplantation zur Herstellung einer unteren Elektrode des Kondensators in dem Kondensatorbereich nach dem Schritt (b);
Herstellung einer dielektrischen Oxidschicht über der unteren Elektrode des Kondensators zusätzlich zur Herstellung der Gateoxidschichten des ersten und zweiten MOSFETs im Schritt (c);
Herstellung einer unteren Elektrode des Kondensators zusätzlich zur Herstellung der Gates aus polykristallinem Silizium des ersten und zweiten MOSFETs im Schritt (d);
Herstellung eines Verbindungsbereichs für die untere Elektrode des Kondensators nach Schritt (e);
Herstellung eines Verbindungsfensters für den Konden satorbereich zusätzlich zur Herstellung der Fenster für jeden Bereich im Schritt (l);
Verbindung mit der leitfähigen Schicht durch die Fenster im Schritt (m);
Ablagerung einer Schutzschicht auf der gesamten Substrat oberfläche und nachfolgendes Freilegen des Streifens zum Drahtschweißen im Schritt (n).

7. Verfahren nach Anspruch 6, gekennzeichnet durch weitere folgende Schritte:

Erzeugung der ersten Oxidschicht zwischen jeweiligen Elementenbereichen und eines Widerstandsbereichs mit der Ausnahme eines Bereichs zur Herstellung eines Substratverbindungsbereichs des Widerstandsbereichs, und des Kanalstoppbereichs des ersten Leitfähigkeitstyps unterhalb der ersten Oxidschicht im Schritt (b);
Herstellung des Substratverbindungsbereichs des Wider stands nach dem Schritt (e);
Herstellung eines Ionenimplantationsbereichs unter dem Substratverbindungsbereich des Widerstands im Schritt (f);
Ionenimplantation nach Herstellung eines Verbindungs fensters des Anlagekontaktbereichs des Widerstands bereichs im Schritt (i);
Herstellung eines Bereichs hohen Widerstands, eines Anlagekontaktbereichs, und eines Bereichs niedrigen Widerstands des Widerstandsbereichs im Schritt (j);
Ionenimplantation mit dem zweiten Leitfähigkeitstyp in den Anlagekontaktbereich und den Bereich niedrigen Widerstands des Widerstandsbereichs im Schritt (k);
Herstellung eines Verbindungsfensters für den Widerstands bereich im Schritt (l);
Verbindung mit der leitfähigen Schicht durch die Fenster im Schritt (m); und
Ablagerung der Schutzschicht und Freilegung des Streifens zum Drahtschweißen im Schritt (n).

8. Verfahren nach Anspruch 7, gekennzeichnet durch weitere folgenden Schritte:

Herstellung der ersten Oxidschicht zwischen den Bereichen mit Ausnahme der Bereiche zur Herstellung des Kondensator bereichs und des Substratverbindungsbereichs des Widerstands, sowie des Kanalstoppbereichs des ersten Leitfähigkeitstyps unterhalb der ersten Oxidschicht im Schritt (b);
Durchführung einer Ionenimplantation zur Herstellung einer unteren Elektrode des Kondensators auf dem Kondensatorbereich nach dem Schritt (b);
Aufwachsenlassen einer dielektrischen Oxidschicht über der unteren Elektrode des Kondensators im Schritt (c);
Herstellung der oberen Elektrode des Kondensators im Schritt (d);
Herstellung des unteren Elektrodenverbindungsbereichs des Kondensators und des Substratverbindungsbereichs des Widerstands nach dem Schritt (e);
Herstellung eines Ionenimplantierungsbereichs unterhalb eines Substratverbindungsbereichs des Widerstands im Schritt (f);
Ionenimplantation nach Herstellung eines Verbindungs fensters eines Anlagekontaktabschnitts des Widerstands bereichs im Schritt (i);
Herstellung eines Abschnitts mit hohem Widerstand, eines Anlagekontaktabschnitts, und eines Abschnitts mit niedrigem Widerstand des Widerstandsabschnitts im Schritt (j);
Ionenimplantation mit dem zweiten Leitfähigkeitstyp in den Anlagekontaktabschnitt und den Abschnitt mit niedrigem Widerstand des Widerstandsabschnitts im Schritt (k);
Herstellung von Verbindungsfenstern für den Widerstands- und Kondensatorbereich im Schritt (l);
Verbindung mit der leitfähigen Schicht durch die Fenster im Schritt (m); und
Ablagerung der Schutzschicht und Freilegen des Streifens zum Drahtschweißen im Schritt (n).

9. Verfahren zur Herstellung eines BI-CMOS Halbleitergeräts einschließlich eines ersten und zweiten MOSFETes und eines ersten und eines zweiten Bipolartransistors auf einem Siliziumsubstrat eines ersten Leitfähigkeitstyps, ge kennzeichnet durch folgende Schritte:

(a) Durchführung einer Ionenimplantation eines zweiten Leitfähigkeitstyps zur Erzeugung eines ersten Substrat bereichs, um hierauf den ersten MOSFET zu erzeugen, und eines dritten und vierten Substratbereichs, um hierauf den ersten beziehungsweise zweiten Bipolar transistor auf dem Substrat zu erzeugen, wobei der zweite MOSFET daraufhin in einem zweiten Substratbereich hergestellt wird, der zwischen dem ersten und dritten Substratbereich angeordnet ist, und nachfolgende Aktivierung der ionenimplantierten Bereiche;
(b) Erzeugung einer ersten Oxidschicht zwischen den Bereichen zum Isolieren der jeweiligen Transistorelemente auf dem Substrat und eines Kanalstoppbereichs eines ersten Leitfähigkeitstyps unterhalb der ersten Oxidschicht;
(c) Aufwachsenlassen einer zweiten Oxidschicht auf der gesamten Substratoberfläche zur Herstellung jeder Gateoxidschicht des ersten und zweiten MOSFET;
(d) Ablagerung einer ersten Schicht aus polykristallinem Silizium auf der zweiten Oxidschicht, Dotierung mit dem zweiten Leitfähigkeitstyp in deren gesamte Oberfläche, und nachfolgendes Ätzen der ersten Schicht aus polykris tallinem Silizium zur Erzeugung jedes Gates des ersten und zweiten MOSFET auf dem ersten beziehungsweise zweiten Substratbereich;
(e) Ionenimplantierung mit dem ersten Leitfähigkeitstyp zur Erzeugung jedes Basisbereichs des ersten und zweiten Bipolartransistors auf dem dritten und vierten Substratbereich, und nachfolgende Aktivierung der ionenimplantierten Bereiche;
(f) Ionenimplantierung mit dem zweiten Leitfähigkeitstyp zur Erzeugung jedes ersten Source- und Drainbereichs des zweiten MOSFETs auf einem zweiten Substratbereich, um hierauf den zweiten MOSFET auf dem Substrat zu erzeugen;
(g) Sequentielles Aufwachsenlassen einer dritten und vierten Oxidschicht auf der gesamten Substratoberfläche;
(h) Erzeugung eines Oxidabstandstücks in Gateseitenwänden der MOSFETs auf dem ersten und zweiten Substratbereich durch Ätzung der dritten und vierten Oxidschicht ohne eine getrennte Maske;
(i) Ionenimplantation mit dem zweiten Leitfähigkeitstyp zur Herstellung eines Verbindungsbereichs des ersten Substratbereichs, von Kollektorverbindungsbereichen des dritten und vierten Substratbereichs, eines Emitter bereichs des zweiten Bipolartransistors, und zweiter Drain- und Sourcebereiche des zweiten MOSFET;
(j) Ionenimplantation mit dem ersten Leitfähigkeitstyp zur Erzeugung von Drain- und Sourcebereichen des ersten MOSFET des ersten Substratbereichs, eines Verbindungsbereichs des zweiten MOSFET des zweiten Substratbereichs, eines Basisverbindungsbereichs des ersten Bipolartransistors des dritten Substratbe reichs, und eines Basisverbindungsbereichs des zweiten Bipolartransistors des vierten Substratbereichs;
(k) Durchführung des thermischen Betriebsablaufs zur Aktivierung der durch die Schritte (i) und (j) ionen implantierten Verunreinigungen, nach Aufwachsenlassen einer fünften Oxidschicht auf dem gesamten Substrat, und zum Erhöhen der Dichte der fünften Oxidschicht oberfläche, und daraufhin Erzeugung eines Emitterver bindungsbereichsfensters des ersten Bipolartransistors;
(l) Ätzen einer zweiten Schicht aus polykristallinem Silizium zur Herstellung eines Verbindungsabschnitts für einen Emitterbereich aus polykristallinem Silizium des ersten Bipolartransistors auf dem dritten Substrat bereich nach Ablagerung der zweiten Schicht aus poly kristallinem Silizium auf dem gesamten Substrat;
(m) Ionenimplantierung mit dem zweiten Leitfähigkeitstyp in das zweite polykristalline Silizium eines Emitter verbindungsbereichs des ersten Bipolartransistors, Wachsenlassen einer sechsten Oxidschicht auf dem gesamten Substrat, Erzeugung eines Emitterbereichs des ersten Bipolartransistors durch die Aktivierung der ionenimplantierten Verunreinigungen, und nachfolgende Durchführung des thermischen Betriebsablaufs zur Erhöhung der Dichte der sechsten Oxidschicht;
(n) Erzeugung von Fenstern für jeden Source- und Drainbe reich des ersten und zweiten MOSFET, jeden Emitter-, Basis- und Kollektorbereich des ersten und zweiten Bipolartransistors, und jeden Verbindungsbereich der Substratbereiche des ersten beziehungsweise zweiten MOSFET;
(o) Verbindung mit einer leitfähigen Schicht durch die Fenster; und
(p) Ablagerung einer Schutzschicht auf der gesamten Substrat oberfläche und nachfolgendes Freilegen eines Streifens zum Drahtschweißen.

10. Verfahren nach Anspruch 9, gekennzeichnet durch folgende weiteren Schritte:

Erzeugung der ersten Oxidschicht zwischen den jeweiligen Elementenbereichen mit Ausnahme eines Bereichs, um auf diesem einen Kondensatorbereich zu erzeugen, und des Kanalstoppbereichs des ersten Leitfähigkeits typs unterhalb der ersten Oxidschicht im Schritt (b);
Ionenimplantation zur Erzeugung einer unteren Elektrode des Kondensators im Kondensatorbereich nach dem Schritt (b);
Erzeugung einer dielektrischen Oxidschicht über der unteren Elektrode des Kondensators zusätzlich zur Erzeugung der Gateoxidschichten des ersten und des zweiten MOSFET im Schritt (c);
Erzeugung einer oberen Elektrode des Kondensators zusätzlich zur Erzeugung der Gates aus polykristallinem Silizium des ersten und zweiten MOSFET im Schritt (d);
Erzeugung eines Verbindungsbereichs für die untere Elektrode des Kondensators zusätzlich zur Erzeugung des Oxidabstandsstücks der Gate-Seitenwände des ersten und zweiten MOSFET im Schritt (h);
Erzeugung eines Verbindungsfensters für den Kondensator bereich zusätzlich zur Erzeugung der Fenster für jeden Bereich im Schritt (n);
Verbindung mit der leitfähigen Schicht durch die Fenster im Schritt (o); und
Ablagerung einer Schutzschicht auf der gesamten Substrat oberfläche und dann Freilegen des Streifens zum Draht schweißen beim Schritt (p).

11. Verfahren nach Anspruch 10, gekennzeichnet durch weitere folgenden Schritte:

Erzeugung der ersten Oxidschicht zwischen den jeweiligen Elementenbereichen und eines Widerstandsbereichs mit Ausnahme eines Bereichs zur Erzeugung eines Sub stratverbindungsbereichs des Widerstandsbereichs, und des Kanalstoppbereichs des ersten Leitfähigkeits typs unterhalb der ersten Oxidschicht im Schritt (b);
Erzeugung des Substratverbindungsbereichs des Widerstands im Schritt (h);
Erzeugung eines Ionenimplantationsbereichs unter dem Substratverbindungsbereich des Widerstands und nachfolgende Erzeugung eines Verbindungsfensters des Anlagekontaktbereichs des Widerstandsbereichs im Schritt (i);
Erzeugung eines Abschnitts mit hohem Widerstand, eines Anlagekontaktabschnitts, und eines Abschnitts mit niedrigem Widerstand des Widerstandsbereichs im Schritt (l);
Ionenimplantation mit dem zweiten Leitfähigkeitstyp in den Anlagekontaktbereich und den Abschnitt niedrigen Widerstands des Widerstandsbereichs im Schritt (m);
Erzeugung eines Verbindungsfensters für den Widerstands bereich im Schritt (n);
Verbindung mit der leitfähigen Schicht durch die Fenster im Schritt (o); und
Ablagerung der Schutzschicht und Freilegung des Strei fens zum Drahtschweißen im Schritt (p).

12. Verfahren nach Anspruch 11, gekennzeichnet durch weitere folgenden Schritte:

Erzeugung der ersten Oxidschicht zwischen den Bereichen mit Ausnahme der Bereiche zur Erzeugung des Kondensator bereichs und des Substratverbindungsbereichs des Widerstands, und des Kanalstoppbereichs des ersten Leitfähigkeitstyps unterhalb der ersten Oxidschicht im Schritt (b);
Durchführung einer Ionenimplantation zur Erzeugung einer unteren Elektrode des Kondensators auf dem Kondensatorbereich nach Schritt (b);
Aufwachsenlassen einer dielektrischen Oxidschicht über der unteren Elektrode des Kondensators im Schritt (c);
Erzeugung der oberen Elektrode des Kondensators im Schritt (d);
Erzeugung des unteren Elektrodenverbindungsbereichs des Kondensators und des Substratverbindungsbereichs des Widerstands im Schritt (h);
Erzeugung eines Ionenimplantationsbereichs unterhalb eines Substratverbindungsbereichs des Widerstands im Schritt (i);
Erzeugung eines Verbindungsfensters des Anlagekontakt abschnitts des Widerstandsabschnitts im Schritt (k);
Erzeugung eines Abschnitts mit hohem Widerstand, eines Anlagekontaktabschnitts, und eines Abschnitts mit niedrigem Widerstand des Widerstandsabschnitts im Schritt (l);
Ionenimplantation mit dem zweiten Leitfähigkeitstyp in den Anlagekontaktbereich und den Bereich niedrigen Widerstands des Widerstandsbereichs im Schritt (m);
Erzeugung von Verbindungsfenstern für den Widerstands- und den Kondensatorbereich im Schritt (n);
Verbindung mit der leitfähigen Schicht durch die Fenster im Schritt (o); und
Ablage der Schutzschicht und Freilegen des Streifens zum Drahtschweißen im Schritt (p).

13. Verfahren zur Herstellung eines BI-CMOS-Halbleitergeräts einschließlich eines ersten und eines zweiten MOSFET und eines ersten und eines zweiten Bipolartransistors auf einem Siliziumsubstrat eines ersten Leitfähigkeits typs, gekennzeichnet durch folgende Schritte:

(a) Durchführung einer Ionenimplantation eines zweiten Leitfähigkeitstyps zur Erzeugung eines ersten Substrat bereichs, um hierauf den ersten MOSFET zu erzeugen, und eines dritten und vierten Substratbereichs, um hierauf den ersten beziehungsweise zweiten Bipolartran sistor auf dem Substrat zu erzeugen, wobei der zweite MOSFET nachfolgend in einem zweiten Substratbereich hergestellt wird, der zwischen dem ersten und dritten Substrat angeordnet ist, und nachfolgende Aktivierung der ionenimplantierten Bereiche;
(b) Erzeugung einer ersten Oxidschicht zwischen den Bereichen zum Isolieren der jeweiligen Transistorelemente auf dem Substrat und eines Kanalstoppbereichs des ersten Leitfähigkeitstyps unterhalb der ersten Oxidschicht;
(c) Aufwachsenlassen einer zweiten Oxidschicht auf der gesamten Substratoberfläche zur Herstellung jeder Gateoxidschicht des ersten und zweiten MOSFET;
(d) Ablagerung einer ersten Schicht aus polykristallinem Silizium auf der zweiten Oxidschicht, Dotierung mit dem zweiten Leitfähigkeitstyp in deren gesamte Oberfläche, und nachfolgendes Ätzen der ersten Schicht aus polykris tallinem Silizium zur Erzeugung jedes Gates des ersten beziehungsweise zweiten Substratbereichs;
(e) Ionenimplantation mit dem ersten Leitfähigkeitstyp zur Erzeugung jedes Basisbereichs des ersten und zweiten Bipolartransistors auf dem dritten und vierten Substratbereich, und nachfolgende Aktivierung der ionenimplantierten Bereiche;
(f) Ionenimplantation mit dem zweiten Leitfähigkeitstyp zur Erzeugung eines Verbindungsbereichs des ersten Substratbereichs, jedes Kollektorverbindungsbereichs des dritten und des vierten Substratbereichs, eines Emitterbereichs des zweiten Bipolartransistors, und eines Drain- und eines Sourcebereiches des zweiten MOSFET;
(g) Ionenimplantation mit dem ersten Leitfähigkeitstyp zur Erzeugung von Drain- und Sourcebereichen des ersten MOSFET des ersten Substratbereichs, eines Verbindungsbereichs des zweiten MOSFET auf dem zweiten Substratbereich, eines Basisverbindungsbereichs des ersten Bipolartransistors des dritten Substratbereichs, und eines Basisverbindungsbereichs des zweiten Bipolar transistors des vierten Substratbereichs;
(h) Durchführung des thermischen Behandlungsschritts zur Aktivierung der durch die Schritte (f) und (g) ionenimplan tierten Verunreinigungen, nach dem Aufwachsen einer dritten Oxidschicht auf dem gesamten Substrat, und zur Erhöhung der Dichte der dritten Oxidschichtoberfläche;
(i) Ätzen einer zweiten Schicht aus polykristallinem Silizium zur Erzeugung eines Verbindungsabschnitts für einen Bereich eines Emitters aus polykristallinem Silizium des ersten Bipolartransistors auf dem dritten Substratbereich nach Ablagerung der zweiten Schicht aus polykristallinem Silizium auf dem gesamten Substrat;
(i) Erzeugung eines Fensters zur Herstellung eines Emitter bereichs des ersten Bipolartransistors auf dem dritten Substratbereich und Ionenimplantation mit dem zweiten Leitfähigkeitstyp durch das Fenster;
(j) Ionenimplantation mit dem zweiten Leitfähigkeits typ in das zweite polykristalline Silizium eines Emitterverbindungsbereichs des ersten Bipolartransis tors, Aufwachsenlassen einer vierten Oxidschicht auf dem gesamten Substrat, und nachfolgende Durchführung des thermischen Behandlungsschritts für die Aktivierung der ionenimplantierten Verunreinigungen und zum Erhöhen der Dichte der vierten Oxidschicht, um einen Emitter bereich des ersten Bipolartransistors herzustellen;
(k) Erzeugung von Fenstern für jeden Source- und Drain bereich des ersten und zweiten MOSFET, jeden Emitter-, Basis- und Kollektorbereich des ersten und zweiten Bipolartransistors, und jeden Verbindungsbereich der Substratbereiche des ersten beziehungsweise zweiten MOSFETs;
(l) Verbindung mit einer leitfähigen Schicht durch die Fenster; und
(m) Ablage einer Schutzschicht auf der gesamten Substratober fläche und nachfolgendes Freilegen eines Streifens zum Drahtschweißen.

14. Verfahren nach Anspruch 13, gekennzeichnet durch folgende weiteren Schritte:

Erzeugung der ersten Oxidschicht zwischen den jeweiligen Elementenbereichen mit Ausnahme eines Bereichs, um hierauf einen Kondensatorbereich herzustellen, und des Kanalstoppbereichs des ersten Leitfähigkeitstyps unterhalb der ersten Oxidschicht im Schritt (b);
Ionenimplantation zur Herstellung einer unteren Elektrode des Kondensators im Kondensatorbereich nach dem Schritt (b);
Herstellung einer dielektrischen Oxidschicht über der unteren Elektrode des Kondensators zusätzlich zur Herstellung der Gateoxidschichten des ersten und zweiten MOSFET im Schritt (c);
Herstellung einer oberen Elektrode des Kondensators zusätzlich zur Herstellung der Gates aus polykristallinem Silizium des ersten und zweiten MOSFET im Schritt (d);
Herstellung eines Verbindungsbereichs für die untere Elektrode des Kondensators nach dem Schritt (e);
Herstellung eines Verbindungsfensters für den Konden satorbereich zusätzlich zur Herstellung des Fensters für jeden Bereich im Schritt (l);
Verbindung mit der leitfähigen Schicht durch die Fenster im Schritt (m); und
Ablage einer Schutzschicht auf der gesamten Substrat oberfläche und nachfolgendes Freilegen des Streifens zum Drahtschweißen im Schritt (n).

15. Verfahren nach Anspruch 14, gekennzeichnet durch folgende weiteren Schritte:

Erzeugung der ersten Oxidschicht zwischen den jeweiligen Elementenbereichen und eines Widerstandsbereichs mit der Ausnahme eines Bereichs zur Herstellung eines Substratverbindungsbereichs des Widerstandsbereichs, und des Kanalstoppbereichs des ersten Leitfähigkeits typs unterhalb der ersten Oxidschicht im Schritt (b);
Herstellung des Substratverbindungsbereichs des Wider stands nach dem Schritt (e);
Herstellung eines Ionenimplantationsbereichs unter dem Substratverbindungsbereich des Widerstands im Schritt (f);
Herstellung eines Verbindungsfensters des Anlagekon taktbereichabschnitts des Widerstandsbereichs im Schritt (i);
Herstellung eines Abschnitts mit hohem Widerstand, eines Anlagekontaktabschnitts, und eines Abschnitts mit niedrigem Widerstand des Widerstandsabschnitts im Schritt (j);
Ionenimplantation mit dem zweiten Leitfähigkeitstyp in den Anlagekontaktabschnitt und den Abschnitt niedrigen Widerstands des Widerstandsabschnitts im Schritt (k);
Herstellung eines Verbindungsfensters für den Widerstands abschnitt im Schritt (l);
Verbindung mit der leitfähigen Schicht durch die Fenster im Schritt (m); und
Ablagerung der Schutzschicht und Freilegen des Streifens zum Drahtschweißen im Schritt (n).

16. Verfahren nach Anspruch 15, gekennzeichnet durch weitere folgenden Schritte:

Erzeugung der ersten Oxidschicht zwischen den Bereichen mit Ausnahme des Bereichs zur Erzeugung des Widerstands bereichs und des Substratverbindungsbereichs des Widerstands, und des Kanalstoppbereichs des ersten Leitfähigkeitstyps unterhalb der ersten Oxidschicht im Schritt (b);
Durchführung einer Ionenimplantation zur Erzeugung einer unteren Elektrode des Kondensators auf dem Kondensatorbe reich nach dem Schritt (b);
Aufwachsenlassen einer dielektrischen Oxidschicht über der unteren Elektrode des Kondensators im Schritt (c);
Erzeugung der oberen Elektrode des Kondensators im Schritt (d);
Erzeugung des unteren Elektrodenverbindungsbereichs des Kondensators und des Substratverbindungsbereichs des Widerstands nach dem Schritt (e);
Erzeugung eines Ionenimplantationsbereichs unterhalb eines Substratverbindungsbereichs des Widerstands im Schritt (f);
Erzeugung eines Verbindungsfensters des Anlagekontaktab schnitts des Widerstandsbereichs im Schritt (i);
Herstellung eines Abschnitts mit hohem Widerstand, eines Anlagekontaktabschnitts, und eines Abschnitts mit niedrigem Widerstand des Widerstandsbereichs im Schritt (j);
Ionenimplantation mit dem zweiten Leitfähigkeitstyp in den Anlagekontaktabschnitt und den Abschnitt mit niedrigem Widerstand des Widerstandsbereichs im Schritt (k);
Erzeugung von Verbindungsfenstern für die Widerstands- und Kondensatorbereiche im Schritt (l);
Verbindung mit der leitfähigen Schicht durch die Fenster im Schritt (m); und
Ablage der Schutzschicht und Freilegen des Streifens zum Drahtschweißen im Schritt (n).