DE4123434A1 - Verfahren zur herstellung einer bipolaren cmos-vorrichtung - Google Patents

Verfahren zur herstellung einer bipolaren cmos-vorrichtung

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Description

Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer Halbleitervorrichtung, insbesondere einer bipolaren CMOS-Vorrichtung, die einen unipolaren CMOS- Transistor mit einem Gate aus polykristallinem Silizium sowie einen selbstjustierten NPN- sowie VPNP-Transistor auf dem gleichen Chip umfaßt.
In dem gebräuchlichen Herstellungsverfahren für bipolare CMOS-Vor­ richtungen sind die bipolaren NPN- und VPNP-Transistoren bezüglich des Emitters und der Basis nicht selbstjustiert, weshalb diese hinsichtlich Packungsdichte und Betriebsgeschwindigkeit einem in selbstjustierender Technik hergestellten Transistor unterlegen sind.
Weiterhin ist ein lateraler bipolarer NPN- und PNP-Transistor einem vertikalen bipolaren NPN- und PNP-Transistor hinsichtlich Strombelastbarkeit und Betriebsgeschwindigkeit unterlegen.
Aufgabe der vorliegenden Erfindung ist es, die oben erwähnten Nachteile des Standes der Technik zu beseitigen und ein Verfahren zu schaffen zur Herstellung von bipolaren CMOS- Vorrichtungen, die hohe Betriebsgeschwindigkeit, einen hohen Wirkungsgrad sowie eine hohe Packungsdichte gewährleisten.
Diese Aufgabe wird durch die Merkmale des Patentanspruches l gelöst.
Das allgemeine Lösungsprinzip gemäß der vorliegenden Erfindung besteht demgemäß darin, einen CMOS-Transistor mit einem Gate aus polykristallinem Silizium sowie selbstjustierte bipolare NPN- und VPNP-Transistoren auf ein und demselben Chip vorzusehen.
Vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand der Unteransprüche 2 bis 4.
Eine erfindungsgemäße bipolare CMOS-Vorrichtung ist einer nicht selbstjustierten Vorrichtung hinsichtlich Betriebsgeschwindigkeit und Packungsdichte aufgrund der Selbstjustierung eines bipolaren NPN- und VPNP-Transistors deutlich überlegen.
Da bei der erfindungsgemäßen CMOS-Vorrichtung ein Gate aus polykristallinem Silizium sowie ein selbstjustierter NPN- und VPNP-Transistor auf dem gleichen Chip integriert sind, wird hierdurch eine BiCMOS-Vorrichtung realisiert.
Die Erfindung wird nachstehend anhand der Zeichnung näher erläutert. Es zeigen:
Fig. 1 in einem Vertikalschnitt eine nach dem erfindungsgemäßen Verfahren hergestellte CMOS- Vorrichtung; und
Fig. 2A bis 20 Vertikalschnitte der in den sukzessiven Schritten gemäß dem erfindungsgemäßen Verfahren hergestellten Halbleiterstrukturen.
Fig. 2A zeigt nach der Bildung einer tief vergrabenen n-Schicht für einen VPNP-Transistor eine strukturierte Oxidschicht 7, die gemäß der gebräuchlichen Doppel-Wannen- und Doppel- Grundschicht-Technik mittels des Verfahrens der lokalen Oxidation von Silizium (LOCOS) gebildet wird.
Um die p⁺-Grundschicht 2, die als Kollektorzone eines NP- Transistors dienen soll, vom p-Substrat 1 zu isolieren, wird eine tief vergrabene Schicht 60 gebildet, woraufhin die p⁺- Grundschicht 2 und die n⁺-Grundschicht 3 nach herkömmlichen Verfahren hergestellt werden.
Eine eigenleitende Epitaxialschicht wird auf die Schichten 2 und 3 aufgewachsen.
Eine p-Wanne 4, eine n-Wanne 5 sowie eine Kanalbegrenzungszone 60, die eine Feldinversion verhindern soll, werden gebildet.
Eine Oxidschicht 7 wird selektiv mittels einer herkömmlichen lokalen Oxidation von Silizium (LOCOS) aufgebracht.
Wie in Fig. 2B gezeigt, wird eine Opfer-Oxidschicht 8 auf der Halbleiterscheibe in einer Dicke zwischen 40 und 80 nm (400-800 Å) aufgebracht, sodann wird die gesamte Oberfläche der Halbleiterscheibe mit einer Photolackschicht 9 bedeckt, um die Kollektorzone des vertikalen PNP- (VPNP-) Transistors zu bilden.
Das Kollektorfenster 10 des VPNP-Transistors wird photolithografisch geöffnet, sodann werden B-Ionen mit einer Dosis zwischen 5·1014 und 2·1015 Ionen/cm2 durch das Fenster 10 implantiert.
Wie in Fig. 2C gezeigt, wird der Photolack 9 entfernt und daraufhin die gesamte Oberfläche der Halbleiterscheibe mit einer Photolackschicht 11 abgedeckt, um eine Kollektorzone für den NPN-Transistor zu bilden.
Photolithografisch wird in der Kollektorzone des NPN- Transistors ein Kollektorfenster 12 geöffnet, sodann werden P-Ionen mit einer Dosis zwischen 5·1014 und 2·1015 Ionen/cm2 durch das Fenster 12 implantiert.
Wie in Fig. 2D gezeigt, wird der Photolack 11 entfernt und daraufhin die Halbleiterscheibe bei hoher Temperatur ausgeheilt, wodurch eine diffundierte Kollektorzone 13 des MPN-Transistors sowie eine diffundierte Kollektorzone 14 des VPNP-Transistors entsteht.
Die Opfer-Oxidschicht 8 wird durch naßchemisches Ätzen entfernt, daraufhin die Gate-Oxidschicht 15 in einer Dicke zwischen 10 und 30 nm (100-300 Å) aufgewachsen.
Nach Abscheiden polykristallinen Siliziums 16 auf der gesamten Oberfläche der Halbleiterscheibe in einer Schichtdicke zwischen 30 und 60 nm (300-600 Å) wird diese mit einer Photolackschicht 17 abgedeckt, um eine Basiszone für den NPN- Transistor zu bilden. Das Basisfenster 18 des NPN-Transistors wird in der Basiszone photolithografisch geöffnet, daraufhin werden B-Ionen durch das Basisfenster 18 mit einer Dosis zwischen 5·10³ und 5·10¹⁴ Ionen/cm2 implantiert.
Wie in Fig. 2E gezeigt, wird der Photolack 17 entfernt und sodann die gesamte Oberfläche der Halbleiterscheibe mit einer Photolackschicht 19 abgedeckt, um eine Basiszone für den VPNP- Transistor zu bilden.
Das Basisfenster 20 des VPNP-Transistors wird photolithografisch in der Basiszone geöffnet, daraufhin werden P-Ionen durch das Fenster 20 mit einer Dosis zwischen 1·1014 und 7·1014 Ionen/cm2 implantiert. (Die unter Bezug auf die Fig. 2D und 2E beschriebenen Ionenimplantationen können in der Reihenfolge vertauscht werden.)
Wie in Fig. 2F gezeigt, wird nach Entfernung des Photolackes 19 in einem herkömmlichen Ausheilverfahren bei hoher Temperatur eine eigenleitende Basiszone 21 des NPN-Transistors sowie eine eigenleitende Basiszone 22 des VPNP-Transistors erzeugt.
Daraufhin wird die gesamte Oberfläche der Halbleiterscheibe mit einer Photolackschicht 23 abgedeckt.
Eine Zone 24 des NPN-Transistors, eine Zone 25 des VPNP-Transistors und eine vergrabene Anschlußzone des GMOS-Transistors werden photolithografisch geätzt, wodurch eine Schicht polykristallinen Siliziums 16 sowie eine Gate- Oxidschicht 15 erzeugt werden.
Wie in Fig. 2G gezeigt, wird der Photolack 23 auf der Halbleiterscheibe entfernt. Nach Aufbringen einer Schicht polykristallinen Siliziums 26 in einer Dicke zwischen 200 und 400 nm (2000-4000 Å) werden As-Ionen mit einer Dosis zwischen 6·10¹⁵ und 1·10¹⁶ Ionen/cm2 implantiert.
Wie aus Fig. 2H ersichtlich, wird eine WSi2-Schicht 27 auf der gesamten Oberfläche der Schicht polykristallinen Siliziums 26 in einer Dicke zwischen 100 und 200 nm (1000-2000 Å) mittels chemischer Abscheidung aus der Dampfphase (CVD-Verfahren) aufgebracht. Daraufhin wird ebenfalls durch ein CVD-Verfahren eine Oxidschicht 28 auf der WSi2-Schicht 27 in einer Dicke zwischen 200 und 400 nm (2000-4000 Å) abgeschieden.
Die Oxidschicht 28, die WSi2-Schicht 27, die Schicht polykristallinen Siliziums 16 sowie die Gate-Oxidschicht 15 werden photolithografisch geätzt, wodurch ein Gate 29 des n-Kanal-MOS-Transistors, ein Gate 30 des p-Kanal-MOS-Transistors, eine Emitterzone 31 und eine Kollektorzone 32 des NPN- Transistors sowie eine Basiszone 33 des VPNP-Transistors ausgebildet werden.
Wie in Fig. 21 gezeigt, wird nach Abdeckung der gesamten Oberfläche der Halbleiterscheibe in einem herkömmlichen Verfahren mit einer Photolackschicht 34 das Fenster 35 des n-Kanal-MOS-Transistors geöffnet. Sodann werden durch dieses Fenster 35 P-Ionen implantiert, um eine schwach dotierte n-Drain-Zone zu bilden.
Wie aus Fig. 2J ersichtlich, wird nach Entfernen der Photolackschicht 34 die gesamte Oberfläche der Halbleiterscheibe mit einer Photolackschicht 36 abgedeckt, um eine schwach dotierte p-Drain-Zone zu bilden.
Nach anschließendem Öffnen des p-Kanal-MOS-Transistor-Fensters 37 werden durch dieses B- bzw. BF2⁺-Ionen implantiert.
Wie aus Fig. 2K ersichtlich, wird nach Entfernung der Photolackschicht 36 eine Oxidschicht in einer Dicke zwischen 300 und 700 nm (3000-7000 A) mittels eines herkömmlichen CVD- Verfahrens aufgebracht, gefolgt von einem anisotropen Ätzen mit reaktiven Ionen (RIE-Verfahren), um eine Oxid-Seitenwand 38 zu bilden.
Wie in Fig. 2L gezeigt, wird die gesamte Oberfläche der Halbleiterscheibe mit einer Photolackschicht 39 abgedeckt, um eine Source- und Drain-Zone des n-Kanal-MOS-Transistors zu erzeugen.
Nach Öffnen eines Fensters 40 für den n-Kanal-MOS-Transistor werden durch dieses As-Ionen mit einer Dosis zwischen 1·1015 und 9·1015 Ionen/cm2 implantiert.
Wie aus Fig. 2M ersichtlich, wird nach Entfernen des Photolacks 39 die gesamte Oberfläche der Halbleiterscheibe mit einer Photolackschicht 41 abgedeckt, um die Source- und Drain-Zone 42 des p-Kanal-MOS-Transistors, eine Emitterzone 43 und eine Kollektorzone 44 des VPNP-Transistors sowie eine eigenleitende Basiszone 45 des NPN-Transistors zu bilden.
Wie aus Fig. 2N ersichtlich, werden nach Öffnen der Fenster für die Zonen 42 bis 45 BF2⁺-Ionen mit einer Dosis zwischen 1·1015 und 5·1015 Ionen/cm2 implantiert und daraufhin der Photolack 41 entfernt. Anschließend wird die gesamte Oberfläche der Halbleiterscheibe mit einer Oxidschicht 46 in einer Dicke zwischen 200 und 700 nm (2000-7000 Å) mittels eines GVD- Verfahrens abgedeckt.
Durch Ausheilen bei hoher Temperatur wird sodann eine diffundierte Source- und Drain-Zone 47 des n-Kanal-MOS- Transistors, eine diffundierte Source- und Drain-Zone 48 des p-Kanal-MOS-Transistors, eine diffundierte Emitterzone 49 und eine diffundierte störstellenleitende Basiszone 50 des VPNP- Transistors sowie eine diffundierte Emitterzone 51 und eine diffundierte störstellenleitende Basiszone 52 des NPN- Transistors gebildet.
Anschließend wird die Emitterzone 51 des NPN-Transistors durch Eindiffundieren von As-Ionen aus der mit einer hohen As-Konzentration dotierten Schicht 16 polykristallinen Siliziums erzeugt.
Nach dem gleichen Verfahren wird auch die störstellenleitende Basiszone 50 des VPNP-Transistors hergestellt.
Bei den obigen Verfahrensschritten kann auf die Ausbildung der WSi-Schicht auf der Schicht des polykristallinen Siliziums verzichtet werden.
Anschließend wird ein herkömmliches Anschluß- und Schicht- Metallisierungs-Verfahren durchgeführt, um das in Fig. 20 gezeigte Endprodukt zu erhalten.

Claims (4)

1. Verfahren zur Herstellung einer bipolaren GMOS-Vorrichtung, bestehend aus einem unipolaren MOS-Transistor mit einem Gate aus polykristallinem Silizium sowie aus einem selbstjustierten NPN- und VPNP-Transistor auf dem gleichen Chip, gekennzeichnet durch folgende Schritte:
  • I) Ausbilden einer tief vergrabenen Schicht (60) zwecks Isolation einer p⁺-Grundschicht (2), die als Kollektorzone eines VPNP-Transistors dient, von einem p-Substrat (1), Erzeugen der p⁺-Grundschicht (2) und einer n⁺-Grundschicht (3) mittels eines herkömmlichen Verfahrens, Aufwachsen einer eigenleitenden Epitaxialschicht auf den Grundschichten (2 und 3), Ausbilden einer p- bzw. n-Wanne (4, 5), Ausbilden einer Kanalbegrenzungswand (60) zwecks Verhinderung einer Feldinversion sowie Ausbilden einer selektiven Oxidschicht (7) mittels eines gebräuchlichen Verfahrens zur lokalen Oxidation von Silizium (LOCOS- Verfahren);
  • II) Aufwachsen einer Opfer-Oxidschicht (8) auf der Halbleiterscheibe in einer Schichtdicke zwischen 40 und 80 nm (400-800 Å), Abdecken der gesamten Oberfläche der Halbleiterscheibe mit einem Photolack (9), um eine Kollektorzone für den vertikalen PNP- (bzw. VPNP-) Transistor zu bilden, photolithographisches Öffnen des Kollektorfensters (10) des VPNP-Transistors sowie Implantieren von B-Ionen durch das Kollektorfenster (10) mit einer Dosis zwischen 5·1014 und 2·1015 Ionen/cm2;
  • III) Entfernen des Photolackes (9), Aufbringen eines Photolackes (11) auf der gesamtem Oberfläche der Halbleiterscheibe, um eine Kollektorzone für den NPN-Transistor zu bilden, photolithografisches Öffnen eines Kollektorfensters (12) in der Kollektorzone des NPN-Transistors sowie Implantation von P-Ionen durch das Kollektorfenster (12) mit einer Dosis zwischen 5·1014 und 2·1015 Ionen/cm2;
  • IV) Entfernen des Photolackes (11), Erzeugen der diffundierten Kollektorzone (13) des NPN-Transistors und der diffundierten Kollektorzone (14) des VPNP-Transistors durch Ausheilen der Halbleiterscheibe bei hoher Temperatur, Entfernen der Opfer-Oxidschicht (8) durch naßchemisches Ätzen, Aufwachsen einer Gate-Oxidschicht (15) in einer Schichtdicke zwischen 10 und 30 nm (100-300 Å), Abscheiden einer Schicht (16) polykristallinen Siliziums in einer Schichtdicke zwischen 30 und 60 nm (300-600 Å) auf der Gesamtoberfläche der Halbleiterscheibe, Aufbringen eines Photolackes (17) auf der Schicht (16) polykristallinen Siliziums, um eine Basiszone des NPN- Transistors zu bilden, photolithografische Öffnung eines Basisfensters (18) des NPN-Transistors in der Basiszone desselben sowie Implantation von B-Ionen durch das Basisfenster (18) mit einer Dosis zwischen 1·1014 und 5·1014 Ionen/cm2;
  • V) Entfernen des Photolackes (17), Abdecken der Gesamtoberfläche der Halbleiterscheibe mit einer Photolackschicht (19), um eine Basiszone des VPNP- Transistors zu erzeugen, photolithografisches Öffnen des Basisfensters (20) des VPNP-Transistors in der Basiszone desselben sowie Implantation von P-Ionen durch das Basisfenster (20) mit einer Dosis zwischen 1·1014 und 7·1014 Ionen/cm2;
  • VI) Entfernen des Photolackes (19), Erzeugen einer eigenleitenden Basiszone (21) des NPN-Transistors sowie einer eigenleitenden Basiszone (22) des VPNP-Transistors durch herkömmliches Ausheilen bei hoher Temperatur, Abdecken der Gesamtoberfläche der Halbleiterscheibe mit einer Photolackschicht (23), Aufwachsen einer Schicht polykristallinen Siliziums (16) sowie einer Gate- Oxidschicht, (15) durch photolithografisches Ätzen einer Zone (24) des NPN-Transistors, einer Zone (25) des VPNP-Transistors und einer vergrabenen Anschlußzone des CMOS-Transistors;
  • VII) Entfernen des Photolackes (23) von der Halbleiterscheibe, Aufwachsen einer Schicht polykristallinen Siliziums (26) in einer Schichtdicke zwischen 200 und 400 nm (2000-4000 Å) sowie Implantation von As-Ionen mit einer Dosis zwischen 6·1015 1·1016 Ionen/cm2;
  • VIII) Abscheiden einer WSi2-Schicht (27) auf der Gesamtoberfläche der Halbleiterscheibe in einer Schichtdicke zwischen 100 und 200 nm (1000-2000 Å) mittels eines CVD-Verfahrens, Aufbringen einer Oxidschicht (28) auf der WSi2-Schicht (27) mittels eines GVD- Verfahrens in einer Schichtdicke zwischen 200 und 400 nm (2000-4000 Å) sowie photolithografische Bildung eines Gate (29) des n-Kanal-MOS-Transistors, eines Gate (30) des p-Kanal-MOS-Transistors, einer Emitter- und einer Kollektorzone (31, 32) des NPN-Transistors sowie einer Basiszone (33) des VPNP-Transistors durch Entfernen der Oxidschicht (28), der WSi2-Schicht (27), der Schicht (16) polykristallinen Siliziums sowie der Gate-Oxidschicht (15);
  • IX) Abdecken der Gesamtoberfläche der Halbleiterscheibe mit einer Photolackschicht (34) nach einem gebräuchlichen Verfahren, Öffnen eines Fensters (35) des n-Kanal-MOS- Transistors sowie Implantieren von P-Ionen durch das Fenster (35), um eine schwach dotierte Drain-Zone zu bilden;
  • X) Entfernen des Photolackes (34), Abdecken der Gesamtoberfläche der Halbleiterscheibe mit einer Photolackschicht (36), um eine schwach dotierte p-Drain- Zone zu bilden, Öffnen eines Fensters (37) des p-Kanal- MOS-Transistors sowie Implantieren von B- bzw. BF2⁺-Ionen durch das Fenster (37);
  • XI) Entfernen des Photolackes (36), Abscheiden einer Oxidschicht, mittels eines herkömmlichen GVD-Verfahrens in einer Schichtdicke zwischen 300 und 700 nm (3000-7000 Å) sowie anisotropes Ätzen mit reaktiven Ionen (RIE), um eine Oxid-Seitenwand (38) zu erzeugen;
  • XII) Abdecken der Gesamtoberfläche der Halbleiterscheibe mit einer Photolackschicht (39), um eine Source- und Drain-Zone des n-Kanal-MOS-Transistors zu bilden, Öffnen eines Fensters (40) des n-Kanal-MOS-Transistors sowie Implantation von As-Ionen durch das Fenster (40) mit einer Dosis zwischen 1·1015 und 9·1015 Ionen/cm2;
  • XIII) Entfernen des Photolackes (39), Abdecken der Gesamtoberfläche der Halbleiterscheibe mit einer Photolackschicht (41), um eine Source- und Drain-Zone (42) des p-Kanal-MOS-Transistors, eine Emitterzone (43) und eine Kollektorzone (44) des VPNP-Transistors sowie eine störstellenleitende Basiszone (45) des NPN-Transistors zu erzeugen, Öffnen der Fenster für die Zonen (42-45); sowie
  • XIV) Implantieren von BF2⁺-Ionen mit einer Dosis zwischen 1·1015 und 5·1015 Ionen/cm2, Entfernen der Photolackschicht (41), Abscheiden einer Oxidschicht (46) auf der Gesamtoberfläche der Halbleiterscheibe in einer Schichtdicke zwischen 200 und 700 nm (2000-7000 Å) mittels eines GVD-Verfahrens, Erzeugung einer diffundierten Source- und Drain-Zone (47) des n-Kanal-MOS- Transistors, einer diffundierten Source- und Drain-Zone (48) des p-Kanal-MOS-Transistors, einer diffundierten Emitterzone (49) und einer diffundierten störstellenleitenden Basiszone (50) des VPNP-Transistors sowie einer diffundierten Emitterzone (51) und einer diffundierten störstellenleitenden Basiszone (52) des NPN- Transistors durch konventionelles Ausheilen bei hoher Temperatur.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Gate des MOS-Transistors aus polykristallinem Silizium derart erzeugt wird, daß es den Emitter des NPN-Transistors sowie die Basis des VPNP-Transistors bildet.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die störstellenleitende Basis des NPN-Transistors und der Emitter des VPNP-Transistors mittels des Gate aus polykristallinem Silizium selbstjustiert werden.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Emitter des NPN-Transistors sowie die störstellenleitende Basis des VPNP-Transistors durch Eindiffundieren von As-Ionen aus dem Gate aus polykristallinem Silizium erzeugt werden.
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