DE19638793C2 - Verfahren zum Herstellen von MOS-Transistoren - Google Patents

Verfahren zum Herstellen von MOS-Transistoren

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Description

Die Erfindung bezieht sich auf ein Verfahren für das Herstellen von n-MOS- und/oder p-MOS-Transistoren nach dem Oberbegriff des Anspruchs 1.
Aus dem Buch "Technologie hochintegrierter Schaltungen", Springer, 1988, Seiten 290 und 291 ist bekannt, bei der Herstellung eines Transistors eine Aluminiummetallisierung vorzusehen. Dazu wird eine Dielektrikumschicht, die Gate, Drain und Source des Transistors bedeckt, mit einer Ätzmaske versehen, um bei einer Ätzung Kontaktlöcher zu dem Gate, dem Drain und der Source zu erzeugen. Durch die Bildung der Kontaktlöcher werden Gate, Drain und Source teilweise exponiert. Nach der Entfernung der Ätzmaske wird eine Aluminiumschicht zur Kontaktierung der exponierten Gate-, Drain- und Source-Bereiche abgeschieden.
Aus dem Beitrag "Reduction of Titanium Silicide Degradation During Borophosphosilicate Gall Reflow" in ESSDERC '89, Springer, 1989, Seiten 233 bis 236 ist ein Verfahren zur Bildung von Titansilicid bekannt, bei dem das Silicid nachfolgende Temperaturprozesse besser übersteht.
Konventionelle c-MOS-Herstellungstechniken erzeugen Oberflächenkanal-n- MOS-Transistoren und p-MOS-Transistoren mit vergrabenem Kanal, weil die Schicht des aufgebrachten Siliziums, die später geätzt wird, um die Gates sowohl der n- MOS- als auch der p-MOS-Transistoren herzustellen, vom n-Typ ist, indem man Material verwendet wie POCl3. In jüngerer Zeit hat die Technik sich jedoch in Richtung der p-MOS-Transistoren mit Oberflächenkanal bewegt, um eine niedrigere Schwellenspannung zu erzielen.
Eine Technik für die Herstellung von n-MOS- und p-MOS-Transistoren mit Oberflächenkanal beginnt mit dem Aufwachsenlassen einer Schicht aus Gateoxid auf einem Halbleitersubstrat, das eine n-Wanne und eine Mehrzahl von Feldoxidbereichen aufweist. Nachdem die Schicht aus Gateoxid gebildet worden ist, wird eine Schicht aus amorphem oder polykristallinem Silizium aufgebracht.
Danach werden mit Hilfe einer Photoresistmaske die Gates der n-MOS-Transistoren mit Arsen oder einem ähnlichen Material implantiert. Nach Entfernen der n-MOS-Maske wird eine p-MOS-Maske gebildet, um die Gates der p-MOS-Transistoren freizulegen. Diese werden dann mit Bor oder einem ähnlichen Material implantiert. Eine Schicht von Wolframsilicid wird aufgebracht, um den Widerstand des polykristallinen Siliziums herabzusetzen, gefolgt vom maskenunterstützten Ätzen der Mehrzahl von Gates und einer Mehrzahl von aus Polysilizium bestehenden Widerständen, wenn solche erwünscht sind. Die Maske wird abgezogen, und eine erste Implantierung mit einer niedrigen Dosis von Arsen erfolgt, um Source- und Drainregionen vorzubereiten. Entsprechendes geschieht für die Tran­ sistoren vom p-Typ, ebenfalls mit einer niedrigen Dosis, beispielsweise von Bor. Durch Aufbringen einer Oxidschicht und deren anisotropes Ätzen werden die üblichen Distanzhalter an den Rändern der Gates gebildet. Es erfolgt nun eine weitere mit Maske ausgeführte Implantierung mit höherer Dosis sowohl für die n-Transistoren als auch für die p-Transistoren. Dabei ist eine Wärmebehandlung bei erhöhter Temperatur zwischengeschal­ tet, um das implantierte Material, beispielsweise Arsen, zu aktivieren. Die gleiche Wärmebehandlung ist für die Source- und Drainregionen der p-Transistoren vorgesehen. Danach wird eine Dielektrikumschicht aufge­ bracht, die Bor und Phosphor enthält, und der Wafer wird auf 800 bis 900°C erhitzt, damit die aufgebrachte Dielektrikumschicht verdichtet und rückgeflossen wird. Die weiteren Verfahrensschritte laufen in konven­ tioneller Weise ab.
Der Hauptnachteil dieses Vorgehens besteht darin, daß gegen­ über der konventionellen c-MOS-Herstellung zwei zusätzliche Maskier­ schritte erforderlich sind, und daß es schwierig ist, die Ätzraten von n- und p-Polysilizium aneinander anzupassen. Somit ist es schwierig, die kritischen Abmessungen der polykristallinen Bereiche zu steuern.
Bei einer anderen Technik geht man anfänglich genauso vor wie vorbeschrieben, doch werden die amorphen oder polykristallinen Silizium- Gates durch eine Maske geschützt und durch Ätzen freigelegt. Danach läuft das Verfahren im wesentlichen wie vorbeschrieben ab, wobei jedoch beim Implantieren von Source- und Drainregionen gleichzeitig die Leit­ fähigkeit der Gates festgelegt wird. Nachdem Source- und Drainregionen implantiert worden sind, wird die Schicht von Gateoxid über Source- und Drainregionen entfernt zusammen mit einem Teil der oberen Oberfläche des Gates 20. Danach wird eine Titanschicht aufgebracht, und der Wafer wird bei einer niedrigen Temperatur in Stickstoff angelassen. Soweit das Titan in Kontakt mit Silizium steht, bildet er Titansilicid. Wo dies nicht der Fall ist, reagiert das Titan mit dem Stickstoff unter Bildung von Titannitrid. Das Titannitrid wird selektiv abgetragen, so daß Titan­ silicidkappen über Gate, Source und Drain des Transistors bleiben. Nach dem Abtrag des Titannitrids werden die Titansilicidkappen bei hoher Temperatur abgelassen, um den Widerstand des Titansilicids zu reduzie­ ren. Danach wird wieder eine Dielektrikumschicht, die Bor und Phosphor enthält, auf dem Wafer aufgetragen, und dieser wird dann auf 700 bis 900°C erhitzt, um diese Dielektrikumschicht zu verdichten und rückzu­ fließen, und danach in üblicher Weise weiterbehandelt.
Einer der Nachteile dieses Ansatzes besteht darin, daß der Erhitzungsschritt für das Verdichten und Rückfließenlassen des Dielek­ trikums das Titansilicid verschlechtert. Zusätzlich gibt es nur ein sehr kleines Prozeßfenster für die Bildung des Titansilicids über den Source- und Drainregionen.
Aufgabe der Erfindung ist es, ein Verfahren für die Herstel­ lung von n-MOS- und/oder p-MOS-Transistoren nach dem Oberbegriff des Patentanspruchs 1 zu schaffen, das frei von den vorgenannten Nachteilen ist. Die erfindungsgemäße Lösung ergibt sich aus Patentanspruch 1; die Unteransprüche definieren bevorzugte Weiterbildungen dieses Konzepts.
Weitere Merkmale und Vorteile des erfindungsgemäßen Verfahrens ergeben sich aus der nachfolgenden Beschreibung einer bevorzugten Aus­ führungsform, wobei auf die beigefügten Zeichnungen Bezug genommen wird. Die Fig. 1 bis 11 zeigen dabei Querschnitte des Wafers, jeweils im Bereich eines n- und eines p-Kanal-MOS-Transistors.
Das Verfahren gemäß der Erfindung beginnt mit der Bildung einer n-Wanne in einem Halbleitersubstrat vom p-Typ. Wie in Fig. 1 gezeigt, wird die n-Wanne zunächst durch Aufwachsenlassen einer Oxidschicht 110 von etwa 50 nm Dicke über dem Halbleitersubstrat 100 gebil­ det. Eine n-Implantiermaske 112 wird dann über der Oxidschicht 110 ge­ bildet und bemustert, um eine n-Implantierungsregion zu definieren. Danach wird ein n-Dotierungsmittel in die unmaskierten Flächen implan­ tiert, um eine n-Wanne 114 zu begrenzen.
Sobald die n-Wanne 114 gebildet worden ist, wird die n-Implan­ tiermaske 112 abgezogen, und ein Eintreibeschritt wird ausgeführt, um die n-Wanne 114 weiter zu begrenzen. Nach dem Eintreibeschritt wird die Oxidschicht 110 abgetragen. Die Schritte zur Bildung der n-Wanne 114 sind konventionell. Alternativ, wie in Fig. 2 gezeigt, kann eine p-Wan­ ne 118 in einem Substrat 116 vom n-Leitfähigkeitstyp gebildet werden.
Der nächste Schritt nach der Bildung der n-Wanne 114 ist die Bildung einer Mehrzahl von Feldoxidregionen. Wie in Fig. 3 gezeigt, werden die Feldoxidregionen zunächst durch Aufwachsenlassen einer Schicht 122 aus Unterlageoxid von etwa 20 nm Dicke über dem Substrat 100 gebildet. Dem folgt das Auftragen einer überlagerten Schicht aus Nitrid 124, die etwa 200 nm dick ist. Als nächstes wird eine Feldoxidmaske 126 über dieser kombinierten Schicht aus Nitrid und Unterlageoxid gebildet und bemustert, um eine Mehrzahl von beabstandeten Feldoxidregionen zu bilden. Danach werden die unmaskierten Bereiche geätzt, bis die unter­ lagerte Schicht aus Nitrid 124 abgetragen ist. Im Ergebnis wird eine Mehrzahl von Unterlageoxidflächen exponiert. Nachdem die unmaskierte Schicht von Nitrid 124 entfernt worden ist, wird die Feldoxidmaske ab­ gezogen.
Nach Implantieren der Unterlageoxidregionen wird gemäß Fig. 4 die resultierende Komponente oxidiert zur Bildung der Feldoxidregionen. Die Herstellungsschritte für die Bildung der Feldoxidregionen sind wie im Stand der Technik ausgeführt.
Nach Bildung der Feldoxidregionen besteht der nächste Schritt darin, die Kanalschwellenspannungen für die herzustellenden Feldeffekt­ transistoren einzustellen. Die Schwellenspannungen werden eingestellt, indem zunächst die kombinierte Nitrid/Unterlageoxidschicht entfernt wird. Als nächstes wird eine Schicht von Opferoxid auf dem exponierten Substrat 100 aufwachsen gelassen. Danach wird eine Schwellenspannungsmaske über der Schicht aus Opferoxid gebildet und bemustert, und das Halbleitersubstrat 100 unter den unmaskierten Flächen des Opferoxids wird mit Bor bei 40 KeV implantiert, um eine Implantatkonzentration von etwa 5 × 1012/cm2 zu bilden. Danach wird die Schwellenspannungsmaske abgezogen und die Opferoxidschicht wird entfernt. Auch diese Schritte der Einstellung der Schwellenspannung sind konventionell.
Nach Abtrag des Opferoxids ist der nächste Schritt die Bildung der Gates. Wie in Fig. 5 gezeigt, werden die Gates zunächst durch Auf­ wachsenlassen einer Schicht aus Gateoxid 130 von etwa 8 bis 10 nm Dicke auf dem Substrat 100 gebildet. Danach wird eine Schicht von amorphem oder polykristallinem Silizium 132 von etwa 200 nm Dicke auf dem Gate­ oxid 130 und den Feldoxidregionen aufgebracht. Als nächstes wird eine Photoresistmaske 134 auf der Polysiliziumschicht 132 aufgebracht und bemustert.
Wie in Fig. 6 erkennbar, werden die nichtmaskierten Bereiche der Schicht 132 geätzt zur Bildung einer Mehrzahl von Gates 136, wobei auch eine Mehrzahl von aus Polysilizium bestehenden Widerständen 138 gebildet werden kann. Danach wird die Maske 134 abgezogen und eine Im­ plantiermaske für den n-Typ wird gebildet zum Schützen der noch herzu­ stellenden p-Kanaltransistoren. Die exponierten Bereiche werden dann mit einer niedrigen Dosis von Arsen durch die Gateoxidschicht 130 hindurch implantiert. Als nächstes wird diese Implantiermaske abgezogen und eine p-Implantiermaske wird für den Schutz der herzustellen n-Kanaltransis­ toren aufgebracht und bemustert. Die exponierten Regionen werden mit einer niedrigen Dosis von Bor durch die Gateoxidschicht 130 hindurch implantiert. Auch diese Maske wird abgezogen und eine Oxidschicht wird aufgebracht. Diese Oxidschicht wird dann anisotrop geätzt, um die Distanzhalter 150 zu bilden, die in Fig. 7 dargestellt sind. Danach wird eine zweite n-Implantiermaske 152 für den Schutz der herzustellen­ den p-Kanaltransistoren gebildet, und die exponierten Regionen werden mit Arsen bei 40 KeV implantiert, wobei eine Implantatkonzentration von etwa 5 × 1012/cm2 erreicht wird. Dieser Schritt erzeugt die Source- und Drainregionen und stellt die Leitfähigkeit der Gates der n-Kanaltran­ sistoren ein.
Nach Abziehen der n-Implantiermaske 152 wird eine zweite p- Implantiermaske gebildet, um die n-Kanaltransistoren zu schützen. Die exponierten Regionen werden mit Bor bei 40 KeV implantiert, um eine Im­ plantatkonzentration von etwa 5 × 1012/cm2 zu erreichen. Dieser Schritt bildet die Source- und Drainregionen und stellt die Leitfähigkeit der Gates der p-Kanaltransistoren ein. Danach wird die p-Implantiermaske abgezogen.
Wie in Fig. 8 gezeigt, wird nun eine Schicht aus Dielektrikum 156 aufgebracht. Für die Dielektrikumschicht 156 können atmosphärisches oder unteratmosphärisches TEOS/Ozon, BPSG oder ähnliche Materialien verwendet werden. Danach wird der Wafer auf 700 bis 900°C erhitzt, um die Dielektrikumschicht 156 zu verdichten und rückfließen zu lassen. Danach wird eine Photoresistmaske 158 über der Dielektrikumschicht 156 gebildet und bemustert, um die Gates 136 und die Polykristallinmaterial­ widerstände 138, wenn solche vorhanden sind, freizulegen. Der Wafer wird dann geätzt, bis über der oberen Oberfläche der Gates 136 und gegebenen­ falls der Widerstände 138 die Dielektrikumschicht 156 abgetragen ist.
Wie in Fig. 9 gezeigt, wird die Maske 158 abgetragen, und es folgt das Auftragen einer Titanschicht 160. Danach wird der Wafer bei 600 bis 700°C in Stickstoff angelassen. Das Titan, das in Kontakt mit den Gates und gegebenenfalls den Widerständen aus polykristallinem Silizium stand, reagiert mit diesem zur Bildung von Titansilicid 162. Das restliche Titan reagiert mit dem Stickstoff unter Bildung von Titan­ nitrid. Die exponierte Schicht aus Titannitrid wird dann selektiv ge­ ätzt, so daß nur das Titansilicid 162 verbleibt, wie in Fig. 10 ge­ zeigt.
Nach Abtrag der Titannitridschicht von dem Dielektrikum 156 wird der Wafer bei 700 bis 850°C in Stickstoff oder Argon angelassen, um den Widerstand des Titansilicids 162 zu verringern. Als nächstes, wie in Fig. 11 gezeigt, wird eine Oxidschicht 164 aufgebracht, und die weitere Bearbeitung verläuft konventionell.
Demgemäß werden gemäß der vorliegenden Erfindung durch Auf­ bringen der Titanschicht erst nach dem Verdichten und Rückfließen der Dielektrikumschicht 156 die Probleme, hervorgerufen durch das Erhitzen der Titanschicht auf 700 bis 900°C, eliminiert. Ein Vorteil des erfin­ dungsgemäßen Vorgehens besteht darin, daß das Titansilicid in selbst­ ausfluchtender Weise gebildet wird, das heißt, daß keine Maskierschritte erforderlich sind. Zusätzlich können auch Kobalt oder Nickel anstelle von Titan verwendet werden, um ein selbstausfluchtendes Silicid zu bil­ den.
Die Maske 158 ist nicht immer erforderlich. Wenn alle poly­ kristallinen Widerstände und Gates auf demselben Niveau hergestellt werden können, beispielsweise durch Grabenisolation anstatt der konven­ tionellen Feldoxidisolation, ist dies der Fall.

Claims (5)

1. Verfahren zum Herstellen von n-MOS- und/oder p-MOS-Transistoren auf einem Halbleitersubstrat (100, 116), bei dem auf Source- und Drainregionen sowie auf Polysiliciumgates (136) eine Dielektrikumschicht (156) aufgebracht wird, die durch Erhitzen verdichtet und rückgeflossen wird, gekennzeichnet durch Abtragen der Dielektrikumschicht (156) über den Gates (136), Auftragen einer Metallschicht (160) auf die Dielektrikumschicht (156) sowie die freigelegten Gates (136) und Umsetzung der Metallschicht (160) in Silicid (162), soweit sie in Kontakt mit den Gates (136) ist.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Dielektrikumschicht (156) über den Gates (136) mittels Ätzen abgetragen wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Metallschicht (160) außerhalb der Gates (136) abgetragen wird.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die Metallschicht (160) mittels Ätzen abgetragen wird.
5. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß vor dem Aufbringen der Dielektrikumschicht (156) eine Gateoxidschicht (130) auf dem Substrat (100, 116) gebildet, eine Schicht (132) aus polykristallinem Silizium auf die Gateoxidschicht (130) aufgebracht, die Schicht (132) aus polykristallinem Silizium zur Bildung der Gates (136) geätzt, eine weitere Oxidschicht auf die Gates (136) und die Gateoxidschicht (130) außerhalb der Gates (136) aufgebracht, die weitere Oxidschicht unter Bildung von Distanzhaltern (150) auf den Gateseitenwandungen geätzt und das Substrat (100, 116) unter Bildung der Source- und Drainregionen und Einstellen der Leitfähigkeit der Gates (136) implantiert wird.
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