KR102052307B1 - 전계 효과 트랜지스터 구조 및 관련된 무선-주파수 스위치 - Google Patents

전계 효과 트랜지스터 구조 및 관련된 무선-주파수 스위치 Download PDF

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Abstract

선형 동작 영역에서 감소된 면적당 저항값(Rds-on)을 제공하도록 구성된 전계 효과 트랜지스터(FET) 구조에 관련된 디바이스 및 방법이 개시된다. 실리콘-온-인슐레이터(SOI) 디바이스 등의 전형적인 FET 디바이스는 Rds-on 값을 바람직하게 더 낮추기 위해 더 큰 디바이스 크기를 요구한다. 그러나, 이러한 크기 증가는 바람직하지 않게도 더 큰 다이 크기를 초래한다. 디바이스 크기를 증가시키지 않고도 감소된 Rds-on 값을 생성하는 소스, 드레인, 및 대응하는 게이트의 형상들의 다양한 예들이 개시된다. 일부 구현에서, 이러한 FET 디바이스는 고전력 무선-주파수(RF) 스위칭 응용에서 이용될 수 있다. 일부 구현에서, 복수의 이러한 FET들은 직렬 접속되어 비교적 작은 다이 크기를 유지하면서 고전력 RF 스위칭 응용에서 SOI 기술의 이용을 허용한다.

Description

전계 효과 트랜지스터 구조 및 관련된 무선-주파수 스위치{FIELD-EFFECT TRANSISTOR STRUCTURES AND RELATED RADIO-FREQUENCY SWITCHES}
관련 출원에 대한 상호참조
본 출원은, 참조에 의해 그 전체를 본 명세서에 명시적으로 포함하는 2011년 11월 9일 출원된 발명의 명칭이 "DEVICES AND METHODOLOGIES RELATED TO A FET-BASED RF SWITCH HAVING A REDUCED PRODUCT OF RDS-ON AND AREA"인 미국 가출원 제61/557,709호의 우선권을 주장한다.
본 발명은 대체로 전계 효과 트랜지스터(FET) 구조와 이러한 FET 구조를 갖는 스위치 등의 무선 주파수(RF; radio-frequency) 디바이스에 관한 것이다.
전계 효과 트랜지스터(FET)는 무선주파수(RF) 응용을 위한 스위치로서 이용될 수 있다. 실리콘-온-인슐레이터(SOI; silicon-on-insulator) 스위치 등의 FET-기반의 스위치는, 예를 들어, 안테나 스위치 모듈 및 전단 모듈에서 이용된다. 이러한 응용은 통상적으로 이상적 또는 준이상적 격리의 SOI 트랜지스터 피쳐(feature)로부터 혜택을 본다.
통상적으로, SOI 디바이스는 그 정격이 수 볼트 정도일 뿐이다. 따라서, RF 스위칭 기능을 제공하기 위해 비교적 큰 폭/길이 비율을 갖는 수 개의 SOI 스위치가 직렬로 배열될 수 있다. 이러한 구성은 스위칭되는 RF 신호를 전압-분할함으로써, 브레이크다운 문제를 완화시키고, 예를 들어, 높은 RF 전력/전압 또는 높은 전압 정재파비(VSWR; voltage standing wave ratio)를 수반한 상태에서 신뢰성을 향상시킨다.
다수의 구현에서, 본 개시는, 반도체 기판, 반도체 기판 상에 형성된 복수의 제1 확산 영역, 및 반도체 기판 상에 형성된 복수의 제2 확산 영역을 포함하는 트랜지스터에 관한 것이다. 트랜지스터는 제1 및 제2 확산 영역 위에 배치된 게이트층을 더 포함한다. 게이트층은 제1 확산 영역들 각각의 위의 제1 개구와 제2 확산 영역들 각각의 위의 제2 개구를 정의한다. 제1 및 제2 개구 중 적어도 일부는 직사각형 이외의 형상을 가진다.
일부 실시예에서, 트랜지스터는 제1 및 제2 확산 영역 각각 상에 형성된 컨택트 피쳐(contact feature)를 더 포함할 수 있다. 일부 구현에서, 트랜지스터는 제1 확산 영역 상의 컨택트 피쳐에 전기적으로 접속되는 제1 도전체를 더 포함할 수 있다. 일부 구현에서, 트랜지스터는 제2 확산 영역 상의 컨택트 피쳐에 전기적으로 접속되는 제2 도전체를 더 포함할 수 있다. 제1 도전체는 소스 단자에 더 접속될 수 있고 제2 도전체는 드레인 단자에 더 접속될 수 있다.
일부 실시예에서, 제1 및 제2 개구 중 적어도 일부는, 중심과 제1 방향을 따른 신장축(elongation axis)을 갖는 신장 형상(elongate shape), 및 대략적으로 신장 형상의 중심에 위치한 중심을 갖는 다이아몬드 형상의 윤곽선에 의해 정의된 제1 형상을 가진다. 다이아몬드 형상은, 한 세트의 대향 코너들이 신장축을 따라 있고 다른 세트의 대향 코너들은 신장축에 실질적으로 수직이도록 배향될 수 있다.
일부 실시예에서, 신장 형상은 제1 방향을 따른 길이를 갖는 직사각형을 포함할 수 있다. 일부 구현에서, 신장 형상은 제1 방향을 따라 신장된 6각형을 포함할 수 있다. 제1 형상을 갖는 복수의 제1 개구는 제1 컬럼을 형성할 수 있고, 제1 컬럼 내의 제1 개구들은 제1 방향에 거의 수직인 제2 방향을 따라 배열된다. 제1 형상을 갖는 복수의 제2 개구는 제2 컬럼을 형성할 수 있고, 제2 컬럼 내의 제2 개구들은 제1 방향을 따라 제1 개구로부터 오프셋되어 제2 방향을 따라 배열된다. 제1 컬럼의 제1 개구들과 제2 컬럼의 제2 개구들은 제1 방향을 따라 및 제2 방향을 따라 엇갈리게 배치(stagger)될 수 있다. 제1 도전체 및 제2 도전체 각각은 제2 방향을 따라 연장될 수 있다.
일부 실시예에서, 트랜지스터는, 제1 방향 및 제2 방향을 따라 제2 컬럼의 제2 개구들로부터 엇갈리게 배치되는 추가의 제1 개구들을 갖는 제3 컬럼을 더 포함할 수 있다. 일부 실시예에서, 트랜지스터는 제1 방향 및 제2 방향을 따라 제3 컬럼의 제1 개구들로부터 엇갈리게 배치되는 추가의 제2 개구들을 갖는 제4 컬럼을 더 포함할 수 있다.
일부 실시예에서, 이웃하는 제1 및 제2 개구쌍은 제1 개구에 대한 제1 대면부(facing portion)와 제2 개구에 대한 제2 대면부를 포함할 수 있다. 제1 및 제2 대면부 중 적어도 하나는 상이한 방향으로 연장되는 복수의 세그먼트들을 가질 수 있다.
일부 실시예에서, 이웃하는 제1 및 제2 개구쌍은 제1 개구에 대한 제1 대면부와 제2 개구에 대한 제2 대면부를 포함할 수 있다. 제1 및 제2 대면부는 직사각형 이외의 4변형의 대향 변들을 정의할 수 있다.
일부 실시예들에서, 트랜지스터는, 복수의 제1 확산 영역이 전계 효과 트랜지스터(FET)의 소스가 되고 복수의 제2 확산 영역이 FET의 드레인이 되는, FET일 수 있다. FET는 n-타입 FET 또는 p-타입 FET를 포함할 수 있다. FET는 금속-산화물-반도체 FET(MOSFET)을 포함할 수 있다.
일부 실시예에서, 트랜지스터는 반도체 기판 아래에 배치된 절연체층을 더 포함할 수 있다. 반도체 기판은 실리콘-온-인슐레이터(SOI) 구조를 생성하도록 실리콘 기판을 포함할 수 있다.
일부 실시예에서, 형상은 유사한 크기의 직사각형 개구를 갖는 트랜지스터에 비해 면적당 감소된 Rds-on 값을 생성하도록 치수조정(dimension)될 수 있다.
다수의 구현에 따르면, 본 개시는 트랜지스터를 제조하기 위한 방법에 관한 것이다. 이 방법은 반도체 기판을 제공하는 단계를 포함한다. 이 방법은 반도체 기판 상에 복수의 제1 확산 영역을 형성하는 단계와, 반도체 기판 상에 복수의 제2 확산 영역을 형성하는 단계를 더 포함한다. 이 방법은 제1 및 제2 확산 영역 위에 배치된 게이트층을 더 포함한다. 게이트층은 제1 확산 영역들 각각의 위의 제1 개구와 제2 확산 영역들 각각의 위의 제2 개구를 정의한다. 제1 및 제2 개구 중 적어도 일부는 직사각형 이외의 형상을 가진다.
일부 교시에 따르면, 본 개시는 반도체 트랜지스터를 제조하기 위한 마스크에 관한 것이다. 이 마스크는, 반도체 기판 위의 게이트층의 형성을 허용하되 형성된 게이트층이 제1 개구 및 제2 개구를 정의하고, 제1 및 제2 개구 중 적어도 일부는 직사각형 이외의 형상을 갖도록 하는 복수의 피쳐를 포함한다.
다수의 구현에서, 본 개시는 반도체 기판과 이 기판 상에 구현된 복수의 트랜지스터를 포함하는 반도체 다이에 관한 것이다. 각각의 트랜지스터는 복수의 제1 확산 영역과 복수의 제2 확산 영역을 포함한다. 각각의 트랜지스터는 제1 및 제2 확산 영역 위에 배치된 게이트층을 더 포함하고, 게이트층은 제1 확산 영역들 각각의 위의 제1 개구와 제2 확산 영역들 각각의 위의 제2 개구를 정의한다. 제1 및 제2 개구 중 적어도 일부는 직사각형 이외의 형상을 가진다.
일부 실시예에서, 복수의 트랜지스터가 직렬 접속되어 무선-주파수(RF) 신호에 대한 스위칭가능한 도통 경로를 형성한다.
일부 구현에서, 본 개시는, 복수의 컴포넌트를 수용하도록 구성된 패키징 기판과 이 패키징 기판 상에 탑재된 다이를 갖는 반도체 모듈에 관한 것이다. 이 다이는 반도체 기판 상에 구현된 복수의 트랜지스터를 포함한다. 각각의 트랜지스터는 복수의 제1 확산 영역과 복수의 제2 확산 영역을 포함한다. 각각의 트랜지스터는 제1 및 제2 확산 영역 위에 배치된 게이트층을 더 포함하고, 게이트층은 제1 확산 영역들 각각의 위의 제1 개구와 제2 확산 영역들 각각의 위의 제2 개구를 정의한다. 제1 및 제2 개구 중 적어도 일부는 직사각형 이외의 형상을 가진다. 이 모듈은 다이와 패키징 기판 사이에 전기 접속을 제공하도록 구성된 복수의 커넥터를 더 포함한다.
일부 구현에 따르면, 본 개시는, 무선-주파수(RF) 신호를 처리하도록 구성된 트랜시버, 트랜시버에 의해 생성된 RF 신호를 증폭하도록 구성된 전력 증폭기, 및 트랜시버와 통신하며 증폭된 RF 신호의 송신을 가능하게 하도록 구성된 안테나를 갖는 RF 디바이스에 관한 것이다. RF 디바이스는, 전력 증폭기 및 안테나에 결합된 스위칭 모듈을 더 포함한다. 스위칭 모듈은 전력 증폭기로부터의 증폭된 RF 신호를 안테나에 라우팅하도록 구성된다. 스위칭 모듈은 직렬 접속된 복수의 트랜지스터를 포함하는 스위치 회로를 가진다. 각각의 트랜지스터는 복수의 제1 확산 영역과 복수의 제2 확산 영역을 포함한다. 각각의 트랜지스터는 제1 및 제2 확산 영역 위에 배치된 게이트층을 더 포함하고, 게이트층은 제1 확산 영역들 각각의 위의 제1 개구와 제2 확산 영역들 각각의 위의 제2 개구를 정의한다. 제1 및 제2 개구 중 적어도 일부는 직사각형 이외의 형상을 가진다.
일부 구현에서, 본 개시는, 반도체 기판과 입력 어셈블리를 포함하는 무선주파수(RF) 스위치에 관한 것으로, 입력 어셈블리는, 반도체 기판 상에 형성된 복수의 소스 영역과 소스 영역들 각각 상에 형성된 소스 컨택트와 소스 컨택트들 각각에 전기적으로 접속되는 입력 도전체를 갖는다. RF 스위치는 출력 어셈블리를 더 포함하고, 이 출력 어셈블리는, 반도체 기판 상에 형성된 복수의 드레인 영역과 드레인 영역들 각각 상에 형성된 드레인 컨택트와 드레인 컨택트들 각각에 전기적으로 접속되는 출력 도전체를 갖는다. RF 스위치는 소스 및 드레인 영역 위에 배치된 게이트층을 더 포함하고, 게이트층은 소스 영역들 각각의 위의 제1 개구와 드레인 영역들 각각의 위의 제2 개구를 정의한다. 제1 및 제2 개구 중 적어도 일부는 2차원 어레이로 배열된다.
일부 실시예에서, RF 스위치는 입력 도전체에 접속된 입력 단자와 출력 도전체에 접속된 출력 단자를 더 포함할 수 있다.
일부 실시예에서, 제1 및 제2 개구 각각은 평행사변형 형상을 가질 수 있다. 제1 및 제2 개구는, 한 쌍의 개구의 이웃 측면들이 실질적으로 평행하도록 배열되고, 입력 및 출력 도전체 각각은 제1 및 제2 개구의 대응하는 것들 위에서 대각으로 연장된다. 일부 실시예에서, 평행사변형 형상은 정사각형 형상이되, 정사각형들의 어레이가 와플 패턴을 정의하는 것일 수 있다.
일부 실시예에서, 제1 및 제2 개구 중 적어도 일부는, 중심과 제1 방향을 따른 신장축(elongation axis)을 갖는 신장 형상(elongate shape)과, 대략적으로 신장 형상의 중심에 위치한 중심을 갖는 다이아몬드 형상의 윤곽선에 의해 정의된 제1 형상을 가질 수 있다. 다이아몬드 형상은, 한 세트의 대향 코너들은 신장축을 따라 있고 다른 세트의 대향 코너들은 신장축에 실질적으로 수직이도록 배향될 수 있다. 신장 형상은 제1 방향을 따른 길이를 갖는 직사각형을 포함할 수 있다. 신장 형상은 제1 방향을 따라 신장된 6각형을 포함할 수 있다. 제1 형상을 갖는 복수의 제1 개구는 제1 컬럼을 형성할 수 있고, 제1 컬럼 내의 제1 개구들은 제1 방향에 거의 수직인 제2 방향을 따라 배열된다. 제1 형상을 갖는 복수의 제2 개구는 제2 컬럼을 형성할 수 있고, 제2 컬럼 내의 제2 개구들은 제1 방향을 따라 제1 개구로부터 오프셋되어 제2 방향을 따라 배열된다. 제1 컬럼의 제1 개구들과 제2 컬럼의 제2 개구들은 제1 방향을 따라 및 제2 방향을 따라 엇갈리게 배치(stagger)될 수 있다. 입력 도전체 및 출력 도전체 각각은 제2 방향을 따라 연장될 수 있다.
일부 실시예에서, RF 스위치는, 제1 방향 및 제2 방향을 따라 제2 컬럼의 제2 개구들로부터 엇갈리게 배치되는 추가의 제1 개구들을 갖는 제3 컬럼을 더 포함할 수 있다. 일부 실시예에서, RF 스위치는 제1 방향 및 제2 방향을 따라 제3 컬럼의 제1 개구들로부터 엇갈리게 배치되는 추가의 제2 개구들을 갖는 제4 컬럼을 더 포함할 수 있다.
일부 실시예에서, 이웃하는 제1 및 제2 개구쌍은 제1 개구에 대한 제1 대면부와 제2 개구에 대한 제2 대면부를 포함할 수 있다. 제1 및 제2 대면부 중 적어도 하나는 상이한 방향으로 연장되는 복수의 세그먼트들을 가질 수 있다.
일부 실시예에서, 이웃하는 제1 및 제2 개구쌍은 제1 개구에 대한 제1 대면부와 제2 개구에 대한 제2 대면부를 포함할 수 있다. 제1 및 제2 대면부는 직사각형 이외의 4변형의 대향 변들을 정의할 수 있다.
일부 실시예에서, 소스 영역, 드레인 영역, 및 게이트는 금속-산화물-반도체 FET(MOSFET)으로서 구성될 수 있다.
일부 실시예에서, RF 스위치는 반도체 기판 아래에 배치된 절연체층을 더 포함할 수 있다. 반도체 기판은 실리콘-온-인슐레이터(SOI) 구조를 생성하도록 실리콘 기판을 포함할 수 있다.
일부 실시예에서, 형상은 유사한 크기의 직사각형 개구를 갖는 트랜지스터에 비해 면적당 감소된 Rds-on 값을 생성하도록 치수조정될 수 있다.
다수의 구현에 따라, 본 개시는 무선-주파수(RF) 스위치를 제조하기 위한 방법에 관한 것이다. 이 방법은, 반도체 기판을 제공하는 단계, 반도체 기판 상에 복수의 소스 영역을 형성하는 단계, 및 반도체 기판 상에 복수의 드레인 영역을 형성하는 단계를 포함한다. 이 방법은, 소스 영역 및 드레인 영역 위에 게이트층을 형성하는 단계를 더 포함하고, 게이트층은 소스 영역들 각각의 위의 제1 개구와 드레인 영역들 각각의 위의 제2 개구를 정의한다. 제1 및 제2 개구 중 적어도 일부는 2차원 어레이로 배열된다. 이 방법은 소스 및 드레인 영역 각각 상에 컨택트를 형성하는 단계와, 소스 컨택트를 전기적으로 접속하는 입력 도전체와 드레인 컨택트를 전기적으로 접속하는 출력 도전체를 형성하는 단계를 더 포함한다.
다수의 교시에 따르면, 본 개시는 반도체 기판과 이 기판 상에 구현된 복수의 트랜지스터를 갖는 무선-주파수(RF) 스위치 다이에 관한 것이다. 각각의 트랜지스터는 복수의 소스 영역과 복수의 드레인 영역을 포함한다. 각각의 트랜지스터는 소스 및 드레인 영역 위에 배치된 게이트층을 더 포함하고, 게이트층은 소스 영역들 각각의 위의 제1 개구와 드레인 영역들 각각의 위의 제2 개구를 정의한다. 제1 및 제2 개구 중 적어도 일부는 2차원 어레이로 배열된다. 다이는 각 소스 영역 상에 형성된 소스 컨택트와 각 드레인 영역 상에 형성된 드레인 컨택트를 더 포함한다. 다이는 소스 컨택트를 전기적으로 접속하는 입력 도전체와 드레인 컨택트를 전기적으로 접속하는 출력 도전체를 더 포함한다.
다수의 구현에서, 본 개시는, 복수의 컴포넌트를 수용하도록 구성된 패키징 기판과 이 패키징 기판 상에 탑재된 다이를 갖는 무선-주파수(RF) 스위칭 모듈에 관한 것이다. 이 다이는 반도체 기판 상에 구현된 복수의 트랜지스터를 가진다. 각각의 트랜지스터는 복수의 소스 영역과 복수의 드레인 영역을 포함한다. 각각의 트랜지스터는 소스 및 드레인 영역 위에 배치된 게이트층을 더 포함하고, 게이트층은 소스 영역들 각각의 위의 제1 개구와 드레인 영역들 각각의 위의 제2 개구를 정의한다. 제1 및 제2 개구 중 적어도 일부는 2차원 어레이로 배열된다. 각각의 트랜지스터는 각 소스 영역 상에 형성된 소스 컨택트와 각 드레인 영역 상에 형성된 드레인 컨택트를 더 포함한다. 다이는 소스 컨택트를 전기적으로 접속하는 입력 도전체와 드레인 컨택트를 전기적으로 접속하는 출력 도전체를 더 포함한다. 이 모듈은 다이와 패키징 기판 사이에 전기 접속을 제공하도록 구성된 복수의 커넥터를 더 포함한다.
소정 구현에서, 본 개시는 무선주파수(RF) 디바이스에 관한 것이다. RF 디바이스는, RF 신호를 처리하도록 구성된 트랜시버, 트랜시버에 의해 생성된 RF 신호를 증폭하도록 구성된 전력 증폭기, 및 트랜시버와 통신하며 증폭된 RF 신호의 송신을 가능하게 하도록 구성된 안테나를 포함한다. RF 디바이스는, 전력 증폭기 및 안테나에 결합된 스위칭 모듈을 더 포함한다. 스위칭 모듈은 전력 증폭기로부터의 증폭된 RF 신호를 안테나에 라우팅하도록 구성된다. 스위칭 모듈은 직렬 접속된 복수의 트랜지스터를 포함하는 스위치 회로를 가진다. 각각의 트랜지스터는 복수의 소스 영역과 복수의 드레인 영역을 포함한다. 각각의 트랜지스터는 소스 및 드레인 영역 위에 배치된 게이트층을 더 포함하고, 게이트층은 소스 영역들 각각의 위의 제1 개구와 드레인 영역들 각각의 위의 제2 개구를 정의한다. 제1 및 제2 개구 중 적어도 일부는 2차원 어레이로 배열된다. 각각의 트랜지스터는 각 소스 영역 상에 형성된 소스 컨택트와 각 드레인 영역 상에 형성된 드레인 컨택트를 더 포함한다. 소스 컨택트는 증폭된 RF 신호를 수신하기 위한 입력 도전체에 접속되고, 드레인 컨택트는 증폭된 RF 신호를 출력하기 위한 출력 도전체에 접속된다.
일부 구현에서, 본 개시는 표면을 갖는 반도체 기판을 포함하는 스위칭 장치에 관한 것이다. 이 장치는 기판의 표면 상에 하나 이상의 형상을 정의하도록 기판 상에 형성된 복수의 확산 영역을 더 포함한다. 이 장치는 확산 영역들 중 선택된 것들에 전기적으로 접속된 하나 이상의 제1 도전체를 더 포함하고, 이 하나 이상의 제1 도전체는 스위칭 장치에 대한 입력으로서 함께 접속될 수 있다. 이 장치는 확산 영역들 중 나머지 것들에 전기적으로 접속된 하나 이상의 제2 도전체를 더 포함하고, 이 하나 이상의 제2 도전체는 스위칭 장치에 대한 출력으로서 함께 접속될 수 있다. 하나 이상의 제1 도전체와 연관된 하나 이상의 형상 중 적어도 일부와 하나 이상의 제2 도전체와 연관된 하나 이상의 형상 중 적어도 일부는, 대체로 서로 마주하는 제1 대면부와 제2 대면부를 포함하도록 치수조정됨으로써 이웃하는 확산 영역쌍에 속하게 된다. 제1 및 제2 대면부 중 적어도 하나는 상이한 방향으로 연장되는 복수의 세그먼트를 갖거나 제1 및 제2 대면부는 직사각형 이외의 4변형의 대향 변들을 정의한다.
일부 실시예에서, 장치는, 하나 이상의 제1 도전체에 접속된 영역과 하나 이상의 제2 도전체에 접속된 영역 사이의 전하 흐름의 제어를 허용하도록 구성되고 복수의 확산 영역 사이에 형성된 피쳐를 더 포함할 수 있다. 이러한 피쳐는 게이트 피쳐를 포함할 수 있고, 하나 이상의 제1 도전체에 접속된 복수의 확산 영역은 전계 효과 트랜지스터(FET)의 소스에 대응할 수 있다. 복수의 확산 영역은 FET의 드레인에 대응하는 하나 이상의 제2 도전체에 접속될 수 있다. 이러한 FET는 n-타입 FET 또는 p-타입 FET를 포함할 수 있다. 이러한 FET는 금속-산화물-반도체 FET(MOSFET)을 포함할 수 있다.
일부 실시예에서, 장치는 확산 영역들과 그들 각각의 도전체 사이에 전기 접속을 제공하도록 복수의 확산 영역 상에 형성된 단자들을 더 포함할 수 있다. 장치는 하나 이상의 제1 도전체에 전기적으로 접속되도록 구성된 소스 도전체층, 및 하나 이상의 제2 도전체에 전기적으로 접속되도록 구성된 드레인 도전체층을 더 포함할 수 있다.
일부 실시예에서, 장치는 반도체 기판 아래에 배치된 절연체층을 더 포함할 수 있다. 이러한 반도체 기판은 실리콘-온-인슐레이터(SOI) 구조를 생성하도록 실리콘 기판을 포함할 수 있다.
일부 실시예에서, 하나 이상의 형상은 제1 도전체에 접속된 확산 영역과 연관된 제1 십자 형상을 포함할 수 있고, 제1 십자 형상은 X 및 Y 방향을 따른 실질적으로 수직 연장부를 가지며, 제1 십자 형상의 확산 영역은 X 방향을 따라 배열된다. 하나 이상의 형상은 제2 도전체에 접속된 확산 영역과 연관된 제2 십자 형상을 더 포함할 수 있고, 제2 십자 형상은 X 및 Y 방향을 따른 실질적으로 수직 연장부를 가지며, 제2 십자 형상의 확산 영역은 X 방향을 따라 배열되고 제1 십자 형상의 확산 영역으로부터 X 방향을 따라 오프셋된다.
일부 실시예에서, 하나 이상의 형상은 제2 도전체에 접속된 확산 영역과 연관된 정사각형 형상을 더 포함할 수 있고, 정사각형 형상은 X 및 Y 방향을 따른 변들을 가지며, 정사각형 형상의 확산 영역은 X 방향을 따라 배열되고 제1 십자 형상의 확산 영역으로부터 X 방향을 따라 오프셋된다. 하나 이상의 제1 십자 형상은 제1 십자 형상의 중심에 다이아몬드 형상을 더 포함할 수 있다.
일부 실시예에서, 제1 십자 형상은 연장부의 단부에서 사면 코너(beveled corner)를 포함할 수 있다. 하나 이상의 형상은 제2 도전체에 접속된 확산 영역과 연관된 눈송이 형상을 더 포함할 수 있고, 눈송이 형상은 제1 및 제2 정사각형의 조합에 의해 정의된 경계(perimeter)를 가지며, 제1 정사각형은 X 및 Y 방향을 따른 변을 갖고, 제2 정사각형은 제1 정사각형에 관해 약 45도만큼 회전된다.
일부 실시예에서, 제1 도전체에 접속된 확산 영역과 연관된 하나 이상의 형상은 제1 6각형 형상을 포함할 수 있고, 하나 이상의 제1 6각형 형상의 확산 영역은 X 방향을 따라 배열될 수 있다. 제2 도전체에 접속된 확산 영역과 연관된 하나 이상의 형상은 제2 6각형 형상을 포함할 수 있고, 하나 이상의 제2 6각형 형상의 확산 영역은 X 방향을 따라 배열될 수 있고 제1 6각형 형상의 확산 영역으로부터 X 방향으로 오프셋된다.
일부 실시예에서, 하나 이상의 형상은 제1 도전체에 접속된 확산 영역과 연관된 제1 이중-다이아몬드 형상을 포함할 수 있고, 제1 및 제2 마름모 형상을 갖는 제1 이중-다이아몬드 형상은 X 방향을 따라 연결(join)될 수 있다. 하나 이상의 제1 이중-다이아몬드 형상의 확산 영역은 x 방향을 따라 지그재그 패턴으로 배열될 수 있다. 하나 이상의 형상은 제2 도전체에 접속된 확산 영역과 연관된 제2 이중-다이아몬드 형상을 포함할 수 있고, 제1 및 제2 마름모 형상을 갖는 제2 이중-다이아몬드 형상은 Y 방향을 따라 연결될 수 있다. 하나 이상의 제2 이중-다이아몬드 형상의 확산 영역은 주어진 X 라인을 따르도록 X 방향을 따라 지그재그 패턴으로 배열될 수 있다.
일부 실시예에서, 하나 이상의 형상은 제1 도전체에 접속된 확산 영역과 연관된 제1 이중-다이아몬드 형상을 포함할 수 있고, 제1 및 제2 마름모 형상을 갖는 제1 이중-다이아몬드 형상은 X 방향으로부터 약 45도 각도의 방향을 따라 연결될 수 있다. 하나 이상의 제1 이중-다이아몬드 형상의 확산 영역은 X 방향을 따라 배열될 수 있다. 하나 이상의 형상은 제2 도전체에 접속된 확산 영역과 연관된 제2 이중-다이아몬드 형상을 포함할 수 있고, 제1 및 제2 마름모 형상을 갖는 제2 이중-다이아몬드 형상은 X 방향으로부터 약 45도 각도의 방향을 따라 연결될 수 있다. 하나 이상의 제2 이중-다이아몬드 형상의 확산 영역은 X 방향을 따라 배열될 수 있고 제1 이중-다이아몬드 형상의 확산 영역으로부터 X 방향을 따라 오프셋된다.
일부 실시예에서, 하나 이상의 형상은 제1 도전체에 접속된 확산 영역과 연관된 제1 6각형 형상을 포함할 수 있고, 제1 6각형 형상은 Y 방향을 따라 신장되고(stretch), 하나 이상의 제1 6각형 형상의 확산 영역은 X 방향을 따라 배열될 수 있다. 하나 이상의 형상은 제2 도전체에 접속된 확산 영역과 연관된 제2 6각형 형상을 포함할 수 있고, 제2 6각형 형상은 Y 방향을 따라 신장되고, 하나 이상의 제2 6각형 형상의 확산 영역은 X 방향을 따라 배열되고 제1 6각형 형상의 확산 영역으로부터 X 방향을 따라 오프셋될 수 있다. 하나 이상의 형상은 제1 및 제2 6각형 형상 각각의 중심에 다이아몬드 형상을 더 포함할 수 있다. 제1 및 제2 6각형 형상 각각은 X 방향을 따라 다이아몬드 형상의 테이퍼링된 코너(tapered corner)를 포함할 수 있다. 하나 이상의 형상은, 제1 및 제2 신장된 6각형 형상들 각각의 중심에, 각각의 신장된 6각형 형상과 그의 대응하는 다이아몬드 형상의 것들 사이의 Y 치수를 갖는 제2 신장된 6각형 형상을 더 포함할 수 있다.
일부 실시예에서, 하나 이상의 형상은 제1 도전체에 접속된 확산 영역과 연관된 제1 직사각형 형상을 포함할 수 있고, 제1 직사각형 형상은 Y 방향을 따라 신장되고, 하나 이상의 제1 직사각형 형상의 확산 영역은 X 방향을 따라 배열될 수 있다. 하나 이상의 형상은 제2 도전체에 접속된 확산 영역과 연관된 제2 직사각형 형상을 포함할 수 있고, 제2 직사각형 형상은 Y 방향을 따라 신장되고, 하나 이상의 제2 직사각형 형상의 확산 영역은 X 방향을 따라 배열되고 제1 직사각형 형상의 확산 영역으로부터 X 방향을 따라 오프셋될 수 있다. 하나 이상의 형상은 제1 및 제2 신장된 직사각형 형상 각각의 중심에 다이아몬드 형상을 더 포함할 수 있다.
일부 실시예에서, 하나 이상의 형상은 제1 도전체에 접속된 확산 영역과 연관된 제1 십자 형상을 포함할 수 있고, 제1 십자 형상은 X 및 Y 방향에 관해 약 45도인 방향을 따른 실질적으로 수직 연장부를 가지며, 하나 이상의 제1 십자 형상의 확산 영역은 X 방향을 따라 배열될 수 있다. 하나 이상의 형상은 제2 도전체에 접속된 확산 영역과 연관된 제2 십자 형상을 포함할 수 있고, 제2 십자 형상은 X 및 Y 방향에 관해 약 45도인 방향을 따른 실질적으로 수직 연장부를 가지며, 하나 이상의 제2 십자 형상의 확산 영역은 X 방향을 따라 배열되고 제1 십자 형상의 확산 영역으로부터 X 방향을 따라 오프셋될 수 있다. 제1 및 제2 십자 형상들 각각은 주어진 45도 방향을 따른 형상의 중심으로부터의 2개의 연장부가 45도 라인을 따라 대향측들 상에서 오프셋되도록 치수조정될 수 있다. 각각의 오프셋 연장부는 45도 라인으로부터 더 먼 연장부측 상에 사면 단부 코너를 포함할 수 있다. 제1 및 제2 십자 형상들 각각은 각 십자 형상의 중심 주변에 다이아몬드 형상을 더 포함할 수 있다.
일부 실시예에서, 하나 이상의 형상은 제1 도전체에 접속된 확산 영역과 연관된 8각형 형상을 포함할 수 있고, 하나 이상의 8각형 형상의 확산 영역은 X 방향을 따라 배열될 수 있다. 8각형 형상은 제1 신장된 8각형 형상을 포함할 수 있고, 제1 신장된 방향은 X 방향에 관해 약 45도 각도의 방향이다. 하나 이상의 형상은 제2 도전체에 접속된 확산 영역과 연관된 제2 신장된 8각형 형상을 포함할 수 있고, 신장된 방향은 X 방향에 관해 약 45도 각도이고, 하나 이상의 제2 신장된 8각형 형상의 확산 영역은 X 방향을 따라 배열되고 제1 신장된 8각형 형상의 확산 영역으로부터 X 방향을 따라 오프셋될 수 있다.
다수의 구현에 따르면, 본 개시는 직렬로 배열된 복수의 트랜지스터 스위치를 갖는 무선-주파수(RF) 스위칭 디바이스에 관한 것이다. 각각의 스위치는 입력과 출력을 갖되, 중간 스위치의 출력이 그의 이웃 스위치의 입력으로서 작용한다. 각각의 스위치는 입력과 출력 사이에서 전하의 흐름 제어를 허용하도록 구성된 피쳐를 포함한다. 각각의 스위치는, 표면을 갖는 반도체 기판; 이 기판의 표면 상에 하나 이상의 형상을 정의하도록 기판 상에 형성된 복수의 확산 영역; 확산 영역들 중 선택된 것들에 전기적으로 접속되고, 스위칭 장치에 대한 입력으로 함께 접속될 수 있는 하나 이상의 제1 도전체; 및 확산 영역들 중 나머지 것들에 전기적으로 접속되고, 스위칭 장치에 대한 출력으로서 함께 접속될 수 있는 하나 이상의 제2 도전체를 더 포함한다. 하나 이상의 제1 도전체와 연관된 하나 이상의 형상 중 적어도 일부와 하나 이상의 제2 도전체와 연관된 하나 이상의 형상 중 적어도 일부는, 대체로 서로 마주하는 제1 대면부와 제2 대면부를 포함하도록 치수조정됨으로써 이웃하는 확산 영역쌍에 속하게 된다. 제1 및 제2 대면부 중 적어도 하나는 상이한 방향으로 연장되는 복수의 세그먼트를 갖거나 제1 및 제2 대면부는 직사각형 이외의 4변형의 대향 변들을 정의한다.
일부 실시예에서, 반도체 기판은 실리콘 기판을 포함할 수 있다. RF 스위칭 디바이스는 높은 격리와 높은 RON/COFF 성능 지수를 제공하도록 실리콘-온-인슐레이터(SOI) 구조를 생성하기 위해 실리콘 기판 아래에 절연체층을 더 포함할 수 있다. 각각의 트랜지스터 스위치는 MOSFET 스위치를 포함하되 그 입력이 소스를 포함할 수 있다. 전하의 흐름을 제어하기 위한 피쳐는 게이트를 포함할 수 있고, 출력은 드레인을 포함할 수 있다. 스위치의 수는 고전력 RF 신호의 전압 분할을 허용하도록 선택될 수 있고, 각각의 분할된 전압은 SOI 구조의 항복 전압보다 작도록 선택된다. 제1 및 제2 대면부의 치수와 배열은 각 스위치의 면적과 RDS-ON의 비교적 낮은 곱을 생성하도록 선택될 수 있다.
일부 실시예에 따르면, 본 개시는 무선 디바이스용 안테나 스위치 모듈에 관한 것이다. 모듈은, 하나 이상의 안테나로의 및 하나 이상의 안테나로부터의 하나 이상의 RF 신호를 스위칭하도록 구성된 스위칭 디바이스를 포함한다. 스위칭 디바이스는 복수의 트랜지스터 스위치를 포함하고, 각각의 스위치는 입력과 출력을 갖되, 중간 스위치의 출력이 그의 이웃 스위치의 입력으로서 작용하고, 각각의 스위치는 입력과 출력 사이에서 전하의 흐름을 제어를 허용하도록 구성된 피쳐를 포함한다. 각각의 스위치는, 표면을 갖는 반도체 기판; 이 기판의 표면 상에 하나 이상의 형상을 정의하도록 기판 상에 형성된 복수의 확산 영역; 확산 영역들 중 선택된 것들에 전기적으로 접속되고, 스위칭 장치에 대한 입력으로 함께 접속될 수 있는 하나 이상의 제1 도전체; 및 확산 영역들 중 나머지 것들에 전기적으로 접속되고, 스위칭 장치에 대한 출력으로서 함께 접속될 수 있는 하나 이상의 제2 도전체를 더 포함한다. 하나 이상의 제1 도전체와 연관된 하나 이상의 형상 중 적어도 일부와 하나 이상의 제2 도전체와 연관된 하나 이상의 형상 중 적어도 일부는, 대체로 서로 마주하는 제1 대면부와 제2 대면부를 포함하도록 치수조정됨으로써 이웃하는 확산 영역쌍에 속하게 된다. 제1 및 제2 대면부 중 적어도 하나는 상이한 방향으로 연장되는 복수의 세그먼트를 갖거나 제1 및 제2 대면부는 직사각형 이외의 4변형의 대향 변들을 정의한다. 모듈은 하나 이상의 안테나로의 접속을 허용하도록 구성된 하나 이상의 안테나 포트를 더 포함한다. 모듈은 하나 이상의 안테나로의 및/또는 하나 이상의 안테나로부터의 하나 이상의 RF 신호의 라우팅을 허용하도록 구성된 하나 이상의 RF 포트를 더 포함한다.
다수의 실시예에서, 본 개시는 무선 디바이스용 전단 모듈에 관한 것이다. 이 모듈은 하나 이상의 안테나로의 및 하나 이상의 안테나로부터의 하나 이상의 RF 신호를 스위칭하도록 구성된 스위칭 디바이스를 포함하고, 스위칭 디바이스는 복수의 트랜지스터 스위치를 포함하며, 각 스위치는 입력과 출력을 갖되, 중간 스위치의 출력이 그의 이웃 스위치의 입력으로서 작용한다. 각각의 스위치는 입력과 출력 사이에서 전하의 흐름 제어를 허용하도록 구성된 피쳐를 포함한다. 각각의 스위치는, 표면을 갖는 반도체 기판; 이 기판의 표면 상에 하나 이상의 형상을 정의하도록 기판 상에 형성된 복수의 확산 영역; 확산 영역들 중 선택된 것들에 전기적으로 접속되고, 스위칭 장치에 대한 입력으로 함께 접속될 수 있는 하나 이상의 제1 도전체; 및 확산 영역들 중 나머지 것들에 전기적으로 접속되고, 스위칭 장치에 대한 출력으로서 함께 접속될 수 있는 하나 이상의 제2 도전체를 더 포함한다. 하나 이상의 제1 도전체와 연관된 하나 이상의 형상 중 적어도 일부와 하나 이상의 제2 도전체와 연관된 하나 이상의 형상 중 적어도 일부는, 대체로 서로 마주하는 제1 대면부와 제2 대면부를 포함하도록 치수조정됨으로써 이웃하는 확산 영역쌍에 속하게 된다. 제1 및 제2 대면부 중 적어도 하나는 상이한 방향으로 연장되는 복수의 세그먼트를 갖거나 제1 및 제2 대면부는 직사각형 이외의 4변형의 대향 변들을 정의한다. 이 모듈은 하나 이상의 RF 신호를 수신하여 스위칭 디바이스에 제공하도록 구성된 하나 이상의 입력 RF 포트를 더 포함한다. 모듈은 스위칭 디바이스로부터 출력 RF 신호를 수신하고 출력 RF 신호를 원하는 목적지에 라우팅하도록 구성된 하나 이상의 출력 RF 포트를 더 포함한다.
다수의 실시예에 따르면, 본 개시는 수신된 RF 신호를 처리하고 RF 신호를 전송하도록 구성된 트랜시버를 갖는 무선 디바이스에 관한 것이다. 무선 디바이스는 수신된 RF 신호의 수신과 송신 신호의 전송을 가능케 하도록 구성된 안테나를 더 포함한다. 무선 디바이스는 수신기와 안테나 사이의 원하는 RF 신호의 라우팅을 허용하도록 구성된 적어도 하나의 스위칭 모듈을 더 포함한다. 스위칭 디바이스는 하나 이상의 입력과 하나 이상의 출력을 가진다. 스위칭 디바이스는 직렬로 배열된 하나 이상의 MOSFET SOI 트랜지스터 스위치를 더 포함하고, 각각의 스위치는 기판의 표면 상의 제1 형상을 갖는 하나 이상의 확산 영역과 기판의 표면 상의 제2 형상을 갖는 하나 이상의 확산 영역을 포함한다. 제1 및 제2 형상은 대체로 서로 마주하는 제1 및 제2 대면부를 포함하도록 치수조정된다. 제1 및 제2 대면부 중 적어도 하나는 상이한 방향으로 연장되는 복수의 세그먼트를 갖거나 제1 및 제2 대면부는 직사각형 이외의 4변형의 대향 변들을 정의한다. 스위칭 디바이스는, 하나 이상의 제1 형상의 확산 영역을 상호접속하는 하나 이상의 소스 커넥터와 하나 이상의 제2 형상의 확산 영역을 상호접속하는 하나 이상의 드레인 커넥터를 더 포함한다. MOSFET SOI 트랜지스터 스위치는 높은 격리와 높은 RON/COFF 성능 지수를 제공하도록 구성될 수 있다. 확산 영역의 제1 및 제2 형상은 스위칭 모듈의 면적과 RDS-ON의 비교적 낮은 곱을 생성하도록 선택될 수 있다.
일부 구현에서, 본 개시는 무선주파수(RF) 스위칭 디바이스를 제조하기 위한 방법에 관한 것이다. 이 방법은 절연체층 상에 격리된 웰(isolated well)을 갖는 실리콘-온-인슐레이터(SOI) 구조를 제공하거나 형성하는 단계를 포함한다. 이 방법은 상기 웰에 하나 이상의 소스 영역 및 하나 이상의 드레인 영역을 형성하는 단계를 더 포함하고, 하나 이상의 소스 영역은 제1 형상을 포함하고, 하나 이상의 드레인 영역은 제2 형상을 포함한다. 제1 및 제2 형상은 대체로 서로 마주하는 제1 및 제2 대면부를 포함하도록 치수조정된다. 제1 및 제2 대면부 중 적어도 하나는 상이한 방향으로 연장되는 복수의 세그먼트를 갖거나 제1 및 제2 대면부는 직사각형 이외의 4변형의 대향 변들을 정의한다. 이 방법은 하나 이상의 소스 영역과 하나 이상의 드레인 영역 사이에 게이트를 형성하는 단계를 더 포함한다. 이 방법은 하나 이상의 소스 영역들 각각을 상호접속하는 하나 이상의 전기 도전체를 형성하는 단계를 더 포함한다. 이 방법은 하나 이상의 드레인 영역들 각각을 상호접속하는 하나 이상의 전기 도전체를 형성하는 단계를 더 포함한다.
일부 구현에서, 본 개시는 반도체 기판과 이 기판 상에 형성된 확산층을 갖는 무선주파수(RF) 스위치에 관한 것이다. RF 스위치는 확산층 상에 형성된 게이트층을 더 포함한다. 게이트층은 2차원 방식으로 배열된 복수의 성형된 개구를 정의하고 확산층의 개구-성형된 영역을 노출시킨다. 개구-성형된 영역들 각각은 소스 영역 또는 드레인 영역으로서 그룹화된다. RF 스위치는 개구-성형된 영역들 각각 상에 형성된 전기 컨택트를 더 포함한다. RF 스위치는, 소스 영역과 연관된 전기 컨택트와 전기적으로 접속하도록 구성된 하나 이상의 소스 도전체, 및 드레인 영역과 연관된 전기 컨택트와 전기적으로 접속하도록 구성된 하나 이상의 드레인 도전체를 더 포함한다.
본 개시를 요약하기 위한 목적을 위해, 본 발명의 소정의 양태, 이점 및 신규한 특징들이 여기서 설명되었다. 반드시 이러한 이점들 모두가 본 발명의 임의의 특정 실시예에 따라 달성될 수 있는 것은 아니라는 점을 이해해야 한다. 따라서, 본 발명은 여기서 교시되거나 암시될 수 있는 다른 이점들을 반드시 달성하지 않고 여기서 교시된 하나의 이점 또는 이점들의 그룹을 달성하거나 최적화하는 방식으로 구현되거나 실행될 수 있다.
도 1a는 본 개시의 하나 이상의 피쳐를 포함하도록 구성될 수 있는 스위칭 컴포넌트를 갖는 무선 디바이스를 개략적으로 나타낸다.
도 1b는 도 1a의 무선 디바이스의 더 구체적인 예를 개략적으로 나타낸다.
도 2a는 본 개시의 하나 이상의 피쳐를 포함하도록 구성될 수 있는 스위칭 모듈을 개략적으로 나타낸다.
도 2b는 도 2a의 스위칭 모듈의 더 구체적인 예의 평면도를 도시한다.
도 2c는 도 2b의 스위칭 모듈의 측면도를 도시한다.
도 3은 본 개시의 하나 이상의 피쳐를 포함하도록 구성될 수 있는 스위치 어레이를 갖는 다이를 개략적으로 나타낸다.
도 4는 주어진 스위치 아암을 따라 복수의 전계 효과 트랜지스터(FET)를 갖는 스위치 어레이의 예를 도시한다.
도 5는, 일부 구현에서, 본 개시의 하나 이상의 피쳐를 갖는 RF 스위치들이 N-폴-M 쓰로우(N-pole-M-throw) 구성일 수 있음을 도시하고 있다.
도 6a 및 도 6b는 핑거 구성을 갖는 예시의 실리콘-온-인슐레이터(SOI) 금속-산화물-반도체 FET(MOSFET) 디바이스의 평면도 및 단면도를 도시한다.
도 7a 및 도 7b는 다중-핑거 구성을 갖는 SOI MOSFET 디바이스들의 예시적 어레이의 평면 및 단면도를 도시한다.
도 8a 및 도 8b는 와플 구성으로 배열된 다이아몬드 형상의 FET 디바이스의 예시적 어레이를 도시한다.
도 9는 6각형 형상의 FET 디바이스의 예시적 어레이를 도시한다.
도 10은 8각형 형상의 FET 디바이스의 예시적 어레이를 도시한다.
도 11은 이중-다이아몬드 형상의 FET 디바이스의 예시적 어레이를 도시한다.
도 12는 도 11의 어레이의 변형례를 도시한다.
도 13은 십자 형상의 FET 디바이스의 예시적 어레이를 도시한다.
도 14는 십자 형상의 FET 디바이스와 다이아몬드 형상의 FET 디바이스의 예시적 어레이를 도시한다.
도 15는 십자 형상의 FET 디바이스와 별 형상의 FET 디바이스의 예시적 어레이를 도시한다.
도 16은 수정된-별 형상의 FET 디바이스의 예시적 어레이를 도시한다.
도 17은 직사각형과 다이아몬드 형상의 조합을 갖는 FET 디바이스의 예시적 어레이를 도시한다.
도 18a는 도 17의 예시적 형상의 한 변형이 되는 형상을 갖는 FET 디바이스의 예시적 어레이를 도시한다.
도 18b는 도 18a의 예시적 어레이의 에지 및/또는 코너가 어떻게 구성될 수 있는지의 예를 도시한다.
도 19는 도 18의 예시적 형상의 한 변형이 되는 형상을 갖는 FET 디바이스의 예시적 어레이를 도시한다.
도 20은 FET 디바이스들의 어레이의 소스 및 드레인 영역들을 상호접속하기 위한 금속 인터커넥트 구성의 예를 도시한다.
도 21은 도 20의 구성의 변형례를 도시한다.
도 22는 직사각형 형상의 FET 디바이스의 소스와 드레인 사이의 전위 등고선(electric potential contour) 패턴을 도시한다.
도 23은 다이아몬드 형상의 FET 디바이스의 소스와 드레인 사이의 전위 등고선 패턴을 도시한다.
도 24는 여기서 설명된 하나 이상의 피쳐를 갖는 하나 이상의 FET을 제조하기 위해 구현될 수 있는 프로세스를 도시한다.
도 25는 도 24의 프로세스와 연관된 제조의 다양한 스테이지들을 도시한다.
여기서 제공된 서두는, 있다면, 단지 편의를 위한 것이며, 반드시 청구된 발명의 범위 또는 의미에 영향을 미치는 것은 아니다.
하나 이상의 바람직한 성능 지수를 갖는 반도체 트랜지스터에 관련된 디바이스와 방법들이 여기서 개시된다. 이러한 트랜지스터는 여기서 실리콘-온-인슐레이터(SOI) 디바이스로서 구현된 전계 효과 트랜지스터(FET)의 맥락에서 설명된다. 그러나, 본 개시의 하나 이상의 피쳐는 다른 타입의 트랜지스터 및/또는 다른 프로세스 기술들로도 구현될 수 있다는 것을 이해할 것이다. 예를 들어, 쌍극성 접합 트랜지스터(BJT)는 본 개시의 하나 이상의 피쳐를 포함하도록 구성될 수 있다. 또 다른 예에서, 비-SOI 프로세스 기술들과 연관된 트랜지스터는 본 개시의 하나 이상의 피쳐를 포함하도록 구성될 수 있다.
FET의 다양한 예들이 무선-주파수(RF) 신호의 스위칭의 맥락에서 여기서 설명된다. 그러나, 본 개시의 하나 이상의 피쳐는 다른 타입의 응용에서 구현될 수 있다는 것을 이해할 것이다.
도 1a는, 일부 실시예에서, 본 개시의 하나 이상의 피쳐가 셀룰러 전화, 스마트폰, 태블릿, 또는 기타 음성 및/또는 데이터 통신용으로 구성된 임의의 휴대형 장치 등의 무선 디바이스(100)에 구현될 수 있다는 것을 도시하고 있다. 무선 디바이스(100)는 배터리(102)와 배터리를 수납하기 위한 리셉터클을 포함하는 것으로 도시되어 있다. 이러한 배터리는 무선 디바이스(100) 내의 다수의 다른 컴포넌트들에 전력을 제공할 수 있다.
무선 디바이스(100)는 전송 신호를 생성하고 및/또는 수신된 신호를 처리하도록 구성된 컴포넌트(104)를 더 포함하는 것으로 도시되어 있다. 일부 실시예에서, 이러한 송신 및 수신 기능은 별개의 컴포넌트들(예를 들어, 송신 모듈과 수신 모듈)로 구현되거나 동일한 모듈(예를 들어, 트랜시버 모듈)로 구현될 수 있다.
일부 실시예에서, 본 개시의 하나 이상의 피쳐는, RF 신호의 송신과 수신 양쪽 모두를 수행하도록 구성된 디바이스(예를 들어, 무선 트랜시버), 수신만 하도록 구성된 디바이스(예를 들어, 무선 수신기), 또는 송신만 하도록 구성된 디바이스(예를 들어, 무선 송신기)에서 구현될 수 있다.
무선 디바이스(100)는 스위치 컴포넌트(106)를 더 포함하는 것으로 도시되어 있다. 이러한 컴포넌트는, 예를 들어, 안테나 스위치 모듈 및/또는 전단 모듈을 포함할 수 있다. 일부 실시예에서, 여기서 설명되는 FET 스위치와 연관된 하나 이상의 피쳐들은 스위치 컴포넌트(106)에서 구현될 수 있다.
무선 디바이스(100)는 안테나 컴포넌트(108)를 더 포함하는 것으로 도시되어 있다. 이러한 컴포넌트는 RF 신호의 송신 및/또는 수신을 가능케 하는 하나 이상의 안테나를 포함할 수 있다.
도 1b는 도 1a의 무선 디바이스(100)가 어떻게 구현될 수 있는지의 더 구체적인 예를 개략적으로 나타낸다. 도 1b에서, 예시적인 무선 디바이스(100)는 여기서 설명되는 구성을 갖는 하나 이상의 스위치를 포함하는 것으로 도시되어 있다. 예를 들어, 스위치(106)는, 예를 들어, 상이한 대역들 및/또는 모드들, 송신 및 수신 모드들 등 사이에서 스위칭을 제공하도록 구성될 수 있다.
예시의 무선 디바이스(100)에서, 복수의 PA를 갖는 전력 증폭기(PA) 모듈(96)은 증폭된 RF 신호를 (듀플렉서(93)를 통해) 스위치(106)에 제공할 수 있고, 스위치(106)는 증폭된 RF 신호를 안테나(108)에 라우팅할 수 있다. PA 모듈(96)은, 공지된 방식으로 구성되고 동작할 수 있는 트랜시버(104)로부터 증폭되지 않은 RF 신호를 수신할 수 있다. 트랜시버(104)는 수신된 신호를 처리하도록 구성될 수도 있다. 트랜시버(104)는 사용자에게 적합한 데이터 및/또는 음성 신호와 트랜시버(104)에 적합한 RF 신호 사이의 변환을 제공하도록 구성된 기저대역 서브시스템(93)과 상호작용하는 것으로 도시되어 있다. 트랜시버(104)는 또한, 무선 디바이스(100)의 동작을 위한 전력을 관리하도록 구성된 전력 관리 컴포넌트(92)에 접속되는 것으로 도시되어 있다. 이러한 전력 관리 컴포넌트는 또한, 기저대역 서브시스템(93)과 무선 디바이스(100)의 기타의 컴포넌트들의 동작을 제어할 수 있다.
기저대역 서브시스템(93)은 사용자에게 제공되거나 사용자로부터 수신된 음성 및/또는 데이터의 다양한 입력 및 출력을 가능케 하기 위해 사용자 인터페이스(90)에 접속되는 것으로 도시되어 있다. 기저대역 서브시스템(93)은 또한, 무선 디바이스의 동작을 가능케 하는 데이터 및/또는 명령어를 저장하고 및/또는 사용자를 위한 정보의 저장을 제공하도록 구성된 메모리(91)에 접속될 수 있다.
일부 실시예에서, 듀플렉서(94)는 송신 및 수신 동작이 공통 안테나(예를 들어, 108)를 이용하여 동시에 수행되는 것을 허용할 수 있다. 도 1b에서, 수신된 신호는, 예를 들어, 저잡음 증폭기(LNA; low-noise amplifier)를 포함할 수 있는, "Rx" 경로(미도시)에 라우팅되는 것으로 도시되어 있다.
예시적 듀플렉서(94)는 통상적으로 주파수-분할 듀플렉싱(FDD) 동작에 이용된다. 다른 타입의 듀플렉싱 구성들도 역시 구현될 수 있다는 것을 이해할 것이다. 예를 들어, 시분할 듀플렉싱(TDD) 구성을 갖는 무선 디바이스는 듀플렉서 대신에 각각의 저역-통과 필터(LPF)를 포함할 수 있고, 스위치(예를 들어, 도 1b의 106)는 Tx/Rx(TR) 스위칭 기능 뿐만 아니라, 대역 선택 기능을 제공하도록 구성될 수 있다.
다수의 다른 무선 디바이스 구성이 여기서 설명된 하나 이상의 피쳐를 이용할 수 있다. 예를 들어, 무선 디바이스는 다중-대역 디바이스일 필요는 없다. 또 다른 예에서, 무선 디바이스는, 다이버시티 안테나 등의 추가 안테나와, Wi-Fi, Bluetooth, 및 GPS 등의 추가 접속 피쳐를 포함할 수 있다.
도 2a는, 일부 실시예에서, 본 개시의 하나 이상의 피쳐는 스위칭 모듈(110) 등의 모듈에서 구현될 수 있다는 것을 도시하고 있다. 이러한 모듈은, 예를 들어, 도 1a 및 도 1b를 참조하여 기술된 스위치 컴포넌트(106)로서 구현될 수 있다.
도 2a에서, 스위칭 모듈(110)은, 다이(112), 접속 컴포넌트(114), 및 패키징 컴포넌트(116)를 포함하는 것으로 도시되어 있다. 다이(112)는, 여기서 설명된 하나 이상의 피쳐를 갖는 하나 이상의 FET를 포함할 수 있다. 접속 컴포넌트(114)는, 다이(112)로의 및 다이(112)로부터의 신호의 전송을 허용하고 다이(112) 상의 회로로의 전력의 전달을 허용하는 커넥터 및 단자 등의 부품 및/또는 구조를 포함할 수 있다. 패키징 컴포넌트(116)는, 예를 들어, 탑재 기판과 다이(112)의 보호를 제공하는 부품 및/또는 구조를 포함할 수 있다.
도 2b 및 도 2c는 도 2a의 모듈(110)의 더 구체적인 예일 수 있는 모듈(110)의 평면도 및 측면도를 도시한다. 예시의 모듈(110)은 복수의 컴포넌트를 수신하도록 구성되는 패키징 기판(81)을 포함할 수 있다. 일부 실시예에서, 이러한 컴포넌트는 여기서 설명된 하나 이상의 피쳐를 갖는 다이(112)를 포함할 수 있다. 예를 들어, 다이(112)는, 여기서 설명된 하나 이상의 피쳐를 갖는 스위치 회로(106)를 포함할 수 있다. 복수의 접속 패드(84)는, 기판(81) 상의 접속 패드(82)로의 와이어본드(83) 등의 전기 접속을 가능케 하여 다이(112)로의 및 다이(112)로부터의 다양한 신호의 전달을 가능케 할 수 있다.
일부 실시예에서, 패키징 기판(81) 상에 탑재되거나 패키징 기판(81) 상에 또는 패키징 기판(81)에 형성된 컴포넌트들은, 예를 들어, 하나 이상의 표면 실장 디바이스(SMD; surface mount device)(예를 들어, 87) 및 하나 이상의 정합 회로망(예를 들어, 86)을 더 포함할 수 있다. 일부 실시예에서, 패키징 기판(81)은 라미네이트 기판(laminate substrate)을 포함할 수 있다.
일부 실시예에서, 모듈(110)은 또한, 예를 들어, 모듈(110)의 보호를 제공하고 더 용이한 취급을 가능케 하는 하나 이상의 패키징 구조를 포함할 수 있다. 이러한 패키징 구조는 패키징 기판(81) 위에 형성되고 다양한 회로들과 그 상의 컴포넌트들을 실질적으로 캡슐화하도록 치수조정된 오버몰드(overmold)(88)를 포함할 수 있다.
모듈(110)이 와이어본드-기반의 전기 접속의 맥락에서 설명되고 있지만, 본 개시의 하나 이상의 피쳐들은 또한, 플립-플롭 구성을 포함한 다른 패키징 구성으로 구현될 수도 있다는 것을 이해할 것이다.
도 3은, 일부 구현에서, (도 2의 다이(112) 등의) 다이(120)는 하나 이상의 집적 회로(IC)를 포함할 수 있다는 것을 도시하고 있다. 예를 들어, 트랜시버(122)는, 전력 증폭기(124) 및 스위치 어레이(126)와 함께, 다이(120) 상에 제공될 수 있다. 이러한 기능 컴포넌트들은 별개의 IC들로서, 단일의 IC로, 또는 이들의 소정 조합으로 구현될 수 있다. 일부 실시예에서, 스위치 어레이(126)는 여기서 설명된 하나 이상의 피쳐를 갖는 하나 이상의 FET를 포함할 수 있다.
도 4는 여기서 설명된 하나 이상의 피쳐를 갖는 FET가 구현될 수 있는 RF 트랜지스터 스위칭 어레이(130)의 예를 개략적으로 도시한다. 직렬 아암(series arm)으로서 표시된 트랜지스터(146)의 어레이(134)는 RF 포트(132)와 안테나 포트(138) 사이에 제공될 수 있다. 일부 실시예에서, 분로 아암(shunt arm)으로서 표시된 트랜지스터(146)의 어레이(140)도 역시 RF 포트(132)와 공통 접지(144) 사이에 제공될 수 있다.
RF 포트(132)는, 전용 송신(TX) 포트, 전용 수신(RX) 포트, 송/수신(TRX) 포트, 또는 광대역(WB) 포트를 포함할 수 있다. TX 예의 경우, RF 포트(132)는 전력 증폭기의 출력에 접속될 수 있다. RX 예의 경우, RF 포트(132)는 필터에 접속될 수 있고, 필터는, 이어서, 기저대역 처리를 위해 ADC에 접속될 수 있다. TRX와 WB 예의 경우, RF 포트(132)는 RF 신호의 양방향 통과를 위해 각각의 입력(들) 및 출력(들)에 접속될 수 있다. 안테나 포트(138)는 하나 이상의 안테나에 접속될 수 있다.
도 4에 도시된 바와 같이, 직렬 게이트 제어(136) 및 분로 게이트 제어(142)는 직렬 또는 분로 트랜지스터 스택들을 각각 스위치 ON 또는 OFF하는 제어 신호를 제공하도록 그들 각각의 어레이에 결합될 수 있다. RF 포트(132)가 안테나 포트(138)에 접속되려 할 때, 직렬 게이트 제어 신호는 어써팅(assert)될 수 있고, 분로 게이트 제어 신호는 디어써팅(de-assert)될 수 있다. 반면, 안테나 포트(138)로부터 RF 포트(132)를 닫고 전기적 격리를 제공하는 것이 바람직할 때, 직렬 게이트 제어 신호는 디어써팅될 수 있고, 분로 게이트 제어 신호는 어써팅될 수 있다. 이러한 분로 아암과 분로 게이트 제어의 존재는 RF 스위치에 대한 선택사항일 수 있고, RF 스위치가 OFF 상태일 때 더 큰 격리를 제공할 수 있다.
도 4의 예시의 RF 트랜지스터 스위칭 어레이(130)에서, 트랜지스터(146)에서 발견되는 비교적 높은 RF 전압과 스위치 아암을 구동하는 비교적 낮은 전압 제어 로직 또는 레벨 시프터 사이에 격리를 제공하도록 트랜지스터(146)와 게이트 제어(136 또는 142) 사이에는 저항이 제공될 수 있다. 일부 실시예에서, 높은 RF 전압을 추가로 낮추도록(knock down) 제어 회로에서 추가의 RC 필터링이 제공될 수 있다.
도 4의 예시의 RF 트랜지스터 스위칭 어레이(130)에서, 각 트랜지스터 스위치에서의 몸체 접속은 접속되지 않은 것으로 도시되어 있다. 이러한 몸체 접속(body connection)은, 예를 들어, 부동 몸체(floating body), 동적 (활성) 바이어스, 및 다이오드 바이어스를 포함한, 다양한 방식으로 구성될 수 있다.
도 4의 예시의 구성에서, FET 디바이스는 직렬로 배열되어 있다. 일부 구현에서, 여기서 설명된 하나 이상의 피쳐를 갖는 FET 디바이스는 다른 구성으로 배열될 수 있다. 예를 들어, 이러한 FET 디바이스는 N-폴-M-쓰로우 스위치에서 구현될 수 있다. 도 5는 (예를 들어, 안테나 포트(158)에 대한) 단일 폴과 (예를 들어, TX, RX 및 광대역 채널(152)에 대한) 10개의 쓰로우를 갖는 이러한 스위치의 예(150)를 도시한다. 10개의 채널을 갖는 이러한 예의 경우, (WB1, WB2, WB3, WB4, WB5, WB6, RX2, RX1, TX2 및 TX1로서 표시된) 스위치(154)는 FET를 포함할 수 있다. 도시된 예에서, 광대역 채널 및 RX 채널들에는 채널들 간의 개선된 격리를 제공하도록 추가의 인에이블 스위치(156)가 제공될 수 있다. 이러한 추가의 인에이블 스위치는 또한 FET를 포함할 수 있다.
도 4 및 도 5를 참조하여 설명된 바와 같이, RF 신호의 스위칭은 많은 FET-기반의 스위치를 수반할 수 있다. SOI(silicon-on-insulator) 프로세스 기술의 맥락에서, FET 디바이스는 각각의 디바이스 아래의 절연체로 인해 이웃하는 디바이스들 간에 개선된 격리 등의 이점들을 제공할 수 있다. 이러한 개선된 격리는, 예를 들어, 래치업(latchup)에 대한 저항뿐만 아니라 주어진 성능 레벨에서 전력 소비를 개선할 수 있는 더 낮은 기생 커패시턴스를 야기할 수 있다. 따라서, SOI 트랜지스터는 고주파 RF 스위치로서 갈수록 많은 응용성을 발견하고 있다.
항복 전압이 비교적 낮을 수 있는 SOI 디바이스의 맥락에서, 스위칭 디바이스는 RF 신호를 전압 분할함으로써 단일 RF 스위치의 기능을 제공하기 위해 직렬로 배열된 복수의 SOI FET 스위치를 포함할 수 있다. 이러한 구성은 고전력 RF 신호의 스위칭 또는 높은 VSWR(voltage standing wave ratio) 상태 하의 스위칭을 허용할 수 있다. 따라서, SOI FET 디바이스의 수가 증가할 수 있다.
일부 SOI FET 구성에서, 각각의 트랜지스터는, 소스와 드레인이 (평면도에서) 직사각형 형상이고 소스와 드레인 사이에 직사각형 형상의 핑거와 같이 게이트 구조가 연장되는 핑거-기반의 디바이스로서 구성될 수 있다. 도 6a 및 도 6b는, SOI 구성으로서 구현된 예시적인 핑거-기반의 FET 디바이스의 평면 및 측면 단면도를 도시한다. 도시된 바와 같이, 여기서 설명된 FET 디바이스는 p-타입 FET 또는 n-타입 FET를 포함할 수 있다. 따라서, 일부 FET 디바이스는 여기서 p-타입 디바이스인 것으로 설명되고 있지만, 이러한 p-타입 디바이스와 연관된 다양한 개념들이 n-타입 디바이스에도 역시 적용될 수 있다는 것을 이해할 것이다.
도 6a 및 도 6b에 도시된 바와 같이, pMOSFET은 반도체 기판 상에 형성된 절연체층을 포함할 수 있다. 절연체층은 실리콘 이산화물 또는 사파이어 등의 재료로 형성될 수 있다. n-웰이 절연체 내에 노출된 표면이 대체로 직사각형 영역을 형성하도록 형성되는 것으로 도시되어 있다. 소스(S)와 드레인(D)은, 그 노출된 표면이 대체로 직사각형을 정의하는 p-도핑된 영역인 것으로 도시되어 있다. 도시된 바와 같이, S/D 영역은 소스와 드레인 기능이 역전되도록 구성될 수 있다.
도 6a 및 도 6b는 게이트(G)가 n-웰 상에서 소스와 드레인 사이에 위치하도록 형성될 수 있다는 것을 추가로 도시하고 있다. 게이트는 소스 및 드레인과 함께 연장되는 직사각형 형상을 갖는 것으로 도시된다. n-타입 몸체 컨택트도 도시되어 있다. 직사각형 형상의 웰, 소스 및 드레인 영역, 및 몸체 컨택트의 형성은 다수의 공지된 기술에 의해 달성될 수 있다. 또한, 이러한 MOSFET 디바이스의 동작은 다수의 공지된 방식으로 수행될 수 있다.
도 7a 및 도 7b는 SOI 상에 구현된 다중-핑거 FET 디바이스의 한 예의 평면 및 측면 단면도를 도시한다. 직사각형 형상의 n-웰, 직사각형 형상의 p-도핑된 영역, 직사각형 형상의 게이트, 및 n-타입 몸체 컨택트의 형성은 도 6a 및 도 6b를 참조하여 설명된 것과 유사한 방식으로 달성될 수 있다.
도 7a 및 도 7b의 예시적인 다중-핑거 FET 디바이스는 한 FET의 드레인이 그의 이웃 FET의 소스로서 역할하도록 동작하게 될 수 있다. 따라서, 다중-핑거 FET 디바이스는 전체로서 도 4를 참조하여 설명된 전압-분할 기능을 제공할 수 있다. 예를 들어, RF 신호는 최외곽 p-도핑된 영역들 중 하나(예를 들어, 최좌측 p-도핑된 영역)에서 제공될 수 있다; 그리고, 신호가 일련의 FET를 통과함에 따라, 신호의 전압은 FET들 간에 분할될 수 있다. 이러한 예에서, 최우측 p-도핑된 영역은 다중-핑거 FET 디바이스의 전체 드레인으로서 역할할 수 있다.
도 6 및 도 7의 예시적인 직사각형 형상의 구성은 통상적으로, 디바이스와 연관된 주어진 면적에 대한 비교적 높은 Rds-on(선형 동작 영역에서의 저항)을 낸다. Rds-on을 감소시키기 위해, FET 디바이스가 더 커지게 될 수 있고, 이것은 차례로, 바람직하지 않게도 많은 이러한 FET 디바이스가 형성되는 다이의 크기를 증가시킬 수 있다. 증가된 개수의 SOI FET 디바이스의 맥락에서, FET 디바이스와 다이의 이러한 크기 증가는 일반적으로 바람직하지 않다.
여기서는, FET의 면적마다 감소된 Rds-on을 포함하는 유익한 피쳐를 제공하기 위해 FET 디바이스가 어떻게 구성될 수 있는지의 다수의 비제한적 예가 개시된다. 이러한 피쳐는 또한, Rds-on과 FET의 면적의 곱으로서 표현될 수 있다.
도 8a는, 복수의 주입/확산 영역이 202 및 212로서 표시되어 있는 구성(200)의 평면도를 도시한다. 여기서 설명되는 바와 같이, 이러한 영역은 n-도핑되거나 p-도핑될 수 있다. SOI 프로세스 기술의 맥락에서, 이러한 영역들은 절연체(미도시) 상에 형성된 웰(p-웰 또는 n-웰)(미도시)에 형성될 수 있다. 이 예시의 구성에서, 확산 영역(202, 212) 각각은 도전체(206 및 216)의 방향에 관해 직각 마름모 형상(여기서는 다이아몬드 형상이라고도 함)을 가진다. 다이아몬드 형상의 확산 영역들은 2개의 이웃하는 영역들의 측면들이 서로 실질적으로 정면으로 마주하도록 배열되어, 와플형 배열을 야기한다.
예시의 구성(200)은 확산 영역들(202, 212) 사이에 형성된 게이트 재료(210)를 포함하는 것으로 도시되어 있다. 이 특정의 예에서, 확산 영역(202, 212)에 대한 개구를 갖는 단일 게이트 구조가 제공되어 확산 영역들 사이에서의 전하의 흐름을 동시에 온 또는 오프할 수 있다. 이러한 게이트 구성은, 예를 들어, 도 7을 참조하여 설명된 전압 분할하는 일련의 트랜지스터에서 구현될 수 있다. 다른 실시예에서, 상이한 게이트들이 제공되어 확산 영역들의 그룹들의 별개의 제어를 허용할 수 있다.
예시의 구성(200)은 확산 영역들(202, 212) 각각 상에 전기 컨택트 구조(204, 214)를 포함하는 것으로 도시되어 있다. 이러한 컨택트 구조는, 예를 들어, 패드 및/또는 비아를 포함할 수 있다. 컨택트 구조(204, 214)는 도전체(206, 216)에 의해 그룹으로 전기적으로 접속되는 것으로 도시되어 있다.
이 특정 예에서, 도전체(206, 216)는 X 방향을 따라, 다이아몬드의 대향 코너들을 통해 대각으로 연장되도록 구성된다. 일부 실시예에서, 예시의 디바이스(200)는, 하나 걸러 하나의 도전체는 소스(또는 드레인)를 나타내고 다른 도전체들은 단일의 FET 디바이스의 드레인(또는 소스)을 나타내는 단일의 FET 디바이스로서 구성될 수 있다. 이러한 실시예에서, 복수의 이러한 소스/드레인 영역은 병렬로 접속될 수 있다. 예를 들어, 제1 도전체(206)가 소스이면, 그 도전체에 접속된 확산 영역(들) 모두는 소스 영역(들)로서 역할할 수 있다. 그 다음, 제2 도전체(216)와 그에 접속된 확산 영역들은 드레인으로 역할할 수 있다. 따라서, 제3, 제5 및 제7 도전체들 및 그들 각각의 확산 영역들은 제1 도전체와 병렬로 접속된 소스로서 역할할 수 있다. 마찬가지로, 제4, 제6 및 제8 도전체들 및 그들 각각의 확산 영역들은 제2 도전체와 병렬로 접속된 드레인으로서 역할할 수 있다. 일부 실시예에서, 병렬 접속된 소스들 및 드레인들의 이러한 어셈블리와 단일 FET 기능의 제공은 복수의 스테이지를 갖는 RF 스위치의 한 스테이지로서 이용될 수 있다. 이러한 복수의 스테이지는 복수의 유사하게 구성된 FET, 또는 상이하게 구성된 FET의 조합을 포함할 수 있다.
일부 실시예에서, 예시의 디바이스(200)는 직렬로 배열된 트랜지스터들의 복수의 캐스케이딩 스테이지(cascading stages)를 제공하도록 구성될 수 있다. 예를 들어, 제1 도전체(206)가 소스이면, 그 도전체에 접속된 확산 영역(들) 모두는 소스 영역(들)로서 역할할 수 있다. 제2 도전체(216)와 그의 접속된 확산 영역들은 제1 도전체(206)에 관해 드레인으로서 역할할 수 있다. 마찬가지로, 제2 도전체(216)와 제3 도전체는, 서로에 관해, 각각 소스와 드레인으로서 역할할 수 있다. 이러한 소스/드레인 구성의 반복은, 일련의 RF 스위치들로서 이용될 수 있는 원하는 개수의 트랜지스터들의 캐스캐이딩 스테이지들을 생성하도록 계속될 수 있다.
일부 구현에서, 와플 구성으로 배열된 다이아몬드 형상의 확산 영역은 직사각형 핑거 구성에 비해 감소된(Rds-on)(면적) 곱을 갖는 RF 스위치를 생성할 수 있다. 이러한 감소의 예가 여기서 더 상세히 설명된다.
도 8a는, 주어진 다이아몬드 형상의 확산 영역이, 인접하는 소스 또는 드레인에 속하는 이웃하는 확산 영역과 대체로 마주하는 그 경계의 일부를 포함한다는 것을 더 도시한다. 예를 들어, 면적(218)은, 대체로 서로 마주하는 (각각의 소스 및 드레인 그룹에 속하는) 2개의 이웃하는 확산 영역의 측면들을 포함한다.
도 8b는 이러한 2개의 이웃하는 확산 영역들의 분리된 모습을 도시한다. 이 예에서, 2개의 이웃하는 확산 영역은 212 및 202로서 표시되어 있다. 확산 영역(212)은 확산 영역(202)에 속하는 측면(222)과 대체로 마주하는 측면(232)을 포함한다. 와플 구성으로 배열된 다이아몬드 형상의 확산 영역의 이 특정 예에서, 이웃하는 확산 영역들의 2개의 마주하는 측면들은 직사각형의 대향 측면들이다.
여기서 설명된 바와 같이, (Rds-on)(면적) 곱에서의 더 큰 감소와 같은 개선된 성능을 제공할 수 있는 이러한 확산 영역의 다른 형상들 및/또는 이러한 확산 영역들의 배열이 있다. 도 9 내지 도 19를 참조하여 설명되는 다양한 비제한적인 예들은 n-도핑되거나 p-도핑될 수 있는 다양한 형상의 주입 확산 영역들을 포함한다. SOI 프로세스 기술의 맥락에서, 이러한 영역들은 절연체(미도시) 상에 형성된 웰(p-웰 또는 n-웰)(미도시)에 형성될 수 있다. 일부 구현에서, 다양한 구성으로 배열된 이러한 확산 영역들은, 예를 들어, 직사각형 핑거 구성 및/또는 도 8의 다이아몬드/와플 구성예에 비해, 감소된 (Rds-on)(면적) 곱을 갖는 RF 스위치를 생성할 수 있다.
도 9 내지 도 19에 도시된 예에서, 각각의 예시의 구성에 대해 게이트 재료가 제공된다. 이러한 게이트 재료는, 확산 영역들 간의 전하의 흐름의 동시 온 또는 오프를 허용하도록 확산 영역들 사이에 단일 구조로서 형성되는 것으로 도시되어 있다. 이러한 게이트 구성은, 예를 들어, 도 7을 참조하여 설명된 전압 분할하는 일련의 트랜지스터에서 구현될 수 있다는 것을 이해할 것이다. 다른 실시예에서, 상이한 게이트들이 제공되어 확산 영역들의 그룹들의 별개의 제어를 허용할 수 있다.
도 9는, 302 및 312로서 표시된 복수의 주입/확산 영역을 갖는 구성(300)의 평면도를 도시한다. 이 예시의 구성에서, 확산 영역들(302, 312) 각각은 6각형 형상을 가진다. 일부 실시예에서, 이러한 6각형 형상은 도전체(306 및 316)의 방향을 따라 신장될 수 있다. 도시된 바와 같이, 6각형 형상의 확산 영역은 318로 표시된 바와 같이 2개의 이웃하는 영역들의 측면들이 서로 마주하도록 배열될 수 있다. 이 특정한 예에서, 이러한 마주하는 측면들은 비-직사각형 평행사변형의 대향 측면들인 것으로 도시되어 있다.
예시의 구성(300)은 확산 영역들(302, 312) 사이에 형성된 게이트 재료(310)를 포함하는 것으로 도시되어 있다. 또한, 예시의 구성(300)은, 확산 영역(302) 각각 상의 전기 컨택트 구조(304)와, 확산 영역(312) 각각 상의 전기 컨택트 구조(314)를 포함하는 것으로 도시되어 있다. 다른 실시예에서, 각각의 확산 영역은 더 많거나 적은 수의 이러한 전기 컨택트 구조를 포함할 수 있다. 이러한 컨택트 구조는, 예를 들어, 패드 및/또는 비아를 포함할 수 있다. 컨택트 구조(304, 314)는 도전체(306, 316)에 의해 그룹으로 전기적으로 접속되는 것으로 도시되어 있다.
이 특정 예에서, 도전체(306, 316)는 X 방향을 따라, 6각형 형상의 신장 방향을 따라 연장되도록 구성된다. 일부 실시예에서, 예시의 디바이스(300)는, 하나 걸러 하나의 도전체는 소스(또는 드레인)를 나타내고 다른 도전체들은 단일의 FET 디바이스의 드레인(또는 소스)을 나타내는 단일의 FET 디바이스로서 구성될 수 있다. 이러한 실시예에서, 복수의 이러한 소스/드레인 영역이 병렬로 접속될 수 있다. 예를 들어, 제1 도전체(306)가 소스이면, 그 도전체에 접속된 확산 영역들 모두는 소스 영역들로서 역할할 수 있다. 그 다음, 제2 도전체(316)와 그에 접속된 확산 영역들은 드레인으로 역할할 수 있다. 따라서, 제3, 제5 및 기타의 홀수-번호 도전체들 및 그들 각각의 확산 영역들은 제1 도전체와 병렬로 접속된 소스로서 역할할 수 있다. 마찬가지로, 제4, 제6 및 기타의 짝수-번호의 도전체들 및 그들 각각의 확산 영역들은 제2 도전체와 병렬로 접속된 드레인으로서 역할할 수 있다. 일부 실시예에서, 병렬 접속된 소스들 및 드레인들의 이러한 어셈블리와 단일 FET 기능의 제공은 복수의 스테이지를 갖는 RF 스위치의 한 스테이지로서 이용될 수 있다. 이러한 복수의 스테이지는 복수의 유사하게 구성된 FET, 또는 상이하게 구성된 FET의 조합을 포함할 수 있다.
일부 실시예에서, 예시의 디바이스(300)는 직렬로 배열된 트랜지스터들의 복수의 캐스케이딩 스테이지를 제공하도록 구성될 수 있다. 예를 들어, 제1 도전체(306)가 소스이면, 그 도전체에 접속된 확산 영역(들) 모두는 소스 영역(들)로서 역할할 수 있다. 제2 도전체(316)와 그의 접속된 확산 영역들은 제1 도전체(306)에 관해 드레인으로서 역할할 수 있다. 마찬가지로, 제2 도전체(316)와 제3 도전체는, 서로에 관해, 각각 소스와 드레인으로서 역할할 수 있다. 이러한 소스/드레인 구성의 반복은, 일련의 RF 스위치들로서 이용될 수 있는 원하는 개수의 트랜지스터들의 캐스캐이딩 스테이지들을 생성하도록 계속될 수 있다.
도 10은, 322 및 332로서 표시된 복수의 주입/확산 영역을 갖는 구성(320)의 평면도를 도시한다. 이 예시의 구성에서, 확산 영역들(322, 332) 각각은 8각형 형상을 가진다. 일부 실시예에서, 이러한 8각형 형상은 소정 방향을 따라 신장될 수 있고, 도전체(306 및 316)는 8각형 형상의 신장된 측면들에 인접한 대향 측면들을 통과하는 방향을 따라 연장될 수 있다. 도시된 바와 같이, 8각형 형상의 확산 영역은, 주어진 8각형이 2개의 상이한 이웃하는 영역들과 마주하는 2개의 측면을 포함하도록 배열될 수 있다. 이러한 마주하는 배열은 338a 및 338b로서 표시된다. 이 특정 예에서, 338a의 마주하는 측면들은 직사각형의 대향 측면들인 것으로 도시되고, 338b의 마주하는 측면들은 비-직사각형 평행사변형의 대향 측면들인 것으로 도시되어 있다.
예시의 구성(320)은 확산 영역들(322, 332) 사이에 형성된 게이트 재료(330)를 포함하는 것으로 도시되어 있다. 또한, 예시의 구성(320)은 확산 영역들(322, 332) 각각 상에 전기 컨택트 구조(324, 334)를 포함하는 것으로 도시되어 있다. 다른 실시예에서, 각각의 확산 영역은 다른 개수의 이러한 전기 컨택트 구조를 포함할 수 있다. 이러한 컨택트 구조는, 예를 들어, 패드 및/또는 비아를 포함할 수 있다. 컨택트 구조(324, 334)는 도전체(326, 336)에 의해 그룹으로 전기적으로 접속되는 것으로 도시되어 있다.
일부 실시예에서, 예시의 디바이스(320)는, 하나 걸러 하나의 도전체는 소스(또는 드레인)를 나타내고 다른 도전체들은 단일의 FET 디바이스의 드레인(또는 소스)을 나타내는 단일의 FET 디바이스로서 구성될 수 있다. 이러한 실시예에서, 복수의 이러한 소스/드레인 영역은 병렬로 접속될 수 있다. 예를 들어, 제1 도전체(326)가 소스이면, 그 도전체에 접속된 확산 영역들 모두는 소스 영역들로서 역할할 수 있다. 그 다음, 제2 도전체(336)와 그에 접속된 확산 영역들은 드레인으로 역할할 수 있다. 따라서, 제3, 제5 및 기타의 홀수-번호 도전체들 및 그들 각각의 확산 영역들은 제1 도전체와 병렬로 접속된 소스로서 역할할 수 있다. 마찬가지로, 제4, 제6 및 기타의 짝수-번호의 도전체들 및 그들 각각의 확산 영역들은 제2 도전체와 병렬로 접속된 드레인으로서 역할할 수 있다. 일부 실시예에서, 병렬 접속된 소스들 및 드레인들의 이러한 어셈블리와 단일 FET 기능의 제공은 복수의 스테이지를 갖는 RF 스위치의 한 스테이지로서 이용될 수 있다. 이러한 복수의 스테이지는 복수의 유사하게 구성된 FET, 또는 상이하게 구성된 FET의 조합을 포함할 수 있다.
일부 실시예에서, 예시의 디바이스(320)는 직렬로 배열된 트랜지스터들의 복수의 캐스케이딩 스테이지를 제공하도록 구성될 수 있다. 예를 들어, 제1 도전체(326)가 소스이면, 그 도전체에 접속된 확산 영역(들) 모두는 소스 영역(들)로서 역할할 수 있다. 제2 도전체(336)와 그에 접속된 확산 영역들은 제1 도전체(326)에 관해 드레인으로서 역할할 수 있다. 마찬가지로, 제2 도전체(336)와 제3 도전체는, 서로에 관해, 각각 소스와 드레인으로서 역할할 수 있다. 이러한 소스/드레인 구성의 반복은, 일련의 RF 스위치들로서 이용될 수 있는 원하는 개수의 트랜지스터들의 캐스캐이딩 스테이지들을 생성하도록 계속될 수 있다.
도 11은, 342 및 352로서 표시된 복수의 주입/확산 영역을 갖는 구성(340)의 평면도를 도시한다. 이 예시적 구성에서, 확산 영역(342, 352) 각각은 그들의 코너가 중첩된 2개의 마름모 형상으로서 정의될 수 있는 이중-다이아몬드 형상을 가진다. 일부 실시예에서, 이러한 이중-다이아몬드 형상은 수직인 방향들을 따라 교대하는 방식으로(예를 들어, X 및 Y 방향을 따라) 배향될 수 있다. 이러한 교대하는 배향의 한 쌍의 행들의 경우, 하나의 행은, 교대하는 배향이 Y 방향을 따라 역시 존재하도록 X 방향을 따라 오프셋된다. 도시된 예에서, 도전체(346)는 한 쌍의 행들 중의 X-방향-배향된 이중-다이아몬드 형상들을 접속한다; 도전체(356)는 한 쌍의 행들 중의 Y-방향-배향된 이중-다이아몬드 형상들을 접속한다. 도시된 바와 같이, 이중-다이아몬드 형상의 확산 영역들은, 주어진 쌍의 X-방향 및 Y-방향 이중-다이아몬드 형상들이 358로서 표시된 마주하는 구역을 포함하도록 배열된다. 이 특정 예에서, 하나의 이중-다이아몬드 형상의 단부 코너와 그에 인접한 측면들은 다른 이중-다이아몬드 형상의 연결부와 대체로 마주한다. 따라서, 마주하는 구역은 일반적으로 "V" 형상인 것으로 정의될 수 있다.
예시의 구성(340)은 확산 영역들(342, 352) 사이에 형성된 게이트 재료(350)를 포함하는 것으로 도시되어 있다. 또한, 예시의 구성(340)은 이중-다이아몬드 형상의 확산 영역들(342, 352)의 2개의 다이아몬드 각각 상에 전기 컨택트 구조(344, 354)를 포함하는 것으로 도시되어 있다. 다른 실시예에서, 각각의 확산 영역은 다른 개수의 이러한 전기 컨택트 구조를 포함할 수 있다. 이러한 컨택트 구조는, 예를 들어, 패드 및/또는 비아를 포함할 수 있다. 컨택트 구조(344, 354)는 도전체(346, 356)에 의해 그룹으로 전기적으로 접속되는 것으로 도시되어 있다.
일부 실시예에서, 예시의 디바이스(340)는, 하나 걸러 하나의 도전체는 소스(또는 드레인)를 나타내고 다른 도전체들은 단일의 FET 디바이스의 드레인(또는 소스)을 나타내는 단일의 FET 디바이스로서 구성될 수 있다. 이러한 실시예에서, 복수의 이러한 소스/드레인 영역은 병렬로 접속될 수 있다. 예를 들어, 제1 도전체(346)가 소스이면, 그 도전체에 접속된 확산 영역들 모두는 소스 영역들로서 역할할 수 있다. 그 다음, 제2 도전체(356)와 그에 접속된 확산 영역들은 드레인으로 역할할 수 있다. 따라서, 기타 임의의 홀수-번호 도전체들 및 그들 각각의 확산 영역들은 제1 도전체와 병렬로 접속된 소스로서 역할할 수 있다. 마찬가지로, 기타 임의의 짝수-번호의 도전체들 및 그들 각각의 확산 영역들은 제2 도전체와 병렬로 접속된 드레인으로서 역할할 수 있다. 일부 실시예에서, 병렬 접속된 소스들 및 드레인들의 이러한 어셈블리와 단일 FET 기능의 제공은 복수의 스테이지를 갖는 RF 스위치의 한 스테이지로서 이용될 수 있다. 이러한 복수의 스테이지는 복수의 유사하게 구성된 FET, 또는 상이하게 구성된 FET의 조합을 포함할 수 있다.
일부 실시예에서, 예시의 디바이스(340)는 직렬로 배열된 트랜지스터들의 복수의 캐스케이딩 스테이지를 제공하도록 구성될 수 있다. 예를 들어, 제1 도전체(346)가 소스이면, 그 도전체에 접속된 확산 영역(들) 모두는 소스 영역(들)로서 역할할 수 있다. 제2 도전체(356)와 그에 접속된 확산 영역들은 제1 도전체(346)에 관해 드레인으로서 역할할 수 있다. 마찬가지로, 제2 도전체(356)와 제3 도전체는, 서로에 관해, 각각 소스와 드레인으로서 역할할 수 있다. 이러한 소스/드레인 구성의 반복은, 일련의 RF 스위치들로서 이용될 수 있는 원하는 개수의 트랜지스터들의 캐스캐이딩 스테이지들을 생성하도록 계속될 수 있다.
도 12는, 362 및 372로서 표시된 복수의 주입/확산 영역을 갖는 구성(360)의 평면도를 도시한다. 이 예시의 구성에서, 확산 영역들(362, 372) 각각은 도 11의 것과 유사한 이중-다이아몬드 형상을 가진다. 그러나, 이 예에서, 이러한 이중-다이아몬드 형상은, 한 그룹의 접속된 확산 영역들의 경우, 한 영역의 단부 코너에 인접한 하위측이 다음 확산 영역의 반대편 단부 코너에 인접한 상위측과 마주하도록 배향될 수 있다. 접속된 확산 영역들의 다음 그룹의 경우, 이러한 패턴은 반복되지만 오프셋되어, 제1 그룹의 확산 영역의 연결하는 오목한 코너가 그 연결하는 코너와 제2 그룹의 확산 영역의 단부 코너 사이의 돌출하는 코너와 마주한다. 따라서, 예시적인 배열은 378a와 378b로 표시된 것들을 포함하는 마주하는 구역들을 생성한다. 마주하는 구역(378a)은 비-직사각형 평행사변형의 대향 측면들인 단부 측면들을 포함할 수 있다. 마주하는 구역(378b)은, 톱니 형상의 마주하는 구역을 생성하도록, 상이한 그룹들에 속하는 한 쌍의 확산 영역들의 오프셋된 톱니 형상의 측면들을 포함할 수 있다.
예시의 구성(360)은 확산 영역들(362, 372) 사이에 형성된 게이트 재료(370)를 포함하는 것으로 도시되어 있다. 또한, 예시의 구성(360)은 이중-다이아몬드 형상의 확산 영역들(362, 372)의 2개의 다이아몬드 각각 상에 전기 컨택트 구조(364, 374)를 포함하는 것으로 도시되어 있다. 다른 실시예에서, 각각의 확산 영역은 다른 개수의 이러한 전기 컨택트 구조를 포함할 수 있다. 이러한 컨택트 구조는, 예를 들어, 패드 및/또는 비아를 포함할 수 있다. 컨택트 구조(364, 374)는 도전체(366, 376)에 의해 그룹으로 전기적으로 접속되는 것으로 도시되어 있다.
일부 실시예에서, 예시의 디바이스(360)는, 하나 걸러 하나의 도전체는 소스(또는 드레인)를 나타내고 다른 도전체들은 단일의 FET 디바이스의 드레인(또는 소스)을 나타내는 단일의 FET 디바이스로서 구성될 수 있다. 이러한 실시예에서, 복수의 이러한 소스/드레인 영역은 병렬로 접속될 수 있다. 예를 들어, 제1 도전체(366)가 소스이면, 그 도전체에 접속된 확산 영역들 모두는 소스 영역들로서 역할할 수 있다. 그 다음, 제2 도전체(376)와 그에 접속된 확산 영역들은 드레인으로 역할할 수 있다. 따라서, 기타 임의의 홀수-번호 도전체들 및 그들 각각의 확산 영역들은 제1 도전체와 병렬로 접속된 소스로서 역할할 수 있다. 마찬가지로, 기타 임의의 짝수-번호의 도전체들 및 그들 각각의 확산 영역들은 제2 도전체와 병렬로 접속된 드레인으로서 역할할 수 있다. 일부 실시예에서, 병렬 접속된 소스들 및 드레인들의 이러한 어셈블리와 단일 FET 기능의 제공은 복수의 스테이지를 갖는 RF 스위치의 한 스테이지로서 이용될 수 있다. 이러한 복수의 스테이지는 복수의 유사하게 구성된 FET, 또는 상이하게 구성된 FET의 조합을 포함할 수 있다.
일부 실시예에서, 예시의 디바이스(360)는 직렬로 배열된 트랜지스터들의 복수의 캐스케이딩 스테이지를 제공하도록 구성될 수 있다. 예를 들어, 제1 도전체(366)가 소스이면, 그 도전체에 접속된 확산 영역(들) 모두는 소스 영역(들)로서 역할할 수 있다. 제2 도전체(376)와 그에 접속된 확산 영역들은 제1 도전체(366)에 관해 드레인으로서 역할할 수 있다. 마찬가지로, 제2 도전체(376)와 제3 도전체는, 서로에 관해, 각각 소스와 드레인으로서 역할할 수 있다. 이러한 소스/드레인 구성의 반복은, 일련의 RF 스위치들로서 이용될 수 있는 원하는 개수의 트랜지스터들의 캐스캐이딩 스테이지들을 생성하도록 계속될 수 있다.
도 13은, 382 및 392로서 표시된 복수의 주입/확산 영역을 갖는 구성(380)의 평면도를 도시한다. 이 예시의 구성에서, 확산 영역들(382, 392) 각각은 십자 형상을 가진다. 일부 실시예에서, 이러한 십자 형상은 수직 연장부들이 X 및 Y 방향을 따라 지향되도록 배향될 수 있다. X 방향을 따른 십자 형상의 확산 영역들의 그룹들의 쌍의 경우, 한 그룹이 X 방향을 따라 오프셋되어, 한 그룹의 십자 형상이 다른 그룹의 2개의 십자 형상들 사이의 (X 방향을 따른) 중간쯤에 위치한다. Y 방향을 따른 십자 형상의 확산 영역들의 그룹들의 쌍은 유사한 방식으로 오프셋된다. 도시된 예에서, 도전체(386 및 396)는 X 방향을 따라 연장되는 것으로 도시되어 있다. 도시된 바와 같이, 십자 형상의 확산 영역들은 398로 표시된 바와 같이 2개의 그룹에 속하는 2개의 이웃하는 영역들이 서로 마주하도록 배열될 수 있다. 이 특정 예에서, (하나의 십자 형상의) 하위 우측 오목한 코너 및 그의 인접 측면들은 상위 좌측 오목한 코너 및 그의 측면들과 마주하는 것으로 도시되어 있다.
예시의 구성(380)은 확산 영역들(382, 392) 사이에 형성된 게이트 재료(390)를 포함하는 것으로 도시되어 있다. 또한, 예시의 구성(380)은 확산 영역들(382, 392) 각각 상에 전기 컨택트 구조(384, 394)를 포함하는 것으로 도시되어 있다. 다른 실시예에서, 각각의 확산 영역은 다른 개수의 이러한 전기 컨택트 구조를 포함할 수 있다. 이러한 컨택트 구조는, 예를 들어, 패드 및/또는 비아를 포함할 수 있다. 컨택트 구조(384, 394)는 도전체(386, 396)에 의해 그룹으로 전기적으로 접속되는 것으로 도시되어 있다.
이 특정 예에서, 도전체(386, 396)는 X 방향을 따라 연장되도록 구성된다. 일부 실시예에서, 예시의 디바이스(380)는, 하나 걸러 하나의 도전체는 소스(또는 드레인)를 나타내고 다른 도전체들은 단일의 FET 디바이스의 드레인(또는 소스)을 나타내는 단일의 FET 디바이스로서 구성될 수 있다. 이러한 실시예에서, 복수의 이러한 소스/드레인 영역은 병렬로 접속될 수 있다. 예를 들어, 제1 도전체(386)가 소스이면, 그 도전체에 접속된 확산 영역들 모두는 소스 영역들로서 역할할 수 있다. 그 다음, 제2 도전체(396)와 그에 접속된 확산 영역들은 드레인으로 역할할 수 있다. 따라서, 기타 임의의 홀수-번호 도전체들 및 그들 각각의 확산 영역들은 제1 도전체와 병렬로 접속된 소스로서 역할할 수 있다. 마찬가지로, 기타 임의의 짝수-번호의 도전체들 및 그들 각각의 확산 영역들은 제2 도전체와 병렬로 접속된 드레인으로서 역할할 수 있다. 일부 실시예에서, 병렬 접속된 소스들 및 드레인들의 이러한 어셈블리와 단일 FET 기능의 제공은 복수의 스테이지를 갖는 RF 스위치의 한 스테이지로서 이용될 수 있다. 이러한 복수의 스테이지는 복수의 유사하게 구성된 FET, 또는 상이하게 구성된 FET의 조합을 포함할 수 있다.
일부 실시예에서, 예시의 디바이스(380)는 직렬로 배열된 트랜지스터들의 복수의 캐스케이딩 스테이지를 제공하도록 구성될 수 있다. 예를 들어, 제1 도전체(386)가 소스이면, 그 도전체에 접속된 확산 영역(들) 모두는 소스 영역(들)로서 역할할 수 있다. 제2 도전체(396)와 그에 접속된 확산 영역들은 제1 도전체(386)에 관해 드레인으로서 역할할 수 있다. 마찬가지로, 제2 도전체(396)와 제3 도전체는, 서로에 관해, 각각 소스와 드레인으로서 역할할 수 있다. 이러한 소스/드레인 구성의 반복은, 일련의 RF 스위치들로서 이용될 수 있는 원하는 개수의 트랜지스터들의 캐스캐이딩 스테이지들을 생성하도록 계속될 수 있다.
도 14 및 도 15는, 일부 구현에서, 소스 및 드레인에 대응하는 제1 및 제2 그룹의 확산 영역들이 동일한 형상을 가질 필요는 없다는 것을 도시하고 있다.
도 14는, 복수의 주입/확산 영역(402)과, 영역(402)과는 상이한 형상을 갖는 복수의 주입/확산 영역(412)을 갖는 구성(400)의 평면도를 도시한다. 이 예시의 구성에서, 확산 영역(402)의 각각은, 십자와, 대향 코너들이 십자의 연장부를 따라 연장되는 공통 중심의 마름모의 조합으로부터 생기는 윤곽선에 의해 정의될 수 있는 형상을 가진다. 또한, 각각의 확산 영역(412)은 십자의 연장부의 수직 방향을 따라 연장되는 측면들을 갖는 직사각형 형상(예를 들어, 정사각형)을 가진다. 이 예시적 구성에서, 정사각형 영역(412)은 십자의 중심들 사이의 중간쯤에 오프셋되어, 주어진 정사각형이 4개의 이웃하는 십자(402)의 대략 중심에 있다. 도시된 예에서, 도전체(406)는 십자(402)의 연장부와 연관된 2개의 수직 방향 중 하나를 따른 방향으로 십자(402)를 통과하여 연장하는 것으로 도시되어 있다; 그리고, 도전체(416)는 도전체(406)의 방향과 대체로 평행한 방향으로 정사각형 영역(412)을 통과하여 연장하는 것으로 도시되어 있다. 도시된 바와 같이, 십자 형상 및 정사각형 확산 영역들은 418로 표시된 바와 같이 2개의 그룹에 속하는 2개의 이웃하는 영역들이 서로 마주하도록 배열될 수 있다. 이 특정한 예에서, 십자 형상(402)의 상위 연장부의 내측부는, 대체로 "V" 형상의 마주하는 구역을 정의하도록, 정사각형 형상(412)의 2개의 하위의 인접하는 측면들과 마주하는 것으로 도시되어 있다.
예시의 구성(400)은 확산 영역들(402, 412) 사이에 형성된 게이트 재료(410)를 포함하는 것으로 도시되어 있다. 또한, 예시의 구성(400)은 각각의 확산 영역들(402, 412) 각각 상에 전기 컨택트 구조(404, 414)를 포함하는 것으로 도시되어 있다. 다른 실시예에서, 각각의 확산 영역은 다른 개수의 이러한 전기 컨택트 구조를 포함할 수 있다. 이러한 컨택트 구조는, 예를 들어, 패드 및/또는 비아를 포함할 수 있다. 컨택트 구조(404, 414)는 도전체(406, 416)에 의해 그룹으로 전기적으로 접속되는 것으로 도시되어 있다.
일부 실시예에서, 예시의 디바이스(400)는, 하나 걸러 하나의 도전체는 소스(또는 드레인)를 나타내고 다른 도전체들은 단일의 FET 디바이스의 드레인(또는 소스)을 나타내는 단일의 FET 디바이스로서 구성될 수 있다. 이러한 실시예에서, 복수의 이러한 소스/드레인 영역은 병렬로 접속될 수 있다. 예를 들어, 제1 도전체(406)가 소스이면, 그 도전체에 접속된 확산 영역들 모두는 소스 영역들로서 역할할 수 있다. 그 다음, 제2 도전체(416)와 그에 접속된 확산 영역들은 드레인으로 역할할 수 있다. 따라서, 기타 임의의 홀수-번호 도전체들 및 그들 각각의 확산 영역들은 제1 도전체와 병렬로 접속된 소스로서 역할할 수 있다. 마찬가지로, 기타 임의의 짝수-번호의 도전체들 및 그들 각각의 확산 영역들은 제2 도전체와 병렬로 접속된 드레인으로서 역할할 수 있다. 일부 실시예에서, 병렬 접속된 소스들 및 드레인들의 이러한 어셈블리와 단일 FET 기능의 제공은 복수의 스테이지를 갖는 RF 스위치의 한 스테이지로서 이용될 수 있다. 이러한 복수의 스테이지는 복수의 유사하게 구성된 FET, 또는 상이하게 구성된 FET의 조합을 포함할 수 있다.
일부 실시예에서, 예시의 디바이스(400)는 직렬로 배열된 트랜지스터들의 복수의 캐스케이딩 스테이지를 제공하도록 구성될 수 있다. 예를 들어, 제1 도전체(406)가 소스이면, 그 도전체에 접속된 확산 영역(들) 모두는 소스 영역(들)로서 역할할 수 있다. 제2 도전체(416)와 그에 접속된 확산 영역들은 제1 도전체(406)에 관해 드레인으로서 역할할 수 있다. 마찬가지로, 제2 도전체(416)와 제3 도전체는, 서로에 관해, 각각 소스와 드레인으로서 역할할 수 있다. 이러한 소스/드레인 구성의 반복은, 일련의 RF 스위치들로서 이용될 수 있는 원하는 개수의 트랜지스터들의 캐스캐이딩 스테이지들을 생성하도록 계속될 수 있다.
도 15는 도 14의 예시적 구성(400)과 유사한 구성(420)의 평면도를 도시한다. 주입/확산 영역(422)은, 마름모 형상의 중심을 포함하지 않고 연장부의 단부에서 사면 코너를 포함하는 십자 형상을 가진다. 주입/확산 영역(432)은, 하나가 약 45도만큼 회전되어 있는 2개의 공동-중심의 정사각형들로부터 생기는 윤곽선에 의해 정의될 수 있는 별 형상을 가진다. 확산 영역들(422 및 432)의 배열은 도 14의 예와 유사하다. 도시된 바와 같이, 십자 형상 및 별 형상의 확산 영역들은 438로 표시된 바와 같이 2개의 그룹에 속하는 2개의 이웃하는 영역들이 서로 마주하도록 배열될 수 있다. 이 특정 예에서, 십자 형상(422)의 좌측 연장부들의 내측부는 별 형상(432)의 우측 코너 및 인접하는 측면들과 마주하는 것으로 도시되어 있다.
예시의 구성(420)은 확산 영역들(422, 432) 사이에 형성된 게이트 재료(430)를 포함하는 것으로 도시되어 있다. 또한, 예시의 구성(420)은 각각의 확산 영역들(422, 432) 각각 상에 전기 컨택트 구조(424, 434)를 포함하는 것으로 도시되어 있다. 다른 실시예에서, 각각의 확산 영역은 다른 개수의 이러한 전기 컨택트 구조를 포함할 수 있다. 이러한 컨택트 구조는, 예를 들어, 패드 및/또는 비아를 포함할 수 있다. 컨택트 구조(424, 434)는 도전체(426, 436)에 의해 그룹으로 전기적으로 접속되는 것으로 도시되어 있다.
일부 실시예에서, 예시의 디바이스(420)는, 하나 걸러 하나의 도전체는 소스(또는 드레인)를 나타내고 다른 도전체들은 단일의 FET 디바이스의 드레인(또는 소스)을 나타내는 단일의 FET 디바이스로서 구성될 수 있다. 이러한 실시예에서, 복수의 이러한 소스/드레인 영역은 병렬로 접속될 수 있다. 예를 들어, 제1 도전체(426)가 소스이면, 그 도전체에 접속된 확산 영역들 모두는 소스 영역들로서 역할할 수 있다. 그 다음, 제2 도전체(436)와 그에 접속된 확산 영역들은 드레인으로 역할할 수 있다. 따라서, 기타 임의의 홀수-번호 도전체들 및 그들 각각의 확산 영역들은 제1 도전체와 병렬로 접속된 소스로서 역할할 수 있다. 마찬가지로, 기타 임의의 짝수-번호의 도전체들 및 그들 각각의 확산 영역들은 제2 도전체와 병렬로 접속된 드레인으로서 역할할 수 있다. 일부 실시예에서, 병렬 접속된 소스들 및 드레인들의 이러한 어셈블리와 단일 FET 기능의 제공은 복수의 스테이지를 갖는 RF 스위치의 한 스테이지로서 이용될 수 있다. 이러한 복수의 스테이지는 복수의 유사하게 구성된 FET, 또는 상이하게 구성된 FET의 조합을 포함할 수 있다.
일부 실시예에서, 예시의 디바이스(420)는 직렬로 배열된 트랜지스터들의 복수의 캐스케이딩 스테이지를 제공하도록 구성될 수 있다. 예를 들어, 제1 도전체(426)가 소스이면, 그 도전체에 접속된 확산 영역(들) 모두는 소스 영역(들)로서 역할할 수 있다. 제2 도전체(436)와 그에 접속된 확산 영역들은 제1 도전체(426)에 관해 드레인으로서 역할할 수 있다. 마찬가지로, 제2 도전체(436)와 제3 도전체는, 서로에 관해, 각각 소스와 드레인으로서 역할할 수 있다. 이러한 소스/드레인 구성의 반복은, 일련의 RF 스위치들로서 이용될 수 있는 원하는 개수의 트랜지스터들의 캐스캐이딩 스테이지들을 생성하도록 계속될 수 있다.
도 16은 주입/확산 영역들(442, 452)이 수정된 십자 형상을 갖는 구성(440)의 평면도를 도시한다. 십자 형상의 4개의 연장부들 각각은 수직 중심 라인들로부터 시계방향측을 향하여 오프셋되는 것으로 도시되어 있다. 또한, 각 연장부의 단부에서의 시계방향측 코너는 사면(bevel)을 포함하는 것으로 도시되어 있다. 도시된 바와 같이, 확산 영역(442)은 십자 형상의 2개의 평행한 연장부에 관해 약 45도의 각도를 형성하는 도전체(446)의 연장부의 대체적인 방향을 따라 배열된다. 확산 영역(452)은 유사하게 배열되고 배향된다; 그리고, 2개 그룹의 영역(442, 452)의 엇갈리게 배치된 중심을 제공하도록 확산 영역(442)으로부터 오프셋된다. 도시된 바와 같이, 수정된 십자 형상의 확산 영역들은 458로 표시된 바와 같이 2개의 그룹에 속하는 2개의 이웃하는 영역들이 서로 마주하도록 배열될 수 있다. 이 특정 예에서, 하나의 십자의 한 연장부와 연관된 에지는 이웃하는 십자의 2개의 인접하는 연장부에 의해 정의된 오목한 부분과 마주하는 것으로 도시되어 있다.
예시의 구성(440)은 확산 영역들(442, 452) 사이에 형성된 게이트 재료(450)를 포함하는 것으로 도시되어 있다. 또한, 예시의 구성(440)은 각각의 확산 영역들(442, 452) 각각 상에 전기 컨택트 구조(444, 454)를 포함하는 것으로 도시되어 있다. 다른 실시예에서, 각각의 확산 영역은 다른 개수의 이러한 전기 컨택트 구조를 포함할 수 있다. 이러한 컨택트 구조는, 예를 들어, 패드 및/또는 비아를 포함할 수 있다. 컨택트 구조(444, 454)는 도전체(446, 456)에 의해 그룹으로 전기적으로 접속되는 것으로 도시되어 있다.
일부 실시예에서, 예시의 디바이스(440)는, 하나 걸러 하나의 도전체는 소스(또는 드레인)를 나타내고 다른 도전체들은 단일의 FET 디바이스의 드레인(또는 소스)을 나타내는 단일의 FET 디바이스로서 구성될 수 있다. 이러한 실시예에서, 복수의 이러한 소스/드레인 영역은 병렬로 접속될 수 있다. 예를 들어, 제1 도전체(446)가 소스이면, 그 도전체에 접속된 확산 영역들 모두는 소스 영역들로서 역할할 수 있다. 그 다음, 제2 도전체(456)와 그에 접속된 확산 영역들은 드레인으로 역할할 수 있다. 따라서, 기타 임의의 홀수-번호 도전체들 및 그들 각각의 확산 영역들은 제1 도전체와 병렬로 접속된 소스로서 역할할 수 있다. 마찬가지로, 기타 임의의 짝수-번호의 도전체들 및 그들 각각의 확산 영역들은 제2 도전체와 병렬로 접속된 드레인으로서 역할할 수 있다. 일부 실시예에서, 병렬 접속된 소스들 및 드레인들의 이러한 어셈블리와 단일 FET 기능의 제공은 복수의 스테이지를 갖는 RF 스위치의 한 스테이지로서 이용될 수 있다. 이러한 복수의 스테이지는 복수의 유사하게 구성된 FET, 또는 상이하게 구성된 FET의 조합을 포함할 수 있다.
일부 실시예에서, 예시의 디바이스(440)는 직렬로 배열된 트랜지스터들의 복수의 캐스케이딩 스테이지를 제공하도록 구성될 수 있다. 예를 들어, 제1 도전체(446)가 소스이면, 그 도전체에 접속된 확산 영역(들) 모두는 소스 영역(들)로서 역할할 수 있다. 제2 도전체(456)와 그에 접속된 확산 영역들은 제1 도전체(446)에 관해 드레인으로서 역할할 수 있다. 마찬가지로, 제2 도전체(456)와 제3 도전체는, 서로에 관해, 각각 소스와 드레인으로서 역할할 수 있다. 이러한 소스/드레인 구성의 반복은, 일련의 RF 스위치들로서 이용될 수 있는 원하는 개수의 트랜지스터들의 캐스캐이딩 스테이지들을 생성하도록 계속될 수 있다.
도 17은 주입/확산 영역(462, 472)이 직사각형의 윤곽선에 의해 정의될 수 있는 형상과 대체로 공동 중심의 마름모를 포함하는 구성(460)의 평면도를 도시한다. 마름모는 그의 2개의 대향 코너들이 직사각형의 길이 방향을 따르도록 배향된다. 도시된 바와 같이, 확산 영역(462, 472)은 직사각형의 길이 방향이 X 방향을 따르도록 배열된다. 도전체들(466 및 476)은 그들 각각의 확산 영역의 중심들을 접속하도록 Y 방향을 따라 연장되는 것으로 도시되어 있다. 확산 영역(462)과 확산 영역(472)은, X와 Y 방향 모두를 따라 서로 엇갈리게 배치되도록 서로 오프셋되어 있다. 도시된 바와 같이, 확산 영역들은 478로 표시된 바와 같이 2개의 그룹에 속하는 2개의 이웃하는 영역들이 서로 마주하도록 배열될 수 있다. 이 특정 예에서, 한 영역의 직사각형의 상위 좌측 에지 및 마름모의 상위 좌측 에지는, 다른 영역의 직사각형의 하위 우측 에지 및 마름모의 하위 우측 에지와 마주하는 것으로 도시되어 있다.
예시의 구성(460)은 확산 영역들(462, 472) 사이에 형성된 게이트 재료(470)를 포함하는 것으로 도시되어 있다. 또한, 예시의 구성(460)은 각각의 확산 영역들(462, 472) 각각 상에 전기 컨택트 구조(464, 474)를 포함하는 것으로 도시되어 있다. 다른 실시예에서, 각각의 확산 영역은 다른 개수의 이러한 전기 컨택트 구조를 포함할 수 있다. 이러한 컨택트 구조는, 예를 들어, 패드 및/또는 비아를 포함할 수 있다. 컨택트 구조(464, 474)는 도전체(466, 476)에 의해 그룹으로 전기적으로 접속되는 것으로 도시되어 있다.
일부 실시예에서, 예시의 디바이스(460)는, 하나 걸러 하나의 도전체는 소스(또는 드레인)를 나타내고 다른 도전체들은 단일의 FET 디바이스의 드레인(또는 소스)을 나타내는 단일의 FET 디바이스로서 구성될 수 있다. 이러한 실시예에서, 복수의 이러한 소스/드레인 영역은 병렬로 접속될 수 있다. 예를 들어, 제1 도전체(466)가 소스이면, 그 도전체에 접속된 확산 영역들 모두는 소스 영역들로서 역할할 수 있다. 그 다음, 제2 도전체(476)와 그에 접속된 확산 영역들은 드레인으로 역할할 수 있다. 따라서, 기타 임의의 홀수-번호 도전체들 및 그들 각각의 확산 영역들은 제1 도전체와 병렬로 접속된 소스로서 역할할 수 있다. 마찬가지로, 기타 임의의 짝수-번호의 도전체들 및 그들 각각의 확산 영역들은 제2 도전체와 병렬로 접속된 드레인으로서 역할할 수 있다. 일부 실시예에서, 병렬 접속된 소스들 및 드레인들의 이러한 어셈블리와 단일 FET 기능의 제공은 복수의 스테이지를 갖는 RF 스위치의 한 스테이지로서 이용될 수 있다. 이러한 복수의 스테이지는 복수의 유사하게 구성된 FET, 또는 상이하게 구성된 FET의 조합을 포함할 수 있다.
일부 실시예에서, 예시의 디바이스(460)는 직렬로 배열된 트랜지스터들의 복수의 캐스케이딩 스테이지를 제공하도록 구성될 수 있다. 예를 들어, 제1 도전체(466)가 소스이면, 그 도전체에 접속된 확산 영역(들) 모두는 소스 영역(들)로서 역할할 수 있다. 제2 도전체(476)와 그에 접속된 확산 영역들은 제1 도전체(466)에 관해 드레인으로서 역할할 수 있다. 마찬가지로, 제2 도전체(476)와 제3 도전체는, 서로에 관해, 각각 소스와 드레인으로서 역할할 수 있다. 이러한 소스/드레인 구성의 반복은, 일련의 RF 스위치들로서 이용될 수 있는 원하는 개수의 트랜지스터들의 캐스캐이딩 스테이지들을 생성하도록 계속될 수 있다.
도 18a는 주입/확산 영역(482, 492)이 도 17의 확산 영역(462, 472)의 한 변형일 수 있는 형상을 포함하는 구성(480)의 평면도를 도시한다. 직사각형 형상의 단부의 코너들은 뾰족한 단부를 생성하도록 사면인 것으로 도시되어 있다. 도시된 바와 같이, 확산 영역(482, 492)은 그들의 길이 방향이 X 방향을 따르도록 배열된다. 도전체들(486 및 496)은 그들 각각의 확산 영역의 중심들을 접속하도록 Y 방향을 따라 연장되는 것으로 도시되어 있다. 확산 영역(482)과 확산 영역(492)은, X와 Y 방향 모두를 따라 서로 엇갈리게 배치되도록 서로 오프셋되어 있다. 도시된 바와 같이, 확산 영역들은 498로 표시된 바와 같이 2개의 그룹에 속하는 2개의 이웃하는 영역들이 서로 마주하도록 배열될 수 있다. 이 특정 예에서, 한 영역의 직사각형의 상위 좌측 에지 및 마름모의 상위 좌측 에지는, 다른 영역의 직사각형의 하위 우측 에지 및 마름모의 하위 우측 에지와 마주하는 것으로 도시되어 있다.
예시의 구성(480)은 확산 영역들(482, 492) 사이에 형성된 게이트 재료(490)를 포함하는 것으로 도시되어 있다. 또한, 예시의 구성(480)은 각각의 확산 영역들(482, 492) 각각 상에 전기 컨택트 구조(484, 494)를 포함하는 것으로 도시되어 있다. 다른 실시예에서, 각각의 확산 영역은 다른 개수의 이러한 전기 컨택트 구조를 포함할 수 있다. 이러한 컨택트 구조는, 예를 들어, 패드 및/또는 비아를 포함할 수 있다. 컨택트 구조(484, 494)는 도전체(486, 496)에 의해 그룹으로 전기적으로 접속되는 것으로 도시되어 있다.
일부 실시예에서, 예시의 디바이스(480)는, 하나 걸러 하나의 도전체는 소스(또는 드레인)를 나타내고 다른 도전체들은 단일의 FET 디바이스의 드레인(또는 소스)을 나타내는 단일의 FET 디바이스로서 구성될 수 있다. 이러한 실시예에서, 복수의 이러한 소스/드레인 영역은 병렬로 접속될 수 있다. 예를 들어, 제1 도전체(486)가 소스이면, 그 도전체에 접속된 확산 영역들 모두는 소스 영역들로서 역할할 수 있다. 그 다음, 제2 도전체(496)와 그에 접속된 확산 영역들은 드레인으로 역할할 수 있다. 따라서, 기타 임의의 홀수-번호 도전체들 및 그들 각각의 확산 영역들은 제1 도전체와 병렬로 접속된 소스로서 역할할 수 있다. 마찬가지로, 기타 임의의 짝수-번호의 도전체들 및 그들 각각의 확산 영역들은 제2 도전체와 병렬로 접속된 드레인으로서 역할할 수 있다. 일부 실시예에서, 병렬 접속된 소스들 및 드레인들의 이러한 어셈블리와 단일 FET 기능의 제공은 복수의 스테이지를 갖는 RF 스위치의 한 스테이지로서 이용될 수 있다. 이러한 복수의 스테이지는 복수의 유사하게 구성된 FET, 또는 상이하게 구성된 FET의 조합을 포함할 수 있다.
일부 실시예에서, 예시의 디바이스(480)는 직렬로 배열된 트랜지스터들의 복수의 캐스케이딩 스테이지를 제공하도록 구성될 수 있다. 예를 들어, 제1 도전체(486)가 소스이면, 그 도전체에 접속된 확산 영역(들) 모두는 소스 영역(들)로서 역할할 수 있다. 제2 도전체(496)와 그에 접속된 확산 영역들은 제1 도전체(486)에 관해 드레인으로서 역할할 수 있다. 마찬가지로, 제2 도전체(496)와 제3 도전체는, 서로에 관해, 각각 소스와 드레인으로서 역할할 수 있다. 이러한 소스/드레인 구성의 반복은, 일련의 RF 스위치들로서 이용될 수 있는 원하는 개수의 트랜지스터들의 캐스캐이딩 스테이지들을 생성하도록 계속될 수 있다.
도 18b는 (도 18a의 예와 같은) FET 디바이스(480)의 에지와 코너들이 어떻게 구성될 수 있는지의 예를 도시한다. 예에서, 에지를 따르지 않는 주입/확산 영역(에를 들어, 492)은 도 18a의 형상과 유사한 형상을 갖는 것으로 도시되어 있다. 일부 실시예에서, FET 디바이스의 에지를 따른 주입/확산 영역은, 대응하는 이웃 내측 주입/확산 영역과 유사한 마주하는 구성(예를 들어, 도 18a의 498)을 유지할 뿐만 아니라 에지를 수용하도록 성형될 수 있다. 예를 들어, (482'로 표시된) 에지 영역들 각각은 내측 영역(482)과 유사한 우측 형상과, FET 디바이스의 좌측 에지를 수용하도록 네모진 좌측 형상을 가진다. 또 다른 예에서, 상위 에지를 따른 (482"로 표시된) 에지 영역들 각각은, 내측 영역(482)과 유사한 하위측 형상과, FET 디바이스의 좌측 에지를 수용하도록 네모진 상위측 형상을 가진다.
일부 실시예에서, FET 디바이스의 코너에서의 주입/확산 영역은, 하나 이상의 이웃 내측 주입/확산 영역과 유사한 마주하는 구성(예를 들어, 도 18a의 498)을 유지할 뿐만 아니라 코너를 수용하도록 성형될 수 있다. 예를 들어, (482"'로 표시된) 코너 영역은 하나 이상의 대응하는 내측 주입/확산 영역과 다른 것들(예를 들어, 도 18a의 498)과 유사한 마주하는 구성을 생성하도록 선택된 하위 우측 코너 형상을 가진다; 코너 영역(482"')의 나머지 부분들은, 각각의 에지, 각각의 코너, 및 이웃하는 영역(예를 들어, 482', 482")을 수용하는 것으로 도시되어 있다.
도 18a의 예시적 구성에서와 같이, 전기 컨택트 구조(484, 494)는 도 18b의 주입/확산 영역(482, 482', 482", 482"', 492) 각각에 배치되는 것으로 도시되어 있다. 이러한 컨택트 구조는, 예를 들어, 패드 및/또는 비아를 포함할 수 있다. 컨택트 구조(484, 494)는 도전체(486, 496)에 의해 그룹으로 전기적으로 접속되는 것으로 도시되어 있다. 일부 실시예에서, 도전체(486, 496)는 컨택트 구조(484, 494)의 형상 및/또는 주입/확산 영역의 형상을 수용하도록 치수조정될 수 있다. 예를 들어, 비-코너 에지 영역 뿐만 아니라 내측 영역에서의 컨택트 구조는 컨택트 구조(484, 494)를 수용하도록 성형될 수 있다. 또 다른 예에서, 코너 영역(482"')에서의 컨택트 구조는 컨택트 구조(484) 뿐만 아니라 코너 영역(482"')을 수용하도록 성형될 수 있다.
도 18b에 도시된 예에서, 제1 그룹의 도전체(486)는 소스와 드레인 중 하나를 위한 단자로서 역할하는 제1 공통 단자에 접속될 수 있다. 일부 실시예에서, 이러한 공통 단자(미도시)는 게이트 재료 위에(예를 들어, FET 디바이스의 에지들 중 하나를 따라) 형성될 수 있다. 마찬가지로, 제2 그룹의 도전체(496)는 소스와 드레인 중 다른 하나를 위한 단자로서 역할하는 제2 공통 단자에 접속될 수 있다. 일부 실시예에서, 이러한 공통 단자(미도시)는 게이트 재료 위에(예를 들어, FET 디바이스의 에지들 중 하나를 따라) 형성될 수 있다.
일부 구현에서, FET 디바이스의 몸체는 부동상태(floating)이거나, 바이어스가 제공될 수 있다. 도 18b에 도시된 예에서, 후자는 복수의 컨택트 구조(489)에 접속된 접속 포트(488)에 의해 수용될 수 있다. 이러한 컨택트 구조(489)는, (예를 들어, 몸체 컨택트를 통해) FET의 몸체부와 전기 접촉하는 (도시되지 않은) 도전층에 접속될 수 있다.
도 19는 주입/확산 영역(502, 512)이 도 18의 확산 영역(482, 492)의 한 변형일 수 있는 형상을 포함하는 구성(500)의 평면도를 도시한다. X 방향을 따라 연장되는 길이방향 부분은 중심에서 주어진 폭으로 시작하여, 더 작은 폭의 부분으로 테이퍼링되고(taper), 대향하는 뾰족한 단부로 끝나는 것으로 도시되어 있다. 도전체들(506 및 516)은 그들 각각의 확산 영역의 중심들을 접속하도록 Y 방향을 따라 연장되는 것으로 도시되어 있다. 확산 영역(502)과 확산 영역(512)은, X와 Y 방향 모두를 따라 서로 엇갈리게 배치되도록 서로 오프셋되어 있다. 도시된 바와 같이, 확산 영역들은 518로 표시된 바와 같이 2개의 그룹에 속하는 2개의 이웃하는 영역들이 서로 마주하도록 배열될 수 있다. 이 특정 예에서, 한 영역의 테이퍼링된 부분의 상위 우측 에지 및 마름모의 상위 우측 에지는, 다른 영역의 테이퍼링된 부분의 하위 좌측 에지 및 마름모의 하위 좌측 에지와 마주하는 것으로 도시되어 있다.
예시의 구성(500)은 확산 영역들(502, 512) 사이에 형성된 게이트 재료(510)를 포함하는 것으로 도시되어 있다. 또한, 예시의 구성(500)은 각각의 확산 영역들(502, 512) 각각 상에 전기 컨택트 구조(504, 514)를 포함하는 것으로 도시되어 있다. 다른 실시예에서, 각각의 확산 영역은 다른 개수의 이러한 전기 컨택트 구조를 포함할 수 있다. 이러한 컨택트 구조는, 예를 들어, 패드 및/또는 비아를 포함할 수 있다. 컨택트 구조(504, 514)는 도전체(506, 516)에 의해 그룹으로 전기적으로 접속되는 것으로 도시되어 있다.
일부 실시예에서, 예시의 디바이스(500)는, 하나 걸러 하나의 도전체는 소스(또는 드레인)를 나타내고 다른 도전체들은 단일의 FET 디바이스의 드레인(또는 소스)을 나타내는 단일의 FET 디바이스로서 구성될 수 있다. 이러한 실시예에서, 복수의 이러한 소스/드레인 영역은 병렬로 접속될 수 있다. 예를 들어, 제1 도전체(506)가 소스이면, 그 도전체에 접속된 확산 영역들 모두는 소스 영역들로서 역할할 수 있다. 그 다음, 제2 도전체(516)와 그에 접속된 확산 영역들은 드레인으로 역할할 수 있다. 따라서, 기타 임의의 홀수-번호 도전체들 및 그들 각각의 확산 영역들은 제1 도전체와 병렬로 접속된 소스로서 역할할 수 있다. 마찬가지로, 기타 임의의 짝수-번호의 도전체들 및 그들 각각의 확산 영역들은 제2 도전체와 병렬로 접속된 드레인으로서 역할할 수 있다. 일부 실시예에서, 병렬 접속된 소스들 및 드레인들의 이러한 어셈블리와 단일 FET 기능의 제공은 복수의 스테이지를 갖는 RF 스위치의 한 스테이지로서 이용될 수 있다. 이러한 복수의 스테이지는 복수의 유사하게 구성된 FET, 또는 상이하게 구성된 FET의 조합을 포함할 수 있다.
일부 실시예에서, 예시의 디바이스(500)는 직렬로 배열된 트랜지스터들의 복수의 캐스케이딩 스테이지를 제공하도록 구성될 수 있다. 예를 들어, 제1 도전체(506)가 소스이면, 그 도전체에 접속된 확산 영역(들) 모두는 소스 영역(들)로서 역할할 수 있다. 제2 도전체(516)와 그에 접속된 확산 영역들은 제1 도전체(506)에 관해 드레인으로서 역할할 수 있다. 마찬가지로, 제2 도전체(516)와 제3 도전체는, 서로에 관해, 각각 소스와 드레인으로서 역할할 수 있다. 이러한 소스/드레인 구성의 반복은, 일련의 RF 스위치들로서 이용될 수 있는 원하는 개수의 트랜지스터들의 캐스캐이딩 스테이지들을 생성하도록 계속될 수 있다.
일부 실시예에서, 도 8 내지 도 19를 참조하여 설명된 예시적 구성의 일부 또는 전부는, 도 18b를 참조하여 설명된 예와 유사한 방식으로, 그들 각각의 FET 디바이스들의 에지 및/또는 코너들을 수용하도록 구성될 수 있다.
도 20은 복수의 FET 디바이스들이 원하는 전압 분할 기능을 제공하도록 어떻게 어셈블리로 접속될 수 있는지의 예를 도시한다. 도 20의 예를 설명하기 위한 목적을 위해, 단일 FET 디바이스는 (도 8 내지 도 19를 참조하여 설명된 것과 같이) 하나 걸러 하나의 도전체는 하나 이상의 소스(또는 드레인) 영역에 접속되고 다른 도체들은 하나 이상의 드레인(또는 소스) 영역에 접속되어, 복수의 이러한 소스/드레인 영역들이 전기적으로 병렬로 접속되도록 구성될 수 있다고 가정된다.
도 20은 3개의 FET 디바이스(602, 604, 606)가 직렬로 접속되는 예시적 구성(600)을 도시한다. 도전층(610)은 3-FET 구성(600)에 대한 소스 단자라고 가정한다. 그러면, 도전층(616)은 드레인 단자일 수 있다. 소스층(610)은 제1 FET(602)의 소스 도전체들(예를 들어, 하나 걸러 하나의 도전체 스트립)에 접속될 수 있지만 제1 FET의 드레인 도전체들로부터 전기적으로 격리될 수 있다. 도전층(612)은 제1 FET(602)의 드레인 도전체와 제2 FET(604)의 소스 도전체에 접속되지만, 제1 FET의 소스 도전체와 제2 FET의 드레인 도전체로부터 전기적으로 격리되도록 구성될 수 있다. 유사하게, 도전층(614)은 제2 FET(604)의 드레인 도전체와 제3 FET(606)의 소스 도전체에 접속되지만, 제2 FET의 소스 도전체와 제3 FET의 드레인 도전체로부터 전기적으로 격리되도록 구성될 수 있다. 드레인층(616)은 제3 FET(606)의 드레인 도전체들에 접속될 수 있지만 제3 FET의 소스 도전체들로부터 전기적으로 격리될 수 있다.
도 21은 주어진 FET 디바이스가 집합적 소스와 집합적 드레인을 제공하도록 어떻게 구성될 수 있는지의 또 다른 예를 도시한다. 도 21의 예를 설명하기 위한 목적을 위해, FET 디바이스는 (도 8 내지 도 19를 참조하여 설명된 것과 같이) 하나 걸러 하나의 도전체는 하나 이상의 소스(또는 드레인) 영역에 접속되고 다른 도체들은 하나 이상의 드레인(또는 소스) 영역에 접속되어, 복수의 이러한 소스/드레인 영역들이 전기적으로 병렬로 접속되도록 구성될 수 있다고 가정된다.
도 21은 단일의 FET 디바이스(630)가 집합적 소스와 집합적 드레인으로 분할될 수 있는 예시적 구성(620)을 도시한다. 도전층(660)은 소스 단자(662)에 접속되는 것으로 도시되고 도전층(670)은 드레인 단자(672)에 접속되는 것으로 도시되어 있다. 소스층(660)은 좌측 및 그들 각각의 확산 영역(650, 654)으로부터 (예를 들어, 비아(638)를 통해) 제1 (640) 및 제3 (644) 도전체에 접속되지만, 제2 (642) 및 제4 (646) 도전체와 그들 각각의 확산 영역(652, 656)으로부터 전기적으로 격리되는 것으로 가정한다. 그 다음, 드레인층(670)은 (예를 들어, 비아(648)를 통해) 제2 (642) 및 제4 (646) 도전체와 그들 각각의 확산 영역(652, 656)에 접속될 수 있지만, 제1 (640) 및 제3 (644) 도전체와 그들 각각의 확산 영역(650, 654)으로부터 전기적으로 격리될 수 있다.
본 분야에서 이해되고 있는 바와 같이, FET의 Rds-on에 기여하는 주목할 만한 인자들로는, 채널 특성, 2개의 S/D 영역에 대한 단자들의 컨택트 저항, 및 2개의 S/D 영역과 연관된 특성이 포함될 수 있다. 컨택트 저항은 대체로 동일하게 유지되는 것으로 가정하여, 상이한 형상들에 대해 S/D 영역의 상이한 형상들의 효과가 평가되었다.
직사각형 형상의 소스/드레인 구성과 다이아몬드 형상의 소스 드레인 구성의 성능의 비교가 수행되었다. Rds-on의 채널 성분이 단순 핑거-구성 (직사각형 형상의) NMOS 디바이스에 관해 HSpice로 수치적으로 평가되었다. 예시의 디바이스는 약 10㎛/0.32㎛의 종횡비 W/L을 가졌다. 이 특정한 예의 NMOS 종횡비는 대략 단일 핑거의 전형적인 RF 스위치 TX-아암 스택에 대응한다. Rds-on에 대한 약 2.46 Ω의 수치적으로 계산된 값이 HSpice 평가로부터 얻어졌고, 이러한 값은 2D EM 시뮬레이션을 이용하여 디바이스 지오메트리에 대한 유효 채널 도핑을 캘리브레이트하는데 이용되었다. 이것은, 핑거 지오메트리에 관해 PISCES 알고리즘을 반복적으로 수행하고, 셀의 Rds-on이 대략적으로 2.46 Ω 값과 정합할 때까지 채널 도핑을 변화시킴으로써 달성될 수 있다. 일단 캘리브레이트되고 나면, 대응하는 도핑 레벨이 다이아몬드 지오메트리 NMOS 디바이스에 대한 모델에서 이용될 수 있다.
상기의 직사각형 및 다이아몬드 지오메트리(700 및 710)에 대한 예시적인 치수가 도 22 및 도 23에 도시되어 있다. 도 22에서, 직사각형 형상의 확산 영역들은 702 및 704로서 도시되어 있고; 그들의 치수와 분리가 눈금 상에 도시되어 있다. 도 23에서, 서로 마주하고 있는 다이아몬드(712, 714)의 부분들이 도시되어 있고; 그들의 치수와 분리가 눈금 상에 도시되어 있다. 도 22 및 도 23 각각에서, 도면의 우측을 따른 등고선 스케일과 연관된 값은 볼트 단위의 전위값이다.
도 22 및 도 23은 또한, 직사각형 및 다이아몬드 구성에 대한 전위 등고선 플롯을 도시하고 있다. 이러한 전위 등고선 플롯은, EasyMesh 등의 적절히 구성된 오픈-소스 프로그램에 의해 PISCES 지오메트리 파일(*.mesh)을 생성함으로써 얻어졌다. 이러한 프로그램은 2차원 영역을 도 22 및 도 23에 도시된 것과 같은 삼각형들의 어레이로 분할할 수 있다.
상기의 예시적 분석에 기초하여, 직사각형 구성은, Rds-on과 면적의 계산된 곱, 약 (33.8 kΩ)(0.84 ㎛)(0.44 ㎛) = 12.5 kΩ·㎛2 을 생성한다. 다이아몬드 구성의 경우, 이러한 Rds-on과 면적의 곱은 약 (17.5 kΩ)(0.594 ㎛)(0.887 ㎛) = 9.2 kΩ·㎛2 로 계산되고, 이 값은 직사각형 경우보다 약 26% 작다.
일부 구현에서, 도 9 내지 도 21을 참조하여 여기서 설명된 예들의 일부 또는 전부는 직사각형과 다이아몬드 경우 양쪽 모두보다 낮은 (Rds-on)(면적) 곱을 가질 수 있다. 이러한 바람직한 감소된 값의 (Rds-on)(면적) 곱을 생성하도록 직사각형 및 다이아몬드 구성과는 상이한 구성들도 역시 제공될 수 있다.
도 24는 여기서 설명된 예들과 연관된 FET 구조를 제조하기 위해 구현될 수 있는 프로세스(800)를 도시한다. 도 25는 도 24의 프로세스(800)의 다양한 단계들에 대응하는 상이한 스테이지의 구조들을 도시한다.
블록(812)에서, 웰이 828로서 표시되어 있고 절연체층이 824로서 표시되어 있는 구조(820)를 생성하도록, 절연체층의 격리된 웰을 갖는 SOI 구조가 형성되거나 제공될 수 있다. 절연체층(824) 아래의 기판(822) 뿐만 아니라 웰(828)을 격리하는 절연체(826)도 역시 도시되어 있다.
블록(814)에서, 확산 영역들은 웰에 형성되되, 영역들이 상이한 방향으로 연장되는 복수의 세그먼트들을 갖는 적어도 하나의 부분을 포함하거나 또는 비-직사각형 4변형의 대향 변들을 정의하는 마주하는 부분들을 포함하는 풋프린트를 갖도록 형성될 수 있다. 일부 실시예에서, 이러한 마주하는 부분은 직사각형의 대향 변들을 정의할 수 있다. 이러한 단계는 웰(828) 상에 형성된 제1 확산 영역(832)과 제2 확산 영역(834)을 갖는 구조(830)를 생성할 수 있다. 이러한 확산 영역들은 소스 및 드레인으로서 개별적으로 또는 다른 확산 영역들과 연계하여 기능하도록 구성될 수 있다.
블록(816)에서, 하나 이상의 전기 컨택트 단자가 확산 영역들 각각 상에 형성될 수 있다. 이러한 단계는, 제1 확산 영역(832) 상에 배치되는 전기 컨택트 단자(842)와 제2 확산 영역(834) 상에 배치되는 전기 컨택트 단자(844)를 갖는 구조(840)를 생성할 수 있다. 이러한 전기 컨택트 단자는 소스 및 드레인에 개별적으로 또는 다른 컨택트 단자들과 연계하여 접속될 수 있다.
블록(818)은, 일부 구현에서, 제1 확산 영역과 제2 확산 영역 사이에 게이트가 형성될 수 있음을 도시하고 있다. 이러한 단계는, 웰(828) 상에서 제1 확산 영역(832)과 제2 확산 영역(834) 사이에 배치되는 게이트(852)를 갖는 구조(850)를 생성할 수 있다.
일부 구현에서, 확산 영역과 연관된 다양한 예시적 형상들, 게이트 전극들, 컨택트 패드들, 및/또는 도전체들은 다수의 프로세스 기술을 이용하여 제조될 수 있다. 이러한 프로세스 기술들은, 예를 들어, 에칭, 마스킹, 피착 등을 포함한 포토리소그래픽 기반의 단계들과 같은 프로세스 단계들을 가능케 하는 선택된 형상을 갖는 하나 이상의 마스크를 포함할 수 있다.
상세한 설명 및 청구항을 통틀어 문맥상 명확하게 달리 요구하지 않는 한, 단어 "포함한다", "포함하는" 등은 배타적(exclusive) 또는 남김없이 철저히 드러낸(exhaustive)의 의미가 아니라 포함적 의미로 해석되어야 한다; 즉, "포함하지만, 이들로 제한되는 것은 아니다"라는 의미이다. 단어 "결합된"이란, 일반적으로 여기서 사용될 때, 직접 접속되거나, 하나 이상의 중간 요소를 통해 접속될 수 있는 2개 이상의 요소를 말한다. 추가로, 단어 "여기서", "전술된", "후술된", 및 유사한 의미의 단어들은, 본 출원에서 사용될 때, 본 출원의 임의의 특정한 부분이 아니라 전체로서의 본 출원을 말한다. 문맥상 허용된다면, 단수 또는 복수를 이용한 상기 상세한 설명의 단어들은 또한, 각각 복수 또는 단수를 포함할 수 있다. 2개 이상의 항목들의 목록의 참조시에 단어 "또는"은, 다음과 같은 해석들 모두를 포괄한다: 목록 내의 항목들 중 임의의 것, 목록 내의 항목들 모두, 및 목록 내의 항목들의 임의의 조합.
본 발명의 실시예의 상기 상세한 설명은 남김없이 철저히 드러내기 위한 것이거나 본 발명의 전술된 형태 그대로로 제한하기 위한 것이 아니다. 본 발명의 특정 실시예 및 예가 예시의 목적을 위해 전술되었지만, 당업자라면 인지하는 바와 같이, 본 발명의 범위 내에서 다양한 등가의 수정이 가능하다. 예를 들어, 프로세스와 블록들이 주어진 순서로 제시되었지만, 대안적 실시예는 상이한 순서의 단계들을 갖는 루틴을 수행하거나, 상이한 순서의 블록들을 갖는 시스템을 채택할 수 있고, 일부 프로세스 또는 블록들은 삭제, 이동, 추가, 세분, 결합 및/또는 수정될 수 있다. 이들 프로세스 또는 블록들 각각은 다양한 상이한 방식으로 구현될 수 있다. 또한, 프로세스 또는 블록들이 때때로 직렬로 수행되는 것으로 도시되었지만, 이들 프로세스 또는 블록들은 그 대신에 병렬로 수행되거나, 상이한 시간들에서 수행될 수도 있다.
여기서 제공된 본 발명의 교시는 반드시 전술된 시스템 뿐만 아니라, 기타의 시스템에도 적용될 수 있다. 전술된 다양한 실시예들의 요소들 및 작용들은 결합되어 추가의 실시예를 제공할 수 있다.
본 발명의 소정 실시형태들이 설명되었지만, 이들 실시형태들은 단지 예시로서 제시되었고, 본 개시의 범위를 제한하기 위한 것이 아니다. 사실상, 여기서 설명된 신규한 방법 및 시스템은 다양한 다른 형태로 구현될 수 있다: 또한, 본 개시의 사상으로부터 벗어나지 않고 여기서 설명된 방법 및 실시예들의 형태에서 다양한 생략, 대체, 및 변경이 이루어질 수 있다. 첨부된 청구항들 및 그들의 등가물들은 본 개시의 범위 및 사상에 드는 이러한 형태나 변형을 포괄하는 것으로 의도되어 있다.

Claims (22)

  1. 트랜지스터로서,
    반도체 기판;
    상기 반도체 기판 상에 형성된 복수의 제1 확산 영역 - 상기 복수의 제1 확산 영역은 서로 분리되고 이격되어 있음 -;
    상기 반도체 기판 상에 형성된 복수의 제2 확산 영역 - 상기 복수의 제2 확산 영역은 서로 분리되고 이격되어 있음 -; 및
    상기 복수의 제1 및 제2 확산 영역 위에 배치되고, 복수의 개구를 정의하는 단일 구조 게이트층 - 상기 복수의 개구는, 상기 제1 확산 영역들 각각을 노출시키며 둘러싸고 상기 제2 확산 영역들 각각을 노출시키며 둘러싸고, 상기 단일 구조 게이트층은 상기 복수의 제1 및 제2 확산 영역 사이에서 전하를 동시에 온시키거나 오프시키도록 구성됨 -
    을 포함하는 트랜지스터.
  2. 제1항에 있어서, 상기 복수의 개구는 제1 방향으로 연장되는 복수의 행 및 상기 제1 방향에 수직인 제2 방향으로 연장되는 복수의 열을 갖는 2차원 어레이로 배열되는, 트랜지스터.
  3. 제2항에 있어서, 상기 개구들은, 각각의 행에서의 개구들이 인접 행에서의 개구들에 대해 엇갈리게 배치(stagger)되고 각각의 열에서의 개구들이 인접 열에서의 개구들에 대해 엇갈리게 배치되도록 상기 2차원 어레이로 배열되는, 트랜지스터.
  4. 제2항에 있어서, 각각의 행에서의 상기 개구들은 적어도 2개의 상이한 배향 방향들(orientation directions) 사이에서 교호(alternate)하고, 각각의 열에서의 상기 개구들은 적어도 2개의 상이한 배향 방향들 사이에서 교호하는, 트랜지스터.
  5. 제2항에 있어서, 각각의 행에서의 그리고 각각의 열에서의 상기 개구들은 적어도 2개의 상이한 형상들 사이에서 교호하는, 트랜지스터.
  6. 제1항에 있어서, 상기 제1 및 제2 확산 영역들 각각 상에 형성된 컨택트 피쳐(contact feature)를 더 포함하는 트랜지스터.
  7. 제6항에 있어서, 상기 제1 확산 영역들 상의 상기 컨택트 피쳐들을 서로 전기적으로 접속하는 제1 도전체와, 상기 제2 확산 영역들 상의 상기 컨택트 피쳐들을 서로 전기적으로 접속하는 제2 도전체를 더 포함하는 트랜지스터.
  8. 제7항에 있어서, 상기 제1 도전체는 소스 단자에 또한 접속되고, 상기 제2 도전체는 드레인 단자에 또한 접속되는, 트랜지스터.
  9. 제1항에 있어서, 상기 개구들은 규칙적으로 형성되는, 트랜지스터.
  10. 제1항에 있어서, 상기 개구들은 상기 제1 확산 영역들을 노출시키며 둘러싸는 제1 개구들과, 상기 제2 확산 영역들을 노출시키며 둘러싸는 제2 개구들을 포함하고, 상기 제1 개구들 중 적어도 일부는 제1 방향을 따른 신장축(elongation axis)을 갖는, 트랜지스터.
  11. 제10항에 있어서, 상기 제2 개구들 중 적어도 일부는 상기 제1 방향에 수직인 제2 방향에 따른 신장축을 갖는, 트랜지스터.
  12. 제1항에 있어서, 상기 개구들 중 이웃하는 한 쌍은, 상기 제1 확산 영역들 중 하나를 노출시키면서 둘러싸는 제1 개구를 포함하며 상기 제2 확산 영역들 중 하나를 노출시키면서 둘러싸는 제2 개구를 포함하고, 상기 이웃하는 한 쌍은 상기 제1 개구에 대한 제1 대면부(facing portion)와 상기 제2 개구에 대한 제2 대면부를 정의하고, 상기 제1 및 제2 대면부 중 적어도 하나는 상이한 방향들로 연장되는 복수의 세그먼트를 갖는, 트랜지스터.
  13. 제1항에 있어서, 상기 트랜지스터는 금속-산화물-반도체 전계 효과 트랜지스터인, 트랜지스터.
  14. 제1항에 있어서, 실리콘-온-인슐레이터 구조(silicon-on-insulator structure)를 생성하도록 실리콘 기판을 포함하는 상기 반도체 기판 아래에 배치된 절연층을 더 포함하는, 트랜지스터.
  15. 제10항에 있어서, 상기 개구들 중 적어도 일부는, 동일한 크기의 직사각형 개구를 갖는 트랜지스터와 비교할 때 감소된 면적당 Rds-on 값을 생성하도록 치수조정된 직사각형이 아닌 형상을 갖는, 트랜지스터.
  16. 반도체 다이로서,
    반도체 기판; 및
    상기 기판 상에 구현된 복수의 트랜지스터 - 각각의 트랜지스터는 복수의 분리되고 이격된 제1 확산 영역 및 복수의 분리되고 이격된 제2 확산 영역을 포함하고, 각각의 트랜지스터는 단일 구조 게이트층을 더 포함하고, 상기 단일 구조 게이트층은 상기 복수의 제1 및 제2 확산 영역 위에 배치되고, 상기 제1 확산 영역들의 각각을 노출시키며 둘러싸고 상기 제2 확산 영역들의 각각을 노출시키며 둘러싸는 복수의 개구를 정의하며, 상기 단일 구조 게이트층은 상기 복수의 제1 및 제2 확산 영역 사이에서 전하를 동시에 온시키거나 오프시키도록 구성됨 -
    를 포함하는, 반도체 다이.
  17. 무선-주파수 디바이스로서,
    무선-주파수 신호들을 처리하도록 구성된 트랜시버;
    상기 트랜시버에 의해 생성된 무선-주파수 신호를 증폭하도록 구성된 전력 증폭기;
    상기 트랜시버와 통신하고, 상기 증폭된 무선-주파수 신호의 송신을 가능케 하도록 구성된 안테나; 및
    상기 전력 증폭기 및 상기 안테나에 결합된 스위칭 모듈 - 상기 스위칭 모듈은 상기 증폭된 무선-주파수 신호를 상기 전력 증폭기로부터 상기 안테나에 라우팅하도록 구성되고, 상기 스위칭 모듈은 직렬로 접속된 복수의 트랜지스터를 포함하는 스위치 회로를 갖고, 각각의 트랜지스터는 복수의 분리되고 이격된 제1 확산 영역 및 복수의 분리되고 이격된 제2 확산 영역을 포함하고, 각각의 트랜지스터는 단일 구조 게이트층을 더 포함하고, 상기 단일 구조 게이트층은 상기 복수의 제1 및 제2 확산 영역 위에 배치되고, 상기 제1 확산 영역들의 각각을 노출시키며 둘러싸고 상기 제2 확산 영역들의 각각을 노출시키며 둘러싸는 복수의 개구를 정의하며, 상기 단일 구조 게이트층은 상기 복수의 제1 및 제2 확산 영역 사이에서 전하를 동시에 온시키거나 오프시키도록 구성됨 -
    을 포함하는 무선-주파수 디바이스.
  18. 제17항에 있어서, 상기 복수의 개구는 제1 방향으로 연장되는 복수의 행 및 상기 제1 방향에 수직인 제2 방향으로 연장되는 복수의 열을 갖는 2차원 어레이로 배열되는, 무선-주파수 디바이스.
  19. 제18항에 있어서, 상기 개구들은, 각각의 행에서의 개구들이 인접 행에서의 개구들에 대해 엇갈리게 배치(stagger)되고 각각의 열에서의 개구들이 인접 열에서의 개구들에 대해 엇갈리게 배치되도록 상기 2차원 어레이로 배열되는, 무선-주파수 디바이스.
  20. 제18항에 있어서, 각각의 행에서의 상기 개구들은 적어도 2개의 상이한 배향 방향들 사이에서 교호하고, 각각의 열에서의 상기 개구들은 적어도 2개의 상이한 배향 방향들 사이에서 교호하는, 무선-주파수 디바이스.
  21. 제18항에 있어서, 각각의 행에서의 그리고 각각의 열에서의 상기 개구들은 적어도 2개의 상이한 형상들 사이에서 교호하는, 무선-주파수 디바이스.
  22. 제17항에 있어서, 상기 무선-주파수 디바이스는 휴대용 무선 디바이스인, 무선-주파수 디바이스.
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