JPWO2014162969A1 - 半導体装置 - Google Patents

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Abstract

本発明は、終端近傍のユニットセルにおけるｐｎダイオードが動作するまでにチップ全体に流す電流値を増大させ、チップサイズの縮小とそれによるチップコストの低減を可能とすることを目的とする。本発明は、複数の第１ウェル領域（３０）全体を平面視上挟んで形成された第２ウェル領域（３１）と、第２ウェル領域内において、第２ウェル領域表層から深さ方向に貫通して形成された第３離間領域（２３）と、第３離間領域上に設けられた第２ショットキー電極（７５）とを備える。

Description

本発明は半導体装置に関するものである。
ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）等の半導体装置では、内蔵ダイオードを還流ダイオードとして使用することが可能である。例えば特許文献１では、還流ダイオードとしてのＳＢＤ（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）をＭＯＳＦＥＴのユニットセル内に内蔵し、利用する方法が提案されている。
特開２００３−０１７７０１号公報
ＭＯＳＦＥＴ等の半導体装置には、ｐｎダイオードが内蔵されている。そのため、ｐｎダイオードに対して順方向の電圧が印加された状態でｐｎダイオードが動作すると、ドリフト層に少数キャリアが注入される。
すると、注入された少数キャリアがドリフト層中の多数キャリアと再結合を起こし、それに伴い発生するエネルギー（再結合エネルギー）によって、半導体によってはその周期構造が乱される、すなわち結晶欠陥が発生することが知られている。特に炭化珪素の場合、そのバンドギャップが大きいことから再結合エネルギーが大きく、さらに種々の安定的な結晶構造を有することから結晶構造が容易に変化しやすい。従って、ｐｎダイオードの動作による結晶欠陥の発生は容易に起こりやすい。
乱れた結晶構造は電気的に高抵抗となることから、特にＭＯＳＦＥＴの活性領域（すなわち、チャネルを含むユニットセルを有する領域）でこのような現象が生じると、オン抵抗、すなわちソースドレイン間の順方向電流に対する素子抵抗が大きくなり、同じ電流密度を通電させた場合の導通損失が大きくなる。
通電損失はＭＯＳＦＥＴにおける支配的な損失の一つであることから、ＭＯＳＦＥＴにおいて、活性領域のｐｎダイオードの動作が引き起こす結晶欠陥の発生は、ＭＯＳＦＥＴの発熱を増大させ、長期的な安定動作を困難とさせる問題を引き起こす。
ＳＢＤを内蔵したＭＯＳＦＥＴの場合、ＳＢＤの拡散電位をｐｎ接合の拡散電位より低く設計することで、還流動作時において、活性領域のｐｎダイオードが動作するまでの間に、内蔵されたＳＢＤにユニポーラ電流が流れる。よって、一定量の電流については、ｐｎダイオードの動作がない状態で還流電流を通電させることができ、オン抵抗の増大を回避できる。
しかし特許文献１に記載の終端レイアウトでは、ＭＯＳＦＥＴに流れる還流電流を増やして行った場合、ＭＯＳＦＥＴのユニットセル群のうちの終端部に近い領域に配置されたユニットセルが、それ以外のユニットセルに対して早く、すなわち低いソースドレイン間電圧でｐｎダイオードが動作してしまう問題がある。
このような電圧を超えるような使用条件で長時間に渡り半導体装置を使用する場合、外周部に近いユニットセルにおけるオン抵抗が増大し、チップ全体のオン抵抗も増大してしまう問題が発生する。
チップ全体のオン抵抗の増大を許容量以下に抑制するには、素子全体に流す還流電流を制限し、終端部に近い領域に配置されたユニットセルのｐｎダイオードに流れる電流を制限することが必要である。このことは、所望の電流を流すために必要となるチップサイズを増大させる必要があることを意味し、チップコストを増大させることを意味する。
本発明は、上記のような問題を解決するためになされたものであり、終端近傍のユニットセルにおけるｐｎダイオードが動作するまでにチップ全体に流す電流値を増大させ、チップサイズの縮小とそれによるチップコストの低減を可能とする半導体装置を提供することを目的とする。
本発明の一態様に関する半導体装置は、第１導電型の半導体基板上に形成された、第１導電型のドリフト層と、前記ドリフト層表層において互いに離間して複数設けられた、第２導電型の第１ウェル領域と、前記ドリフト層表層において複数の前記第１ウェル領域全体を平面視上挟んで形成された、各前記第１ウェル領域よりも形成面積が広い第２導電型の第２ウェル領域と、各前記第１ウェル領域内において、各前記第１ウェル領域表層から深さ方向に貫通して形成された第１導電型の第１離間領域と、各前記第１ウェル領域表層において、平面視上前記第１離間領域を挟んで形成された第１導電型のソース領域と、前記第１離間領域上に設けられた第１ショットキー電極と、各前記第１ウェル領域上において、平面視上前記第１ショットキー電極を挟んで設けられた第１オーミック電極と、各前記第１ウェル領域を互いに離間させる領域である第１導電型の第２離間領域と、前記第２ウェル領域内において、前記第２ウェル領域表層から深さ方向に貫通して形成された第１導電型の第３離間領域と、前記第３離間領域上に設けられた第２ショットキー電極と、前記第１および第２ショットキー電極と、前記第１オーミック電極とが設けられた位置を除く前記第１および第２ウェル領域上に亘って、第１絶縁膜を介して設けられたゲート電極と、前記ゲート電極を覆って形成された第２絶縁膜と、前記第１および第２ショットキー電極と、前記第１オーミック電極と、前記第２絶縁膜とを覆って設けられた第１ソース電極とを備えることを特徴とする。
本発明の上記態様によれば、活性領域の外側に位置する第２ウェル領域上において、第２ショットキー電極が設けられることで、環流状態において当該第２ショットキー電極における電圧降下が生じ、活性領域端部に位置する第１ウェル領域の内蔵ＳＢＤに印加される電圧が緩和される。よって、ｐｎダイオードの動作を抑制することができ、より多くの電流をＳＢＤにおいて環流させることができる。その結果、チップ全体にユニポーラ電流で流せる還流電流が大きくなり、チップサイズの低減が可能となる。
本発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
第１実施形態に関するＳＢＤ内蔵ＭＯＳＦＥＴのユニットセルの断面模式図である。 第１実施形態に関するＳＢＤ内蔵ＭＯＳＦＥＴのユニットセルの平面模式図である。 第１実施形態に関する半導体装置全体を模式的に表す平面模式図である。 第１実施形態に関する半導体装置の断面模式図、平面模式図、および、本発明を用いない場合の断面模式図である。 第１実施形態に関する半導体装置の断面模式図、平面模式図、および、本発明を用いない場合の断面模式図である。 ＳＢＤ内蔵ＭＯＳＦＥＴのユニットセルについて、還流状態における電流電圧特性をデバイスシミュレーションで計算した結果を示す図である。 ＳＢＤを内蔵しないＭＯＳＦＥＴのユニットセルの断面模式図である。 第１実施形態の効果を検証したシミュレーション結果を示す図である。 第２実施形態に関する半導体装置の断面模式図および平面模式図である。 第２実施形態に関する半導体装置の断面模式図および平面模式図である。 第３実施形態に関する半導体装置の断面模式図および平面模式図である。 第３実施形態に関する半導体装置の断面模式図および平面模式図である。 第４実施形態に関する半導体装置の断面模式図である。 電流センスを内蔵する半導体装置全体を模式的に表す平面模式図である。 第５実施形態に関する半導体装置の断面模式図である。 第５実施形態に関する半導体装置の断面模式図である。 第５実施形態に関する半導体装置の断面模式図である。 第６実施形態に関する半導体装置の断面模式図である。 第６実施形態に関する半導体装置の断面模式図である。 第６実施形態に関する半導体装置の断面模式図である。 第７実施形態に関する半導体装置の断面模式図である。 第７実施形態に関する半導体装置の断面模式図である。 第７実施形態に関する半導体装置の断面模式図である。 変形例に関する半導体装置の断面模式図である。 第８実施形態に関する半導体装置の断面模式図である。 第８実施形態に関する半導体装置の断面模式図である。
以下、添付の図面を参照しながら実施形態について説明する。以下の実施形態においては、半導体装置の一例として炭化珪素（ＳｉＣ）半導体装置を用い、特に、第１導電型をｎ型、第２導電型をｐ型としたｎチャネル炭化珪素ＭＯＳＦＥＴを例に挙げて説明する。
＜第１実施形態＞
＜構成＞
まず、第１実施形態に関する半導体装置の構成を説明する。図１は、活性領域に配置されるＳＢＤ内蔵ＭＯＳＦＥＴのユニットセルの断面模式図である。図２は、図１に示されたＳＢＤ内蔵ＭＯＳＦＥＴのユニットセルを上から見た図であり、図１の電極および絶縁膜等を透過し、半導体層が形成される領域のみを表現している。
図１に示されるように、半導体装置においては、４Ｈのポリタイプを有する、ｎ型（第１導電型）で低抵抗の炭化珪素からなる基板１０の第１主面上に、ｎ型（第１導電型）の炭化珪素からなるドリフト層２０が形成されている。
図１および図２において、炭化珪素からなる基板１０は、第１主面の面方位が（０００１）面で、ｃ軸方向に対して４°傾斜されている。
ドリフト層２０は、第１不純物濃度のｎ型（第１導電型）半導体層である。ドリフト層２０の表層側には、ｐ型（第２導電型）の不純物であるアルミニウム（Ａｌ）を含有するｐ型（第２導電型）のウェル領域３０が互いに離間されて複数形成されている。ウェル領域３０のｐ型（第２導電型）の不純物濃度は第２不純物濃度とする。
図１に示されたウェル領域３０は、ユニットセル内の断面視において２箇所に、互いに離間して形成されている。各ウェル領域３０を離間している領域は、第２離間領域２１と呼ばれるｎ型（第１導電型）の領域である。第２離間領域２１は、ドリフト層２０の表層部に形成された領域であり、深さ方向にはドリフト層２０の表面からウェル領域３０の深さと同じ深さまでの領域とする。
一方で、各ウェル領域３０内において、各ウェル領域３０表層から深さ方向に貫通して形成された第１導電型の第１離間領域２２が形成されている。第１離間領域２２は、後述するショットキー電極７５の直下に位置する領域である。
ウェル領域３０の表層側には、ｎ型（第１導電型）の不純物である窒素（Ｎ）を含有する、ｎ型（第１導電型）のソース領域４０が部分的に形成されている。ソース領域４０は、ウェル領域３０の深さより浅く形成されている。ソース領域４０は、第１離間領域２２を平面視上挟んで形成されている。
また、ドリフト層２０の表層側で、望ましくはソース領域４０と第１離間領域２２の間に挟まれたウェル領域３０上に、ｐ型（第２導電型）の不純物であるアルミニウム（Ａｌ）を含有するｐ型（第２導電型）の第１ウェルコンタクト領域３５が形成されている。
また、第２離間領域２１の表面とウェル領域３０の表面とソース領域４０の一部の表面とに跨って、酸化珪素で構成されるゲート絶縁膜５０が形成されている。
さらに、ゲート絶縁膜５０の表面に、第２離間領域２１とウェル領域３０とソース領域４０の端部とに対向するように、ゲート電極６０が形成されている。なお、ウェル領域３０のうち第２離間領域２１とソース領域４０とに挟まれ、ゲート絶縁膜５０を介してゲート電極６０と対向し、オン動作時に反転層が形成される領域をチャネル領域という。
ゲート絶縁膜５０上にはゲート電極６０を覆うように、酸化珪素で構成される層間絶縁膜５５が形成されている。ソース領域４０のうちゲート絶縁膜５０で覆われていない領域の表面と、第１ウェルコンタクト領域３５のうちソース領域４０と接する側の一部の表面とには、炭化珪素との接触抵抗を低減するためのソース側のオーミック電極７０が形成されている。なお、ウェル領域３０は、低抵抗の第１ウェルコンタクト領域３５を介して、ソース側のオーミック電極７０と電子の授受を容易に行える。
第１離間領域２２の表面にはショットキー電極７５が形成され、ショットキー電極７５と第１離間領域２２の炭化珪素とはショットキー接続されている。ショットキー電極７５は第１離間領域２２の表面を少なくとも包含していることが望ましいが、包含していなくてもよい。このショットキー電極７５は、ウェル領域３０上において、平面視上オーミック電極７０に挟まれる位置に設けられている。
ソース側のオーミック電極７０、ショットキー電極７５および層間絶縁膜５５上には、ソース電極８０が形成されている。このソース電極８０は、ソース側のオーミック電極７０とショットキー電極７５とを電気的に短絡している。つまり、ソース側のオーミック電極７０とショットキー電極７５とは電気的に接続されている。
基板１０の第１主面と反対側の第２主面、すなわち、裏面側には、裏面オーミック電極７１を介してドレイン電極８５が形成されている。また、図示しないが、半導体装置内のユニットセルが存在しない領域の一部において、ゲート電極６０は層間絶縁膜５５に開けられたゲートコンタクトホールを介してゲートパッドおよびゲート配線と電気的に短絡している。
なお、後で詳細に説明するが、第２離間領域２１はＭＯＳＦＥＴオン時にオン電流が流れる経路であり、第１離間領域２２はＳＢＤの還流電流であるユニポーラ電流が流れる経路である。
図３は、半導体装置を上から、すなわち第１主面側から見た図であり、活性領域の平面位置を破線で表現している。ソース電極８０は活性領域の平面位置を包含するように形成されている。また、ソース電極８０と電気的に絶縁されたゲート電極８２が第１主面上に形成されている。半導体装置全体のうち、ユニットセルが周期的に並ぶ活性領域以外の領域を、本願では無効領域と呼んで説明する。
図４（ａ）は、活性領域の終端部分のうち、ゲート電極８２に隣接する箇所の構造を説明する図であり、図３のａ−ａ’の位置に相当する断面模式図である。また、図４（ｂ）は、図４（ａ）の箇所の平面模式図であり、電極や絶縁膜等を透過し、半導体領域のみが表現されている。図４（ｃ）は、同じ場所において、本発明を用いない場合の断面模式図である。
図５（ａ）は、活性領域の終端部分のうち、ゲート電極８２が存在せず、チップ終端部分に隣接する箇所の構造を説明する図であり、図３のｂ−ｂ’の位置に相当する断面模式図である。また、図５（ｂ）は、図５（ａ）の箇所の平面模式図であり、電極や絶縁膜等を透過し、半導体領域のみが表現されている。図５（ｃ）は、同じ場所において、本発明を用いない場合の断面模式図である。
図４において、ゲート電極８２は層間絶縁膜５５の上に形成されており、層間絶縁膜５５の一部に開けられたゲートコンタクトホール９５を介してゲート電極６０と電気的に接続されている。活性領域の周囲には、最外周のユニットセルのウェル領域３０から、第２離間領域２１と同じ幅のｎ型領域を挟んで、ウェル領域３０より形成面積の広い広域ウェル領域３１が形成されている。
この広域ウェル領域３１の平面位置はゲート電極８２の平面位置を包含している。広域ウェル領域３１は、活性領域近傍の位置において、層間絶縁膜５５のウェル領域３０に隣接する側の一部に開けられたウェルコンタクトホール９１を介してソース電極８０に接続されている。また、ウェルコンタクトホール９１に接する広域ウェル領域３１の表層部には、第１ウェルコンタクト領域３５およびオーミック電極７０（第２オーミック電極）が形成されている。ウェルコンタクトホール９１、および、ウェルコンタクトホール９１よりもウェル領域３０から遠ざかる位置のＳＢＤコンタクトホール９２が形成された平面位置よりもさらに活性領域から遠い位置の一部には、ドリフト層２０より上層で、かつ、ゲート電極６０よりも下層に、ゲート絶縁膜５０よりも膜厚の厚いフィールド絶縁膜５２が形成されている。
図５において、活性領域の周囲には、最外周のユニットセルのウェル領域３０から、第２離間領域２１と同じ幅のｎ型領域を挟んで、ウェル領域３０より面積の広い広域ウェル領域３１が形成されている。この広域ウェル領域３１のさらに素子外周側には、広域ウェル領域３１よりも不純物濃度の低いｐ型のＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｔｉｏｎ）領域３７が形成されており、広域ウェル領域３１と繋がっている。
広域ウェル領域３１は、層間絶縁膜５５のウェル領域３０に隣接する側の一部に開けられたウェルコンタクトホール９１を介してソース電極８０に接続されている。また、ウェルコンタクトホール９１に接する広域ウェル領域３１の表層部には、第１ウェルコンタクト領域３５およびオーミック電極７０が形成されている。
ａ−ａ’の位置（図３参照）およびｂ−ｂ’の位置（図３参照）のいずれの位置においても、本発明を用いた場合（図４（ａ）および（ｂ）、図５（ａ）および（ｂ））のみ、ウェルコンタクトホール９１近傍（例えば２０［μｍ］離れた位置）で、ウェルコンタクトホール９１よりも活性領域から遠い位置に、層間絶縁膜５５の一部とゲート絶縁膜５０の一部とを除去して形成されたＳＢＤコンタクトホール９２が形成されている。すなわち、図４（ｃ）においては、ソース電極８０Ａのウェルコンタクトホール９１近傍にはＳＢＤコンタクトホールは形成されておらず、代わりに、当該箇所の広域ウェル領域３１Ａ上において層間絶縁膜５５Ａおよびゲート電極６０Ａが形成されている。また、図５（ｃ）においても、ソース電極８０Ａのウェルコンタクトホール９１近傍にはＳＢＤコンタクトホールは形成されておらず、代わりに、当該箇所の広域ウェル領域３１Ａ上において層間絶縁膜５５Ａが形成されている。
ソース電極８０が、このＳＢＤコンタクトホール９２を介して、炭化珪素上に堆積して形成されたショットキー電極７５と接触している。ショットキー電極７５下部には、広域ウェル領域３１が形成されていない第３離間領域２３が存在する。すなわち第３離間領域２３は、広域ウェル領域３１に取り囲まれており、かつ、広域ウェル領域３１を形成するｐ型注入が欠損することで、ｎ型領域となっている領域である。すなわち、広域ウェル領域３１内において、広域ウェル領域３１表層から深さ方向に貫通して形成されている。これにより、無効領域において、広域ウェル領域３１に取り囲まれたＳＢＤダイオードが形成される。
活性領域に形成されたＳＢＤダイオードも、無効領域に形成されたＳＢＤダイオードも、その拡散電位は、炭化珪素中に形成されるｐｎ接合の拡散電位より低くなっている。
＜製造方法＞
続いて、本実施形態の半導体装置であるＳＢＤ内蔵ＭＯＳＦＥＴの製造方法について説明する。
まず、第１主面の面方位が（０００１）面であり、４Ｈのポリタイプを有する、ｎ型で低抵抗の炭化珪素からなる基板１０の表面上に、化学気相堆積（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法により、１×１０１５から１×１０１７［ｃｍ−３］のｎ型の不純物濃度で、５から５０［μｍ］の厚さの炭化珪素からなるドリフト層２０をエピタキシャル成長させる。
次に、ドリフト層２０の表面にフォトレジスト等により注入マスクを形成し、ｐ型の不純物であるＡｌをイオン注入する。このとき、Ａｌのイオン注入の深さはドリフト層２０の厚さを超えない０．５から３［μｍ］程度とする。また、イオン注入されたＡｌの不純物濃度は、１×１０１７から１×１０１９［ｃｍ−３］の範囲でありドリフト層２０の第１不純物濃度より高いものとする。その後、注入マスクを除去する。本工程によりＡｌがイオン注入された領域がウェル領域３０および広域ウェル領域３１となる。
次に、ドリフト層２０の表面にフォトレジスト等により注入マスクを形成し、ｐ型の不純物であるＡｌをイオン注入する。このとき、Ａｌのイオン注入の深さはドリフト層２０の厚さを超えない０．５から３［μｍ］程度とする。また、イオン注入されたＡｌの不純物濃度は、１×１０１６から１×１０１８［ｃｍ−３］の範囲でありドリフト層２０の第１不純物濃度より高く、かつ、ウェル領域３０のＡｌ濃度よりも低いものとする。その後、注入マスクを除去する。本工程によりＡｌがイオン注入された領域がＪＴＥ領域３７となる。
次に、ドリフト層２０の表面にフォトレジスト等により注入マスクを形成し、ｎ型の不純物であるＮをイオン注入する。Ｎのイオン注入深さはウェル領域３０の厚さより浅いものとする。また、イオン注入したＮの不純物濃度は、１×１０１８から１×１０２１［ｃｍ−３］の範囲でありウェル領域３０のｐ型の第２不純物濃度を超えるものとする。本工程でＮが注入された領域のうちｎ型を示す領域がソース領域４０となる。
次に、ドリフト層２０の表面にフォトレジスト等により注入マスクを形成し、ｐ型の不純物であるＡｌをイオン注入し、注入マスクを除去する。本工程によってＡｌが注入された領域が第１ウェルコンタクト領域３５となる。第１ウェルコンタクト領域３５は、ウェル領域３０とソース側のオーミック電極７０との良好な電気的接触を得るために設けるもので、第１ウェルコンタクト領域３５のｐ型不純物濃度は、ウェル領域３０のｐ型の第２不純物濃度より高濃度に設定されることが望ましい。本工程でｐ型不純物をイオン注入する際には、第１ウェルコンタクト領域３５を低抵抗化する目的で、基板１０もしくはドリフト層２０を１５０℃以上に加熱してイオン注入することが望ましい。
次に、熱処理装置によって、アルゴン（Ａｒ）ガス等の不活性ガス雰囲気（１３００から１９００℃）中で、３０秒から１時間のアニールを行う。このアニールにより、イオン注入されたＮおよびＡｌを電気的に活性化させる。
続いて、ＣＶＤ法、フォトリソグラフィー技術等を用いて、上述の活性領域にほぼ対応した位置以外の領域に膜厚が０．５から２［μｍ］程度の二酸化珪素膜からなるフィールド絶縁膜５２を形成する。このとき、例えば、フィールド絶縁膜５２を全面に形成した後、セル領域にほぼ対応した位置のフィールド絶縁膜５２をフォトリソグラフィー技術またはエッチング等で除去すればよい。
続いて、フィールド絶縁膜５２に覆われていない炭化珪素表面を熱酸化して所望の厚みのゲート絶縁膜５０である酸化珪素を形成する。次に、ゲート絶縁膜５０の上に、導電性を有する多結晶珪素膜を減圧ＣＶＤ法により形成し、これをパターニングすることによりゲート電極６０を形成する。続いて、層間絶縁膜５５を減圧ＣＶＤ法により形成する。続いて、層間絶縁膜５５とゲート絶縁膜５０を貫き、ユニットセルの第１ウェルコンタクト領域３５とソース領域４０に到達するコンタクトホールを形成し、同時にウェルコンタクトホール９１を形成する。
次に、スパッタ法等によるＮｉを主成分とする金属膜の形成後、６００から１１００℃の温度の熱処理を行い、Ｎｉを主成分とする金属膜と、コンタクトホール内の炭化珪素層とを反応させて、炭化珪素層と金属膜との間にシリサイドを形成する。続いて、反応してできたシリサイド以外の層間絶縁膜５５上に残留した金属膜を、硫酸、硝酸、塩酸のいずれか、またはこれらと過酸化水素水との混合液等によるウェットエッチングにより除去する。これにより、ソース側のオーミック電極７０が形成される。
続いて、基板１０の裏面（第２主面）にＮｉを主成分とする金属を形成、熱処理することにより、基板１０の裏側に裏面オーミック電極７１を形成する。
次に、フォトレジスト等によるパターニングを用いて、第１離間領域２２上の層間絶縁膜５５と、ゲート絶縁膜５０およびＳＢＤコンタクトホール９２となる位置の層間絶縁膜５５と、ゲート絶縁膜５０およびゲートコンタクトホール９５となる位置の層間絶縁膜５５を除去する。除去する方法としては、ＳＢＤ界面となる炭化珪素表面にダメージを与えないウェットエッチングが好ましい。
続いて、スパッタ法等により、ショットキー電極７５を堆積する。ショットキー電極７５としてはＴｉ、Ｍｏ、Ｎｉ等を堆積することが好ましい。
その後、ここまで処理してきた基板１０の表面にスパッタ法または蒸着法によりＡｌ等の配線金属を形成し、フォトリソグラフィー技術により所定の形状に加工することで、ソース側のオーミック電極７０とショットキー電極７５とに接触するソース電極８０と、ゲート電極６０に接触するゲート電極８２とを形成する。
さらに、基板１０の裏面に形成された裏面オーミック電極７１の表面上に金属膜であるドレイン電極８５を形成すれば、図１から図４に示した半導体装置が完成する。
＜動作＞
次に、本実施形態における半導体装置であるＳＢＤ内蔵ＭＯＳＦＥＴの動作を、３つの状態に分けて簡単に説明する。
１つ目の状態は、ソース電極８０に対してドレイン電極８５に高い電圧が印加され、かつ、ゲート電極８２にしきい値以上の正の電圧が印加されている場合で、以下「オン状態」と呼ぶ。
このオン状態では、チャネル領域に反転チャネルが形成され、ｎ型のソース領域４０とｎ型の第２離間領域２１との間にキャリアである電子が流れる経路が形成される。一方、内蔵されたＳＢＤには、ショットキー接合にとって電流の流れにくい方向、すなわち逆方向の電界（逆バイアス）が印加されているため、電流は流れない。
ソース電極８０からドレイン電極８５へ流れ込む電子は、ドレイン電極８５に印加される正電圧により形成される電界に従って、ソース電極８０から、オーミック電極７０、ソース領域４０、チャネル領域、第２離間領域２１、ドリフト層２０さらに基板１０を経由して、ドレイン電極８５に到達する。
したがって、ゲート電極６０に正電圧を印加することにより、ドレイン電極８５からソース電極８０にオン電流が流れる。このときにソース電極８０とドレイン電極８５間に印加される電圧をオン電圧と呼び、オン電圧をオン電流の密度で除した値をオン抵抗と呼ぶ。オン抵抗は、上記電子が流れる経路の抵抗の合計に等しい。オン抵抗とオン電流の自乗の積は、ＭＯＳＦＥＴが通電時に消費する通電損失に等しいため、オン抵抗は低い方が好ましい。なお、オン電流はチャネルが存在する活性領域のみを流れ、無効領域は流れない。
２つ目の状態は、ソース電極８０に対してドレイン電極８５に高い電圧が印加され、かつ、ゲート電極６０にしきい値以下の電圧が印加されている場合で、以下「オフ状態」と呼ぶ。
このオフ状態では、チャネル領域に反転キャリアが形成されないためオン電流は流れず、オン状態でかかっていた高電圧がＭＯＳＦＥＴのソース電極８０とドレイン電極８５との間に印加される。このとき、ゲート電極８２の電圧はソース電極８０の電圧とおおよそ等しいことから、ゲート電極８２とドレイン電極８５との間にも高い電圧が印加されることになる。
活性領域では、ウェル領域３０とドリフト層２０との間に形成されるｐｎ接合に逆バイアスがかかり、相対的に濃度の低いドリフト層２０に向かって厚い空乏層が広がることで、この電圧がゲート絶縁膜５０にかかるのを防ぐことができる。
また第２離間領域２１上のゲート絶縁膜５０は、その直下にｐ型領域を有さないことから、ウェル領域３０上のゲート絶縁膜５０に比べて相対的に高い電界強度が印加されるが、第２離間領域２１の幅を適切に制限することで、ウェル領域３０から第２離間領域２１に向かって横方向に伸びる空乏層によって、ゲート絶縁膜５０にかかる電界を所望の値以下に抑制することができる。なお、ドリフト層２０および第２離間領域２１のみならず、相対的な濃度の高いｐ型のウェル領域３０にも厚みの薄い空乏層が広がるため、オフ状態に推移する過程では、ウェル領域３０に形成される空乏層から発生したホールは、第１ウェルコンタクト領域３５を介してソース電極８０に吐き出される。すなわち、ウェル領域３０とソース電極８０との電気的なコンタクトが形成されることで、オフ状態においてウェル領域３０上のゲート絶縁膜５０に高い電界強度が印加されるのを防ぐことができる。
無効領域のうち図４で示されたゲート電極８２が配置された領域では、無効領域上に形成されるゲート絶縁膜５０およびフィールド絶縁膜５２の平面位置をほぼ包含する領域に形成された広域ウェル領域３１と、その一部に広域ウェル領域３１とソース電極８０との電気的コンタクトを形成するためのウェルコンタクトホール９１とが形成されている。そのため同様に、無効領域上のゲート絶縁膜５０とフィールド絶縁膜５２とに高い電界強度が印加されるのが防がれる。
また、無効領域のうち図５で示されたチップ終端の領域では、ドリフト層２０に加え、広域ウェル領域３１とＪＴＥ領域３７の一部が空乏化することで、素子終端部で発生する電界集中を緩和し、耐圧低下を抑制する。このとき広域ウェル領域３１およびＪＴＥ領域３７の空乏層で発生するホールは、直近のウェルコンタクトホール９１を介してソース電極８０に吐き出される。
一方、内蔵されたＳＢＤには「オン状態」と同じ方向の電界が印加されるため、理想的には電流が流れない。しかし、印加される電界は「オン状態」よりも遥かに高い電界であるため、リーク電流が発生し得る。
リーク電流が大きいと、ＭＯＳＦＥＴの発熱を増大させ、ＭＯＳＦＥＴおよびＭＯＳＦＥＴを用いたモジュールを熱破壊させることがある。このことから、リーク電流を低減すべく、ショットキー接合にかかる電界は低く抑えることが好ましい。
３つ目の状態は、ソース電極８０に対してドレイン電極８５に低い電圧、すなわちＭＯＳＦＥＴに逆起電圧が印加された状態で、ソース電極８０からドレイン電極８５に向かって還流電流が流れる。以下、この状態を「還流状態」と呼ぶ。
この還流状態では、内蔵されたＳＢＤに順方向の電界（順バイアス）が印加され、ショットキー電極７５から炭化珪素層に向かって電子電流からなるユニポーラ電流が流れる。ドレイン電極８５に対するソース電極８０の電圧（ソースドレイン間電圧）が小さいとき還流電流は全て内蔵されたＳＢＤを流れるため、ドリフト層２０への少数キャリアの注入は生じない。よって結晶欠陥は発生せず、オン抵抗も増大しない。
しかしながら、ソースドレイン間電圧がさらに増加し、特定の条件となると活性領域におけるウェル領域３０とドリフト層２０との間に形成されるｐｎダイオードが動作し、活性領域におけるドリフト層２０に少数キャリアが注入される。結果として、結晶欠陥の発生が生じうる。
発明者らは、この活性領域においてｐｎダイオードが動作する条件は、そのユニットセルの周囲の影響を受けることを見出し、それを考慮した考察から、活性領域のｐｎダイオードの動作が起こりにくくする手法を見出した。
これを説明するにあたり、まず簡単のために、ユニットセルの周期配列が無限に続く場合を仮定して考える。この場合、その周期性からユニットセルのみを切り出し、隣接するユニットセルとの境界が絶縁されていると考えてデバイスシミュレーションを行うことができる。
図６は、ＳＢＤ内蔵ＭＯＳＦＥＴのユニットセルについて、還流状態における電流特性と電圧特性とをデバイスシミュレーションで計算した結果である。縦軸はドレイン電極に流れる電流［Ａ／ｃｍ２］を示し、横軸はソースドレイン間電圧［Ｖ］を示している。また比較として、図７にその断面図を載せたＳＢＤを内蔵しないＭＯＳＦＥＴの特性を併せて示している。
図によれば、ＳＢＤ内蔵ＭＯＳＦＥＴでは、ソースドレイン間電圧が約５［Ｖ］を超えたときに電流が急激に増えているのが分かる。これは上記のｐｎダイオードが動作して、ユニポーラ動作からバイポーラ動作に移り、ドリフト層の伝導度変調が生じたためであると考えられる。
特筆すべきは、ＳＢＤ内蔵ＭＯＳＦＥＴにおいて、ｐｎダイオードが動作するソースドレイン間電圧は、ＳＢＤを内蔵しないＭＯＳＦＥＴに対して高いことである。このことは以下のように説明できる。説明に先立ち、ｐｎ接合にかかる電圧とは、ウェル領域３０とウェル領域３０に対するドリフト層２０の接触面との電位差であることを述べておく。
まず、ＳＢＤを内蔵しないＭＯＳＦＥＴにおいて、ソースドレイン間電圧がｐｎダイオードの拡散電位以下、すなわちｐｎダイオードが動作する電圧以下のときには、ソースドレイン間には電流が流れていないことからドレイン電極８５の電位とドリフト層２０のうちウェル領域３０に対する接触面の電位とは等しい。すなわち、ソースドレイン間の電圧の全てがｐｎダイオードにかかる。従って、ソースドレイン間電圧を徐々に増やしていき、ソースドレイン間電圧がｐｎダイオードの動作電圧を超えたときに、ｐｎダイオードの動作、すなわちドリフト層２０への少数キャリアの注入が始まる。
一方、ＳＢＤ内蔵ＭＯＳＦＥＴでは、ソースドレイン間電圧がＳＢＤの動作電圧より高く、かつ、ｐｎダイオードの動作電圧以下のとき、ソースドレイン間にはＳＢＤと通るユニポーラ電流が流れているため、その通電経路では、その抵抗率と電流密度の積に応じた電圧降下が生じる。つまり、ドリフト層２０や基板１０においても電圧降下が生じる。その電圧降下に等しい電圧分、ウェル領域３０に対するドリフト層２０の接触面の電位はソースドレイン電圧に対して小さい。ＳＢＤ内蔵ＭＯＳＦＥＴは、この効果のおかげで、ｐｎダイオードが動作するソースドレイン間電圧が高く、ｐｎダイオードが動作するまでの間に、より多くのユニポーラ電流を還流電流として通電することができる。
一方、ＳＢＤ内蔵ＭＯＳＦＥＴにおいて、活性領域の終端部近傍について考える。活性領域終端部のユニットセルには、前述の通り広域ウェル領域３１が隣接している。
図４（ｃ）と図５（ｃ）とに示された本発明を用いない構造では、広域ウェル領域３１はユニポーラ電流を流すことができないことから、ソースドレイン間電圧のほぼ全てが広域ウェル領域３１とドリフト層２０との接合からなるｐｎダイオードに印加される。
従って、ソースドレイン間電圧がｐｎダイオードの動作電圧を超えると、広域ウェル領域３１からドリフト層２０に向かって少数キャリアの注入が生じる。このとき広域ウェル領域３１で流れるバイポーラ電流は、主にウェルコンタクトホール９１近傍のｐｎ接合で流れる。これはウェルコンタクトホール９１から平面的に離れたｐｎ接合で電流が流れる場合、ウェルコンタクトホール９１から、そのｐｎ接合部までの間に通る広域ウェル領域３１のシート抵抗が寄生抵抗となるためである。
ここで問題となるのは、このとき注入される少数キャリアは、広域ウェル領域３１の直下のみならず、隣接する活性領域のウェル領域３０直下のドリフト層２０にも拡散することである。隣接する活性領域のドリフト層２０に拡散したホールは、その場所で電子と再結合を起こすことで、活性領域内のドリフト層に結晶欠陥を発生させ、活性領域にオン電流を流した際の抵抗、すなわちオン抵抗を増大させる。
それだけではなく、以下のメカニズムにより、活性領域のウェル領域３０とドリフト層２０とで形成されるｐｎ接合のバイポーラ動作を引き起こす。まず、広域ウェル領域３１に隣接するユニットセル、すなわち活性領域の最外周のユニットセルでは、そのドリフト層２０に広域ウェル領域３１から少数キャリアが注入されると、電荷中性条件を満たすために、多数キャリアの電子が基板１０から注入され電子密度が増大し、結果としてドリフト層２０の抵抗率が下がる。ドリフト層２０の抵抗率が下がると、ドリフト層２０で生じる電圧降下が小さくなり、ｐｎ接合にかかる電圧が増加する。
従って、最外周のユニットセルにおいて、ｐｎダイオードにかかる電圧が増加し、前述のユニットセルの周期配列が無限に続く場合に比べて、低いソースドレイン間電圧から、バイポーラ動作が始まる。さらに、最外周のユニットセルでバイポーラ動作が始まると、さらに内側のユニットセルにも少数キャリアの拡散が生じる。このように、広域ウェル領域３１で生じるｐｎダイオードのバイポーラ動作が、隣接するユニットセルから活性領域の内側に向かって各ユニットセルのバイポーラ動作を生じさせる。この効果は内側のユニットセルへの伝播に伴い徐々に減衰するため、各ユニットセルがバイポーラ動作を始めるソースドレイン間電圧は、最外周のセルが最も低く、内側のセルに向かうほど、前述のユニットセルの周期配列が無限に続く場合の特性に近づく。
従って、広域ウェル領域３１におけるｐｎダイオードの動作電圧を超えるソースドレイン電圧を印加する場合、広域ウェル領域３１に近いユニットセルの一部では、バイポーラ動作が生じて結晶欠陥が生じるチップ全体のオン抵抗を増大させる可能性がある。バイポーラ動作が生じる範囲は、駆動するソースドレイン電圧が高く、チップ全体に流す還流電流の大きさが大きいほど大きくなるため、結晶欠陥が発生しうる領域を一定以下にするためには、還流電流密度の大きさを一定値以下とする必要がある。しかしそうすると、チップ面積を増大させ、チップコストを増大させることになる。
以上の説明から分かるように、外周のユニットセルにおけるｐｎダイオードの動作電圧の低下は、隣接する広域ウェル領域３１におけるバイポーラ動作によってドリフト層２０に注入されたホールが、隣接する活性領域のドリフト層２０に拡散して、ドリフト層２０の抵抗を下げることが原因であり、広域ウェル領域３１におけるバイポーラ電流を低減することが解決法として有効と考えられる。
図４（ａ）および（ｂ）、図５（ａ）および（ｂ）で示された本実施形態の半導体装置では、ウェルコンタクトホール９１の近傍に、広域ウェル領域３１の一部を欠損する形でＳＢＤが形成されている。ソースドレイン間電圧がＳＢＤの拡散電位より大きいとき、ウェルコンタクトホール９１の近傍に配置されたＳＢＤから炭化珪素層に向かって電流が流れる。この電流はドリフト層２０において横方向に拡散するため、ＳＢＤコンタクトホール９２直下のみならず、隣接するウェルコンタクトホール９１近傍のドリフト層２０や基板１０においても、電圧降下を生じさせる。その結果、ＳＢＤコンタクトホール９２が存在する領域近傍では、その電圧降下の分だけ、ｐｎ接合にかかる電圧が低下する。よって、より高いソースドレイン間電圧まで外周ユニットセルのバイポーラ動作を抑制することができる。
このＳＢＤから流れる電流がウェルコンタクトホール９１下部にも拡散すべく、ＳＢＤコンタクトホール９２の平面位置はウェルコンタクトホール９１の平面位置に近いことが望ましい。具体的には、ＳＢＤを通った電流がドリフト層２０において、４５°の放射角で広がることから、その電流がドリフト層２０内でウェルコンタクトホール９１の直下に至るまで拡散するために、ウェルコンタクトホール９１の平面位置とＳＢＤコンタクトホール９２の平面位置との間のドリフト層２０表面における距離が、ドリフト層２０の膜厚分よりも短い距離であることが望ましい。すなわち、オーミック電極７０の平面位置と第３離間領域２３の平面位置との間のドリフト層２０表面における距離が、ドリフト層２０の膜厚分よりも短い距離であることが望ましい。
一方、ＳＢＤ電流の拡散が充分に届かない、ＳＢＤコンタクトホール９２よりさらに活性領域から遠ざかる位置に存在する広域ウェル領域３１とドリフト層２０のｐｎ接合部では、ＳＢＤ電流によってｐｎダイオードのバイポーラ動作を抑制する効果は期待できない。しかし、そのとき流れるｐｎダイオード電流は、動作するｐｎ接合の平面位置からウェルコンタクトホール９１の平面位置までの間の広域ウェル領域３１のシート抵抗が寄生抵抗として寄与するため、小さい値に制限される。特に炭化珪素を用いる場合では、バレンスバンド上端からアクセプタの不純物準位までのエネルギー差が大きく、イオン化率が小さい等の影響から、一般にｐ型ウェル領域シート抵抗が珪素の場合に対して３桁程度高いため、本実施形態の効果をより大きく享受することができる。動作するｐｎ接合の平面位置が活性領域から遠く、さらに流れる電流も小さいことから、本発明を用いない場合に比べ、活性領域のドリフト層２０に到達するホールは格段に小さくできる。
結果として、終端近傍の活性領域がバイポーラ動作を始めるまでの間に、チップ全体により多くの還流電流を通電することができる。
本実施形態を用いる効果をデバイスシミュレーションによって確認した。
図５（ａ）および（ｃ）にそれぞれ示した、本発明を用いた場合、用いなかった場合の終端構造において、広域ウェル領域３１に隣接するユニットセルの動作を計算した。計算時間の都合から、それぞれのユニットセルは１０個を仮定し、図５（ａ）および（ｃ）の断面図が奥行き方向に無限に続く仮定をした（縞状のユニットセル）。デッドタイム時の動作を模擬するため、ソース電極８０およびゲート電極８２の電位は０ボルトとし、ドレイン電極８５に負の電圧を、その絶対値が徐々に増加するよう印加し、デバイスの各部に流れる電流を計算した。
図８は、広域ウェル領域３１に隣接するユニットセルにおいて、ドレイン電圧［Ｖ］を横軸に取り、第１ウェルコンタクト領域３５からオーミック電極７０に流れる電流［Ａ／ｃｍ２］、すなわちユニットセル内のウェル領域３０とドリフト層２０とからなるｐｎ接合に流れるバイポーラ電流を縦軸に取った図である。
本発明を用いた場合を三角形のプロットで、本発明を用いない場合を丸印のプロットで示している。また、本発明の有無に加え、図１に示したユニットセルのみの仮定で求めた特性を四角形のプロットで合わせて示している。
本発明の有無に依らず、ユニットセルのみの仮定で求めた特性に比べて、低いソースドレイン間電圧からバイポーラ電流が流れ始めることが示されているが、本発明を用いた方が高いソースドレイン間電圧からバイポーラ電流が流れ始めており、ユニットセルのバイポーラ動作を抑制できていることが分かる。
＜効果＞
本実施形態によれば、半導体装置が、ドリフト層２０と、第１ウェル領域としてのウェル領域３０と、第２ウェル領域としての広域ウェル領域３１と、第１離間領域２２と、ソース領域４０と、第１および第２ショットキー電極としてのショットキー電極７５と、第１オーミック電極としてのオーミック電極７０と、第２離間領域２１と、第３離間領域２３と、ゲート電極６０と、第２絶縁膜としてのゲート絶縁膜５０または層間絶縁膜５５と、第１ソース電極としてのソース電極８０とを備える。
ドリフト層２０は、第１導電型の基板１０上に形成された、第１導電型の半導体層である。
第１ウェル領域は、ドリフト層２０表層において互いに離間して複数設けられた、第２導電型のウェル領域３０に対応する。
第２ウェル領域は、ドリフト層２０表層において複数のウェル領域３０全体を平面視上挟んで形成された、各ウェル領域３０よりも形成面積が広い第２導電型の広域ウェル領域３１に対応する。
第１離間領域２２は、各ウェル領域３０内において、各ウェル領域３０表層から深さ方向に貫通して形成された第１導電型の半導体層である。
ソース領域４０は、各ウェル領域３０表層において、平面視上第１離間領域２２を挟んで形成された第１導電型の半導体層である。
第１ショットキー電極は、第１離間領域２２上に設けられたショットキー電極７５に対応する。
第２ショットキー電極は、第３離間領域２３上に設けられたショットキー電極７５に対応する。
第１オーミック電極は、各ウェル領域３０上において、平面視上ショットキー電極７５を挟んで設けられたオーミック電極７０に対応する。
第２離間領域２１は、各ウェル領域３０を互いに離間させる領域である第１導電型の半導体層である。
第３離間領域２３は、広域ウェル領域３１内において、広域ウェル領域３１表層から深さ方向に貫通して形成された第１導電型の半導体層である。
ゲート電極６０は、ショットキー電極７５と、オーミック電極７０とが設けられた位置を除くウェル領域３０および広域ウェル領域３１上に亘って、第１絶縁膜としてのゲート絶縁膜５０を介して設けられた電極である。
第２絶縁膜は、ゲート電極６０を覆って形成された層間絶縁膜５５に対応する。
第１ソース電極は、ショットキー電極７５と、オーミック電極７０と、層間絶縁膜５５とを覆って設けられたソース電極８０に対応する。
このような構成によれば、活性領域の外側に位置する広域ウェル領域３１上において、ショットキー電極７５が設けられることで、環流状態において当該ショットキー電極７５における電圧降下が生じ、活性領域端部に位置するウェル領域３０の内蔵ＳＢＤに印加される電圧が緩和される。よって、ｐｎダイオードの動作を抑制することができ、より多くの電流をＳＢＤにおいて環流させることができる。その結果、チップ全体にユニポーラ電流で流せる還流電流が大きくなり、チップサイズの低減が可能となる。
＜第２実施形態＞
＜構成＞
図９（ａ）は、活性領域の終端部分のうち、ゲート電極８２に隣接する箇所の構造を説明する図であり、図３のａ−ａ’の位置に相当する断面模式図である。また、図９（ｂ）は、図９（ａ）の箇所の平面模式図であり、電極や絶縁膜等を透過し、半導体領域のみが表現されている。
図１０（ａ）は、活性領域の終端部分のうち、ゲート電極８２が存在せず、チップ終端部分に隣接する箇所の構造を説明する図であり、図３のｂ−ｂ’の位置に相当する断面模式図である。また、図１０（ｂ）は、図１０（ａ）の箇所の平面模式図であり、電極や絶縁膜等を透過し、半導体領域のみが表現されている。
本実施形態では、第１実施形態で述べたＳＢＤコンタクトホール９２の下部のショットキー電極７５と、ＳＢＤコンタクトホール９２の下部の第３離間領域２３とが存在しない代わりに以下の構成を設けている。
ウェルコンタクトホール９１の平面領域内に、第１ウェルコンタクト領域３５と第３離間領域２３との両方が形成され、第３離間領域２３表面の少なくとも一部と接触するショットキー電極７５と、第１ウェルコンタクト領域３５表面の少なくとも一部と接触し、ショットキー電極７５を平面視上挟む位置のオーミック電極７０とが形成されている。これらのショットキー電極７５とオーミック電極７０とが、ウェルコンタクトホール９１を介してソース電極８０Ｂと接触している。
また、ウェルコンタクトホール９１の外周側においては、ゲート絶縁膜５０を覆うゲート電極６０Ｂと、ゲート電極６０Ｂをさらに覆う層間絶縁膜５５Ｂとが設けられている。
作製方法は、第１実施形態とほぼ同様であり、広域ウェル領域３１Ｂおよび第１ウェルコンタクト領域３５の注入位置を変更し、所望の箇所にオーミック電極７０とショットキー電極７５が配置すべく、マスクレイアウトを変更するだけで良い。
＜効果＞
本実施形態がもたらす効果は、第１実施形態と同様に、広域ウェル領域３１Ｂとドリフト層２０とからなるｐｎダイオードが動作することを抑制し、広域ウェル領域３１Ｂに隣接する活性領域のドリフト層２０にホールが注入される量を低減することである。よって、活性領域のドリフト層２０における結晶欠陥の発生を抑制することができる。
また、第１実施形態に比べ、ＳＢＤコンタクトホール９２を省略できることから、チップをシュリンクすることができ、コストの低減のメリットを享受できる。
なお、本実施形態では第１実施形態と相違する部分について説明し、同一または対応する部分についての説明は省略している。
＜第３実施形態＞
＜構成＞
図１１（ａ）は、活性領域の終端部分のうち、ゲート電極８２に隣接する箇所の構造を説明する図であり、図３のａ−ａ’の位置に相当する断面模式図である。また、図１１（ｂ）は、図１１（ａ）の箇所の平面模式図であり、電極や絶縁膜等を透過し、半導体領域のみが表現されている。
図１２（ａ）は、活性領域の終端部分のうち、ゲート電極８２が存在せず、チップ終端部分に隣接する箇所の構造を説明する図であり、図３のｂ−ｂ’の位置に相当する断面模式図である。また、図１２（ｂ）は、図１２（ａ）の箇所の平面模式図であり、電極や絶縁膜等を透過し、半導体領域のみが表現されている。
本実施形態に示される構造では、第１実施形態に対して、広域ウェル領域３１の一部に配置された第１ウェルコンタクト領域３５の代わりに、第１ウェルコンタクト領域３５の不純物濃度よりも低いｐ型不純物濃度の第２ウェルコンタクト領域３６が形成されている。
作製方法は、第１実施形態とほぼ同様であり、広域ウェル領域３１の一部に配置されていた第１ウェルコンタクト領域３５をなくし、代わりに第２ウェルコンタクト領域３６を形成すべく、第１ウェルコンタクト領域３５を形成するのと同じ工程を繰り返し、不純物注入の際にドーズ量を所望の量に減らせばよい。
＜効果＞
本実施形態がもたらす効果は、第１実施形態と同様に、広域ウェル領域３１の一部を欠損させることで形成したＳＢＤから流れるユニポーラ電流が、広域ウェル領域３１とドリフト層２０とからなるｐｎ接合にかかる順方向電圧を低減することにある。また、このｐｎダイオードが動作した際に、その電流が流れる経路となる、外周側の広域ウェル領域３１内に配置されたオーミック電極７０と第２ウェルコンタクト領域３６との間の金属層と半導体層との接触抵抗を高め、この部分での電圧降下を増大させることで、ｐｎダイオードに流れる電流をさらに低減することにある。
結果として、広域ウェル領域３１に隣接するユニットセルのドリフト層２０へのホールの拡散が低減され、活性領域のドリフト層２０における結晶欠陥の発生を抑制することができる。
なお、本実施形態では第１実施形態と相違する部分について説明し、同一または対応する部分についての説明は省略している。
＜第４実施形態＞
＜構成＞
図１３は、活性領域の終端部分のうち、ゲート電極８２に隣接する箇所の構造を説明する図であり、図３のａ−ａ’の位置に相当する断面模式図である。
本実施形態に示される構造では、第３実施形態に対して、フィールド絶縁膜５２Ｃが活性領域側に延伸しており、広域ウェル領域３１の大部分を覆っている。また、ウェルコンタクトホール９１およびＳＢＤコンタクトホール９２が、層間絶縁膜５５のみならず、フィールド絶縁膜５２Ｃをも貫いて形成されている。ゲート電極６０Ｃもフィールド絶縁膜５２Ｃ上に形成されるにとどまっている。
作製方法は、第３実施形態とほぼ同様であり、フィールド絶縁膜５２Ｃが形成される平面位置が所望のものとなるよう、マスクレイアウトを変更するだけで良い。なお、ウェルコンタクトホール９１およびＳＢＤコンタクトホール９２に相当する位置のフィールド絶縁膜５２Ｃは、他の部分のフィールド絶縁膜５２Ｃをエッチングする際に同時にエッチングしておくことが望ましい。これにより、後にウェルコンタクトホール９１およびＳＢＤコンタクトホール９２を形成するときにエッチングが必要となる膜厚が、同時にコンタクトホールを形成する他の場所のエッチング膜厚と等しくなることから、プロセスが容易になるためである。
＜効果＞
本実施形態によれば、ウェル領域３０上に形成された第１絶縁膜としてのゲート絶縁膜５０の膜厚よりも、広域ウェル領域３１上に形成された第１絶縁膜としてのフィールド絶縁膜５２Ｃの膜厚の方が厚い。
本実施形態がもたらす効果は、広域ウェル領域３１上の酸化膜にかかる電界強度を低減することにある。第３実施形態で示されたように、広域ウェル領域３１とドリフト層２０との接触からなるｐｎダイオードの順方向電流を減らすために、広域ウェル領域３１内に配置された第２ウェルコンタクト領域３６とオーミック電極７０との接触抵抗を高めることは有効である。
しかしながら、広域ウェル領域３１内に配置された第２ウェルコンタクト領域３６とオーミック電極７０との接触抵抗を高めると、広域ウェル領域３１に大きな電圧が発生し易くなる問題がある。例えば、素子がオン状態からオフ状態に変化する間、ドレイン電圧の上昇に伴い、ウェル領域３０または広域ウェル領域３１とドリフト層２０との間に形成されるｐｎ接合にかかる逆バイアスが時間的に増加し、ウェル領域３０、広域ウェル領域３１およびドリフト層２０の中に形成される空乏層の幅が時間的に増大する。このとき、ウェル領域３０および広域ウェル領域３１では、空乏層の幅の増大に伴いホールが放出され、そのホールは直近の第２ウェルコンタクト領域３６とオーミック電極７０との接合を通して０ボルトに接地されたソース電極８０に排出される。特に面積の広い広域ウェル領域３１では、多くのホールが放出されるため、広域ウェル領域３１の一部に形成された第２ウェルコンタクト領域３６とオーミック電極７０との接合部には高い電流密度のホール電流が流れる。この部分での接触抵抗が大きいと、ホール電流と接触抵抗の積に比例する電圧降下が生じ、広域ウェル領域３１の電位が上昇する。このとき発生する電圧は、接触抵抗やスイッチングスピードによっては数百ボルトに至ることがあり、略０ボルトのゲート電極６０Ｃの電位よりも遥かに大きくなる。
このとき、第３実施形態に示された構造では、広域ウェル領域３１とゲート電極６０との間の大部分に膜厚の薄いゲート絶縁膜５０が形成されていることから、ゲート絶縁膜５０にその絶縁破壊電界を超える高電界が印加される可能性がある。
一方、本実施形態に示された構造では、広域ウェル領域３１とゲート電極６０Ｃとの間には、膜厚の厚いフィールド絶縁膜５２Ｃが形成されているため、印加される電界強度を低く抑えることができる。本実施形態を用いることで、広域ウェル領域３１に隣接する活性領域において結晶欠陥が発生する問題を抑制しつつ、広域ウェル領域３１上の酸化膜が絶縁破壊する問題を抑制し、より信頼性の高い半導体装置を得ることができる。
なお、本実施形態では第１実施形態と相違する部分について説明し、同一または対応する部分についての説明は省略している。
＜第５実施形態＞
＜構成＞
本実施形態では、電流センスを内蔵するＳＢＤ内蔵ＭＯＳＦＥＴにおいて、第１実施形態の技術が適用された例を説明する。
まず、電流センスの構造と機能について説明する。図１４は、電流センスを搭載したＳＢＤ内蔵ＭＯＳＦＥＴを上から、すなわち第１主面側から見た図であり、活性領域の平面位置を破線で表現している。
電流センスを内蔵したＳＢＤ内蔵ＭＯＳＦＥＴでは、第１主面上に、ソース電極８０と平面的に分離されたセンス電極８１（第２ソース電極）とが形成されている。センス電極８１の一部には、ソース電極８０の一部に形成されているものと同じレイアウトのユニットセルの配列からなる活性領域が形成されている。このユニットセルの断面図は、図２に示されたソース電極８０下部のユニットセルと同様であり、ソース電極８０がセンス電極８１に置き換わっていると考えればよい。
以降、ソース電極８０の下部の活性領域に含まれるユニットセルをメインセル、センス電極８１の下部の活性領域に含まれるユニットセルをセンスセルと呼ぶ。メインセルにおけるゲート電極６０およびドレイン電極８５は、センスセルにおける対応する電極と電気的に短絡されており、同電位である。また、センス電極８１もソース電極８０とほぼ同じ略０ボルトで動作させる。
これらのことから、センスセルおよびメインセルのユニットセル１つあたりには、常に同じ電流が流れると考えられる。センスセルの個数は、メインセルの個数に対して、例えば一万分の一のように圧倒的に数が少ない。この少ないユニットセルに流れる電流を、シャント抵抗等を介して測定し、その電流値にセルの個数比を乗ずることで、ソース電極に流れている電流を推測することができる。特にオン状態において、素子に過電流が流れた際、その過電流を検知しゲート電極８２にオフ信号を与えることで、素子が熱破壊を起こすことを防ぐことが、電流センスを内蔵する利点である。
図１５は、メインセルの配列の端部から、センスセルの配列の端部に至るまでの断面模式図であり、図１６は、本発明を用いない場合の断面模式図である。いずれの場合も、図１４のｃ−ｃ’の箇所に相当する断面模式図である。
２つの活性領域に挟まれた領域では、２つの活性領域を繋ぐようにゲート電極６０（ゲート電極６０Ａ）が形成されており、その下にはゲート絶縁膜５０またはフィールド絶縁膜５２が形成されている。先に述べたように本発明の構造によれば、オフ状態でゲート絶縁膜５０およびフィールド絶縁膜５２に高電界が印加されることを防ぐことができる。
本実施形態の構造を用いた場合、広域ウェル領域３１には、センスセル近傍の一部の箇所を欠損する形で第３離間領域２３が形成されており、その領域と少なくとも一部が接触する形で、ショットキー電極７５が形成されている。このショットキー電極７５は、層間絶縁膜５５とゲート絶縁膜５０とを貫くＳＢＤコンタクトホール９２を介しセンス電極８１に接続されている。なお、本発明を用いない図１６に示された構造は、広域ウェル領域３１Ａが欠損せずに形成されており、ＳＢＤコンタクトホール９２が形成されていないため、当該箇所まで層間絶縁膜５５Ａおよびゲート電極６０Ａが形成されている。
作製方法は、第１実施形態とほぼ同様であり、各マスクレイアウトを変更するだけで良い。センス電極８１は、ソース電極８０およびゲート電極８２と同時に、すなわち一度の金属材料の堆積とフォトレジストを用いたパターニングおよびエッチングから形成することができる。
＜効果＞
本構成がもたらす効果は、センスセルにおいて、ｐｎ電流による結晶欠陥の発生を効果的に抑制することにある。この効果は、広域ウェル領域３１のうちセンスセル近傍の一部を欠損させる形でＳＢＤダイオードを形成し、そのショットキー電極７５を、ソース電極８０ではなくセンス電極８１に接続することで、ＳＢＤダイオードを、よりセンスセルに近づけた配置とできることによって実現される。
これは前述の通り、広域ウェル領域３１の一部に配置したＳＢＤダイオードから流れるユニポーラ電流が、ＳＢＤダイオード直下とその近傍のドリフト層２０および基板１０において電圧降下を生じ、ＳＢＤダイオード近傍のｐｎダイオードにかかる順方向電圧を低減するというメカニズムから、よりセンスセルに近い位置にＳＢＤダイオードを配置することが効果的であるということから説明できる。
電流センスにおける結晶欠陥の発生は、メインセルにおける結晶欠陥の発生に対して特に有害である。それは電流センスのセル数がメインセルのセル数に対して圧倒的に少ないためであり、同じ面積の結晶欠陥が発生しても、活性領域全体の抵抗変化は電流センスの方が甚大であるためである。電流センスの抵抗が変わると、ソース電極８０に流れている電流を正しく推測できなくなり、過電流が流れた際にゲート電極６０に対して正しくオフ信号を与えられず、素子破壊に至る危険性を増大させる。
本実施形態によれば、センスセルのオン抵抗変化を抑制し、より信頼性の高い半導体装置を提供することができる。
なお、上記説明では、センスセルにおける結晶欠陥の発生を抑制することを趣旨に説明を行った。しかし、メインセルにおいても結晶欠陥の発生を抑制することは重要である。
図１７に、図１４のｃ−ｃ’の箇所に相当する断面模式図である。図１７に示されるように、広域ウェル領域３１に対し、メインセルの近傍、および、センスセルの近傍の両方において、ＳＢＤダイオードを形成し、それぞれソース電極８０およびセンス電極８１に接続させることも有効である。
なお、本実施形態では第１実施形態と相違する部分について説明し、同一または対応する部分についての説明は省略している。
＜第６実施形態＞
＜構成＞
図１８は、活性領域の終端部分のうち、ゲート電極８２に隣接する箇所の構造を説明する図であり、図３のａ−ａ’の位置に相当する断面模式図である。
本実施形態に示される構造では、第１実施形態に対して、広域ウェル領域３１を部分的に欠損させて形成したＳＢＤダイオードにおいて、その直下の第３離間領域２３のｎ型濃度を、ドリフト層２０のｎ型濃度に対して高めている（当該領域を高濃度領域１００Ｄとする）。
作製方法は、ソース領域４０等のイオン注入と同様に、所望箇所のみにイオンが注入されるべくフォトレジストによるパターニングを行った後、Ｎイオン等のｎ型ドーパントをイオン注入する工程を追加すればよい。その注入範囲は、ｎ型濃度を高めたい第３離間領域２３を包含する領域とし、注入濃度を同じ深さのウェル領域３０および広域ウェル領域３１のｐ型濃度よりは少なくすれば、第３離間領域２３のｎ型濃度を高めることができる。
＜効果＞
本構成がもたらす効果は、第１実施形態と同様であり、それをさらに顕著にしたものと言える。これは、広域ウェル領域３１の一部に形成された第３離間領域２３のｎ型濃度を高めた高濃度領域１００Ｄを形成することで、ＳＢＤから流れるユニポーラ電流の導通経路である、第３離間領域２３の抵抗を減らし、より多くのユニポーラ電流を流すことによってもたらされる。
それにより、ＳＢＤ周辺でのドリフト層２０および基板１０での電圧降下が大きくなり、周辺のｐｎ接合にかかる電圧がより顕著に低減される。
また、図１９の同じ場所の断面模式図に示されるように、高濃度化されるｎ型領域が、広域ウェル領域３１と同じ深さだけにとどまらず、広域ウェル領域３１よりも０．０５から１．０［μｍ］程度深い位置までに及ぶ高濃度領域１００Ｅを形成することで、第３離間領域２３を通ったユニポーラ電流がドリフト層２０において平面方向により広く広がるため、ドリフト層２０における抵抗も低減される効果を得ることができる。
また、図２０の同じ場所の断面模式図を示されるように、第３離間領域２３だけでなく、活性領域における第１離間領域２２および第２離間領域２１のｎ型濃度も同時に高めるようにチップ全体に亘る高濃度領域１００Ｆを形成することで、デッドタイム時にチップ全体に流すユニポーラ電流を増大することができる。オン状態でオン電流が流れる経路の抵抗が減ることから、オン抵抗が低減される効果を得ることができる。広域ウェル領域３１の一部に形成された第３離間領域２３の濃度を高めるべく行うｎ型イオン注入を、活性領域まで含めて行うことで、処理工数を増やさずに、上記の効果を一度に実現することができる。
なお、本実施形態では第１実施形態と相違する部分について説明し、同一または対応する部分についての説明は省略している。また、図３のａ−ａ’に対応する箇所のみ図示して説明したが、図３のｂ−ｂ’および図１４のｃ−ｃ’に対応する箇所においても本実施形態が適用できることは言うまでもない。
また、図９および図１０に示されるような、ウェルコンタクトホール９１内に第１ウェルコンタクト領域３５と第３離間領域２３との両方が形成され、第３離間領域２３表面のショットキー電極７５と、ショットキー電極７５を平面視上挟む位置のオーミック電極７０とが形成されている場合でも、本実施形態を適用できる。
＜第７実施形態＞
＜構成＞
図２１（ａ）は、活性領域の終端部分のうち、ゲート電極８２に隣接する箇所の構造を説明する図であり、図３のａ−ａ’の位置に相当する断面模式図である。また、図２１（ｂ）は、図２１（ａ）の箇所の平面模式図であり、電極や絶縁膜等を透過し、半導体領域のみが表現されている。
図に示される構造では、広域ウェル領域３１上の一部を欠損して形成されたＳＢＤダイオードにおいて、ショットキー電極７５に接触し、第３離間領域２３内に部分的に形成されたｐ型の補助領域３３ａが備えられている。具体的には、補助領域３３ａは、ある断面方向から見たときに第３離間領域２３を平面方向に隔てるように（ウェル領域３０から遠ざかる方向に区分して）形成されており、Ｊｕｎｃｔｉｏｎ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ（ＪＢＳ）となる。
図２２は、活性領域の終端部分のうち、ゲート電極８２に隣接する箇所の構造を説明する図であり、図３のａ−ａ’の位置に相当する平面模式図である。図においては、電極や絶縁膜等を透過し、半導体領域のみが表現されている。
図に示される構造では、広域ウェル領域３１上の一部を欠損して形成されたＳＢＤダイオードにおいて、ショットキー電極７５に接触し、第３離間領域２３内に部分的に形成されたｐ型の補助領域３３ｂが備えられている。具体的には、補助領域３３ｂは、ある断面方向から見たときに第３離間領域２３を平面方向に隔てるように（活性領域の外縁に沿う方向に区分して）形成されている。
図２３は、活性領域の終端部分のうち、ゲート電極８２に隣接する箇所の構造を説明する図であり、図３のａ−ａ’の位置に相当する平面模式図である。図においては、電極や絶縁膜等を透過し、半導体領域のみが表現されている。
図に示される構造では、広域ウェル領域３１上の一部を欠損して形成されたＳＢＤダイオードにおいて、ショットキー電極７５に接触し、第３離間領域２３内に部分的に形成されたｐ型の補助領域３３ｃが備えられている。具体的には、補助領域３３ｃは、ある断面方向から見たときに第３離間領域２３を平面方向に（部分的に）隔てるように（活性領域の外縁に沿う方向、および、ウェル領域３０から遠ざかる方向に区分して）形成されている。
＜効果＞
このような構成によれば、広域ウェル領域３１の一部に形成されたＳＢＤダイオードから流れるユニポーラ電流を増やし、隣接する活性領域における結晶欠陥の発生を抑制することができる。その効果を高めるべく、できるだけ多くのＳＢＤ電流を流すことを目的としている。
同時に、第３離間領域２３の幅を増やした際に、オフ状態で広域ウェル領域３１から広がる空乏層がＳＢＤ界面にかかる電界強度を低減する効果が低減され、リーク電流が増えてしまうことに対処している。これはオフ状態において、ｐ型の補助領域から伸びる空乏層がＳＢＤ界面にかかる電界強度を低減するためである。
作製方法は、第１実施形態に加え、ウェル領域３０および広域ウェル領域３１等のイオン注入と同様に、所望箇所のみにイオンが注入されるべくフォトレジストによるパターニングを行った後、Ａｌイオン等のｐ型ドーパントをイオン注入する工程を追加すればよい。このときの濃度は、補助領域から第３離間領域２３に向かって充分に空乏層を伸ばすために、第３離間領域２３の濃度よりも高く、かつ、ＳＢＤ界面となる炭化珪素表面が荒れないよう極端な高ドーズでないことが望まれる。具体的には、１×１０１６［ｃｍ−３］以上１×１０２１［ｃｍ−３］以下が好ましい。
また、工数を増やさない工夫として、ウェル領域３０および広域ウェル領域３１を形成する際の注入を、補助領域の形成に宛がっても良い。
なお、本実施形態では第１実施形態と相違する部分について説明し、同一または対応する部分についての説明は省略している。また、図３のａ−ａ’に対応する箇所のみ図示して説明したが、図３のｂ−ｂ’および図１４のｃ−ｃ’に対応する箇所においても本実施形態が適用できることは言うまでもない。
また、図９および図１０に示されるような、ウェルコンタクトホール９１内に第１ウェルコンタクト領域３５と第３離間領域２３との両方が形成され、第３離間領域２３表面のショットキー電極７５と、ショットキー電極７５を平面視上挟む位置のオーミック電極７０とが形成されている場合でも、本実施形態を適用できる。
＜第８実施形態＞
＜構成＞
図２５は、活性領域の終端部分のうち、ゲート電極８２に隣接する箇所の構造を説明する図であり、図３のａ−ａ’の位置に相当する平面模式図であり、電極や絶縁膜等を透過し、半導体領域のみが表現されている。同様に、図２６は、活性領域の終端部分のうち、ゲート電極８２が存在せず、チップ終端部分に隣接する箇所の構造を説明する図であり、図３のｂ−ｂ’の位置に相当する断面模式図である。
本実施形態に示される構造では、第１実施形態に対して、広域ウェル領域３１を部分的に欠損させて形成したＳＢＤダイオードにおいて、第３離間領域２３ａの形状のうち、最も近い活性領域に向かう方向に平行な方向（Ｘ方向）の寸法が、最も近い活性領域に向かう方向に垂直な方向（Ｙ方向）の寸法に対して大きくなっている。すなわち、第３離間領域２３ａの、広域ウェル領域３１がウェル領域３０を挟む方向の寸法が、第３離間領域２３ａの、広域ウェル領域３１がウェル領域３０を挟む方向と垂直な方向の寸法よりも大きい。
＜効果＞
本構成がもたらす効果は２つあり、そのうち１つ目の効果は、第１実施形態と同様であり、それをさらに顕著にしたものと言える。これは、第３離間領域２３ａの形状のうち、Ｘ方向の寸法を大きくすることで、第３離間領域２３ａの面積を増やし、より多くのユニポーラ電流を流すことによってもたらされる。２つ目の効果は、第３離間領域２３ａの面積を増やす場合に、Ｙ方向を大きくしたときに生じるデメリットを避けることにある。
このデメリットとは、図２５に示されるゲート電極８２に隣接する箇所では、第３離間領域２３ａおよびＳＢＤコンタクトホール９２と重ならないように形成されるゲート電極６０の欠損領域のうち、Ｙ方向の欠損寸法が大きくなることで、ゲート電極６０が部分的に狭窄される。そのことによって、スイッチング時にゲートコンタクトホール９５と活性領域との間をＸ方向に通電するゲート電流が感じる抵抗、すなわち内部ゲート抵抗が増大し、結果としてスイッチング損失が増大してしまうという問題である。図２６に示される活性領域の終端部分のうち、ゲート電極８２が存在せず、チップ終端部分に隣接する箇所では、広域ウェル領域３１とドリフト層２０との接合から成るｐｎ接合面と、ウェルコンタクトホール９１との間をＸ方向に通電する変位電流が感じる抵抗が増大することで、スイッチング速度が低下し、スイッチング損失が増大してしまうという問題である。
広域ウェル領域の大きさのうち、Ｙ方向よりもＸ方向を大きくすることで、前述のスイッチング損失が増大するデメリットを抑制しつつ、より多くのユニポーラ電流を流すことができる。
＜変形例＞
上記実施形態では、ｎ型（第１導電型）不純物として窒素を用いたが、リンまたはヒ素であってもよい。
また、上記実施形態では、ｐ型（第２導電型）不純物としてアルミニウムを用いたが、ホウ素またはガリウムであってもよい。
また、上記実施形態では、結晶構造、主面の面方位、オフ角および各注入条件等、具体的な例を用いて説明したが、これらの数値範囲に適用範囲が限られるものではない。
上記実施形態では、炭化珪素を用いた半導体素子で特に有効であることが述べられているが、他のワイドギャップ半導体素子においても有効であり、シリコンを用いた半導体素子においても一定の効果がある。
また、上記実施形態では、広域ウェル領域３１のオーミック電極７０に接触する箇所において第１ウェルコンタクト領域３５（または第２ウェルコンタクト領域３６）が形成されているが、第１ウェルコンタクト領域３５（または第２ウェルコンタクト領域３６）が形成されていなくてもよい。
すなわち、図２４（ａ）および（ｂ）に示される構造のように、表層に第１ウェルコンタクト領域３５（または第２ウェルコンタクト領域３６）が形成されず、直接オーミック電極７０と接触する広域ウェル領域３１が備えられていてもよい。
また、上記実施形態では、ｎチャネルＭＯＳＦＥＴを用いた場合について説明したが、第１導電型をｐ型とし第２導電型をｎ型とするｐチャネルＭＯＳＦＥＴとしてもよい。
また、本発明は、スーパージャンクション構造を有するＭＯＳＦＥＴにも用いることができる。
また、上記実施形態では、ゲート絶縁膜５０として酸化珪素を用いたが、ＣＶＤ法による堆積膜であってもよい。
また、上記実施形態では、ドレイン電極８５が基板１０の裏面に形成される、いわゆる縦型ＭＯＳＦＥＴについて説明したが、ドレイン電極８５がドリフト層２０の表面に形成されるＲＥＳＵＲＦ型ＭＯＳＦＥＴ等の、いわゆる横型ＭＯＳＦＥＴにも用いることができる。
また、上記実施形態では、ゲート絶縁膜５０を有するＭＯＳＦＥＴについて説明したが、ユニポーラデバイスであれば本発明を適用することができ、例えば、ゲート絶縁膜５０を有しないＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）やＭＥＳＦＥＴ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）にも本発明を用いることができる。
また、上記実施形態では、ソース側のオーミック電極７０とショットキー電極７５とが分離して作製されているが、同一材料で連続して形成されてもよいし、別材料で連続していてもよい。
また、上記実施形態では、例えば図２において示されるように、ユニット構造が四角形のセル状を成す例を説明したが、ユニット構造は六角形でも良く、さらには例えば図１の断面構造が奥行き方向に連続するストライプ形状等でもよい。
また、上記実施形態で説明した半導体装置は、電力用や電鉄用、車用、家電用、太陽電池用、通信用等に使用できる。
上記実施形態では、各構成要素の材質、材料、実施の条件等についても記載しているが、これらは例示であって記載したものに限られるものではない。
なお本発明は、その発明の範囲内において、各実施形態の自由な組み合わせ、あるいは各実施形態の任意の構成要素の変形、もしくは各実施形態において任意の構成要素の省略が可能である。
１０ 基板、２０ ドリフト層、２１ 第２離間領域、２２ 第１離間領域、２３，２３ａ 第３離間領域、３０ ウェル領域、３１，３１Ａ，３１Ｂ 広域ウェル領域、３３ａ，３３ｂ，３３ｃ 補助領域、３５ 第１ウェルコンタクト領域、３６ 第２ウェルコンタクト領域、３７ ＪＴＥ領域、４０ ソース領域、５０ ゲート絶縁膜、５２，５２Ｃ フィールド絶縁膜、５５，５５Ａ，５５Ｂ 層間絶縁膜、６０，６０Ａ，６０Ｂ，６０Ｃ，８２ ゲート電極、７０ オーミック電極、７１ 裏面オーミック電極、７５ ショットキー電極、８０，８０Ａ，８０Ｂ ソース電極、８１ センス電極、８５ ドレイン電極、９１ ウェルコンタクトホール、９２ ＳＢＤコンタクトホール、９５ ゲートコンタクトホール、１００Ｄ，１００Ｅ，１００Ｆ 高濃度領域。

Claims (14)

  1. 第１導電型の半導体基板（１０）上に形成された、第１導電型のドリフト層（２０）と、
    前記ドリフト層（２０）表層において互いに離間して複数設けられた、第２導電型の第１ウェル領域（３０）と、
    前記ドリフト層（２０）表層において複数の前記第１ウェル領域（３０）全体を平面視上挟んで形成された、各前記第１ウェル領域（３０）よりも形成面積が広い第２導電型の第２ウェル領域（３１）と、
    各前記第１ウェル領域（３０）内において、各前記第１ウェル領域（３０）表層から深さ方向に貫通して形成された第１導電型の第１離間領域（２２）と、
    各前記第１ウェル領域（３０）表層において、平面視上前記第１離間領域（２２）を挟んで形成された第１導電型のソース領域（４０）と、
    前記第１離間領域（２２）上に設けられた第１ショットキー電極（７５）と、
    各前記第１ウェル領域（３０）上において、平面視上前記第１ショットキー電極（７５）を挟んで設けられた第１オーミック電極（７０）と、
    各前記第１ウェル領域（３０）を互いに離間させる領域である第１導電型の第２離間領域（２１）と、
    前記第２ウェル領域（３１）内において、前記第２ウェル領域（３１）表層から深さ方向に貫通して形成された第１導電型の第３離間領域（２３）と、
    前記第３離間領域（２３）上に設けられた第２ショットキー電極（７５）と、
    前記第１および第２ショットキー電極（７５）と、前記第１オーミック電極（７０）とが設けられた位置を除く前記第１および第２ウェル領域（３０、３１）上に亘って、第１絶縁膜（５０）を介して設けられたゲート電極（６０）と、
    前記ゲート電極（６０）を覆って形成された第２絶縁膜（５５）と、
    前記第１および第２ショットキー電極（７５）と、前記第１オーミック電極（７０）と、前記第２絶縁膜（５５）とを覆って設けられた第１ソース電極（８０）とを備えることを特徴とする、
    半導体装置。
  2. 前記第２ウェル領域（３１）上において、前記第１ウェル領域（３０）に隣接する位置に設けられた第２オーミック電極（７０）をさらに備え、
    前記ゲート電極（６０）が、前記第２オーミック電極（７０）が設けられた位置も除いて設けられ、
    前記第１ソース電極（８０）が、前記第２オーミック電極（７０）も覆って設けられていることを特徴とする、
    請求項１に記載の半導体装置。
  3. 前記第３離間領域（２３）が、前記第２オーミック電極（７０）よりも前記第１ウェル領域（３０）から遠ざかる位置に形成されていることを特徴とする、
    請求項２に記載の半導体装置。
  4. 前記第２オーミック電極（７０）が、前記第２ショットキー電極（７５）を平面視上挟む位置に設けられていることを特徴とする、
    請求項２に記載の半導体装置。
  5. 前記第１絶縁膜（５０、５２Ｃ）が、前記第１ウェル領域（３０）上に形成された膜厚よりも、前記第２ウェル領域（３１）上に形成された膜厚の方が厚いことを特徴とする、
    請求項２から４のうちのいずれか１項に記載の半導体装置。
  6. 前記第２オーミック電極（７０）における接触抵抗が、前記第１オーミック電極（７０）における接触抵抗よりも高いことを特徴とする、
    請求項２から５のうちのいずれか１項に記載の半導体装置。
  7. 前記第１ウェル領域（３０）表層の、前記第１オーミック電極（７０）が設けられた位置に形成された第２導電型の第１ウェルコンタクト領域（３５）をさらに備えることを特徴とする、
    請求項２から６のうちのいずれか１項に記載の半導体装置。
  8. 前記第２ウェル領域（３１）表層の、前記第２オーミック電極（７０）が設けられた位置に形成された第２導電型の第２ウェルコンタクト領域（３６）とをさらに備え、
    前記第２ウェルコンタクト領域（３６）の不純物濃度が、前記第１ウェルコンタクト領域（３５）の不純物濃度より低いことを特徴とする、
    請求項７に記載の半導体装置。
  9. 複数の前記第１ウェル領域（３０）のうちの少なくとも１つにおいて、当該第１ウェル領域（３０）における前記第１離間領域（２２）上に形成された前記第１ショットキー電極（７５）、および、当該第１ウェル領域（３０）上において前記第１ショットキー電極（７５）を挟んで形成された前記第１オーミック電極（７０）を覆って設けられた、前記第１ソース電極（８０）とは異なる第２ソース電極（８１）をさらに備えることを特徴とする、
    請求項１から８のうちのいずれか１項に記載の半導体装置。
  10. 前記第３離間領域（２３）内に部分的に形成された、第２導電型の補助領域（３３ａ、３３ｂ、３３ｃ）をさらに備えることを特徴とする、
    請求項１から９のうちのいずれか１項に記載の半導体装置。
  11. 前記第３離間領域（２３）の第１導電型の不純物濃度が、前記ドリフト層（２０）における第１導電型の不純物濃度よりも高いことを特徴とする、
    請求項１から１０のうちのいずれか１項に記載の半導体装置。
  12. 前記ドリフト層（２０）が、炭化珪素からなることを特徴とする、
    請求項１から１１のうちのいずれか１項に記載の半導体装置。
  13. 前記第２オーミック電極（７０）の平面位置と前記第３離間領域（２３）の平面位置との間の前記ドリフト層（２０）表面における距離が、前記ドリフト層（２０）の膜厚分よりも短いことを特徴とする、
    請求項２から８のうちのいずれか１項に記載の半導体装置。
  14. 前記第３離間領域（２３ａ）の、前記第２ウェル領域（３１）が前記第１ウェル領域（３０）を挟む方向の寸法が、前記第３離間領域（２３ａ）の、前記第２ウェル領域（３１）が前記第１ウェル領域（３０）を挟む方向と垂直な方向の寸法よりも大きいことを特徴とする、
    請求項１から１３のうちのいずれか１項に記載の半導体装置。
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