DE112015004751T5 - Halbleitervorrichtung und verfahren zu deren herstellung, leistungsumsetzervorrichtung, dreiphasenmotorsystem, kraftfahrzeug und eisenbahnwagen - Google Patents

Halbleitervorrichtung und verfahren zu deren herstellung, leistungsumsetzervorrichtung, dreiphasenmotorsystem, kraftfahrzeug und eisenbahnwagen Download PDF

Info

Publication number
DE112015004751T5
DE112015004751T5 DE112015004751.4T DE112015004751T DE112015004751T5 DE 112015004751 T5 DE112015004751 T5 DE 112015004751T5 DE 112015004751 T DE112015004751 T DE 112015004751T DE 112015004751 T5 DE112015004751 T5 DE 112015004751T5
Authority
DE
Germany
Prior art keywords
region
type
layer
conductivity type
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE112015004751.4T
Other languages
English (en)
Other versions
DE112015004751B4 (de
Inventor
Naoki Tega
Shintaroh Sato
Naoki Watanabe
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Power Semiconductor Device Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of DE112015004751T5 publication Critical patent/DE112015004751T5/de
Application granted granted Critical
Publication of DE112015004751B4 publication Critical patent/DE112015004751B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B60—VEHICLES IN GENERAL
    • B60L—PROPULSION OF ELECTRICALLY-PROPELLED VEHICLES; SUPPLYING ELECTRIC POWER FOR AUXILIARY EQUIPMENT OF ELECTRICALLY-PROPELLED VEHICLES; ELECTRODYNAMIC BRAKE SYSTEMS FOR VEHICLES IN GENERAL; MAGNETIC SUSPENSION OR LEVITATION FOR VEHICLES; MONITORING OPERATING VARIABLES OF ELECTRICALLY-PROPELLED VEHICLES; ELECTRIC SAFETY DEVICES FOR ELECTRICALLY-PROPELLED VEHICLES
    • B60L53/00—Methods of charging batteries, specially adapted for electric vehicles; Charging stations or on-board charging equipment therefor; Exchange of energy storage elements in electric vehicles
    • B60L53/20—Methods of charging batteries, specially adapted for electric vehicles; Charging stations or on-board charging equipment therefor; Exchange of energy storage elements in electric vehicles characterised by converters located in the vehicle
    • B60L53/22—Constructional details or arrangements of charging converters specially adapted for charging electric vehicles
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/0465—Making n or p doped regions or layers, e.g. using diffusion using ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
    • H02M7/5387—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration
    • H02M7/53871—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration with automatic control of output voltage or current
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
    • H02P27/00—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage
    • H02P27/04—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage using variable-frequency supply voltage, e.g. inverter or converter supply voltage
    • H02P27/06—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage using variable-frequency supply voltage, e.g. inverter or converter supply voltage using dc to ac converters or inverters
    • H02P27/08—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage using variable-frequency supply voltage, e.g. inverter or converter supply voltage using dc to ac converters or inverters with pulse width modulation
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B60—VEHICLES IN GENERAL
    • B60L—PROPULSION OF ELECTRICALLY-PROPELLED VEHICLES; SUPPLYING ELECTRIC POWER FOR AUXILIARY EQUIPMENT OF ELECTRICALLY-PROPELLED VEHICLES; ELECTRODYNAMIC BRAKE SYSTEMS FOR VEHICLES IN GENERAL; MAGNETIC SUSPENSION OR LEVITATION FOR VEHICLES; MONITORING OPERATING VARIABLES OF ELECTRICALLY-PROPELLED VEHICLES; ELECTRIC SAFETY DEVICES FOR ELECTRICALLY-PROPELLED VEHICLES
    • B60L2200/00—Type of vehicles
    • B60L2200/26—Rail vehicles
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B61—RAILWAYS
    • B61C—LOCOMOTIVES; MOTOR RAILCARS
    • B61C3/00—Electric locomotives or railcars
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02T—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO TRANSPORTATION
    • Y02T10/00—Road transport of goods or passengers
    • Y02T10/60—Other road transportation technologies with climate change mitigation effect
    • Y02T10/70—Energy storage systems for electromobility, e.g. batteries
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02T—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO TRANSPORTATION
    • Y02T10/00—Road transport of goods or passengers
    • Y02T10/60—Other road transportation technologies with climate change mitigation effect
    • Y02T10/7072—Electromobility specific charging systems or methods for batteries, ultracapacitors, supercapacitors or double-layer capacitors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02T—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO TRANSPORTATION
    • Y02T90/00—Enabling technologies or technologies with a potential or indirect contribution to GHG emissions mitigation
    • Y02T90/10—Technologies relating to charging of electric vehicles
    • Y02T90/14—Plug-in electric vehicles

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Transportation (AREA)
  • Mechanical Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Es ist ein Ziel der vorliegenden Erfindung, eine hoch zuverlässige Leistungshalbleitervorrichtung mit hoher Leistungsfähigkeit bereitzustellen. Die Halbleitervorrichtung gemäß der vorliegenden Erfindung ist mit einem Halbleitersubstrat eines ersten Leitfähigkeitstyps, einer Drain-Elektrode, die auf einer Rückseite des Halbleitersubstrats gebildet ist, einer Driftschicht des ersten Leitfähigkeitstyps, die auf einer Oberflächenseite des Halbleitersubstrats gebildet ist, einem Source-Gebiet des ersten Leitfähigkeitstyps, einer Stromdiffusionsschicht des ersten Leitfähigkeitstyps, einer Bodyschicht eines zweiten Leitfähigkeitstyps entgegengesetzt dem ersten Leitfähigkeitstyp in Kontakt mit dem Source-Gebiet und der Stromdiffusionsschicht, einem Graben, der das Source-Gebiet, die Bodyschicht und die Stromdiffusionsschicht durchsticht, der flacher ist als die Bodyschicht und dessen Boden in Kontakt mit der Bodyschicht ist, einer JFET-Schicht mit hoher Konzentration des ersten Leitfähigkeitstyps, die bis zu einer tieferen Position als eine Grenze zwischen der Stromdiffusionsschicht und der Bodyschicht gebildet ist, die die Driftschicht und die Stromdiffusionsschicht elektrisch verbindet und eine höhere Störstellenkonzentration als die Driftschicht aufweist, einem Gate-Isolierfilm, der auf einer Innenwand des Grabens gebildet ist, und einer Gate-Elektrode, die auf dem Gate-Isolierfilm gebildet ist, versehen.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung bezieht sich auf eine Leistungshalbleitervorrichtung, die durch mehrere Leistungshalbleitervorrichtungen konfiguriert ist, und deren Herstellungsverfahren, einen Leistungsumsetzer, ein Dreiphasenmotorsystem, ein Kraftfahrzeug und einen Eisenbahnwagen.
  • Stand der Technik
  • Im Hinblick auf einen Leistungs-Metall-Isolator-Halbleiter-Feldeffekttransistor (Leistungs-MISFET), der eine der Leistungshalbleitervorrichtungen ist, war bisher ein Leistungs-MISFET (nachstehend als Si-Leistungs-MISFET bezeichnet), der ein Silizium-Substrat (Si-Substrat) verwendet, eine Hauptrichtung.
  • Ein Leistungs-MISFET (nachstehend als SiC-Leistungs-MISFET bezeichnet), der ein Siliziumcarbid-Substrat (SiC-Substrat) (nachstehend als ein SiC-Substrat bezeichnet) verwendet, weist jedoch eine höhere Spannungsfestigkeit im Vergleich zu dem Si-Leistungs-MISFET auf, und der SiC-Leistungs-MISFET kann Verlust besser reduzieren. Deshalb zieht in einem Gebiet der Invertertechnik vom Stromeinsparungs- oder Umwelterwägungstyp der SiC-Leistungs-MISFET die Aufmerksam insbesondere auf sich.
  • Der SiC-Leistungs-MISFET kann den Widerstand im eingeschalteten Zustand an derselben Spannungsfestigkeit im Vergleich zu dem Si-Leistungs-MISFET verringern. Der Grund ist, dass Siliziumcarbid (SiC) eine Durchbruchstärke aufweist, die dem 7-Fachen der Durchbruchstärke von Silizium (Si) äquivalent ist, und eine Epitaxieschicht, die eine Driftschicht sein soll, kann dünner gemacht werden. Jedoch hinsichtlich der Eigenschaften, die von SiC erhalten werden können, kann noch nicht gesagt werden, dass ausreichende Eigenschaften erhalten werden können, und vom Gesichtspunkt der ausreichend effizienten Nutzung von Energie ist weitere Reduktion der Widerstands im eigenschalteten Zustand erwünscht.
  • Eines der Probleme, das bezüglich des Widerstands im eingeschalteten Zustand des SiC-Leistungs-MISFET, der einen doppelt diffundierten Metalloxid-Halbleiter-Struktur (DMOS-Struktur) aufweist, geklärt werden soll, ist der parasitäre Kanalwiderstand. In einem DMOS, der eine niedrige 60 V-Spannungsfestigkeit aufweist, ist der parasitäre Kanalwiderstand prinzipiell die Ursache des parasitären Widerstands, und in einem DMOS, der eine hohe 3300 V-Spannungsfestigkeit aufweist, ist der parasitäre Kanalwiderstand auch der zweithöchste nach dem Driftwiderstand. Dementsprechend ist hinsichtlich des SiC-Leistungs-MISFET die Reduktion des parasitären Kanalwiderstands erforderlich.
  • Ein Grund, warum der parasitäre Kanalwiderstand hoch ist, ist, dass die Beweglichkeit in einem Kanal einer Si-Ebene (0001), die eine Kanalfront des DMOS sein soll, niedrig ist. Um dieses Problem zu lösen, ist in Patentliteratur 1 ein Verfahren zum Bilden eines Grabens durch Herstellen einer Rille in einem Teil der Bodyschicht vom p-Typ und außerhalb der Bodyschicht des DMOS und Verbreitern der effektiven Kanalbreite offenbart. Ferner ist, um den parasitären Kanalwiderstand zu reduzieren, die Nutzung einer Ebene (11-20) und einer Eben (1-100), wo hohe Kanalbeweglichkeit erhalten wird, in Betracht gezogen. Um eine Ebene zu nutzen, die eine hohe Kanalbeweglichkeit aufweist, wie z. B. die Ebene (11-20) und die Ebene (1-100), ist es erforderlich, einen MOS, der eine Struktur vom Grabentyp aufweist, auf einem Substrat der Ebene (0001) zu bilden. Da jedoch in dem DMOS vom Grabentyp ein Gate-Isolierfilm und ein Teil eines Gate nicht nur in einem unteren Teil der Bodyschicht vom p-Typ, die die Spannungsfestigkeit unterstützen, sondern unmittelbar auf einer Driftschicht gebildet sind, wird ein elektrisches Feld, das die Spannungsfestigkeit übersteigt, an den das Gate-Isolierfilm angelegt, und es wird ein Durchbruch verursacht. Dann wird ein Versuch unternommen, ein elektrisches Feld, das an einen Gate-Isolierfilm angelegt ist, der eine Grabenstruktur aufweist, zu unterdrücken. Patentliteratur 2 offenbart ein Verfahren zum Unterdrücken eines elektrischen Felds, das an einen Gate-Isolierfilm angelegt ist, durch Bilden eines Teils einer Bodyschicht vom p-Typ an einer niedrigeren Position als der des Gate-Isolierfilms, der in einem unteren Teil eines Grabens gebildet ist.
  • Ferner ist in Patentliteratur 3 eine Struktur, dass ein das elektrische Feld unterdrückendes Gebiet vom p-Typ in einem unteren Teil eines Grabens bereitgestellt ist, als eines von ”Moses” vorgeschlagen, der eine Struktur vom Grabentyp aufweist.
  • Entgegenhaltungsliste
  • Patentliteratur
    • Patentliteratur 1: WO-Veröffentlichungs-Nr. 2010/110246
    • Patentliteratur 2: Japanische ungeprüfte Patentveröffentlichung Nr. 2009-260253
    • Patentliteratur 3: Japanische ungeprüfte Patentveröffentlichung 2012-43955
  • Zusammenfassung der Erfindung
  • Technisches Problem
  • In Techniken, die in Patentliteratur 1 und Patentliteratur 2 offenbart sind, ist Jedoch, da ein Teil der Grabenstruktur in beiden Fällen außerhalb jeder Bodyschicht vom p-Typ freigelegt ist, ein elektrisches Feld, das an jeden Gate-Isolierfilm angelegt ist, höher im Vergleich zu demjenigen in einer normalen DMOS-Struktur. Dementsprechend wird selbst dann, wenn die anfängliche Spannungsfestigkeit gleich der oder höher als die erwünsche Spannungsfestigkeit ist, im Laufe der Zeit ein Oxidfilm beschädigt. Ferner ist in der in Patentliteratur 3 offenbarten Technik, da ein Strompfad wegen des Vorhandenseins des das elektrische Feld unterdrückenden Gebiets beschränkt ist, der Widerstand in der Vorrichtung erhöht.
  • Es ist eine Aufgabe der vorliegenden Erfindung, eine Leistungshalbleitervorrichtung, für die eine hohe Leistung und eine hohe Zuverlässigkeit erwartet werden können, durch Verwenden einer Grabenstruktur, für die hohe Kanalbeweglichkeit erwartet werden kann, und Unterdrücken eines elektrischen Felds, das an einen Gate-Isolierfilm in einem unteren Teil eines Grabens angelegt ist, so dass es gleich einem elektrischen Feld in dem DMOS oder kleiner ist, und ihr Herstellungsverfahren zu schaffen. Zusätzlich sind ein kompakter hoch zuverlässiger Hochleistungs-Leistungsumsetzer, der die Halbleitervorrichtung verwendet, und ein Dreiphasenmotorsystem, das den Leistungsumsetzer verwendet, geschaffen. Ferner sind leichtes Gewicht, die Verbesserung der Leistung und Zuverlässigkeit eines Kraftfahrzeugs bzw. eines Schienenfahrzeugs, die das Dreiphasenmotorsystem verwenden, bereitgestellt.
  • Lösung des Problems
  • Gemäß der vorliegenden Erfindung wird das vorstehend genannte Problem gelöst durch Bereitstellen eines ersten Halbleitersubstrats eines ersten Leitfähigkeitstyps, einer Drain-Elektrode, die auf einer Rückseite des Halbleitersubstrats gebildet ist, einer Driftschicht des ersten Leitfähigkeitstyps, die auf einer Oberflächenseite des Halbleitersubstrats gebildet ist, eines Source-Gebiets des ersten Leitfähigkeitstyps, einer Stromdiffusionsschicht des ersten Leitfähigkeitstyps, einer Bodyschicht eines zweiten Leitfähigkeitstyps entgegengesetzt dem ersten Leitfähigkeitstyp in Kontakt mit dem Source-Gebiet und der Stromdiffusionsschicht, eines Grabens, der das Source-Gebiet, die Bodyschicht und die Stromdiffusionsschicht durchsticht, der flacher ist als die Bodyschicht und dessen Boden in Kontakt mit der Bodyschicht ist, einer JFET-Schicht mit hoher Konzentration des ersten Leitfähigkeitstyps, die bis zu einer tieferen Position als eine Grenze zwischen der Stromdiffusionsschicht und der Bodyschicht gebildet ist, die die Driftschicht und die Stromdiffusionsschicht elektrisch verbindet und eine höhere Störstellenkonzentration aufweist als die Driftschicht, eines Gate-Isolierfilms, der auf einer Innenwand des Grabens gebildet ist, und einer Gate-Elektrode, die auf dem Gate-Isolierfilm gebildet ist.
  • Vorteilhafte Effekte der Erfindung
  • Gemäß der vorliegenden Erfindung kann die hoch zuverlässige Halbleitervorrichtung mit hoher Leistung bereitgestellt sein. Zusätzlich kann jede Leistungsfähigkeit des Leistungsumsetzers, des Dreiphasenmotorsystems, des Kraftfahrzeugs und des Schienenfahrzeugs verbessert sein.
  • Kurzbeschreibung der Zeichnungen
  • 1 ist eine Draufsicht, die einen Hauptteil eines Halbleiterchips, auf dem eine Siliziumcarbid-Halbleitervorrichtung, die durch mehrere SiC-Leistungs-MISFETs gebildet ist, montiert ist, in einer ersten Ausführungsform der vorliegenden Erfindung zeigt.
  • 2 ist eine Vogelperspektivenansicht, die einen Hauptteil des SiC-Leistungs-MISFET in der ersten Ausführungsform der vorliegenden Erfindung zeigt.
  • 3 ist ein Ablaufplan zum Erläutern eines Herstellungsverfahrens der Halbleitervorrichtung in der ersten Ausführungsform.
  • 4 ist eine Schnittansicht, die den Hauptteil der Siliziumcarbid-Halbleitervorrichtung zeigt, die einen Herstellungsprozess der Siliziumcarbid-Halbleitervorrichtung in der ersten Ausführungsform der vorliegenden Erfindung darstellt.
  • 5 ist eine Schnittansicht, die den Hauptteil der Siliziumcarbid-Halbleitervorrichtung an demselben Ort wie ein Ort in 4 in dem Herstellungsprozess der Siliziumcarbid-Halbleitervorrichtung in Fortsetzung von 4 zeigt.
  • 6 ist eine Schnittansicht, die den Hauptteil der Siliziumcarbid-Halbleitervorrichtung an demselben Ort wie der Ort in 4 in dem Herstellungsprozess der Siliziumcarbid-Halbleitervorrichtung in Fortsetzung von 5 zeigt.
  • 7 ist eine Schnittansicht, die den Hauptteil der Siliziumcarbid-Halbleitervorrichtung an demselben Ort wie der Ort in 4 in dem Herstellungsprozess der Siliziumcarbid-Halbleitervorrichtung in Fortsetzung von 6 zeigt.
  • 8 ist eine Schnittansicht, die den Hauptteil der Siliziumcarbid-Halbleitervorrichtung an demselben Ort wie der Ort in 4 in dem Herstellungsprozess der Siliziumcarbid-Halbleitervorrichtung in Fortsetzung von 7 zeigt.
  • 9 ist eine Schnittansicht, die den Hauptteil der Siliziumcarbid-Halbleitervorrichtung an demselben Ort wie der Ort in 4 in dem Herstellungsprozess der Siliziumcarbid-Halbleitervorrichtung in Fortsetzung von 8 zeigt.
  • 10(a) ist eine Draufsicht, die den Hauptteil in dem Herstellungsprozess der Siliziumcarbid-Halbleitervorrichtung in Fortsetzung von 9 zeigt.
  • 10(b) ist eine Schnittansicht, die den Hauptteil gesehen entlang einer Linie AA' in 10(a) in dem Herstellungsprozess der Siliziumcarbid-Hälbleitervorrichtung in Fortsetzung von 9 zeigt.
  • 10(c) ist eine Schnittansicht, die den Hauptteil gesehen entlang einer Linie BB' in 10(a) in dem Herstellungsprozess der Siliziumcarbid-Halbleitervorrichtung in Fortsetzung von 9 zeigt.
  • 11 ist eine Schnittansicht, die den Hauptteil der Siliziumcarbid-Halbleitervorrichtung an demselben Ort wie der Ort in 4 in dem Herstellungsprozess der Siliziumcarbid-Halbleitervorrichtung in Fortsetzung von 10(a) bis (c) zeigt.
  • 12 ist eine Schnittansicht, die den Hauptteil der Siliziumcarbid-Halbleitervorrichtung an demselben Ort wie der Ort in 4 in dem Herstellungsprozess der Siliziumcarbid-Halbleitervorrichtung in Fortsetzung von 11 zeigt.
  • 13 ist eine Schnittansicht, die den Hauptteil der Siliziumcarbid-Halbleitervorrichtung an demselben Ort wie der Ort in 4 in dem Herstellungsprozess der Siliziumcarbid-Halbleitervorrichtung in Fortsetzung von 12 zeigt.
  • 14 ist eine Schnittansicht, die den Hauptteil der Siliziumcarbid-Halbleitervorrichtung an demselben Ort wie der Ort in 4 in dem Herstellungsprozess der Siliziumcarbid-Halbleitervorrichtung in Fortsetzung von 13 zeigt.
  • 15 ist eine Schnittansicht, die den Hauptteil der Siliziumcarbid-Halbleitervorrichtung an demselben Ort wie der Ort in 4 in dem Herstellungsprozess der Siliziumcarbid-Halbleitervorrichtung in Fortsetzung von 14 zeigt.
  • 16 ist eine Schnittansicht, die den Hauptteil der Siliziumcarbid-Halbleitervorrichtung an demselben Ort wie der Ort in 4 in dem Herstellungsprozess der Siliziumcarbid-Halbleitervorrichtung in Fortsetzung von 15 zeigt.
  • 17 ist eine Schnittansicht, die den Hauptteil der Siliziumcarbid-Halbleitervorrichtung an demselben Ort wie der Ort in 4 in dem Herstellungsprozess der Siliziumcarbid-Halbleitervorrichtung in Fortsetzung von 16 zeigt.
  • 18 ist eine Schnittansicht, die den Hauptteil der Siliziumcarbid-Halbleitervorrichtung an demselben Ort wie der Ort in 4 in dem Herstellungsprozess der Siliziumcarbid-Halbleitervorrichtung in Fortsetzung von 17 zeigt.
  • 19 ist eine Vogelperspektivenansicht, die einen Hauptteil des SiC-Leistungs-MISFET in einer zweiten Ausführungsform der vorliegenden Erfindung zeigt.
  • 20 ist eine Schnittansicht, die den Hauptteil der Siliziumcarbid-Halbleitervorrichtung zum Erläutern eines Herstellungsprozesses der Siliziumcarbid-Halbleitervorrichtung in der ersten Ausführungsform der vorliegenden Erfindung zeigt.
  • 21 ist eine Schnittansicht, die den Hauptteil der Siliziumcarbid-Halbleitervorrichtung in Fortsetzung von 20 zeigt.
  • 22 ist eine Schnittansicht, die den Hauptteil der Siliziumcarbid-Halbleitervorrichtung in Fortsetzung von 21 zeigt.
  • 23(a) ist eine Draufsicht, die den Hauptteil der Siliziumcarbid-Halbleitervorrichtung in dem Herstellungsprozess in Fortsetzung von 22 zeigt.
  • 23(b) ist eine Schnittansicht, die den Hauptteil der Siliziumcarbid-Halbleitervorrichtung gesehen entlang einer Linie AA' in 23(a) in dem Herstellungsprozess in Fortsetzung von 22 zeigt.
  • 23(c) ist eine Schnittansicht, die den Hauptteil der Siliziumcarbid-Halbleitervorrichtung gesehen entlang einer Linie BB' in 23(a) in dem Herstellungsprozess in Fortsetzung von 22 zeigt.
  • 24 ist eine Schnittansicht, die den Hauptteil der Siliziumcarbid-Halbleitervorrichtung in dem Herstellungsprozess in Fortsetzung der 23(a) bis (c) zeigt.
  • 25 ist eine Schnittansicht, die den Hauptteil der Siliziumcarbid-Halbleitervorrichtung in dem Herstellungsprozess in Fortsetzung von 24 zeigt.
  • 26 ist eine Schnittansicht, die den Hauptteil der Siliziumcarbid-Halbleitervorrichtung in dem Herstellungsprozess in Fortsetzung von 25 zeigt.
  • 27 ist eine Schnittansicht, die den Hauptteil der Siliziumcarbid-Halbleitervorrichtung in dem Herstellungsprozess in Fortsetzung von 26 zeigt.
  • 28 ist eine Schnittansicht, die den Hauptteil der Siliziumcarbid-Halbleitervorrichtung in dem Herstellungsprozess in Fortsetzung von 27 zeigt.
  • 29 ist eine Schnittansicht, die den Hauptteil der Siliziumcarbid-Halbleitervorrichtung in dem Herstellungsprozess in Fortsetzung von 28 zeigt.
  • 30 ist eine Schnittansicht, die den Hauptteil der Siliziumcarbid-Halbleitervorrichtung in dem Herstellungsprozess in Fortsetzung von 29 zeigt.
  • 31 ist eine Schnittansicht, die den Hauptteil der Siliziumcarbid-Halbleitervorrichtung in dem Herstellungsprozess in Fortsetzung von 30 zeigt.
  • 32 ist ein Schaltplan, der einen Leistungsumsetzer (einen Inverter) zeigt, der die erste Ausführungsform oder die zweite Ausführungsform in einer dritten Ausführungsform der vorliegenden Erfindung montiert.
  • 33 ist ein Schaltplan, der einen Leistungsumsetzer (einen Inverter) zeigt, der die erste Ausführungsform oder die zweite Ausführungsform in einer vierten Ausführungsform der vorliegenden Erfindung montiert.
  • 34 ist ein Schaltplan, der einen Leistungsumsetzer (einen Inverter) zeigt, der die erste Ausführungsform oder die zweite Ausführungsform in einer fünften Ausführungsform der vorliegenden Erfindung montiert.
  • 35 ist ein Blockdiagramm, das ein Elektrofahrzeug zeigt, das die erste Ausführungsform oder die zweite Ausführungsform in einer sechsten Ausführungsform der vorliegenden Erfindung montiert.
  • 36 ist ein Schaltplan, der einen Aufwärtsumsetzer zeigt, der die erste Ausführungsform oder die zweite Ausführungsform in einer siebten Ausführungsform der vorliegenden Erfindung montiert.
  • 37 ist ein Blockdiagramm, das ein Schienenfahrzeug zeigt, das die erste Ausführungsform oder die zweite Ausführungsform in einer achten Ausführungsform der vorliegenden Erfindung montiert.
  • Beschreibung von Ausführungsformen
  • In den folgenden Ausführungsformen ist, wenn es zur Vereinfachung notwendig ist, die vorliegende Erfindung in mehrere Abschnitte oder mehrere Ausführungsformen unterteilt. Sie sind jedoch, außer einem besonders spezifizierten Fall, wechselseitig verwandt, und eine funktioniert als ein Teil der oder die gesamten Variationen, Einzelheiten und zusätzlichen Erläuterung der anderen.
  • Ferner kann in den Zeichnungen, auf die in den folgenden Ausführungsformen Bezug genommen ist, Schraffieren selbst auf eine Draufsicht angewandt sein, um zufriedenstellende Sichtbarkeit zu erreichen. Außerdem ist in allen Zeichnungen zum Erläutern der folgenden Ausführungsformen dasselbe Bezugszeichen einer Komponente zugewiesen, die im Prinzip dieselbe Funktion aufweist, und ihre wiederholte Erläuterung ist weggelassen. Bezug nehmend auf die Zeichnungen werden Ausführungsformen der vorliegenden Erfindung nachstehend im Einzelnen beschrieben.
  • Erste Ausführungsform
  • «Siliziumcarbid-Halbleitervorrichtung»
  • Bezug nehmend auf die 1 und 2 wird nachstehend die Struktur einer Siliziumcarbid-Halbleitervorrichtung in einer ersten Ausführungsform der vorliegenden Erfindung beschrieben. 1 ist eine Draufsicht, die einen Hauptteil eines Halbleiterchips zeigt, auf dem eine Siliziumcarbid-Halbleitervorrichtung, die durch mehrere SiC-Leistungs-MISFETs konfiguriert ist, montiert ist, und 2 ist eine Vogelperspektivenansicht, die einen Hauptteil des SiC-Leistungs-MISFET zeigt. Es ist der SiC-Leistungs-MISFET, der die Siliziumcarbid-Halbleitervorrichtung konfiguriert.
  • Wie in 1 gezeigt ist der Halbleiterchip 1, der die Siliziumcarbid-Halbleitervorrichtung montiert, durch ein aktives Gebiet (ein SiC-Leistungs-MISFETs-Bildungsgebiet, ein Vorrichtungsbildungsgebiet), in dem mehrere n-Kanal-SiC-Leistungs-MISFETs parallel verbunden sind und das sich auf einer Unterseite einer Elektrode zur Source-Verdrahtung 2 befindet, und ein den Umfang bildendes Gebiet, das das aktive Gebiet in Draufsicht umgibt, konfiguriert. In dem den Umfang bildenden Gebiet sind mehrere schwebende feldbegrenzende Ringe (FLR) 3 vom p-Typ, die das aktive Gebiet in einer Draufsicht umgeben, und ferner ein Schutzring 4 vom n-Typ, der die mehreren schwebenden feldbegrenzenden Ringe (FLR) 3 vom p-Typ umgibt, gebildet.
  • Eine Gate-Elektrode des SiC-Leistungs-MISFET, ein Source-Gebiet vom n++-Typ, ein Kanalgebiet und andere sind auf der Oberflächenseite eines aktiven Gebiets eines Siliziumcarbid-Epitaxiesubstrats (SiC-Epitaxiesubstrats) vom n-Typ (nachstehend als SiC-Epitaxiesubstrat bezeichnet) gebildet, und ein Drain-Gebiet vom n+-Typ des SiC-Leistungs-MISFET ist auf der Rückseite des SiC-Epitaxiesubstrats gebildet.
  • Da sich in einem abgeschalteten Zustand ein größter Teil des elektrischen Felds nach und nach auf die äußeren schwebenden feldbegrenzenden Ringe 3 vom p-Typ durch Bilden der mehreren schwebenden feldbegrenzenden Ringe 3 vom p-Typ in einem Umfang des aktiven Gebiets überträgt und der größte Teil des elektrischen Felds durch den äußersten schwebenden feldbegrenzenden Ring 3 zusammenbricht, kann die Spannungsfestigkeit der Siliziumcarbid-Halbleitervorrichtung erhöht werden. 1 zeigt das Beispiel, dass drei schwebende feldbegrenzenden Ringe 3 vom p-Typ gebildet sind. Die vorliegende Erfindung ist jedoch nicht auf dieses Beispiel beschränkt. Ferner ist der Schutzring 4 vom n++-Typ mit einer Funktion zum Schützen der SiC-Leistungs-MISFETs, die in dem aktiven Gebiet gebildet sind, versehen.
  • Die mehreren SiC-Leistungs-MISFETs 6, die in dem aktiven Gebiet gebildet sind, bilden in der Draufsicht ein Streifenmuster, und alle Gate-Elektroden der SiC-Leistungs-MISFETs sind mit der Elektrode zur Gate-Verdrahtung 8 durch einen Anschlussdraht (eine Gate-Busleitung) verbunden, der mit den jeweiligen Streifenmustern verbunden ist.
  • Ferner sind die mehreren SiC-Leistungs-MISFETs mit der Elektrode zur Source-Verdrahtung 2 bedeckt, und die Sources der jeweiligen SiC-Leistungs-MISFETs und eine das elektrische Potential festlegende Schicht einer Bodyschicht sind mit der Elektrode zur Source-Verdrahtung 2 verbunden. Die Elektrode zur Source-Verdrahtung 2 ist mit einer externen Verdrahtung über eine Source-Öffnung 7, die in einem Isolierfilm vorgesehen ist, verbunden. Die Elektrode zur Gate-Verdrahtung 8 ist getrennt von der Elektrode zur Source-Verdrahtung 2 gebildet, und die Elektrode zur Gate-Verdrahtung ist mit Gate-Elektroden der jeweiligen SiC-Leistungs-MISFETs verbunden. Die Elektrode zur Gate-Verdrahtung 8 ist mit der externen Verdrahtung über eine Gate-Öffnung 5 verbunden. Außerdem ist das Drain-Gebiet vom n+-Typ, das auf der Rückseite des SiC-Epitaxiesubstrats vom n-Typ gebildet ist, mit einer Elektrode zur Drain-Verdrahtung (nicht gezeigt), die auf der gesamten Rückseite des SiC-Epitaxiesubstrats vom n-Typ gebildet ist, elektrisch verbunden.
  • Als Nächstes wird die Struktur des SiC-Leistungs-MISFET in der ersten Ausführungsform mit Bezug auf 2 beschrieben.
  • Eine Epitaxieschicht 102 vom n–-Typ, die aus Siliziumcarbid (SiC) mit einer niedrigeren Störstellenkonzentration als ein SiC-Substrat 101 vom n+-Typ hergestellt ist, ist auf der Oberflächenseite (der ersten Hauptoberflächenseite) des SiC-Substrats 101 vom n+-Typ gebildet, das aus Siliziumcarbid (SiC) hergestellt ist, und das SiC-Epitaxiesubstrat 104 ist durch das SiC-Substrat vom n+-Typ und der Epitaxieschicht 102 vom n–-Typ gebildet. Die Epitaxieschicht 102 vom n–-Typ funktioniert als eine Driftschicht. Die Dicke der Epitaxieschicht 102 vom n–-Typ ist beispielsweise ungefähr 5 bis 50 μm.
  • Eine Bodyschicht vom p-Typ (eine Wannenschicht) 105, die eine vorbestimmte Tiefe von einer Oberfläche der Epitaxieschicht 102 aufweist, ist in der Epitaxieschicht 102 gebildet.
  • Obwohl das Folgende nicht in 2 gezeigt ist, ist ein Festlegungsgebiets 106 des elektrischen Potentials der Bodyschicht vom p++-Typ gebildet.
  • Ferner ist das Source-Gebiet 107 vom n++-Typ, das eine vorbestimmte Tiefe ab der Oberfläche der Epitaxieschicht 102 aufweist und Stickstoff als Störstellen enthält, in der Bodyschicht 105 vom p-Typ gebildet.
  • Eine Stromdiffusionsschicht 108-A vom n-Typ, die eine vorbestimmte Tiefe ab der Oberfläche der Epitaxieschicht 102 aufweist, ist in der Epitaxieschicht 102 zwischen den Bodyschichten 105 vom n-Typ gebildet. Zusätzlich ist eine Schutzschicht 108-B des Gate-Isolierfilms vom p+-Typ, die eine vorbestimmte Tiefe ab der Oberfläche der Epitaxieschicht 102 aufweist, in der Epitaxieschicht 102 zwischen den Bodyschichten 105 vom n-Typ gebildet.
  • Eine JFET-Schicht 117 mit hoher Konzentration vom n-Typ, die eine Höhe ab einer vorbestimmten Tiefe zu einer vorbestimmten Tiefe ab der Oberfläche der Epitaxieschicht 102 aufweist und eine höhere Störstellenkonzentration aufweist als die Störstellenkonzentration der Epitaxieschicht 102 vom n–-Typ, ist in der Epitaxieschicht 102 zwischen den Bodyschichten 105 vom p-Typ gebildet.
  • Ein Graben, der sich von dem Source-Gebiet 107 vom n++-Typ zu der Stromdiffusionsschicht 108-A vom n-Typ und der Schutzschicht 108-B des Gate-Isolierfilms vom p-Typ durch die Bodyschicht 105 vom p-Typ erstreckt, ist gebildet. Der Boden des Grabens 109 ist in Kontakt mit der Bodyschicht 105 vom p-Typ. Eine Gate-Isolierschicht 110 (nicht gezeigt in 2) ist auf einer Oberfläche des Grabens 109, einer Oberfläche der Bodyschicht vom p-Typ, der Schutzschicht 108-B des Gate-Isolierfilms vom p-Typ und der Oberfläche der Epitaxieschicht 102 zwischen den Bodyschichten 105 vom p-Typ gebildet. Eine Gate-Elektrode 111 ist auf dem Gate-Isolierfilm 110 außer dem Gate-Isolierfilm auf der Epitaxieschicht 102 zwischen den Bodyschichten 105 vom p-Typ gebildet.
  • Die Tiefe (erste Tiefe) ab der Oberfläche der Epitaxieschicht 102 der Bodyschicht 105 vom p-Typ ist beispielsweise ungefähr 0,5 bis 2,0 μm. Ferner ist Tiefe (dritte Tiefe) ab der Oberfläche der Epitaxieschicht 102 des Source-Gebiets 107 vom n++-Typ beispielsweise ungefähr 0,1 bis 0,6 μm. Indessen ist die Tiefe (vierte Tiefe) ab der Oberfläche der Epitaxieschicht 102 der Stromdiffusionsschicht 108-A vom n-Typ beispielsweise ungefähr 0,1 bis 0,7 μm. Die Tiefe (fünfte Tiefe) ab der Oberfläche der Epitaxieschicht 102 der Schutzschicht 108-B des Gate-Isolierfilms vom p+-Typ ist beispielsweise ungefähr 0,05 bis 0,3 μm. Die Tiefe (sechste Tiefe) ab der Oberfläche der Epitaxieschicht 102 einer Oberseite der JFET-Schicht 117 mit hoher Konzentration vom n-Typ ist flacher als die Tiefe (vierte Tiefe) ab der Oberfläche der Epitaxieschicht 102 des Stromdiffusionsschichtgebiets 108-A vom n-Typ, und beispielsweise ist die Tiefe ungefähr 0,1 bis 0,7 μm. Die Tiefe (siebte Tiefe) ab der Oberfläche der Epitaxieschicht 102 eines Bodens der JFET-Schicht 117 mit hoher Konzentration vom n-Typ ist tiefer als eine Tiefe (vierte Tiefe) ab der Oberfläche der Epitaxieschicht 102 des Stromdiffusionsschichtgebiets 108-A vom n-Typ, das heißt die Tiefe ist tiefer als eine Grenze zwischen dem Stromdiffusionsschichtgebiet 108-A vom n-Typ und der Bodyschicht 105 vom p-Typ, und beispielsweise ist die Tiefe ungefähr 0,5 bis 2,0 μm. Die Tiefe (achte Tiefe) ab der Oberfläche der Epitaxieschicht 102 des Grabens 109 ist flacher als die Tiefe (erste Tiefe) ab der Oberfläche der Epitaxieschicht 102 der Bodyschicht 105 vom p-Typ, und beispielsweise ist die Tiefe ungefähr 0,1 bis 1,5 μm. Die Länge in eine Richtung parallel zu der Kanallänge des Grabens ist beispielsweise ungefähr 1 bis 3 μm. Die Länge in eine Richtung parallel zu der Kanalbreite des Grabens ist beispielsweise ungefähr 0,1 bis 2 μm. Ein Abstand zwischen Gräben in der Richtung parallel zu der Kanalbreite ist beispielsweise ungefähr 0,1 bis 2 μm.
  • Obwohl das Folgende in 2 nicht gezeigt ist, ist die Tiefe (zweite Tiefe) ab der Oberfläche der Epitaxieschicht 102 des Festlegungsgebiets 106 des elektrischen Potentials der Bodyschicht vom p++-Typ beispielsweise ungefähr 0,1 bis 0,3 μm.
  • Ferner sind ”–” und ”+” Vorzeichen, die die relative Konzentration von Störstellen vom n-Typ oder p-Typ als einen Leitfähigkeitstyp repräsentieren, und beispielsweise ist die Konzentration von Störstellen vom n-Typ höher in der Reihenfolge von ”n–”, ”n”, ”n+” und ”n++”.
  • Ein wünschenswerter Bereich der Störstellenkonzentration des SiC-Substrats 101 vom n+-Typ ist beispielsweise 1 × 1018 bis 1 × 1021 cm–3. Ein wünschenswerter Bereich der Störstellenkonzentration der Epitaxieschicht 102 vom n–-Typ ist beispielsweise 1 × 1014 bis 1 × 1017 cm–3. Ein wünschenswerter Bereich der Störstellenkonzentration der Bodyschicht 105 vom p-Typ ist beispielsweise 1 × 1016 bis 1 × 1019 cm–3. Zusätzlich ist ein wünschenswerter Bereich der Störstellenkonzentration des Source-Gebiets 107 vom n++-Typ ist beispielsweise 1 × 1019 bis 1 × 1021 cm–3. Ein wünschenswerter Bereich der Störstellenkonzentration des Stromdiffusionsgebiets 108-A vom n-Typ ist beispielsweise 5 × 1016 bis 5 × 1018 cm–3. Ein wünschenswerter Bereich der Störstellenkonzentration der Schutzschicht 108-B des Gate-Isolierfilms vom p+-Typ ist beispielsweise 5 × 1016 bis 5 × 1018 cm–3. Ein wünschenswerter Bereich der Störstellenkonzentration des JFET-Gebiets 117 mit hoher Konzentration vom n-Typ ist beispielsweise 1 × 1016 bis 1 × 1017 cm–3. Obwohl das Folgende in 2 nicht gezeigt ist, ist ein wünschenswerter Bereich der Störstellenkonzentration des Festlegungsgebiets 106 des elektrischen Potentials vom p++-Typ beispielsweise 1 × 1019 bis 1 × 1021 cm–3. Da die Störstellenkonzentration des Stromdiffusionsgebiets 108-A vom n-Typ einfach zum Widerstand beiträgt, weil das Stromdiffusionsgebiet 108-A direkt mit einem Kanal verbunden ist, ist die Störstellenkonzentration so eingestellt, dass sie höher ist als die Störstellenkonzentration des JFET-Gebiets 117 mit hoher Konzentration vom n-Typ.
  • Ein Kanalgebiet ist die Oberfläche des Grabens 109 und die Oberfläche der Bodyschicht 105 vom p-Typ zwischen den Gräben 109.
  • Der Gate-Isolierfilm 110 ist auf dem Kanalgebiet gebildet, und die Gate-Elektrode 111 ist auf dem Gate-Isolierfilm 110 gebildet. Ein Ende der Gate-Elektrode 111 auf der Seite des JFET-Gebiets befindet sich auf der Oberseite der Schutzschicht 108-B des Gate-Isolierfilms vom p+-Typ, die sich auf der Oberseite des JFET-Gebiets 117 mit hoher Konzentration vom n-Typ in einer Längsrichtung des Grabens 109 von der Bodyschicht 107, das heißt in einer Kanalrichtung des Grabens 109, erstreckt.
  • Als Nächstes wird eine Eigenschaft einer Konfiguration des SiC-Leistungs-MISFET in der ersten Ausführungsform mit Bezug auf 2 beschrieben.
  • Wie in 2 gezeigt ist, kann, da die Seite des Grabens 109 als ein Kanalgebiet funktioniert, eine höhere Kanalbeweglichkeit im Vergleich zu dem Kanalgebiet auf der Oberfläche des SiC-Epitaxiesubstrats 104 erwartet werden. Ferner ist die Kanalbreite durch Bilden des Grabens 109 erhöht, im Vergleich zu einer normalen DMOS-Struktur, die keinen Graben aufweist, kann ein niedrigerer Kanalwiderstand erwartet werden. Ferner kann, da der Graben bis zu einer tieferen Position als eine Grenze zwischen der Stromdiffusionsschicht 108-A und der Bodyschicht 105 gebildet ist und der Graben mit dem JFET-Gebiet 117 mit hoher Konzentration vom n-Typ versehen ist, das die Driftschicht mit der Stromdiffusionsschicht 108-A verbindet und eine höhere Störstellenkonzentration als die Driftschicht aufweist, ein niedriger JFET-Widerstand erwartet werden. Der Graben ist nur in der Bodyschicht 105 vom p-Typ gebildet, und deshalb kann ein elektrisches Feld, das an den Gate-Isolierfilm, der auf der Oberfläche des Grabens gebildet ist, angelegt wird, in hohem Maße unterdrückt werden bei Halten der Spannungsfestigkeit, im Vergleich mit einer MOS-Struktur vom normalen Grabentyp, die einen Abschnitt aufweist, der von der Bodyschicht vom p-Typ freigelegt ist. Zusätzlich ist in dieser Ausführungsform die Schutzschicht 108-B des Gate-Isolierfilms vom p+-Typ zwischen dem JFET-Gebiet 117 mit hoher Konzentration vom n-Typ und dem Gate-Isolierfilm 110 in einem Gebiet, das zwischen benachbarten Kanalgebieten gehalten ist, vorgesehen. Dadurch kann ein elektrisches Feld des Oxidfilms auf der Oberseite des JFET-Gebiets 117 mit hoher Konzentration vom n-Typ in hohem Maße unterdrückt werden. Ferner ist in dieser Ausführungsform das Ende der Gate-Elektrode 111 auf der Oberseite der Schutzschicht 108-B des Gate-Isolierfilms vom p+-Typ gebildet. Dementsprechend kann das elektrische Feld der Oxidschicht auf dem JFET-Gebiet, das bei Halten der Spannungsfestigkeit angelegt ist, im Vergleich mit der normalen DMOS-Struktur weiter unterdrückt werden.
  • Niedriger Kanalwiderstand ähnlich demjenigen der normalen MOS-Struktur vom Grabentyp ist durch Bereitstellen von hoher Kanalbeweglichkeit und breiter Kanalbreite, wie vorstehend beschrieben, realisiert, und ferner kann auch niedriger JFET-Widerstand realisiert sein. Deshalb kann eine hohe Stromdichte realisiert sein. Darüber hinaus kann, da eine hohe Zuverlässigkeit des Isolierfilms erhalten werden kann, ein zuverlässigerer SiC-Leistungs-MOSFET als die normale DMOS-Struktur bereitgestellt werden. Darüber hinaus ist, da keine Gate-Elektrode 111 über dem JFET-Gebiet gebildet ist, das Gebiet, das eine Kapazität mit der Epitaxieschicht 102 vom n–-Typ aufweist, klein. Dementsprechend ist der Miller-Effekt, der durch Schalten verursacht ist, reduziert, und Schaltverlust kann reduziert sein. Deshalb können niedriger Leitungsverlust und niedrigerer Schaltverlust als diejenigen der normalen DMOS-Struktur bereitgestellt sein.
  • <<Herstellungsverfahren einer Siliziumcarbid-Halbleitervorrichtung>>
  • Ein Herstellungsverfahren der Siliziumcarbid-Halbleitervorrichtung in der ersten Ausführungsform der vorliegenden Erfindung wird nachstehend mit Bezug auf die 3 bis 18 beschrieben. 3 ist eine Prozesszeichnung zum Erläutern des Herstellungsverfahrens der Halbleitervorrichtung in der ersten Ausführungsform. 4 bis 9 und 10(b) bis 18 sind Schnittansichten, die den Hauptteil zeigen, erhalten durch Vergrößern eines Teils des SiC-Leistungs-MISFET-Bildungsgebiets (des Vorrichtungsbildungsgebiets) der Siliziumcarbid-Halbleitervorrichtung. 10(a) ist eine Draufsicht, die den Hauptteil des Halbleiterchips zeigt, der die Siliziumcarbid-Halbleitervorrichtung montiert, die den SiC-Leistungs-MISFET enthält.
  • <Prozess P1>
  • Zuerst wird, wie in 4 gezeigt ist, das 4H-SiC-Substrat 101 vom n+-Typ vorbereitet. Störstellen vom n-Typ werden in das SiC-Substrat 101 vom n+-Typ dotiert. Die Störstellen vom n-Typ sind beispielsweise Stickstoff (N), und die Konzentration der Störstellen vom n-Typ ist beispielsweise im Bereich von 1 × 1018 bis 1 × 1021 cm–3. Ferner weist das SiC-Substrat 101 vom n+-Typ Doppelseiten der Si-Seite und der C-Seite auf. Eine Oberfläche des SiC-Substrats 101 vom n+-Typ kann sich jedoch auf der Si-Seite oder der C-Seite befinden.
  • Als Nächstes wird die Epitaxieschicht 102 vom n-Typ, die aus Siliziumcarbid (SiC) hergestellt ist, auf der Oberfläche (der ersten Hauptoberfläche) des SiC-Substrats 101 vom n+-Typ gemäß einem Epitaxiewachstumsprozess gebildet. Störstellen vom n-Typ niedriger als die Störstellenkonzentration des SiC-Substrats 101 vom n+-Typ werden in die Epitaxieschicht 102 vom n–-Typ dotiert. Die Störstellenkonzentration der Epitaxieschicht 102 vom n–-Typ hängt von einer Nennleistung des SiC-Leistungs-MISFET ab. Die Störstellenkonzentration ist jedoch beispielsweise in einem Bereich von 1 × 1014 bis 1 × 1017 cm–3. Ferner ist die Dicke der Epitaxieschicht 102 vom n–-Typ ist beispielsweise 5 bis 50 μm. Das SiC-Epitaxiesubstrat 104, das durch das SiC-Substrat 101 vom n+-Typ und die Epitaxieschicht 102 vom n–-Typ konfiguriert ist, wird durch den vorstehend genannten Prozess gebildet.
  • <Prozess P2>
  • Als Nächstes wird das Drain-Gebiet 103 vom n+-Typ, das eine vorbestimmte Tiefe (siebte Tiefe) von der Rückseite (einer zweiten Hauptoberfläche) des SiC-Substrats 101 vom n+-Typ aufweist, auf der Rückseite des SiC-Substrats 101 vom n+-Typ gebildet. Die Störstellenkonzentration des Drain-Gebiets 103 vom n+-Typ ist beispielsweise in einem Bereich von 1 × 1019 bis 1 × 1021 cm–3.
  • Als Nächstes, wie in 5 gezeigt ist, wird eine Maske M1 auf der Oberfläche der Epitaxieschicht 102 vom n–-Typ gebildet. Die Dicke der Maske M1 ist beispielsweise ungefähr 1,0 bis 3,0 μm. Die Breite der Maske M1 in einem Vorrichtungsbildungsgebiet ist beispielsweise ungefähr 1,0 bis 5,0 μm. Als Materialien der Maske kann ein SiO2-Film, ein Si-Film bzw. ein SiN-Film als anorganisches Material, ein Resistfilm bzw. ein Polyimidfilm als organisches Material verwendet werden.
  • Als Nächstes werden Störstellen vom p-Typ, beispielsweise Aluminium-Atome (Al-Atome) in die Epitaxieschicht 102 vom n-Typ von der Oberseite der Maske M1 ionenimplantiert. Dadurch werden die Bodyschichten 105 vom p-Typ in dem Vorrichtungsbildungsgebiet der Epitaxieschicht 102 vom n–-Typ gebildet. Obwohl das Folgende in 5 nicht gezeigt ist, werden die schwebenden feldbegrenzenden Ringe 3 vom p-Typ gleichzeitig im Umfang des Vorrichtungsbildungsgebiets gebildet. Als Struktur eines Abschlusses ist die vorliegende Erfindung nicht auf dieses beschränkt, und die Abschlussstruktur kann beispielsweise auch eine Übergangsabschlusserweiterungs-Struktur (JTE-Struktur) sein.
  • Die Tiefe (erste Tiefe) ab der Oberfläche der Epitaxieschicht 102 der Bodyschicht 105 vom p-Typ ist beispielsweise ungefähr 0,5 bis 2,0 μm. Ferner ist die Störstellenkonzentration der Bodyschicht 105 vom p-Typ beispielsweise in einem Bereich von 1 × 1016 bis 1 × 1019 cm–3 .
  • Als Nächstes, wie in 6 gezeigt ist, wird, nachdem die Maske M1 entfernt worden ist, eine Maske M2 beispielsweise durch einen Resistfilm gebildet. Die Dicke der Maske M2 ist beispielsweise ungefähr 0,5 bis 3 μm. Eine Öffnung ist nur für ein Gebiet zum Bilden des Festlegungsgebiets 106 des elektrischen Potentials der Bodyschicht vom p++-Typ zum Festlegen des elektrischen Potentials der Bodyschicht 105 vom p-Typ in einem späteren Prozess der Maske M2 vorgesehen.
  • Als Nächstes werden Störstellen vom p-Typ, beispielsweise Aluminium-Atome (Al-Atome), in die Epitaxieschicht 102 vom n–-Typ von der Oberseite der Maske M2 ionenimplantiert, und der Festlegungsgebiets 106 des elektrischen Potentials der Bodyschicht vom p++-Typ wird gebildet. Die Tiefe (zweite Tiefe) ab der Oberfläche der Epitaxieschicht 102 des Festlegungsgebiets 106 des elektrischen Potentials der Bodyschicht vom p++-Typ ist beispielsweise ungefähr 0,1 bis 0,3 μm. Die Störstellenkonzentration des Festlegungsgebiets 106 des elektrischen Potentials der Bodyschicht vom p++-Typ ist beispielsweise in einem Bereich von 1 × 1019 bis 1 × 1021 cm–3.
  • Als Nächstes wird, wie in 7 gezeigt ist, nachdem die Maske M2 entfernt worden ist, eine Maske M3 durch einen Resistfilm gebildet. Die Dicke der Maske M3 ist beispielsweise ungefähr 0,5 bis 3 μm. Eine Öffnung ist für ein Gebiet vorgesehen zum Bilden des Source-Gebiets 107 vom n++-Typ in dem späteren Prozess der Maske M3. Ferner ist, obwohl das Folgende in 7 nicht gezeigt ist, ebenfalls eine Öffnung für ein Gebiet zum Bilden des Schutzrings 4 außerhalb der schwebenden feldbegrenzenden Ringe 3 der Maske 3 vorgesehen.
  • Als Nächstes werden Stickstoffatome (N) in die Epitaxieschicht 102 als Störstellen vom n-Typ von der Oberseite der Maske M3 ionenimplantiert, das Source-Gebiet 107 vom n++-Typ wird in dem Vorrichtungsbildungsgebiet gebildet, und, obwohl das Folgende in 7 nicht gezeigt ist, der Schutzring 4 vom n++-Typ wird in dem Umfangsbildungsgebiet gebildet. Die Tiefe (dritte Tiefe) ab der Oberfläche der Epitaxieschicht 102 des Source-Gebiets 107 vom n++-Typ und dem Schutzring 4 vom n++-Typ ist beispielsweise ungefähr 0,1 bis 0,6 μm. Ferner ist die Störstellenkonzentration des Source-Gebiets 107 vom n++-Typ und des Schutzrings 4 vom n++-Typ beispielsweise in einem Bereich von 1 × 1019 bis 1 × 1021 cm–3.
  • Als Nächstes wird, wie in 8 gezeigt ist, nachdem die Maske M3 entfernt worden ist, eine Maske M4 beispielsweise durch einen Resistfilm gebildet. Die Dicke der Maske M4 ist beispielsweise ungefähr 0,5 bis 3 μm. Eine Öffnung ist für ein Gebiet zum Bilden des Stromdiffusionsgebiets 108-A vom n+-Typ in dem späteren Prozess der Maske M4 vorgesehen.
  • Als Nächstes werden Stickstoffatome (N-Atome) in die Epitaxieschicht 102 als Störstellen vom n-Typ von der Oberseite der Maske M4 ionenimplantiert, und das Stromdiffusionsgebiet 108-A vom n+-Typ wird in dem Vorrichtungsbildungsgebiet gebildet, das das Gebiet 105, das unter Verwendung der Maske 3 gebildet ist, enthält. Die Tiefe (vierte Tiefe) ab der Oberfläche der Epitaxieschicht 102 des Stromdiffusionsgebiets 108-A vom n+-Typ ist beispielsweise ungefähr 0,1 bis 0,7 μm. Ferner ist die Störstellenkonzentration des Stromdiffusionsgebiets 108-A vom n+-Typ beispielsweise in einem Bereich von 5 × 1016 bis 5 × 1018 cm–3.
  • Als Nächstes werden Aluminiumatome (Al-Atome) in die Epitaxieschicht 102 als Störstellen vom p-Typ von der Oberseite der Maske M4 ionenimplantiert, und das Schutzgebiet 108-B des Gate-Isolierfilms vom p+-Typ wird in dem Vorrichtungsbildungsgebiet gebildet. Die Tiefe (fünfte Tiefe) ab der Oberfläche der Epitaxieschicht 102 des Schutzgebiets 108-B des Gate-Isolierfilms vom p+-Typ ist beispielsweise ungefähr 0,05 bis 0,3 μm. Ferner ist die Störstellenkonzentration des Schutzgebiets 108-B des Gate-Isolierfilms vom p+-Typ beispielsweise in einem Bereich von 5 × 1016 bis 5 × 1018 cm–3.
  • Als Nächstes wird, wie in 9 gezeigt ist, nachdem die Maske M4 entfernt worden ist, eine Maske M5 beispielsweise durch einen Resistfilm gebildet. Die Dicke der Maske M5 ist beispielsweise ungefähr 0,5 bis 3 m. Eine Öffnung ist für ein Gebiet zum Bilden des JFET-Gebiets 117 mit hoher Konzentration vom n-Typ in dem späteren Prozess der Maske M5 vorgesehen. Ferner überlappt die Öffnung der Maske 5 mit der Öffnung der Maske M4.
  • Als Nächstes werde Stickstoffatome (N-Atome) in die Epitaxieschicht 102 als Störstellen vom n-Typ von der Oberseite der Maske 5 ionenimplantiert, und das JFET-Gebiet 117 mit hoher Konzentration vom n-Typ wird in dem Vorrichtungsbildungsgebiet gebildet. Die Tiefe (sechste Tiefe) der Oberseite des JFET-Gebiets 117 mit hoher Konzentration vom n-Typ ist flacher als die vierte Tiefe, und die Tiefe ist beispielsweise ungefähr 0,1 bis 0,7 μm. Die Tiefe (siebte Tiefe) des Bodens des JFET-Gebiets 117 mit hoher Konzentration vom n-Typ ist ähnlich der Tiefe (ersten Tiefe) der Bodyschicht 105 vom p-Typ, und die Tiefe ist beispielsweise ungefähr 0,5 bis 2,0 μm. Hierdurch wird das JFET-Gebiet 117 mit hoher Konzentration vom n-Typ bis zu einem tieferen Gebiet gebildet als das Stromdiffusionsgebiet 108-A vom n+-Typ. Ferner ist, da die Öffnung der Maske M5 die Öffnung der Maske M4 überlappt, das JFET-Gebiet 117 mit hoher Konzentration vom n-Typ in Kontakt mit dem Stromdiffusionsgebiet 108-A vom n+-Typ, und das JFET-Gebiet ist mit dem Stromdiffusionsgebiet elektrisch verbunden. Die Störstellenkonzentration des JFET-Gebiets 117 mit hoher Konzentration vom n-Typ ist beispielsweise im Bereich von 1 × 1016 bis 1 × 1017 cm–3.
  • <Prozess P3>
  • Als Nächstes wird, nachdem die Maske M5 entfernt worden ist, ein Kohlenstoff-Film (C-Film) auf der Oberflächenseite und der Rückseite des SiC-Epitaxiesubstrats 104 beispielsweise durch ein plasmaaktiviertes CVD-Verfahren aufgebracht, obwohl die vorstehende Beschreibung nicht gezeigt ist. Die Dicke des Kohlenstoff-Films (C-Films) ist beispielsweise ungefähr 0,03 μm. Nachdem die Oberfläche und die Rückseite des SiC-Epitaxiesubstrats 104 mit dem Kohlenstoff-Film (C-Film) bedeckt worden sind, wird eine Wärmebehandlung bei 1500°C oder höher für etwa 2 bis 3 Minuten auf das SiC-Epitaxiesubstrat 104 angewandt. Hierdurch wird jede Störstelle, die in das SiC-Epitaxiesubstrat 104 implantiert ist, aktiviert. Nach der Wärmebehandlung wird der Kohlenstoff-Film (C-Film) beispielsweise durch Sauerstoffplasmabehandlung entfernt.
  • <Prozess P4>
  • Als Nächstes wird, wie in den 10(a) bis (c) gezeigt, eine Maske M6 beispielsweise durch einen Resistfilm gebildet. 10(a) ist eine Draufsicht, die den Hauptteil zeigt, 10(b) ist eine Schnittansicht gesehen entlang einer Linie AA' in 10(a), und 10(c) ist eine Schnittansicht, die den Hauptteil gesehen entlang einer Linie BB' in 10(a) zeigt. Die Dicke der Maske M6 ist beispielsweise ungefähr 0,5 bis 3 μm. Eine Öffnung ist für ein Gebiet für den Graben 109, der in dem späteren Prozess der Maske M6 gebildet werden soll, vorgesehen.
  • Als Nächstes wird der Graben 109, der das Source-Gebiet 107 vom n++-Typ, die Bodyschicht 105 vom p-Typ, das Stromdiffusionsgebiet 108-A vom n+-Typ und das Schutzgebiet 108-B des Gate-Isolierfilms vom p+-Typ unter Verwendung eines Trockenätzprozesses gebildet. Die Tiefe des gebildeten Grabens ist flacher als die Tiefe der Bodyschicht 105 vom p-Typ und ist tiefer als die Tiefe des Schutzgebiets 108-B des Gate-Isolierfilms vom p+-Typ. Die Tiefe des gebildeten Grabens ist beispielsweise ungefähr 0,1 bis 1,5 μm. Die Grabenlänge parallel zu der Kanallänge des Grabens ist beispielsweise ungefähr 1 bis 3 μm. Ein Abstand zwischen den Gräben in einer Richtung parallel zu der Kanalbreite ist beispielsweise ungefähr 0,1 bis 1 μm.
  • <Prozess P5>
  • Als Nächstes wird, wie in 11 gezeigt, nachdem die Maske M6 entfernt worden ist, der Gate-Isolierfilm 110 auf der Oberfläche der Epitaxieschicht 102 und der Oberfläche des Grabens 109 gebildet. Der Gate-Isolierfilm 110 ist ein SiO2-Film, der beispielsweise durch ein thermisches CVD-Verfahren gebildet wird. Die Dicke des Gate-Isolierfilms 110 ist beispielsweise ungefähr 0,005 bis 0,15 μm.
  • Als Nächstes wird, wie in 12 gezeigt, ein polykristalliner Siliziumfilm (Si-Film) 111A vom n-Typ auf dem Gate-Isolierfilm 110 gebildet. Die Dicke des polykristallinen Siliziumfilms (Si-Films) 111A vom n-Typ ist beispielsweise ungefähr 0,01 bis 4 μm.
  • Als Nächstes wird, wie in 13 gezeigt, der polykristalline Siliziumfilm (Si-Film) 111A durch Trockenätzen unter Verwendung einer Maske M7 (eines Photoresistfilms) geätzt, und die Gate-Elektrode 111 wird gebildet. Zu dieser Zeit wird der polykristalline Siliziumfilm (Si-Film) 111A auf dem JFET-Gebiet zwischen den Bodyschichten 105 vom p-Typ entfernt.
  • Als Nächstes wird, nachdem die Maske M7 entfernt worden ist, die Gate-Elektrode 111 leicht oxidiert, obwohl die vorstehende Beschreibung nicht gezeigt ist. Beispielsweise wird als Voraussetzung die Gate-Elektrode bei 900°C für 30 Minuten durch Trockenoxidation oxidiert.
  • <Prozess P6>
  • Als Nächstes wird, wie in 14 gezeigt, ein Schichtisolierfilm 112 über der Oberfläche der Epitaxieschicht 102 durch das plasmaaktivierte CVD-Verfahren gebildet, wobei beispielsweise der Schichtisolierfilm die Gate-Elektrode 111 und den Gate-Isolierfilm 110 bedeckt.
  • Als Nächstes werden, wie in 15 gezeigt, der Schichtisolierfilm 112 und der Gate-Isolierfilm 110 durch Trockenätzen unter Verwendung einer Maske M8 (eines Photoresistfilms) geätzt, und eine Öffnung CNT_S, die einen Teil des Source-Gebiets 107 vom n++-Typ und des Festlegungsgebiets 106 des elektrischen Potentials der Bodyschicht vom p++-Typ erreicht, wird gebildet.
  • Als Nächstes wird, wie in 16 gezeigt, nachdem die Maske M8 entfernt worden ist, eine Metallsilizidschicht 113 auf den jeweiligen Oberflächen des Teils des Source-Gebiets 107 vom n++-Typ und des Festlegungsgebiets 106 des elektrischen Potentials der Bodyschicht vom p++-Typ, die jeweils am Boden der Öffnung CNT_S freigelegt sind, gebildet.
  • Zuerst wird beispielsweise Nickel (Ni) als ein erster Metallfilm über der Oberfläche der Epitaxieschicht 102 beispielsweise durch Sputtern aufgebracht, um den Schichtisolierfilm 112 und das Innere (die Seite und den Boden) der Öffnung CNT_S zu bedecken, obwohl die vorstehende Beschreibung nicht gezeigt ist. Die Dicke des ersten Metallfilms ist beispielsweise ungefähr 0,05 μm. Als Nächstes werden der erste Metallfilm und die Epitaxieschicht 102 an dem Boden der Öffnung CNT_S durch Anwenden von Silizidationswärmebehandlung bei 600 bis 1000°C reagiert, und es wird beispielsweise eine Nickelsilizid-Schicht (NiSi-Schicht) als die Metallsilizidschicht 113 auf jeweiligen Oberflächen des Teils des Source-Gebiets 107 vom n++-Typ und des Festlegungsgebiets 106 des elektrischen Potentials der Bodyschicht vom p++-Typ, die jeweils am Boden der Öffnung CNT_S freigelegt sind, gebildet. Als Nächstes wird der nicht reagierte erste Metallfilm durch Nassätzen entfernt. Für das Nassätzen wird beispielsweise eine Schwefelsäure-Wasserstoffperoxid-Mischungsflüssigkeit verwendet.
  • Als Nächstes wird, obwohl das Folgende nicht gezeigt ist, der Schichtisolierfilm 112 unter Verwendung einer Maske (eines Photoresistfilms) und einer Öffnung CNT_G, die die Gate-Elektrode 111 erreicht, gebildet.
  • Als Nächstes wird, wie in 17 gezeigt, ein dritter Metallfilm, beispielsweise ein laminierter Film, der durch einen Titanfilm (Ti-Film), einen Titannitrid-Film (TiN-Film) und einen Aluminium-Film (AlFilm) konfiguriert ist, auf dem Schichtisolierfilm 112, der die jeweiligen Innenseiten der Öffnung CNT_S, die den Metallsilizidfilm 113, der auf den jeweiligen Oberflächen des Teils des Source-Gebiets 107 vom n++-Typ und des Festlegungsgebiets 106 des elektrischen Potentials der Bodyschicht vom p++-Typ enthält, und der Öffnung CNT_G (nicht gezeigt), die die Gate-Elektrode 111 erreicht, aufgebracht. Es ist wünschenswert, dass die Dicke des Aluminium-Films (Al-Films) beispielsweise 2,0 μm oder mehr ist. Als Nächstes werden die Elektrode zur Source-Verdrahtung 2, die jeweils mit dem Teil des Source-Gebiets 107 vom n++-Typ und des Festlegungsgebiets 106 des elektrischen Potentials der Bodyschicht vom p++-Typ über die Metallsilizidschicht 113 in der Öffnung CNT_S elektrisch verbunden ist, und die Elektrode für die Gate-Verdrahtung 8, die mit der Gate-Elektrode 111 über die Öffnung CNT_G elektrisch verbunden ist, durch Ätzen des dritten Metallfilms gebildet.
  • Als Nächstes wird, obwohl das Folgende nicht gezeigt ist, ein SiO2-Film oder ein Polyimidfilm aufgebracht, um die Elektrode zur Gate-Verdrahtung 8 und die Elektrode zur Source-Verdrahtung 2 als ein Passivierungsfilm zu bedecken.
  • Als Nächstes wird der Passivierungsfilm bearbeitet, und die Vorrichtung wird passiviert, obwohl die vorstehende Beschreibung nicht gezeigt ist. Zu dieser Zeit werden eine Source-Elektrodenöffnung 7 und eine Gate-Elektrodenöffnung 5 gebildet.
  • Als Nächstes wird, obwohl das Folgende nicht gezeigt ist, ein zweiter Metallfilm auf der Rückseite des SiC-Substrats 101 vom n+-Typ beispielsweise durch Sputtern aufgebracht. Die Dicke des zweiten Metallfilms ist beispielsweise ungefähr 0,1 μm.
  • Als Nächstes werden, wie in 18 gezeigt, der zweite Metallfilm und das SiC-Substrat 101 vom n+-Typ durch Anwenden von Laser-Silizidations-Wärmebehandlung reagiert, und eine Metallsilizidschicht 115 wird gebildet, wobei die Metallsilizidschicht das Drain-Gebiet 103 vom n+-Typ, das auf der Rückseite des SiC-Substrats 101 vom n+-Typ gebildet ist, bedeckt. Als Nächstes wird eine Elektrode zur Drain-Verdrahtung 116 gebildet, wobei die Elektrode zur Drain-Verdrahtung die Metallsilizidschicht 115 bedeckt. Für eine Elektrode zur Drain-Verdrahtung 116 wird ein laminierter Film durch einen Ti-Film, einen Ni-Film und einen Gold-Film (Au-Film) um 0,5 bis 1 μm aufgebracht.
  • Danach wird jeweils externe Verdrahtung mit der Elektrode zur Source-Verdrahtung 2, der Elektrode zur Gate-Verdrahtung 8 und der Elektrode zur Drain-Verdrahtung 116 elektrisch verbunden.
  • Wie vorstehend beschrieben kann gemäß der ersten Ausführungsform, da die Seite des Grabens 109 als ein Kanalgebiet funktioniert, eine (11-20)-Kristallebene und eine (1-100)-Kristallebene als eine Kanalebene benutzt werden, wenn beispielsweise ein um 4° verschobenes Si-(0001)-Kristallebenensubstrat verwendet wird. Dementsprechend kann höhere Kanalbeweglichkeit im Vergleich mit einem Kanalgebiet auf der Oberfläche des SiC-Substrats 101 erwartet werden. Ferner wird die Kanalbreite durch Bilden der Gräben 109 erhöht, im Vergleich zu der normalen DMOS-Struktur, die keinen Graben aufweist, und es kann ein niedrigerer Kanalwiderstand erwartet werden. Außerdem kann, da sich das JFET-Gebiet 117 mit hoher Konzentration mit dem Stromdiffusionsgebiet 108-A verbindet, ein niedriger JFET-Widerstand erwartet werden.
  • Ferner ist der Graben 109 in einem flacheren Bereich als die Tiefe der Bodyschicht 105 vom p-Typ gebildet, und darüber hinaus ist die Unterseite des Bodens des Grabens 109 durch die Bodyschicht 105 vom p-Typ umgeben. Dementsprechend kann in dieser Ausführungsform ein elektrisches Feld, das an den Gate-Isolierfilm angelegt ist, der auf der Oberfläche des Grabens gebildet ist, bei Halten der Spannungsfestigkeit in hohem Maße unterdrückt werden, im Vergleich zu der normalen MOS-Struktur vom Grabentyp, die einen Abschnitt aufweist, der von der Bodyschicht vom p-Typ freigelegt ist. Darüber hinaus ist in dieser Ausführungsform die Schutzschicht 108-B des Gate-Isolierfilms vom p+-Typ zwischen dem JFET-Gebiet 117 mit hoher Konzentration vom n-Typ und der Gate-Elektrode 111 vorgesehen. Dadurch kann ein elektrisches Feld des Oxidfilms über dem JFET-Gebiet 117 mit hoher Konzentration vom n-Typ in hohem Maße unterdrückt werden. Ferner ist in dieser Ausführungsform das Ende der Gate-Elektrode 111 über der Schutzschicht 108-B des Gate-Isolierfilms vom p+-Typ gebildet. Dementsprechend kann ferner ein elektrisches Feld des Gate-Isolierfilms, das zu einer Abschaltzeit angelegt wird, in hohem Maße unterdrückt werden, im Vergleich mit der normalen DMOS-Struktur. Darüber hinaus kann in dieser Ausführungsform die Kapazität zwischen der Gate-Elektrode 111 und der Epitaxieschicht 102 vom n–-Typ reduziert sein, und nicht nur der Leitungsverlust, sondern auch der Schaltverlust können reduziert sein. Infolgedessen kann eine zuverlässigere Siliziumcarbid-Halbleitervorrichtung mit niedrigerem Verlust als die normale DMOS-Struktur und ihr Herstellungsverfahren bereitgestellt sein.
  • Zweite Ausführungsform
  • Eine zweite Ausführungsform unterscheidet sich von der ersten Ausführungsform darin, dass das gesamte JFET-Gebiet auf der Oberseite eines JFET-Gebiets 117 mit hoher Konzentration mit einem Stromdiffusionsgebiet 108-A, einem Schutzgebiet 108-B des Gate-Isolierfilms und einer Gate-Elektrode 111 bedeckt ist, wie in einer Vogelperspekivenansicht gezeigt ist, die einen Hauptteil des in 19 gezeigten SiC-Leistungs-MISFET zeigt. Da die Struktur, dass die Gate-Elektrode 111 das gesamte JFET-Gebiet bedeckt, eingesetzt ist, ist das Gebiet der Gate-Elektrode 111 über einem Chip vergrößert, und ein Gate-Widerstand kann reduziert sein. Ferner bedeckt das Schutzgebiet 108-B des Gate-Isolierfilms das gesamte JFET-Gebiet, und ein elektrisches Feld des Gate-Isolierfilms, das zu einer Abschaltzeit angelegt ist, kann reduziert sein.
  • Darüber hinaus kann, da das Schutzgebiet 108-B des Gate-Isolierfilms existiert, die Kapazität zwischen der Gate-Elektrode 111 und einer Epitaxieschicht 102 vom n–-Typ reduziert sein, ohne die Gate-Elektrode 111 und die Epitaxieschicht 102 vom n–-Typ in dem JFET-Gebiet gegenüber herzustellen, und es wird kein neuer Schaltverlust verursacht. Dementsprechend kann die zweite Ausführungsform den Gate-Widerstand erniedrigen, was Verlust und Zuverlässigkeit beibehält, im Vergleich zu der ersten Ausführungsform, und ferner wird Hochgeschwindigkeitsschalten ermöglicht.
  • <<Herstellungsverfahren einer Siliziumcarbid-Halbleitervorrichtung>>
  • Ein Herstellungsverfahren einer Siliziumcarbid-Halbleitervorrichtung in der zweiten Ausführungsform wird mit Bezug auf die 20 bis 31 in der Reihenfolge der nachstehenden Prozesse beschrieben. 20 bis 31 zeigen einen Teil eines SiC-Leistungs-MISFET-Bildungsgebiets (eines Vorrichtungsbildungsgebiets) der Siliziumcarbid-Halbleitervorrichtung in dieser Ausführungsform, wobei das Gebiet vergrößert ist.
  • Ähnlich zu der ersten Ausführungsform wird, wie in 20 gezeigt, die Epitaxieschicht 102 vom n–-Typ auf einer Oberfläche (einer ersten Hauptoberfläche) eines SiC-Substrats 101 vom n+-Typ gebildet, und ein SiC-Epitaxiesubstrat 104, das mit dem SiC-Substrat 101 vom n+-Typ und der Epitaxieschicht 102 vom n–-Typ bereitgestellt ist, wird gebildet. Die Störstellenkonzentration des SiC-Substrats 101 vom n+-Typ ist beispielsweise im Bereich von 1 × 1018 bis 1 × 1021 cm–3, und die Störstellenkonzentration der Epitaxieschicht 102 vom n–-Typ ist in einem Bereich von 1 × 1014 bis 1 × 1017 cm–3. Als Nächstes wird ein Drain-Gebiet 103 vom n+-Typ auf der Rückseite (einer zweiten Hauptoberfläche) des SiC-Substrats 101 vom n+-Typ gebildet. Die Störstellenkonzentration des Drain-Gebiets 103 vom n+-Typ ist beispielsweise in einem Bereich von 1 × 1019 bis 1 × 1021 cm–3.
  • Als Nächstes werden Störstellen vom p-Typ, beispielsweise Aluminium-Atome (Al-Atome) in die Epitaxieschicht 102 vom n–-Typ von der Oberseite einer Maske ionenimplantiert (in 20 nicht gezeigt). Hierdurch wird eine Bodyschicht 105 vom p-Typ in einem Vorrichtungsbildungsgebiet der Epitaxieschicht 102 gebildet. Obwohl das Folgende in 20 nicht gezeigt ist, werden die schwebenden feldbegrenzenden Ringe vom p-Typ gleichzeitig in einem Umfang des Vorrichtungsbildungsgebiets gebildet. Die Störstellenkonzentration der Bodyschicht 105 vom p-Typ ist beispielsweise in einem Bereich von 1 × 1016 bis 1 × 1019 cm–3.
  • Als Nächstes werden Störstellen vom p-Typ, beispielsweise Aluminium-Atome (Al-Atome) in die Epitaxieschicht 102 von der Oberseite der Maske ionenimplantiert (in 20 nicht gezeigt). Hierdurch wird in der Bodyschicht 102 vom p-Typ ein Festlegungsgebiets 106 des elektrischen Potentials der Bodyschicht vom p++-Typ gebildet. Die Störstellenkonzentration des Festlegungsgebiets 106 des elektrischen Potentials vom p++-Typ ist beispielsweise in einem Bereich von 1 × 1019 bis 1 × 1021 cm–3.
  • Als Nächstes werden Stickstoff-Atome (N-Atome) als Störstellen vom n-Typ in die Epitaxieschicht 102 von der Oberseite der Maske ionenimplantiert, und ein Source-Gebiet 107 vom n++-Typ wird in dem Vorrichtungsbildungsgebiet gebildet (nicht gezeigt). Die Störstellenkonzentration des Source-Gebiets 107 vom n++-Typ ist beispielsweise im Bereich von 1 × 1019 bis 1 × 1021 cm–3. Danach wird die Maske entfernt.
  • Als Nächstes wird, wie in 21 gezeigt, eine Maske M4' beispielsweise durch einen Resistfilm gebildet. Die Dicke der Maske M4' ist beispielsweise ungefähr 0,5 bis 3 μm. Eine Öffnung ist für ein Gebiet vorgesehen, in dem ein Stromdiffusionsgebiet 108-A vom n+-Typ in einem späteren Prozess der Maske M4' gebildet werden soll.
  • Als Nächstes werden Stickstoff-Atome (N-Atome) als Störstellen vom n-Typ in die Epitaxieschicht 102 von der Oberseite der Maske M4' ionenimplantiert, und das Stromdiffusionsgebiet 108-A vom n±-Typ wird in dem Vorrichtungsbildungsgebiet gebildet. Die Tiefe (vierte Tiefe) ab einer Oberfläche der Epitaxieschicht 102 des Stromdiffusionsgebiets 108-A vom n+-Typ ist beispielsweise ungefähr 0,1 bis 0,7 μm. Ferner ist die Störstellenkonzentration des Stromdiffusionsgebiets 108-A vom n+-Typ beispielsweise in einem Bereich von 5 × 1016 bis 5 × 1018 cm–3. Die zweite Ausführungsform ist darin von der ersten Ausführungsform verschieden, dass das Stromdiffusionsgebiet 108-A vom n+-Typ auf dem gesamten JFET-Gebiet gebildet wird.
  • Als Nächstes werden Aluminiumatome (Al-Atome) als Störstellen vom p-Typ in die Epitaxieschicht 102 von der Oberseite der Maske M4' ionenimplantiert, und ein Schutzgebiet 108-B des Gate-Isolierfilms vom p+-Typ wird in dem Vorrichtungsbildungsgebiet gebildet. Die Tiefe (fünfte Tiefe) ab der Oberfläche der Epitaxieschicht 102 des Schutzgebiets 108-B des Gate-Isolierfilms vom p+-Typ ist beispielsweise ungefähr 0,05 bis 0,3 μm. Ferner ist die Störstellenkonzentration des Schutzgebiets 108-B des Gate-Isolierfilms vom p+-Typ beispielsweise in einem Bereich von 5 × 1016 bis 5 × 1019 cm–3. Die zweite Ausführungsform ist darin von der ersten Ausführungsform verschieden, dass das Schutzgebiet 108-B des Gate-Isolierfilms vom p+-Typ auf dem gesamten JFET-Gebiet gebildet wird.
  • Als Nächstes wird, nachdem die Maske M4' entfernt worden ist, eine Maske M5' beispielsweise durch einen Resistfilm gebildet. Die Dicke der Maske M5' ist beispielsweise ungefähr 0,5 bis 3 μm. Eine Öffnung ist für ein Gebiet vorgesehen, wo das JFET-Gebiet 117 mit hoher Konzentration vom n-Typ in dem späteren Prozess der Maske M5' gebildet werden soll. Ferner überlappt die Öffnung der Maske M5' mit der Öffnung der Maske M4'.
  • Als Nächstes werden Stickstoff-Atome (N-Atome) als Störstellen vom n-Typ in die Epitaxieschicht 102 von der Oberseite der Maske M5' ionenimplantiert, und das JFET-Gebiet 117 mit hoher Konzentration vom n-Typ wird in dem Vorrichtungsbildungsgebiet gebildet. Die Tiefe (sechste Tiefe) eines oberen Teils des JFET-Gebiets 117 mit hoher Konzentration vom n-Typ ist flacher als die vierte Tiefe, und die Tiefe ist beispielsweise ungefähr 0,1 bis 0,7 μm. Die Tiefe (siebte Tiefe) eines unteren Teils des JFET-Gebiets 117 mit hoher Konzentration vom n-Typ ist ähnlich der Tiefe (ersten Tiefe) der Bodyschicht 105 vom p-Typ, und die Tiefe ist beispielsweise ungefähr 0,5 bis 2,0 μm. Hierdurch wird das JFET-Gebiet 117 mit hoher Konzentration vom n-Typ bis zu einem tieferen Gebiet gebildet als das Stromdiffusionsgebiet 108-A vom n+-Typ. Ferner ist, da die Öffnung der Maske M5' die Öffnung der Maske M4' überlappt, das JFET-Gebiet 117 mit hoher Konzentration vom n-Typ in Kontakt mit dem Stromdiffusionsgebiet 108-A vom n+-Typ, und das JFET-Gebiet ist mit dem Stromdiffusionsgebiet elektrisch verbunden. Außerdem ist die Störstellenkonzentration des JFET-Gebiets 117 mit hoher Konzentration vom n-Typ beispielsweise im Bereich von 1 × 1016 bis 1 × 1017 cm–3.
  • Als Nächstes wird, nachdem die Maske M5 entfernt worden ist, ein Kohlenstoff-Film (C-Film) auf der Oberfläche und der Rückseite des SiC-Epitaxiesubstrats 104 beispielsweise durch ein plasmaaktiviertes CVD-Verfahren aufgebracht, obwohl die vorstehende Beschreibung nicht gezeigt ist. Die Dicke des Kohlenstoff-Films (C-Films) ist beispielsweise ungefähr 0,03 μm. Nachdem die Oberfläche und die Rückseite des SiC-Epitaxiesubstrats 104 mit dem Kohlenstoff-Film (C-Film) bedeckt worden sind, wird eine Wärmebehandlung bei 1500°C oder höher für etwa 2 bis 3 Minuten auf das SiC-Epitaxiesubstrat 104 angewandt. Hierdurch wird jede Störstelle, die in das SiC-Epitaxiesubstrat 104 ionenimplantiert ist, aktiviert. Nach der Wärmebehandlung wird der Kohlenstoff-Film (C-Film) beispielsweise durch Sauerstoffplasmabehandlung entfernt.
  • Als Nächstes wird, wie in den 23(b) und 23(c) gezeigt, eine Maske M6' beispielsweise durch einen Resistfilm gebildet. 23(a) ist eine Draufsicht, die den Hauptteil zeigt, 23(b) ist eine Schnittansicht, die den Hauptteil gesehen entlang einer Linie AA' in 23(a) zeigt, und 23(c) ist eine Schnittansicht, die den Hauptteil gesehen entlang einer Linie BB' in 23(a) zeigt. Die Dicke der Maske M6' ist beispielsweise ungefähr 0,5 bis 3 μm. Eine Öffnung ist für ein Gebiet vorgesehen, wo der Graben 109 in dem späteren Prozess der Maske M6' gebildet werden soll.
  • Als Nächstes wird der Graben 109 in der Bodyschicht 105 vom p-Typ unter Verwendung eines Trockenätzprozesses gebildet. Die Tiefe des Grabens ist beispielsweise ungefähr 0,1 bis 1,5 μm. Die Länge in eine Richtung parallel zu der Kanallänge des Grabens ist beispielsweise ungefähr 1 bis 3 μm. Die Länge in eine Richtung parallel zu der Kanalbreite des Grabens ist beispielsweise ungefähr 0,1 bis 1 μm. Ein Abstand zwischen den Gräben in der Richtung parallel zu der Kanalbreite ist beispielsweise ungefähr 0,1 bis 1 μm.
  • Als Nächstes wird, wie in 24 gezeigt, nachdem die Maske M6' entfernt worden ist, ein Gate-Isolierfilm 110 auf der Oberfläche der Epitaxieschicht 102 und einer Oberfläche des Grabens 109 gebildet. Der Gate-Isolierfilm 110 ist ein SiO2-Film, der beispielsweise durch eine Wärme-CVD-Behandlung gebildet wird. Die des Gate-Isolierfilms 110 ist beispielsweise ungefähr 0,005 bis 0,15 μm.
  • Als Nächstes wird, wie in 25 gezeigt, ein polykristalliner Siliziumfilm (Si-Film) 111A vom n-Typ auf dem Gate-Isolierfilm 110 gebildet. Die Dicke des polykristallinen Siliziumfilms (Si-Films) 111A vom n-Typ ist beispielsweise ungefähr 0,01 bis 4 μm.
  • Als Nächstes wird, wie in 26 gezeigt, der polykristalline Siliziumfilm (Si-Film) 111A durch Trockenätzen unter Verwendung einer Maske M7' (eines Photoresistfilms) geätzt, und eine Gate-Elektrode 111 wird gebildet. Als Nächstes wird, obwohl das Folgende in 26 nicht gezeigt ist, nachdem die Maske M7' entfernt worden ist, die Gate-Elektrode 111 leicht oxidiert und als Voraussetzung wird die Gate-Elektrode durch Trockenoxidation bei 900°C beispielsweise für ungefähr 30 Minuten oxidiert.
  • Als Nächstes wird, wie in 27 gezeigt, ein Schichtisolierfilm 112 durch das plasmaaktivierte CVD-Verfahren gebildet, wobei der Schichtisolierfilm 112 die Gate-Elektrode 111 und den Gate-Isolierfilm 110 über der Oberfläche der Epitaxieschicht 102 bedeckt.
  • Als Nächstes werden, wie in 28 gezeigt, der Schichtisolierfilm 112 und der Gate-Isolierfilm 110 durch Trockenätzen unter Verwendung einer Maske M8' (eines Photoresistfilms) geätzt, und eine Öffnung CNT_S, die einen Teil des Source-Gebiets 107 vom n++-Typ und des Festlegungsgebiets 106 des elektrischen Potentials der Bodyschicht vom p++-Typ erreicht, wird gebildet.
  • Als Nächstes wird, wie in 29 gezeigt, nachdem die Maske M8' entfernt worden ist, eine Metallsilizidschicht 113 auf den jeweiligen Oberflächen des Teils des Source-Gebiets 107 vom n++-Typ und des Festlegungsgebiets 106 des elektrischen Potentials der Bodyschicht vom p++-Typ, die jeweils am Boden der Öffnung CNT_S freigelegt sind, gebildet. Zuerst wird, obwohl das Folgende in 29 nicht gezeigt ist, ein erster Metallfilm, beispielsweise Nickel (Ni), durch Sputtern aufgebracht, wobei beispielsweise der Schichtisolierfilm 112 und das Innere (die Seite und der Bodens) der Öffnung CNT_S über der Oberfläche der Epitaxieschicht 102 bedeckt sind. Die Dicke des ersten Metallfilms ist beispielsweise ungefähr 0,05 μm. Als Nächstes werden der erste Metallfilm und die Epitaxieschicht 102 an dem Boden der Öffnung CNT_S durch Anwenden von Silizidationswärmebehandlung bei 600 bis 1000°C reagiert, und es wird als die Metallsilizidschicht 113 beispielsweise eine Nickelsilizid-Schicht (NiSi-Schicht) auf jeweiligen Oberflächen des Teils des Source-Gebiets 107 vom n++-Typ und des Festlegungsgebiets 106 des elektrischen Potentials der Bodyschicht vom p++-Typ, die jeweils am Boden der Öffnung CNT_S freigelegt sind, gebildet. Als Nächstes wird der nicht reagierte erste Metallfilm durch Nassätzen entfernt. Zum Nassätzen wird beispielsweise eine Schwefelsäure-Wasserstoffperoxid-Mischungsflüssigkeit verwendet.
  • Als Nächstes wird, obwohl das Folgende nicht gezeigt ist, der Schichtisolierfilm 112 unter Verwendung einer Maske (eines Photoresistfilms) geätzt, und eine Öffnung CNT_Gq, die die Gate-Elektrode 111 erreicht, wird gebildet.
  • Als Nächstes wird, wie in 30 gezeigt, als ein dritter Metallfilm ein laminierter Film, der durch einen Titanfilm (Ti-Film), einen Titannitrid-Film (TiN-Film) und einen Aluminium-Film (Al-Film) konfiguriert ist, beispielsweise auf dem Schichtisolierfilm 112, der die jeweiligen Innenseiten der Öffnung CNT_S, die den Metallsilizidfilm 113, der auf den jeweiligen Oberflächen des Teils des Source-Gebiets 107 vom n++-Typ und des Festlegungsgebiets 106 des elektrischen Potentials der Bodyschicht vom p++-Typ enthält, und der Öffnung CNT_G (nicht gezeigt), die die Gate-Elektrode 111 erreicht, aufgebracht. Es ist wünschenswert, dass die Dicke des Aluminium-Films (Al-Films) beispielsweise 2,0 μm oder mehr ist. Als Nächstes werden eine Elektrode zur Source-Verdrahtung 2, die mit dem Teil des Source-Gebiets 107 vom n++-Typ und des Festlegungsgebiets 106 des elektrischen Potentials der Bodyschicht vom p++-Typ über die Metallsilizidschicht 113 in der Öffnung CNT_S elektrisch verbunden ist, und eine Elektrode zur Gate-Verdrahtung 8, die mit der Gate-Elektrode 111 über die Öffnung CNT_G elektrisch verbunden ist, durch Bearbeiten des dritten Metallfilms gebildet. Als Nächstes wird, obwohl das Folgende nicht gezeigt ist, ein SiO2-Film oder ein Polyimidfilm aufgebracht, um die Elektrode zur Gate-Verdrahtung 8 und die Elektrode zur Source-Verdrahtung 2 als ein Passivierungsfilm zu bedecken. Als Nächstes wird, obwohl das Folgende nicht gezeigt ist, die Passivierung durch Bearbeiten des Passivierungsfilms fertiggestellt. Zu dieser Zeit werden eine Source-Elektrodenöffnung 7 und eine Gate-Elektrodenöffnung 5 gebildet.
  • Als Nächstes wird, obwohl das Folgende nicht gezeigt ist, ein zweiter Metallfilm auf der Rückseite des SiC-Substrats 101 vom n+-Typ beispielsweise durch Sputtern aufgebracht. Die Dicke des zweiten Metallfilms ist beispielsweise ungefähr 0,1 μm.
  • Als Nächstes werden, wie in 31 gezeigt, der zweite Metallfilm und das SiC-Substrat 101 vom n+-Typ durch Anwenden von Laser-Silizidations-Wärmebehandlung reagiert, und eine Metallsilizidschicht 115 wird gebildet, um das Drain-Gebiet 103 vom n+-Typ, das auf der Rückseite des SiC-Substrats 101 vom n+-Typ gebildet ist, zu bedecken. Als Nächstes wird eine Elektrode zur Drain-Verdrahtung 116 gebildet, um die Metallsilizidschicht 115 zu bedecken. Die Elektrode zur Drain-Verdrahtung 116 wird durch Laminieren eines Ti-Films, eines Ni-Films und eines Gold-Films (Au-Films) auf insgesamt 0,5 bis 1 μm gebildet.
  • Danach wird jeweils externe Verdrahtung mit der Elektrode zur Source-Verdrahtung 2, der Elektrode zur Gate-Verdrahtung 8 und der Elektrode zur Drain-Verdrahtung 116 elektrisch verbunden.
  • Wie vorstehend beschrieben kann gemäß der zweiten Ausführungsform, da das Gebiet der Gate-Elektrode 111 auf dem Chip im Vergleich zu demjenigen in der ersten Ausführungsform größer gebildet ist, was die zuverlässigere Siliziumcarbid-Halbleitervorrichtung mit geringerem Verlust als eine normale DMOS-Struktur und ihr Herstellungsverfahren wie in der ersten Ausführungsform realisiert, der Gate-Widerstand reduziert sein. Dementsprechend ist ferner Hochgeschwindigkeitsschalten ermöglicht.
  • Dritte Ausführungsform
  • Die Halbleitervorrichtung, die mit den SiC-MISFETs, die in der ersten Ausführungsform beschrieben sind, versehen ist, und die Halbleitervorrichtung, die mit den SiC-MISFETs, die in der zweiten Ausführungsform beschrieben sind, versehen ist, können für einen Leistungsumsetzer verwendet werden. Bezug nehmend auf 32 wird nachstehend ein Leistungsumsetzer in einer dritten Ausführungsform beschrieben. 32 ist ein Schaltplan, der ein Beispiel des Leistungsumsetzers (des Inverters) in der dritten Ausführungsform zeigt.
  • Wie in 32 gezeigt ist ein Invertermodul 302 mit einem SiC-MISFET 304, der eine Schaltvorrichtung ist, und einer Diode 305 versehen. In jeder einzelnen Phase sind der SiC-MISFET 304 und die Diode 305 zwischen der Versorgungsspannung (Vcc) und dem Eingangspotential einer Last (beispielsweise eines Motors) 301 antiparallel verbunden (ein oberer Zweig), und der SiC-MISFET 304 und die Diode 305 sind außerdem zwischen dem Eingangspotential der Last 301 und dem Erdpotential (GND) antiparallel verbunden (unterer Zweig). Das heißt, in jeder einzelnen Phase sind die zwei SiC-MISFETs 304 und die zwei Dioden 305 für die Last 301 bereitgestellt, und in drei Phasen sind die sechs Schaltvorrichtungen 304 und die sechs Dioden 305 bereitgestellt. Eine Steuerschaltung 303 ist mit einer Gate-Elektrode für den einzelnen SiC-MISFET 304 verbunden, und der SiC-MISFET 304 wird durch die Steuerschaltung 303 gesteuert. Dementsprechend kann die Last 301 durch Steuern von Strom, der in dem SiC-MISFET 304 fließt, der das Invertermodul 302 konfiguriert, durch die Steuerschaltung 303 angetrieben werden.
  • Die Funktionen des SiC-MISFET 304, der das Invertermodul 302 Konfiguriert, werden nachstehend beschrieben. Um die Last 301 wie z. B. einen Motor zu steuern und anzutreiben, ist es erforderlich dass eine Sinuswelle mit der gewünschten Spannung in die Last 301 eingegeben wird. Die Steuerschaltung 303 steuert den SiC-MISFET 304 und führt Pulsbreitenmodulationsoperation zum dynamischen Modulieren der Pulsbreite einer Rechteckwelle aus. Eine ausgegebene Rechteckwelle wird über einen Induktor geglättet, und eine erwünschte Pseudo-Sinuswelle wird erhalten. Der SiC-MISFET 304 ist mit einer Funktion zum Produzieren einer Rechteckwelle für die Pulsbreitenmodulationsoperation versehen.
  • Wie vorstehend beschrieben kann gemäß der dritten Ausführungsform der SiC-MISFET 304 den Leistungsumsetzer ausstatten, wie z. B. den Inverter mit hoher Leistungsfähigkeit, unter Verwendung der in der ersten Ausführungsform oder der zweiten Ausführungsform beschriebenen Halbleitervorrichtung als den SiC-MISFET 304, was der hohen Leistungsfähigkeit entspricht, die der SiC-MIS-FET 304 aufweist. Ferner kann, da der SiC-MISFET 304 Langzeitzuverlässigkeit aufweist, eine Lebensdauer für den Leistungsumsetzer wie z. B. den Inverter auf Langzeit erweitert sein.
  • Außerdem kann der Phasenumsetzer in dieser Ausführungsform für ein Dreiphasenmotorsystem verwendet werden. Die in 32 gezeigte Last ist ein Dreiphasenmotor, und die hohe Leistungsfähigkeit und die lange Lebensdauer des Dreiphasenmotorsystems können durch Bereitstellen der in der ersten Ausführungsform oder in der zweiten Ausführungsform beschriebenen Halbleitervorrichtung für das Invertermodul 302 realisiert werden.
  • Vierte Ausführungsform
  • Die Halbleitervorrichtung, die mit dem SiC-MISFET, der in der ersten Ausführungsform beschrieben ist, versehen ist, und die Halbleitervorrichtung, die mit dem SiC-MISFET, der in der zweiten Ausführungsform beschrieben ist, versehen ist, können für einen Leistungsumsetzer verwendet werden. Bezug nehmend auf 33 wird nachstehend ein Leistungsumsetzer in einer vierten Ausführungsform beschrieben. 33 ist ein Schaltplan, der ein Beispiel eines Leistungsumsetzers (des Inverters) in der vierten Ausführungsform zeigt.
  • Wie in 33 gezeigt ist, ist ein Invertermodul 302 mit einem SiC-MISFET 304, der eine Schaltvorrichtung ist, und einer Diode 305 versehen. In jeder einzelnen Phase sind der SiC-MISFET 304 und die Diode 305 zwischen der Versorgungsspannung (Vcc) und dem Eingangspotential einer Last (beispielsweise eines Motors) 301 antiparallel verbunden (ein oberer Zweig), und der SiC-MISFET 304 und die Diode 305 sind außerdem zwischen dem Eingangspotential der Last 301 und dem Erdpotential (GND) antiparallel verbunden (unterer Zweig). Das heißt, in jeder einzelnen Phase sind die zwei SiC-MISFETs 304 und die zwei Dioden 305 für die Last 301 bereitgestellt, und in drei Phasen sind die sechs Schaltvorrichtungen 304 und die sechs Dioden 305 bereitgestellt. Eine Steuerschaltung 303 ist mit einer Gate-Elektrode des einzelnen SiC-MISFET 304 verbunden, und der SiC-MISFET 304 wird durch die Steuerschaltung 303 gesteuert. Dementsprechend kann die Last 301 durch Steuern von Strom, der in dem SiC-MISFET 304 fließt, der das Invertermodul 302 konfiguriert, durch die Steuerschaltung 303 angetrieben werden.
  • Funktionen des SiC-MISFET 304, der das Invertermodul 302 konfiguriert, werden nachstehend beschrieben. Die in der ersten Ausführungsform und der zweiten Ausführungsform beschriebenen SiC-MISFETs 304 können eine höhere Stromdichte erreichen als diejenige des normalen DMOS. Dementsprechend kann, selbst wenn die Differenz (eine Gate-Übersteuerungsgröße) zwischen der angelegten Gate-Spannung und der Schwellenspannung klein ist, ein ausreichend hoher Strom erreicht werden. Deshalb kann eine Gate-Übersteuerungsgröße, die zum Ansteuern erforderlich ist, reduziert sein, und die Gate-Ansteuerschaltung 303 kann mit einer einzigen Stromquelle verbunden sein. Das heißt, es ist kein Gleichspannungsumsetzer erforderlich, die Gate-Ansteuerschaltung 303 ist kompakt, und die vierte Ausführungsform, in der die Gate-Ansteuerschaltung direkt mit dem Invertermodul 302 verbunden ist, kann bereitgestellt werden. Das elektromechanisch integrierte kompakte System kann durch Verwenden der vierten Ausführungsform bereitgestellt werden.
  • Fünfte Ausführungsform
  • Die Halbleitervorrichtung, die mit dem SiC-MISFET versehen ist, der in der ersten Ausführungsform beschrieben ist, und die Halbleitervorrichtung, die mit dem SiC-MISFET versehen ist, der in der zweiten Ausführungsform beschrieben ist, können für einen Leistungsumsetzer verwendet werden. Bezug nehmend auf 34 wird nachstehend ein Leistungsumsetzer in einer fünften Ausführungsform beschrieben. 34 ist ein Schaltplan, der ein Beispiel des Leistungsumsetzers (des Inverters) in der fünften Ausführungsform zeigt.
  • Wie in 34 gezeigt, ist ein Invertermodul 402 mit einem SiC-MISFET 404, der eine Schaltvorrichtung, versehen. In jeder einzelnen Phase ist der SiC-MISFET 404 zwischen der Versorgungsspannung (Vcc) und dem Eingangspotential einer Last (beispielsweise eines Motors) 401 verbunden (ein oberer Zweig), und der SiC-MISFET 401 ist außerdem zwischen dem Eingangspotential der Last 401 und dem Erdpotential (GND) verbunden (unterer Zweig). Das heißt, in jeder einzelnen Phase sind die zwei SiC-MISFETs 404 für die Last 401 bereitgestellt, und in drei Phasen sind die sechs Schaltvorrichtungen 404 bereitgestellt. Eine Steuerschaltung 403 ist mit einer Gate-Elektrode des einzelnen SiC-MISFET 404 verbunden, und der SiC-MISFET 404 wird durch die Steuerschaltung 403 gesteuert. Dementsprechend kann die Last 401 durch Steuern von Strom, der in dem' SiC-MISFET 404 fließt, der das Invertermodul 402 konfiguriert, durch die Steuerschaltung 403 angetrieben werden.
  • Funktionen des SiC-MISFET 404, der das Invertermodul 402 konfiguriert, werden nachstehend beschrieben. Als eine der Funktionen des SiC-MISFET 404 kann die Funktion zum Produzieren einer Rechteckwelle zum Ausführen von Pulsbreitenmodulation wie in der dritten Ausführungsform gegeben sein. Ferner funktioniert der SiC-MISFET 404 auch als die Diode 305 in der dritten Ausführungsform. In dem Invertermodul 402 ist es notwendigerweise erforderlich, wenn der SiC-MISFET 404 abgeschaltet wird, in einem Fall, in dem eine Induktionsspule in der Last 401 wie z. B. einem Motor enthalten ist, dass Energie, die in der Induktionsspule gespeichert ist, entladen wird (Rückflussstrom). In der dritten Ausführungsform spielt die Diode 305 diese Rolle. Indessen spielt in der fünften Ausführungsform der SiC-MISFET 404 diese Rolle. Das heißt, es wird synchrone Gleichrichtungsansteuerung in der fünften Ausführungsform verwendet. Die synchrone Gleichrichtungsansteuerung bedeutet ein Verfahren zum Anschalten eines Gate des SiC-MISFET 404 im Rückfluss und Rückwärtsleiten des SiC-MISFET 404
  • Dementsprechend wird der Leitungsverlust im Rückfluss nicht durch eine Eigenschaft der Diode, sondern durch eine Eigenschaft des SiC-MISFET 404 bestimmt. Ferner ist, wenn synchrone Gleichrichtungsansteuerung ausgeführt wird, Totzeit erforderlich, in der sowohl der obere und als auch der untere SiC-MISFET beide abgeschaltet sind, um zu verhindern, dass der obere und der untere Arm kurzgeschlossen werden. Eine eingebaute PN-Diode, die durch eine Driftschicht und eine Bodyschicht vom p-Typ des SiC-MISFET 404 gebildet ist, wird während der Totzeit angesteuert. Die Distanz, über die sich ein Ladungsträger in dem SiC bewegt, ist kürzer als in Si, und der Verlust während der Totzeit ist klein. Beispielsweise ist die Distanz kleiner als diejenige in einem Fall, in dem Diode 305 in der dritten Ausführungsform durch eine SiC-Schottky-Diode gebildet ist.
  • Wie vorstehend beschrieben kann gemäß der fünften Ausführungsform der Verlust im Rückfluss auch entsprechend der hohen Leistungsfähigkeit des SiC-MISFET 404 reduziert sein, beispielsweise durch Verwenden der in der ersten Ausführungsform oder in der zweiten Ausführungsform beschriebenen Halbleitervorrichtung für den SiC-MISFET 404. Ferner kann, da keine Diode verwendet wird, der Leistungsumsetzer wie z. B. ein Inverter, kompakt sein. Ferner kann, da der SiC-MISFET 404 Langzeitzuverlässigkeit aufweist, eine Lebensdauer für den Leistungsumsetzer wie z. B. einen Inverter verlängert sein.
  • Außerdem kann der Phasenumsetzer in der fünften Ausführungsform für ein Dreiphasenmotorsystem verwendet werden. Die in 34 gezeigte Last ist ein Dreiphasenmotor, und die hohe Leistungsfähigkeit und die Verlängerung der Lebensdauer des Dreiphasenmotorsystems können durch Bereitstellen der in der ersten Ausführungsform oder in der zweiten Ausführungsform beschriebenen Halbleitervorrichtung für das Invertermodul 402 realisiert werden.
  • Ferner kann in der fünften Ausführungsform die Gate-Ansteuerschaltung 403 wie in der vierten Ausführungsform auch direkt mit dem Invertermodul 402 verbunden sein. Dementsprechend ist die fünfte Ausführungsform auch für ein elektromechanisch integriertes kompaktes System geeignet.
  • Sechste Ausführungsform
  • Das in der dritten Ausführungsform, in der vierten Ausführungsform oder in der fünften Ausführungsform beschriebene Dreiphasenmotorsystem kann für ein Kraftfahrzeug wie z. B. ein Hybridfahrzeug, ein Elektrofahrzeug oder ein Brennstoffzellenelektrofahrzeug verwendet werden. Bezug nehmend auf die 35 und 36 wird nachstehend ein Kraftfahrzeug, das ein Dreiphasenmotorsystem in einer sechsten Ausführungsform verwendet, beschrieben. 35 ist eine schematische Darstellung, die ein Beispiel einer Konfiguration eines Elektrofahrzeugs in der sechsten Ausführungsform zeigt, und 36 ist ein Schaltplan, der ein Beispiel eines Aufwärtsumsetzers in der sechsten Ausführungsform zeigt.
  • Wie in 35 gezeigt, ist das Elektrofahrzeug mit einem Dreiphasenmotor 503, der Eingabe/Ausgabe von Leistung in eine/aus einer Antriebswelle 502 ermöglicht, die jeweils mit einem Antriebsrad 501a und einem Antriebsrad 501b verbunden ist, einem Inverter 504 zum Ansteuern des Dreiphasenmotors 503 und einer Batterie versehen. Ferner ist das Elektrofahrzeug mit dem Aufwärtsumsetzer 508, einem Relais 509 und einer elektronischen Steuereinheit 510 verbunden, und der Aufwärtsumsetzer 508 ist mit einer Stromleitung 506, die mit dem Inverter 504 verbunden ist, und einer Stromleitung, die mit der Batterie 505 verbunden ist, verbunden.
  • Der Dreiphasenmotor 503 ist ein Motor mit synchronem Generator, der mit einem Rotor, in dem ein Permanentmagnet verborgen ist, und einem Stator, auf den eine Dreiphasenspule gewickelt ist, versehen ist. Als der Inverter 504 kann der in der dritten Ausführungsform, in der vierten Ausführungsform oder in der fünften Ausführungsform beschriebene Inverter verwendet sein.
  • Der Aufwärtsumsetzer 508 weist eine Konfiguration auf, dass eine Reaktanz 511 und ein Glättungskondensator 512 mit einem Inverter 513 verbunden sind, wie in 36 gezeigt ist. Der Inverter 513 ist beispielsweise ähnlich dem in der fünften Ausführungsform beschriebenen Inverter, und die Vorrichtungskonfiguration in dem Inverter ist ebenfalls ähnlich. In der sechsten Ausführungsform, wie beispielsweise in der fünften Ausführungsform, ist der Inverter 513 durch SiC-MISFETs 514 konfiguriert, wie in 36 gezeigt ist.
  • Die elektronische Steuereinheit 510, die in 35 gezeigt ist, ist mit einem Mikroprozessor, einer Speichervorrichtung und einem Eingabe/Ausgabe-Anschluss versehen, und die elektronische Steuereinheit empfängt ein Signal von einem Sensor, der eine Rotorposition des Dreiphasenmotors 503 oder einen Lade/Entlade-Wert der Batterie 505 detektiert. Die elektronische Steuereinheit 510 gibt ein Signal zum Steuern des Inverters 504, des Aufwärtsumsetzers 508 und des Relais 509 aus.
  • Wie vorstehend beschrieben kann gemäß der sechsten Ausführungsform als der Inverter 504 und der Aufwärtsumsetzer 508, die jeweils ein Leistungsumsetzer sind, der in der dritten Ausführungsform, in der vierten Ausführungsform und in der fünften Ausführungsform beschriebene Leistungsumsetzer verwendet werden. Ferner kann als das Dreiphasenmotorsystem, das durch den Dreiphasenmotor 503 den Inverter 504 und anderes konfiguriert ist, das in der dritten Ausführungsform, in der vierten Ausführungsform oder in der fünften Ausführungsform beschriebene Dreiphasenmotorsystem verwendet werden. Dadurch können Energieeinsparung, Miniaturisierung, leichtes Gewicht und Platzeinsparung des Elektrofahrzeugs realisiert werden.
  • In der sechsten Ausführungsform ist das Elektrofahrzeug beschrieben worden. Das Dreiphasenmotorsystem in jeder vorstehend genannten Ausführungsform kann jedoch auch ähnlich auf ein Hybridfahrzeug, das auch eine Kraftmaschine verwendet, und ein Brennstoffzellenelektrofahrzeug, das die Batterie 505 enthält, die durch Brennstoffzellenstapel konfiguriert ist, angewandt werden.
  • Siebte Ausführungsform
  • Das in der dritten Ausführungsform, in der vierten Ausführungsform und in der fünften Ausführungsform beschriebene Dreiphasenmotorsystem kann für ein Schienenfahrzeug verwendet werden. Bezug nehmend auf 37 wird ein Schienenfahrzeug, das ein Dreiphasenmotorsystem in einer siebten Ausführungsform verwendet, nachstehend beschrieben. 37 ist ein Schaltplan, der ein Beispiel eines Gleichrichters und eines Inverters zeigt, die jeweils für das Schienenfahrzeug in der siebten Ausführungsform bereitgestellt sind.
  • Wie in 37 gezeigt, wird dem Schienenfahrzeug elektrisch Energie über einen Stromabnehmer PG von einer Oberleitung (OW) zugeführt (beispielsweise 25 kV). Die Spannung wird über einen Transformator 609 auf bis zu 1,5 kV gesenkt, und Wechselstrom wird durch den Gleichrichter 607 in Gleichstrom umgesetzt. Ferner wird Gleichstrom durch den Inverter 602 über einen Kondensator 608 in Wechselstrom umgesetzt, und ein Dreiphasenmotor, der eine Last 601 ist, wird angetrieben. Für die Konfiguration der Vorrichtung in dem Gleichrichter 607 können sowohl SiC-MISFETs als auch Dioden verwendet werden wie in der dritten Ausführungsform, und es können auch nur SiC-MISFETs verwendet werden wie in der fünften Ausführungsform. In der siebten Ausführungsform ist der Gleichrichter durch SiC-MISFETs 604 wie in der fünften Ausführungsform konfiguriert, beispielsweise wie in 37 gezeigt. In 37 ist die in der dritten Ausführungsform, in der vierten Ausführungsform oder in der fünften Ausführungsform beschriebene Steuerschaltung weggelassen. Ein Bezugszeichen RT in 37 bezeichnet eine Trasse, und WH bezeichnet ein Rad.
  • Wie vorstehend beschrieben kann gemäß der siebten Ausführungsform der Leistungsumsetzer in der dritten Ausführungsform, in der vierten Ausführungsform oder in der fünften Ausführungsform als der Gleichrichter 607 verwendet werden. Ferner kann als das Dreiphasenmotorsystem, das die Last 601, den Inverter 602 und eine Steuerschaltung konfiguriert, das in der dritten Ausführungsform, in der vierten Ausführungsform oder in der fünften Ausführungsform beschriebene Dreiphasenmotorsystem verwendet werden. Hierdurch können Energieeinsparung, Miniaturisierung von Unterflurteilen und leichtes Gewicht des Schienenfahrzeugs realisiert werden.
  • Die vorliegende Erfindung, die durch die Erfinder gemacht wurde, ist auf der Basis von Ausführungsformen konkret beschrieben worden. Es ist jedoch kaum notwendig zu sagen, dass die vorliegende Erfindung nicht auf die vorstehend genannten Ausführungsformen beschränkt ist, und die vorliegende Erfindung kann auf verschiedene Weisen in einem Umfang, der nicht von ihrem Gegenstand abweicht, modifiziert werden.
  • Beispielsweise ist es kaum notwendig zu sagen, dass Materialien jedes Teils, ein Leitfähigkeitstyp, eine Herstellungsbedingung und anderes nicht auf die Beschreibung der vorstehend genannten Ausführungsformen beschränkt sind, und es sind viele Variationen erlaubt. Zur Vereinfachung der Beschreibung sind die Leitfähigkeitstypen der Halbleitersubstrate und der Halbleiterfilme fest. Die vorliegende Erfindung ist jedoch nicht auf die in den vorstehend genannten Ausführungsformen beschriebenen Leitfähigkeitstypen beschränkt.
  • Bezugszeichenliste
    • 1: Halbleiterchip, 2: Elektrode zur Source-Verdrahtung (SiC-Leistungs-MIS-FET-Bildungsgebiet, Vorrichtungsbildungsgebiet), 3: schwebender feldbegrenzender Ring vom p-Typ, 4: Schutzring vom n++-Typ, 5: Gate-Öffnung, 6: SiC-Leistungs-MISFET, 7: Source-Öffnung, 8: Elektrode zur Gate-Verdrahtung, 101: SiC-Substrat vom n+-Typ (Substrat), 102: Epitaxieschicht vom n–-Typ, 103: Drain-Gebiet vom n+-Typ, 104: SiC-Epitaxiesubstrat, 105: Bodyschicht vom p-Typ (Wannengebiet), 106: Festlegungsgebiets des elektrischen Potentials der Bodyschicht vom p++-Typ, 107: Source-Gebiet vom n++-Typ, 108-A: Stromdiffusionsgebiet vom n+-Typ, 108-B: Schutzgebiet des Gate-Isolierfilms vom p+-Typ, 109: Graben, 110: Gate-Isolierfilm, 111: Gate-Elektrode, 117: JFET-Schicht mit hoher Konzentration vom n-Typ.

Claims (15)

  1. Halbleitervorrichtung, die Folgendes umfasst: ein Halbleitersubstrat eines ersten Leitfähigkeitstyps, das eine erste Störstellenkonzentration aufweist; eine rückseitige Elektrode, die auf einer Rückseite des Halbleitersubstrats gebildet ist; ein erstes Gebiet des ersten Leitfähigkeitstyps, das auf einer Oberflächenseite des Halbleitersubstrats gebildet ist und eine niedrigere zweite Störstellenkonzentration als die erste Störstellenkonzentration aufweist; ein zweites Gebiet des ersten Leitfähigkeitstyps; ein drittes Gebiet des ersten Leitfähigkeitstyps, das eine höhere dritte Störstellenkonzentration als die erste Störstellenkonzentration aufweist; ein viertes Gebiet eines zweiten Leitfähigkeitstyps entgegengesetzt dem ersten Leitfähigkeitstyp, das in Kontakt mit dem zweiten Gebiet und dem dritten Gebiet ist; einen Graben, der das zweite Gebiet, das vierte Gebiet und das dritte Gebiet durchsticht, der flacher ist als das vierte Gebiet und dessen Boden in Kontakt mit dem vierten Gebiet ist; ein fünftes Gebiet des ersten Leitfähigkeitstyps, das bis zu einer tieferen Position als eine Grenze zwischen dem zweiten Gebiet und dem vierten Gebiet gebildet ist, das das erste Gebiet mit dem zweiten Gebiet verbindet und eine höhere Störstellenkonzentration als das erste Gebiet aufweist; einen Isolierfilm, der auf einer Innenwand des Grabens gebildet ist; und eine Gate-Elektrode, die auf dem Isolierfilm gebildet ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei ein sechstes Gebiet des zweiten Leitfähigkeitstyps zwischen dem fünften Gebiet und dem Isolierfilm gebildet ist.
  3. Halbleitervorrichtung nach Anspruch 2, wobei sich das sechste Gebiet von dem vierten Gebiet erstreckt.
  4. Halbleitervorrichtung nach Anspruch 1, wobei die Störstellenkonzentration des zweiten Gebiets höher ist als die Störstellenkonzentration des fünften Gebiets.
  5. Halbleitervorrichtung nach Anspruch 1, wobei das Halbleitersubstrat aus Siliziumcarbid hergestellt ist.
  6. Leistungsumsetzer, der die Halbleitervorrichtung nach Anspruch 1 als eine Schaltvorrichtung umfasst.
  7. Dreiphasenmotorsystem, das mit Funktionen versehen ist zum: Umsetzen von Gleichstrom in Wechselstrom durch den Leistungsumsetzer nach Anspruch 6; und Antreiben eines Dreiphasenmotors.
  8. Kraftfahrzeug, wobei seine Räder durch das Dreiphasenmotorsystem nach Anspruch 7 angetrieben werden.
  9. Schienenfahrzeug, wobei seine Räder durch das Dreiphasenmotorsystem nach Anspruch 7 angetrieben werden.
  10. Halbleitervorrichtung, die Folgendes umfasst: ein Halbleitersubstrat eines ersten Leitfähigkeitstyps; eine Drain-Elektrode, die auf einer Rückseite des Halbleitersubstrats gebildet ist; eine Driftschicht des ersten Leitfähigkeitstyps, die auf einer Oberflächenseite des Halbleitersubstrats gebildet ist; ein Source-Gebiet des ersten Leitfähigkeitstyps; eine Stromdiffusionsschicht des ersten Leitfähigkeitstyps; eine Bodyschicht eines zweiten Leitfähigkeitstyps entgegengesetzt dem ersten Leitfähigkeitstyp in Kontakt mit dem Source-Gebiet und der Stromdiffusionsschicht; einen Graben, der das Source-Gebiet, die Bodyschicht und die Stromdiffusionsschicht durchsticht, der flacher ist als die Bodyschicht und dessen Boden in Kontakt mit der Bodyschicht ist; eine JFET-Schicht mit hoher Konzentration des ersten Leitfähigkeitstyps, die bis zu einer tieferen Position als eine Grenze zwischen der Stromdiffusionsschicht und der Bodyschicht gebildet ist und die die Driftschicht und die Stromdiffusionsschicht elektrisch verbindet und eine höhere Störstellenkonzentration aufweist als die Driftschicht; einen Gate-Isolierfilm, der auf einer Innenwand des Grabens gebildet ist; und eine Gate-Elektrode, die auf dem Gate-Isolierfilm gebildet ist.
  11. Halbleitervorrichtung nach Anspruch 10, wobei eine Schutzschicht des Gate-Isolierfilms des zweiten Leitfähigkeitstyps zwischen dem JFET-Gebiet mit hoher Konzentration und dem Gate-Isolierfilm gebildet ist.
  12. Halbleitervorrichtung nach Anspruch 11, wobei sich die Schutzschicht des Gate-Isolierfilms von der Bodyschicht erstreckt.
  13. Halbleitervorrichtung nach Anspruch 10, wie die Störstellenkonzentration der Stromdiffusionsschicht höher ist als die Störstellenkonzentration der JFET-Schicht mit hoher Konzentration.
  14. Halbleitervorrichtung nach Anspruch 10, wobei das Halbleitersubstrat aus Siliziumcarbid hergestellt ist.
  15. Herstellungsverfahren für eine Halbleitervorrichtung, das diese Schritte umfasst: Vorbereiten eines Halbleitersubstrats, das eine Epitaxieschicht eines ersten Leitfähigkeitstyps enthält, die eine erste Störstellenkonzentration aufweist; Bilden eines ersten Gebiets eines zweiten Leitfähigkeitstyps entgegengesetzt dem ersten Leitfähigkeitstyp in der Epitaxieschicht; Bilden eines zweiten Gebiets des ersten Leitfähigkeitstyps in dem ersten Gebiet; Bilden eines dritten Gebiets des ersten Leitfähigkeitstyps, das einen Abstand zwischen dem dritten Gebiet und dem zweiten Gebiet aufweist, in der Epitaxieschicht unter Verwendung einer ersten Maske; Bilden eines vierten Gebiets des ersten Leitfähigkeitstyps, das eine höhere zweite Störstellenkonzentration aufweist als die erste Störstellenkonzentration, bis zu einem tieferen Gebiet als die gebildete Tiefe des dritten Gebiets in der Epitaxieschicht unter Verwendung einer zweiten Maske, die eine Öffnung aufweist, die mit einer Öffnung der ersten Maske überlappt; Bilden eines Grabens, der das zweite Gebiet, das erste Gebiet und das dritte Gebiet durchsticht; Bilden eines Isolierfilms auf einer Innenwand des Grabens; und Bilden einer Gate-Elektrode auf dem Isolierfilm.
DE112015004751.4T 2015-02-12 2015-02-12 Halbleitervorrichtung und verfahren zu deren herstellung, leistungsumsetzervorrichtung, dreiphasenmotorsystem, kraftfahrzeug und eisenbahnwagen Active DE112015004751B4 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2015/053726 WO2016129068A1 (ja) 2015-02-12 2015-02-12 半導体装置及びその製造方法、電力変換装置、３相モータシステム、自動車並びに鉄道車両

Publications (2)

Publication Number Publication Date
DE112015004751T5 true DE112015004751T5 (de) 2017-10-05
DE112015004751B4 DE112015004751B4 (de) 2020-07-09

Family

ID=56615189

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112015004751.4T Active DE112015004751B4 (de) 2015-02-12 2015-02-12 Halbleitervorrichtung und verfahren zu deren herstellung, leistungsumsetzervorrichtung, dreiphasenmotorsystem, kraftfahrzeug und eisenbahnwagen

Country Status (5)

Country Link
US (1) US10290704B2 (de)
JP (1) JP6309656B2 (de)
CN (1) CN107112361B (de)
DE (1) DE112015004751B4 (de)
WO (1) WO2016129068A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11978794B2 (en) 2018-12-25 2024-05-07 Hitachi, Ltd. Silicon carbide semiconductor device, power conversion device, three-phase motor system, automobile, and railway vehicle

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6843561B2 (ja) * 2016-09-02 2021-03-17 株式会社日立製作所 半導体装置および電力変換装置
IT201700073767A1 (it) * 2017-07-05 2019-01-05 St Microelectronics Srl Dispositivo mosfet di carburo di silicio avente un diodo integrato e relativo processo di fabbricazione
JP2019091754A (ja) * 2017-11-13 2019-06-13 株式会社日立製作所 炭化ケイ素半導体装置、電力変換装置および炭化ケイ素半導体装置の製造方法
JP6923457B2 (ja) * 2018-01-19 2021-08-18 株式会社日立製作所 炭化ケイ素半導体装置およびその製造方法、電力変換装置、自動車並びに鉄道車両
JP7002998B2 (ja) 2018-05-28 2022-01-20 株式会社日立製作所 半導体装置及びその製造方法、電力変換装置、３相モータシステム、自動車、並びに鉄道車両
JP2020038944A (ja) * 2018-09-05 2020-03-12 株式会社日立製作所 半導体装置およびその製造方法、電力変換装置、３相モータシステム、自動車並びに鉄道車両
JP7122229B2 (ja) * 2018-11-14 2022-08-19 株式会社 日立パワーデバイス 半導体装置及びそれを用いた電力変換装置
JP6992021B2 (ja) 2019-03-18 2022-01-13 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
US10763356B1 (en) * 2019-04-03 2020-09-01 Genesic Semiconductor Inc. Manufacture of power devices having inversion channel
JP7343315B2 (ja) * 2019-07-05 2023-09-12 株式会社日立製作所 炭化ケイ素半導体装置
EP4029139A4 (de) 2019-09-13 2023-09-27 Milwaukee Electric Tool Corporation Stromwandler mit halbleitern mit breiter bandlücke
JP7353925B2 (ja) * 2019-11-11 2023-10-02 株式会社日立製作所 半導体装置
TW202226592A (zh) 2020-08-31 2022-07-01 美商ＧｅｎｅＳｉＣ 半導體股份有限公司 經改良之功率器件之設計及製法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6784505B2 (en) * 2002-05-03 2004-08-31 Fairchild Semiconductor Corporation Low voltage high density trench-gated power device with uniformly doped channel and its edge termination technique
JP3573149B2 (ja) * 2002-10-16 2004-10-06 日産自動車株式会社 炭化珪素半導体装置
TWI256676B (en) * 2004-03-26 2006-06-11 Siliconix Inc Termination for trench MIS device having implanted drain-drift region
US7573096B2 (en) * 2005-02-16 2009-08-11 Shindengen Electric Manufacturing Co, Ltd. Semiconductor device for reducing forward voltage by using OHMIC contact
US8492771B2 (en) * 2007-09-27 2013-07-23 Infineon Technologies Austria Ag Heterojunction semiconductor device and method
JP5721308B2 (ja) 2008-03-26 2015-05-20 ローム株式会社 半導体装置
WO2010110246A1 (ja) 2009-03-25 2010-09-30 ローム株式会社 半導体装置
JP5469932B2 (ja) * 2009-06-30 2014-04-16 株式会社 日立パワーデバイス パワーモジュール及びそれを用いた車両用インバータ
JP5531787B2 (ja) * 2010-05-31 2014-06-25 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2012043955A (ja) 2010-08-18 2012-03-01 Toshiba Corp 半導体装置及びその製造方法
JP5728992B2 (ja) 2011-02-11 2015-06-03 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2012169385A (ja) * 2011-02-11 2012-09-06 Denso Corp 炭化珪素半導体装置
JP5750948B2 (ja) 2011-03-11 2015-07-22 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
JP6065303B2 (ja) 2012-06-15 2017-01-25 ローム株式会社 スイッチングデバイス

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11978794B2 (en) 2018-12-25 2024-05-07 Hitachi, Ltd. Silicon carbide semiconductor device, power conversion device, three-phase motor system, automobile, and railway vehicle

Also Published As

Publication number Publication date
US10290704B2 (en) 2019-05-14
DE112015004751B4 (de) 2020-07-09
JP6309656B2 (ja) 2018-04-11
WO2016129068A1 (ja) 2016-08-18
CN107112361A (zh) 2017-08-29
US20180331174A1 (en) 2018-11-15
CN107112361B (zh) 2020-09-25
JPWO2016129068A1 (ja) 2017-06-22

Similar Documents

Publication Publication Date Title
DE112015004751B4 (de) Halbleitervorrichtung und verfahren zu deren herstellung, leistungsumsetzervorrichtung, dreiphasenmotorsystem, kraftfahrzeug und eisenbahnwagen
DE112015005397B4 (de) Halbleitervorrichtung, Verfahren zum Herstellen derselben, Leistungsumsetzer, Dreiphasenmotorsystem, Kraftfahrzeug und Eisenbahnfahrzeug
DE112017005529B4 (de) Siliciumcarbid-halbleitereinheit und leistungswandlereinheit
DE112017002221T5 (de) Halbleiterbauelement und Leistungswandlervorrichtung
EP2649649B1 (de) Generatorvorrichtung zur spannungsversorgung eines kraftfahrzeugs
DE112018001001T5 (de) Siliciumcarbid-halbleitereinheit und leistungswandler
DE102018132111B4 (de) Siliciumcarbid-Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE112018000992T5 (de) Siliciumcarbid-Halbleitereinheit und Leistungswandler
DE112018006450T5 (de) Siliciumcarbid-halbleiteranordnung und leistungswandler
DE112018006456T5 (de) Siliciumcarbid-Halbleitereinheit und Leistungswandler
DE112019005045T5 (de) Halbleitervorrichtung und elektrische Leistungsumsetzungsvorrichtung, die sie verwendet
DE112016004035T5 (de) Leistungsumwandlungsvorrichtung
DE112018002471B4 (de) Halbleitereinheit und leistungswandlungsvorrichtung
DE112019007188T5 (de) Halbleitereinheit und leistungswandlereinheit
DE112018007915T5 (de) Halbleitereinheit und leistungswandler
DE112019006894T5 (de) Halbleitereinheit und leistungswandler
DE112018006467B4 (de) Siliciumcarbid-halbleiteranordnung und leistungswandler
DE112019006756T5 (de) Halbleiterelement und leistungswandlereinheit
DE112020007553T5 (de) Halbleitereinheit, Leistungswandlervorrichtung und Verfahren zur Herstellung einer Halbleitereinheit
DE112014006726T5 (de) Halbleitervorrichtung, Leistungsmodul, Stromrichtvorrichtung, Fahrzeug und Schienenfahrzeug
DE112014006733T5 (de) Halbleitervorrichtung, Leistungsmodul, Leistungsumsetzer und Halbleitervorrichtungs-Herstellungsverfahren
DE102019216654A1 (de) Siliziumcarbid-Halbleitervorrichtung und Leistungsumwandlungseinrichtung
DE102019211949A1 (de) Halbleitervorrichtung, Herstellungsverfahren dafür, Leistungsumsetzungsvorrichtung, Dreiphasenmotorsystem, Kraftfahrzeug und Schienenfahrzeug
DE102019109706B4 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung, Leistungsumwandlungsvorrichtung, Drehstrommotorsystem, Kraftfahrzeug sowie Schienenfahrzeug
DE112020007626T5 (de) Siliciumcarbid-halbleitereinheit und leistungswandlereinheit

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R081 Change of applicant/patentee

Owner name: HITACHI POWER SEMICONDUCTOR DEVICE, LTD., HITA, JP

Free format text: FORMER OWNER: HITACHI, LTD., TOKYO, JP

R082 Change of representative

Representative=s name: MERH-IP MATIAS ERNY REICHL HOFFMANN PATENTANWA, DE

R020 Patent grant now final