DE102019109706B4 - Halbleitervorrichtung und Verfahren zu deren Herstellung, Leistungsumwandlungsvorrichtung, Drehstrommotorsystem, Kraftfahrzeug sowie Schienenfahrzeug - Google Patents

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Abstract

Halbleitervorrichtung gekennzeichnet durch:- ein Halbleitersubstrat (107; 207; 307) mit einem ersten Leitfähigkeitstyp mit einer ersten Störstellenkonzentration,- eine Rückseitenelektrode (116; 216; 316), die auf der Rückseite des Halbleitersubstrates (107; 207; 307) ausgebildet ist,- ein auf dem Halbleitersubstrat (107; 207; 307) ausgebildetes erstes Gebiet (101; 201; 301) mit dem ersten Leitfähigkeitstyp mit einer zweiten Störstellenkonzentration, die niedriger ist als die erste Störstellenkonzentration,- ein im ersten Gebiet (101; 201; 301) mit dem ersten Leitfähigkeitstyp ausgebildetes zweites Gebiet (102; 202; 302) mit einem von dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyp, wobei das zweite Gebiet (102; 202; 302) auf der Vorderseite des Halbleitersubstrates (107; 207; 307) ausgebildet ist,- ein drittes Gebiet (124; 224; 324) mit dem ersten Leitfähigkeitstyp, das zwischen nebeneinander liegenden mehreren der zweiten Gebiete (102; 202; 302) liegt,- ein viertes Gebiet (103; 203; 303) mit dem ersten Leitfähigkeitstyp, das im zweiten Gebiet (102; 202; 302) mit dem zweiten Leitfähigkeitstyp ausgebildet ist,- ein fünftes Gebiet (122; 222; 322) mit dem ersten Leitfähigkeitstyp mit einer niedrigeren Konzentration als das vierte Gebiet (103; 203; 303) mit dem ersten Leifähigkeitstyp, wobei das fünfte Gebiet (122; 222; 322) an das vierte Gebiet (103; 203; 303) mit dem ersten Leitfähigkeitstyp angrenzt und mit diesem elektrisch verbunden ist,- ein sechstes Gebiet (105; 205; 305) mit dem ersten Leitfähigkeitstyp mit der gleichen Konzentration wie das fünfte Gebiet (122; 222; 322) mit dem ersten Leitfähigkeitstyp, wobei das sechste Gebiet (105; 205; 305) mit dem dritten Gebiet (124; 224; 324) elektrisch verbunden ist,- einen Graben (106; 206; 306), dessen Bodenfläche an das zweite Gebiet (102; 202; 302) anliegt, wobei der Graben (106; 206; 306) weniger Tiefe aufweist als das zweite Gebiet (102; 202; 302) und sich in das fünfte Gebiet (122; 222; 322), das zweite Gebiet (102; 202; 302) und das sechste Gebiet (105; 205; 305) erstreckt,- einen Gateisolierfilm (110; 210; 310), der in einer Innenwand des Grabens (106; 206; 306) ausgebildet ist, und- eine Gate-Elektrode (111; 211; 311), die auf dem Gateisolierfilm (110; 210; 310) ausgebildet ist.

Description

  • [Gewerbliches Anwendungsgebiet]
  • Die vorliegende Erfindung betrifft eine Leistungshalbleitervorrichtung, die aus mehreren Leistungshalbleiterbauelementen besteht, und ein Verfahren zur deren Herstellung, eine Leistungsumwandlungsvorrichtung, ein Drehstrommotorsystem, ein Kraftfahrzeug sowie ein Schienenfahrzeug.
  • [Stand der Technik]
  • Bei einem Leistungs-Metall-Isolator-Halbleiter-Feldeffekttransistor (Metal Insulator Semiconductor Field Effect Transistor: MISFET), die eine Art von Leistungshalbleiterbauelementen ist, war bisher ein Leistungs-MISFET, in dem Siliziumsubstrat (Si-Substrat) verwendet ist (nachfolgend als „Si Leistungs-MISFET“ bezeichnet), hauptsächlich verwendet.
  • Es ist jedoch mit einem Leistungs-MISFET (nachfolgend als „SiC Leistungs-MISFET“ bezeichnet), in dem ein Siliziumkarbid (SiC)-Substrat (nachfolgend als „SiC-Substrat“ bezeichnet) verwendet ist, möglich, gegenüber dem Si Leistungs-MISFET die Spannungsfestigkeit zu erhöhen und den Verlust zu reduzieren. Daher erregt der SiC Leistungs-MISFET Interesse in dem technischen Gebiet des energiesparenden oder umweltfreundlichen Inverters.
  • Es ist mit dem SiC Leistungs-MISFET möglich, bei einer gleichen Spannungsfestigkeit den On-Widerstand gegenüber dem Si Leistungs-MISFET zu reduzieren. Dies ist bedingt dadurch, dass das Siliziumkarbid (SiC) gegenüber dem Silizium (Si) eine etwa siebenfache Durchbruchfeldstärke hat und somit die Epitaxieschicht, die eine Driftschicht darstellt, dünner ausgebildet werden kann. Es ist jedoch anzunehmen, dass gegenüber den aus den Siliziumkarbid (SiC) eigentlich zu erreichenden Eigenschaften noch keine ausreichenden Eigenschaften erreicht sind, es ist somit gewünscht, für die hocheffiziente Verwendung der Energie noch weiter den On-Widerstand zu reduzieren.
  • Bei dem SiC Leistungs-MISFET ist eine DMOS (Double diffused Metal Oxide Semiconductor)-Struktur, in der die Substratoberfläche eines 4H-SiC-Substrates als ein Kanal verwendet wird, allgemein verwendet (Patentliteratur 1). Im Allgemeinen ist die Kanalmobiliät der Si (0001)-Fläche, die als Kanalfläche im SiC-DMOS verwendet ist, gegenüber dem Si-MISFET ca. 1/5 und somit sehr klein. Somit ist der parasitische Widerstand des Kanals groß und dies war ein großes Problem. Es ist überlegt, als ein effektives Mittel zur Reduzierung des parasitischen Widerstandes des Kanals die (11-20)-Fläche oder die (1-100)-Fläche, in der die hohe Kanalmobilität erreicht werden kann, zu verwenden. Zur Verwendung der Fläche, wie die (11-20)-Fläche oder die (1-100)-Fläche, in der die hohe Kanalmobilität erreicht werden kann, ist es erforderlich, auf dem Substrat der (0001)-Fläche einen MOS mit einer Graben-Struktur auszubilden.
  • Gemäß der Patentliteratur 2 ist eine Struktur vorgeschlagen, in der der Graben durch die p+-Typ Körperschicht, die Spannungsfestigkeit stützt, hindurch bis die Driftschicht ausgebildet ist und der Kanalstrom relativ zum Substrat in der vertikalen Richtung fließt. Die Durchbruchfeldstärke von SiC ist allerdings ca. siebenfach gegenüber dem Si und somit groß, sodass bei einer Sperrung das elektrische Feld, das an den am unteren Teil des Grabens ausgebildeten Gateisolierfilm angelegt wird, gegenüber dem Si auch siebenfach ist. Infolgedessen wird die Durchschlagspannung des Gateisolierfilms überschritten und dies führt zum dielektrischen Durchschlag. Um den Durchschlag des Gateisolierfilms bei einer Sperrung zu verhindern, ist gemäß Patentliteratur 2 eine Struktur vorgeschlagen, in der das elektrische Feld des Gateisolierfilms abgeschwächt wird. In der Struktur gemäß Patentliteratur 2 wird allerdings der Drainstromweg verengt, sodass der parasitische Widerstand erhöht wird und keine ausreichende Leistungsfähigkeit erreicht werden kann.
  • In der Patentliteratur 3 ist eine Struktur offenbart, in der der Graben ohne das Freiliegen von der p+-Typ Körperschicht im Innen ausgebildet ist. In diesem Fall fließt der Kanalstrom parallel zum Substrat. Da allerdings die mit der Source-Elektrode verbundene n++-Typ Hochkonzentration-Sourcediffusionsschicht unter der Zwischenschaltung des Grabens von der p+-Typ Körperschicht zu dem außerhalb der p+-Typ Körperschicht liegenden Sperrschicht-FET-Gebiet als eine gleiche Schicht ausgebildet ist, gelangt das hohe elektrostatische Potential über die von der p+-Typ Körperschicht freiliegende n++-Typ Hochkonzentration-Sourcediffusionsschicht auf der Seite des Sperrschicht-FET-Gebietes bis die Grabenseitenfläche. Infolgedessen wird das starke elektrische Feld, das den Durchschlag überschreitet, bei einer Sperrung an den auf der Seite des Grabens liegenden Gateisolierfilm angelegt und dies führt zum Durchschlag.
  • In der Patentliteratur 4 ist gleich wie die Patentliteratur 3 eine Struktur offenbart, in der der Graben ohne das Freiliegen von der p+-Typ Körperschicht im Innen ausgebildet ist. Allerdings ist die n+-Typ Stromdiffusionsschicht, deren Konzentration niedriger ist als die Hochkonzentration-Sourcediffusionsschicht, unter der Zwischenschaltung des Grabens von der p+-Typ Körperschicht zu dem außerhalb der p+-Typ Körperschicht liegenden n-Typ Sperrschicht-FET-Gebiet separat von der mit der Source-Elektrode verbundenen n++-Typ Hochkonzentration-Sourcediffusionsschicht ausgebildet. Am oberen Teil der n+-Typ Stromdiffusionsschicht ist ferner die p+-Typ Schicht zur Abschwächung des elektrischen Feldes so ausgebildet, dass diese Schicht an die p+-Typ Körperschicht anschließt. Diese p+-Typ Schicht zur Abschwächung des elektrischen Feldes ermöglicht, die Konzentration so zu erhöhen, dass die n+-Typ Stromdiffusionsschicht nicht mehr den parasitischen Widerstand darstellt. Das heißt, durch diese p+-Typ Schicht zur Abschwächung des elektrischen Feldes wird das Eindringen des elektrostatischen Potentials in die n+-Typ Stromdiffusionsschicht unterdrückt, sodass das elektrische Feld des Gateisolierfilms, das bei einer Sperrung an den Gateisolierfilm auf der Seite des Grabens angelegt wird, reduziert werden kann. Infolgedessen können der niedrige On-Widerstand und die hohe Zulässigkeit gleichzeitig erzielt werden.
  • In der Patentliteratur 4 ist die p+-Typ Schicht zur Abschwächung des elektrischen Feldes auf der am Drain-Ende befindlichen n+-Typ Stromdiffusionsschicht angeordnet. Andererseits ist in der Patentliteratur 5 die p-Typ Schicht auf der am Source-Ende befindlichen n-Typ Sourcediffusionsschicht angeordnet. In der Patentliteratur 5 ist der Graben so ausgebildet, dass dieser durch die p-Typ Körperschicht, die Spannungsfestigkeit stützt, hindurch bis die Driftschicht führt, weist jedoch keine solche Struktur auf, in der der Graben wie in den Patentliteraturen 4 und 5 mit der p-Typ Körperschicht bedeckt ist, sodass der das starke elektrische Feld, das den Durchschlag überschreitet, bei einer Sperrung am Graben-Ende auf der Seite des Drains an den Gateisolierfilm angelegt wird und dies führt zum Durchschlag.
  • [Dokumente des Standes der Technik]
  • [Patentliteratur]
    • Patentliteratur 1: JP 6168732 B2
    • Patentliteratur 2: JP 2009-260253 A
    • Patentliteratur 3: JP 2015-32813 A
    • Patentliteratur 4: WO 2016/116998 A
    • Patentliteratur 5: WO 2016/129068 A
  • [Übersicht der Erfindung]
  • [Durch die Erfindung zu lösende Aufgabe]
  • Mit der in der Patentliteratur 4 offenbarten Technik wird die Kanallänge durch die Position der n++-Typ Hochkonzentration-Sourcediffusionsschicht und der n+-Typ Stromdiffusionsschicht bestimmt, sodass die Schwankungen der Kanallänge aufgrund des bei der Belichtung entstehenden Versatzes zwischen zwei Schichten problematisch ist. Die Schwankungen der Kanallänge führen zu den Schwankungen der Schwellenspannung zwischen den Chips und des On-Widerstandes und somit zu den Schwankungen der Leistungsfähigkeit der in den Leistungsmodulen eingerichteten Chips. Wenn die Schwankungen zwischen den Chips in den Leistungsmodulen entstehen, entsteht die hohe Belastung in den Chips, die die niedrigere Leistungsfähigkeit haben, und die lokale Erhitzung entsteht in den Leistungsmodulen, sodass die Zuverlässigkeit der Leistungsmodule beschädigt wird.
  • Um die Kanallänge durch die Zusammenfügung von zwei Schichten bei der Belichtung zu bestimmen, muss die freie Kanallänge vorgegeben werden. Infolgedessen ist es schwierig, durch die Reduzierung der Kanallänge den Kanalwiderstand zu reduzieren. Da bei dem Einschalten das elektrische Feld an der Kante des oberen Teils des Grabens auf der Seite der Source konzentriert wird, wird die Senkung der Schwellenspannung erzeugt, sodass Probleme des Ausleckstroms auftreten. Zum Lösen der Probleme haben die Erfinder usw. die n+-Typ Stromdiffusionsschicht und p+-Typ Schicht zur Abschwächung des elektrischen Feldes und auch noch die Umgebungskonstruktion solcher Schichten überlegt.
  • Die Aufgabe der vorliegenden Erfindung besteht darin, eine Leistungshalbleitervorrichtung, in der die hohe Leistungsfähigkeit und die hohe Zuverlässigkeit erwartet werden können, und ein Verfahren zur Herstellung solcher Leistungshalbleitervorrichtung bereitzustellen, indem die Schwankungen der Kanallänge unterdrückt werden und eine Konstruktion, die die Verkürzung der Kanallänge ermöglicht, geschafft wird. Darüber hinaus werden eine kleine Leistungsumwandlungsvorrichtung mit der hohen Leistungsfähigkeit und der hohen Zuverlässigkeit, in welcher die obige Halbleitervorrichtung verwendet wird, und ein Drehstrommotorsystem, in dem die obige Leistungsumwandlungsvorrichtung verwendet wird, bereitgestellt. Weiterhin werden die Gewichtsreduzierung, die hohe Leistungsfähigkeit und die hohe Zuverlässigkeit eines Kraftfahrzeugs und eines Schienenfahrzeugs, in denen das obige Drehstrommotorsystem verwendet wird, bereitgestellt.
  • [Mittel zum Lösen der Aufgabe]
  • In einem bevorzugten Beispiel der Halbleitervorrichtung nach der vorliegenden Erfindung ist gekennzeichnet durch: ein Halbleitersubstrat mit einem ersten Leitfähigkeitstyp mit einer ersten Störstellenkonzentration, eine Rückseitenelektrode, die auf der Rückseite des Halbleitersubstrates ausgebildet ist, ein auf dem Halbleitersubstrat ausgebildetes erstes Gebiet mit dem ersten Leitfähigkeitstyp mit einer zweiten Störstellenkonzentration, die niedriger ist als die erste Störstellenkonzentration, ein im ersten Gebiet mit dem ersten Leitfähigkeitstyp ausgebildetes zweites Gebiet mit einem von dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyp, wobei das zweite Gebiet auf der Vorderseite des Halbleitersubstrates ausgebildet ist, ein drittes Gebiet mit dem ersten Leitfähigkeitstyp, das zwischen den nebeneinander liegenden mehreren zweiten Gebieten liegt, ein viertes Gebiet mit dem ersten Leitfähigkeitstyp, das im zweiten Gebiet mit dem zweiten Leitfähigkeitstyp ausgebildet ist, ein fünftes Gebiet mit dem ersten Leitfähigkeitstyp mit einer niedrigeren Konzentration als das vierte Gebiet mit dem ersten Leifähigkeitstyp, wobei das fünfte Gebiet an das vierte Gebiet mit dem ersten Leitfähigkeitstyp angrenzt und mit diesem elektrisch verbunden ist, ein sechstes Gebiet mit dem ersten Leitfähigkeitstyp mit der gleichen Konzentration wie das fünfte Gebiet mit dem ersten Leitfähigkeitstyp, wobei das sechste Gebiet mit dem dritten Gebiet elektrisch verbunden ist, einen Graben, dessen Bodenfläche an das zweite Gebiet anliegt, wobei der Graben weniger Tiefe aufweist als das zweite Gebiet und sich in das fünfte Gebiet, das zweite Gebiet und das sechste Gebiet erstreckt, einen Gateisolierfilm, der in einer Innenwand des Grabens ausgebildet ist, und eine Gate-Elektrode, die auf dem Gateisolierfilm ausgebildet ist. Hierbei ist mit den Angaben „die gleiche Konzentration“ gemeint, dass der Unterschied der Konzentration innerhalb ±10% liegt, und mit den Angaben „die Konzentration der ersten Stromdiffusionsschicht und der zweiten Stromdiffusionsschicht ist gleich“ ist gemeint, dass der Unterschied zwischen der Konzentration in der Mittelposition im Querschnitt der ersten Stromdiffusionsschicht und der Konzentration in der Mittelposition im Querschnitt der zweiten Stromdiffusionsschicht innerhalb ±10% liegt.
  • In einem bevorzugten Beispiel des Verfahrens zur Herstellung einer Halbleitervorrichtung nach der vorliegenden Erfindung ist gekennzeichnet durch die folgenden Schritte: Vorbereiten eines Siliziumkarbid-Halbleitersubstrates mit einem ersten Leitfähigkeitstyp, in der eine Epitaxieschicht mit dem ersten Leitfähigkeitstyp ausgebildet ist, Ausbilden einer Körperschicht mit einem dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyp in der Epitaxieschicht, Ausbilden eines Sperrschicht-FET-Gebietes mit dem ersten Leitfähigkeitstyp, das zwischen den nebeneinander liegenden mehreren Körperschichten liegt, Ausbilden eines Source-Gebietes mit dem ersten Leitfähigkeitstyp in der Körperschicht mit dem zweiten Leitfähigkeitstyp, Ausbilden einer ersten Stromdiffusionsschicht mit dem ersten Leitfähigkeitstyp derart, dass die erste Stromdiffusionsschicht an das Source-Gebiet mit dem ersten Leitfähigkeitstyp angrenzt und mit diesem elektrisch verbunden ist, sowie die Konzentration der Stromdiffusionsschicht niedriger ist als Source-Gebiet mit dem ersten Leitfähigkeitstyp, Ausbilden einer ersten Stromdiffusionsschicht mit dem ersten Leitfähigkeitstyp und einer zweiten Stromdiffusionsschicht mit dem ersten Leitfähigkeitstyp mittels einer Fotomaske, wobei die erste Stromdiffusionsschicht und die zweite Stromdiffusionsschicht mit dem Sperrschicht-FET-Gebiet elektrisch verbunden sind, Ausbilden eines Grabens, der eine niedrigere Tiefe aufweist als die Körperschicht und mit einer Bodenfläche an die Körperschicht anliegt sowie sich mit einer Seitenfläche an die erste Stromdiffusionsschicht, die Körperschicht und die zweite Stromdiffusionsschicht anliegend erstreckt, Ausbilden eines Isolierfilms in einer Innenwand des Grabens, und Ausbilden einer Gate-Elektrode auf dem Isolierfilm.
  • Das heißt, ist das Verfahren dadurch gekennzeichnet, dass die Vorgänge zum Ausbilden der ersten Stromdiffusionsschicht mit dem ersten Leitfähigkeitstyp und der zweiten Stromdiffusionsschicht mit dem ersten Leitfähigkeitstyp sind die Vorgänge, in denen das gleichzeitige Ausbilden durch die lonenimplantation der Störstelle mit einem ersten Leitfähigkeitstyp, welche über eine Resistmaske erfolgt, die mit einer gleichen Fotomaske durch eine gleichzeitige Belichtung ausgebildet ist, durchgeführt wird.
  • [Effekte und Wirkungen der Erfindung]
  • Gemäß der vorliegenden Erfindung ist es möglich, eine Leistungshalbleitervorrichtung mit einer hohen Leistungsfähigkeit und einer hohen Zuverlässigkeit bereitzustellen. Des Weiteren kann die Erhöhung der Leistungsfähigkeit der Leistungsumwandlungsvorrichtung, des Drehstrommotorsystems, des Kraftfahrzeugs und des Schienenfahrzeugs realisiert werden.
  • [Einfache Beschreibung der Figuren]
    • 1 zeigt eine Draufsicht eines wesentlichen Teils eines Halbleiterchips, auf dem eine Siliziumkarbid-Halbleitervorrichtung ausgerüstet ist, die aus mehreren SiC Leistungs-MISFETs nach einer Ausführungsform 1 der vorliegenden Erfindung besteht.
    • 2 zeigt eine vogelperspektivische Ansicht eines wesentlichen Teils der SiC Leistungs-MISFETs nach der Ausführungsform 1 der vorliegenden Erfindung.
    • 3 zeigt ein Ablaufdiagramm zur Erklärung des Verfahrens zur Herstellung der Halbleitervorrichtung nach der Ausführungsform 1.
    • 4 zeigt eine Schnittansicht eines wesentlichen Teils der Siliziumkarbid-Halbleitervorrichtung zur Erklärung der Herstellungsvorgänge der Siliziumkarbid-Halbleitervorrichtung nach der Ausführungsform 1 der vorliegenden Erfindung.
    • 5 zeigt eine Schnittansicht eines wesentlichen Teils der Siliziumkarbid-Halbleitervorrichtung an der gleichen Stelle wie 4 während der Herstellungsvorgänge der Siliziumkarbid-Halbleitervorrichtung nach dem Vorgang in der 4.
    • 6 zeigt eine Schnittansicht eines wesentlichen Teils der Siliziumkarbid-Halbleitervorrichtung an der gleichen Stelle wie 4 während der Herstellungsvorgänge der Siliziumkarbid-Halbleitervorrichtung nach dem Vorgang in der 5.
    • 7 zeigt eine Schnittansicht eines wesentlichen Teils der Siliziumkarbid-Halbleitervorrichtung an der gleichen Stelle wie 4 während der Herstellungsvorgänge der Siliziumkarbid-Halbleitervorrichtung nach dem Vorgang in der 6.
    • 8 zeigt eine Schnittansicht eines wesentlichen Teils der Siliziumkarbid-Halbleitervorrichtung an der gleichen Stelle wie 4 während der Herstellungsvorgänge der Siliziumkarbid-Halbleitervorrichtung nach dem Vorgang in der 7.
    • 9A zeigt eine Draufsicht eines wesentlichen Teils der Siliziumkarbid-Halbleitervorrichtung während der Herstellungsvorgänge nach dem Vorgang in der 8.
    • 9B zeigt eine Schnittansicht eines wesentlichen Teils der Siliziumkarbid-Halbleitervorrichtung entlang der AA'-Linie in der 9A während der Herstellungsvorgänge nach dem Vorgang in der 8.
    • 9C zeigt eine Schnittansicht eines wesentlichen Teils der Siliziumkarbid-Halbleitervorrichtung entlang der BB'-Linie in der 9A während der Herstellungsvorgänge nach dem Vorgang in der 8.
    • 10 zeigt eine Schnittansicht eines wesentlichen Teils der Siliziumkarbid-Halbleitervorrichtung an der gleichen Stelle wie 4 während der Herstellungsvorgänge der Siliziumkarbid-Halbleitervorrichtung nach den Vorgängen in den 9A - 9C.
    • 11 zeigt eine Schnittansicht eines wesentlichen Teils der Siliziumkarbid-Halbleitervorrichtung an der gleichen Stelle wie 4 während der Herstellungsvorgänge der Siliziumkarbid-Halbleitervorrichtung nach dem Vorgang in der 10.
    • 12 zeigt eine Schnittansicht eines wesentlichen Teils der Siliziumkarbid-Halbleitervorrichtung an der gleichen Stelle wie 4 während der Herstellungsvorgänge der Siliziumkarbid-Halbleitervorrichtung nach dem Vorgang in der 11.
    • 13 zeigt eine Schnittansicht eines wesentlichen Teils der Siliziumkarbid-Halbleitervorrichtung an der gleichen Stelle wie 4 während der Herstellungsvorgänge der Siliziumkarbid-Halbleitervorrichtung nach dem Vorgang in der 12.
    • 14 zeigt eine Schnittansicht eines wesentlichen Teils der Siliziumkarbid-Halbleitervorrichtung an der gleichen Stelle wie 4 während der Herstellungsvorgänge der Siliziumkarbid-Halbleitervorrichtung nach dem Vorgang in der 13.
    • 15 zeigt eine Schnittansicht eines wesentlichen Teils der Siliziumkarbid-Halbleitervorrichtung an der gleichen Stelle wie 4 während der Herstellungsvorgänge der Siliziumkarbid-Halbleitervorrichtung nach dem Vorgang in der 14.
    • 16 zeigt eine Schnittansicht eines wesentlichen Teils der Siliziumkarbid-Halbleitervorrichtung an der gleichen Stelle wie 4 während der Herstellungsvorgänge der Siliziumkarbid-Halbleitervorrichtung nach dem Vorgang in der 15.
    • 17 zeigt eine Schnittansicht eines wesentlichen Teils der Siliziumkarbid-Halbleitervorrichtung an der gleichen Stelle wie 4 während der Herstellungsvorgänge der Siliziumkarbid-Halbleitervorrichtung nach dem Vorgang in der 16.
    • 18 zeigt eine vogelperspektivische Ansicht eines wesentlichen Teils der SiC Leistungs-MISFETs nach einer Ausführungsform 2 der vorliegenden Erfindung.
    • 19 zeigt eine Schnittansicht eines wesentlichen Teils der SiC Leistungs-MISFETs nach der Ausführungsform 2 der vorliegenden Erfindung.
    • 20 zeigt eine Schnittansicht eines wesentlichen Teils der Siliziumkarbid-Halbleitervorrichtung zur Erklärung der Herstellungsvorgänge der Siliziumkarbid-Halbleitervorrichtung nach der Ausführungsform 2 der vorliegenden Erfindung.
    • 21 zeigt eine vogelperspektivische Ansicht eines wesentlichen Teils der SiC Leistungs-MISFETs nach einer Ausführungsform 3 der vorliegenden Erfindung.
    • 22A zeigt eine Draufsicht eines wesentlichen Teils der Siliziumkarbid-Halbleitervorrichtung während der Herstellungsvorgänge nach dem Vorgang in der 21.
    • 22B zeigt eine Schnittansicht eines wesentlichen Teils der Siliziumkarbid-Halbleitervorrichtung entlang der AA'-Linie in der 22A während der Herstellungsvorgänge nach dem Vorgang in der 21.
    • 22C zeigt eine Schnittansicht eines wesentlichen Teils der Siliziumkarbid-Halbleitervorrichtung entlang der BB'-Linie in der 22A während der Herstellungsvorgänge nach dem Vorgang in der 21.
    • 23A zeigt eine Schnittansicht eines wesentlichen Teils der Siliziumkarbid-Halbleitervorrichtung an der Position entlang der AA'-Linie in der 22A zur Erklärung der Herstellungsvorgänge der Siliziumkarbid-Halbleitervorrichtung nach einer Ausführungsform 3 der vorliegenden Erfindung.
    • 23B zeigt eine Schnittansicht eines wesentlichen Teils der Siliziumkarbid-Halbleitervorrichtung an der Position entlang der BB'-Linie in der 22A zur Erklärung der Herstellungsvorgänge der Siliziumkarbid-Halbleitervorrichtung nach der Ausführungsform 3 der vorliegenden Erfindung.
    • 24 zeigt ein Schaltbild einer Leistungsumwandlungsvorrichtung (Inverter) nach einer Ausführungsform 4 der vorliegenden Erfindung, auf welche eine der Ausführungsformen 1 - 3 angewandt ist.
    • 25 zeigt ein Schaltbild einer Leistungsumwandlungsvorrichtung (Inverter) nach einer Ausführungsform 5 der vorliegenden Erfindung, auf welche eine der Ausführungsformen 1 - 3 angewandt ist.
    • 26 zeigt ein Konstruktionsbild eines Elektrofahrzeuges nach einer Ausführungsform 6 der vorliegenden Erfindung, auf welches die Ausführungsform 4 oder 5 angewandt ist.
    • 27 zeigt ein Schaltbild eines Hochsetzstellers nach der Ausführungsform 6 der vorliegenden Erfindung, auf welchen die Ausführungsform 4 oder 5 angewandt ist.
    • 28 zeigt ein Konstruktionsbild eines Schienenfahrzeuges nach einer Ausführungsform 7 der vorliegenden Erfindung, auf welches die Ausführungsform 4 oder 5 angewandt ist.
  • [Ausführungsformen der Erfindung]
  • In den folgenden Ausführungsformen wird aus Gründen der Bequemlichkeit die Erklärung unter dem Unterteilen ggf. in mehrere Abschnitte oder Ausführungsformen vorgenommen, und wenn nicht anders explizit angegeben, sind diese Abschnitte oder Ausführungsformen voneinander nicht unabhängig, sondern entspricht einer bzw. eine davon einem Modifikationsbeispiel, Details, ergänzenden Erklärungen usw. eines oder ganzes Teils der anderen.
  • In den Bezeichnungen, die für die folgenden Ausführungsformen verwendet werden, ist der Sichtbarkeit halber auch in einer Draufsicht ggf. die Schraffur eingezeichnet. In allen Figuren, die für die Ausführungen der folgenden Ausführungsformen verwendet werden, sind die Elemente, die gleiche Funktion aufweisen, mit demselben Bezugszeichen versehen und auf die wiederholte Erklärung verzichtet. Im Folgenden werden Ausführungsformen der vorliegenden Erfindung anhand der Figuren näher erklärt.
  • [Ausführungsbeispiel 1]
  • <<Siliziumkarbid-Halbleitervorrichtung>>
  • Im Folgenden wird die Konstruktion der Siliziumkarbid-Halbleitervorrichtung nach einem Ausführungsform 1 der vorliegenden Erfindung anhand der 1 und 2 erklärt. Die 1 zeigt eine Draufsicht eines wesentlichen Teils eines Halbleiterchips, auf dem eine Siliziumkarbid-Halbleitervorrichtung ausgerüstet ist, die aus mehreren SiC Leistungs-MISFETs besteht, und die 2 zeigt eine vogelperspektivische Ansicht eines wesentlichen Teils der SiC Leistungs-MISFETs. Die Siliziumkarbid-Halbleitervorrichtung ist aus den SiC Leistungs-MISFETs gebildet.
  • Wie in der 1 gezeigt, besteht der Halbleiterchip 1, auf dem die Siliziumkarbid-Halbleitervorrichtung ausgerüstet ist, aus dem aktiven Gebiet (dem Bildungsgebiet der SiC Leistungs-MISFETs, dem Bildungsgebiet der Komponente), das unterhalb der Elektrode 2 für die Source-Verdrahtung liegt, auf welcher mehrere n-Kanal SiC Leistungs-MISFETs parallel geschaltet sind, und dem Peripherie-Bildungsgebiet, das in der Draufsicht das aktive Gebiet umgibt. Im Peripherie-Bildungsgebiet sind mehrere p-Typ schwimmende Feldbegrenzungsringe (Floating Field Limited Ring: FLR) 3, die in der Draufsicht das aktive Gebiet umgeben, und der n++-Typ Schutzring 4, der so ausgebildet ist, dass dieser Schutzring in der Draufsicht ferner die mehreren p-Typ schwimmenden Feldbegrenzungsringe 3 umgibt, ausgebildet.
  • Auf der Seite der Oberfläche des aktiven Gebietes eines n-Typ Siliziumkarbid (SiC)-Epitaxiesubstrates (nachfolgend als SiC-Epitaxiesubstrat bezeichnet) sind eine Gate-Elektrode der SiC Leistungs-MISFETs, ein n++-Typ Source-Gebiet, eine n+-Typ erste Stromdiffusionsschicht, eine p+-Typ erste Schicht zur Abschwächung des elektrischen Feldes, eine n+-Typ zweite Stromdiffusionsschicht, eine p+-Typ zweite Schicht zur Abschwächung des elektrischen Feldes, eine p+-Typ Körperschicht, ein Graben und ein Kanalgebiet auf der Seite des Grabens usw. ausgebildet, und auf der Rückseite des SiC-Epitaxiesubstrates ist ein n+-Typ Draingebiet der SiC Leistungs-MISFETs ausgebildet.
  • Der Teil des maximalen elektrischen Feldes geht im ausgeschalteten Zustand dadurch nach der Reihe in die äußeren p-Typ schwimmenden Feldbegrenzungsringe 3 über, dass die mehreren p-Typ schwimmenden Feldbegrenzungsringe 3 in der Umgebung des aktiven Gebietes ausgebildet werden, und der Durchbruch im äußersten p-Typ schwimmenden Feldbegrenzungsring 3 entsteht, sodass es möglich ist, die Siliziumkarbid-Halbleitervorrichtung mit einer Hochspannungsfestigkeit auszubilden. In der 1 ist ein Beispiel gezeigt, in dem drei p-Typ schwimmenden Feldbegrenzungsringe 3 ausgebildet sind, die vorliegende Erfindung ist jedoch nicht darauf beschränkt. Der n++-Typ Schutzring 4 weist die Funktion zum Schützen der im aktiven Gebiet ausgebildeten SiC Leistungs-MISFETs auf.
  • Die im aktiven Gebiet ausgebildeten mehreren SiC Leistungs-MISFETs 6 sind in der Draufsicht in Form eines Streifenmusters ausgebildet, wobei die Gate-Elektrode der sämtlichen SiC Leistungs-MISFETs über die mit jedem Streifenmuster verbundenen Zuleitungsdrähte (Gatebusleitungen) mit einer Elektrode 8 für die Gate-Verdrahtung elektrisch verbunden ist.
  • Die mehreren SiC Leistungs-MISFETs sind von einer Elektrode 2 für die Source-Verdrahtung bedeckt, wobei jede Source der SiC Leistungs-MISFETs und die Schicht zur Fixierung des elektrischen Potentials der Körperschicht mit der Elektrode 2 für die Source-Verdrahtung verbunden sind. Die Elektrode 2 für die Source-Verdrahtung ist durch eine an einer Isolierschicht angebrachte Source-Öffnung 7 mit einer externen Verdrahtung verbunden. Die Elektrode 8 für die Gate-Verdrahtung ist von der Elektrode 2 für die Source-Verdrahtung entfernt ausgebildet und mit jeder Gate-Elektrode der SiC Leistungs-MISFETs verbunden. Die Elektrode 8 für die Gate-Verdrahtung ist durch eine Gate-Öffnung 5 mit einer externen Verdrahtung verbunden. Das n+-Typ Draingebiet, das auf der Rückseite des n-Typ SiC-Epitaxiesubstrates ausgebildet ist, ist mit einer Elektrode für die Drain-Verdrahtung (nicht gezeigt), die auf der gesamten Fläche der Rückseite des n-Typ SiC-Epitaxiesubstrates ausgebildet ist, elektrisch verbunden.
  • Als Nächstes wird die Konstruktion der SiC Leistungs-MISFETs nach dieser Ausführungsform 1 anhand der 2 erklärt. Auf der Oberfläche (erste Hauptfläche) des n+-Typ SiC-Substrates 107 aus Siliziumkarbid (SiC) ist eine n--Typ Epitaxieschicht 101 aus Siliziumkarbid (SiC), das niedrigere Störstellenkonzentration aufweist als das n+-Typ SiC-Substrat, ausgebildet, dies ist jedoch nicht gezeigt. Die n--Typ Epitaxieschicht 101 funktioniert als eine Driftschicht. Die Dicke der n--Typ Epitaxieschicht 101 beträgt z.B. ca. 5 - 50 µm.
  • Eine p+-Typ Körperschicht (Muldengebiet) 102 ist mit einer bestimmten Tiefe von der Oberfläche der Epitaxieschicht 101 innerhalb der Epitaxieschicht 101 ausgebildet. Zwischen den nebeneinander angeordneten p+-Typ Körperschichten 102 ist eine n--Typ Sperrschicht-FET-Gebiet 124 ausgebildet. Ein n++-Typ Gebiet 109 zur Fixierung des elektrischen Potentials der Körperschicht ist ausgebildet, dies ist jedoch nicht gezeigt. Ferner ist ein p++-Typ Source-Gebiet 103, das Stickstoff als die Störstelle enthaltet, mit einer bestimmten Tiefe von der Oberfläche der Epitaxieschicht 101 innerhalb der p+-Typ Körperschicht 102 ausgebildet.
  • In der p+-Typ Körperschicht 102 sind eine n+-Typ erste Stromdiffusionsschicht 122 und eine n+-Typ zweite Stromdiffusionsschicht 105, die die gleiche Tiefe wie der n+-Typ ersten Stromdiffusionsschicht 122 aufweist, ausgebildet. Die n+-Typ erste Stromdiffusionsschicht 122 an das n++-Typ Source-Gebiet 103 angrenzt und ein Teil der n+-Typ zweiten Stromdiffusionsschicht 105 erstreckt sich zum an die n+-Typ Körperschicht 102 angrenzenden n--Typ Sperrschicht-FET-Gebiet 124.
  • Auf der n+-Typ ersten Stromdiffusionsschicht 122 ist eine p+-Typ erste Schicht 123 zur Abschwächung des elektrischen Feldes ausgebildet und auf der n+-Typ zweiten Stromdiffusionsschicht 105 ist eine p+-Typ zweite Schicht 119 zur Abschwächung des elektrischen Feldes ausgebildet. Die p+-Typ erste Schicht 123 zur Abschwächung des elektrischen Feldes und die p+-Typ zweite Schicht 119 zur Abschwächung des elektrischen Feldes weisen die gleiche Tiefe auf.
  • Ein Graben 106, der sich von der n+-Typ ersten Stromdiffusionsschicht 122 über die p+-Typ Körperschicht 102 zur n+-Typ zweiten Stromdiffusionsschicht 105 erstreckt, ist ausgebildet. Die Bodenfläche des Grabens 106 liegt an die p+-Typ Körperschicht 102 an. Auf der Oberfläche des Grabens 106 ist ein Gateisolierfilm 110 (in der 2 nicht gezeigt) ausgebildet. Auf dem Gateisolierfilm 110 ist eine Gate-Elektrode 111 (in der 2 nicht gezeigt) ausgebildet.
  • Die Tiefe (erste Tiefe) der p+-Typ Körperschicht 102 von der Oberfläche der Epitaxieschicht 101 beträgt z.B. ca. 0,5 - 2,0 µm. Die Tiefe (dritte Tiefe) des n++-Typ Source-Gebietes 103 von der Oberfläche der Epitaxieschicht 101 beträgt z.B. ca. 0,1 - 1 µm. Die Tiefe (vierte Tiefe) der n+-Typ ersten Stromdiffusionsschicht 122 von der Oberfläche der Epitaxieschicht 101 beträgt z.B. ca. 0,1 - 1 µm. Die Tiefe der n+-Typ zweiten Stromdiffusionsschicht 105 von der Oberfläche der Epitaxieschicht 101 ist gleich wie die Tiefe (vierte Tiefe) der n+-Typ ersten Stromdiffusionsschicht 122. Die Tiefe (fünfte Tiefe) der p+-Typ ersten Schicht 123 zur Abschwächung des elektrischen Feldes von der Oberfläche der Epitaxieschicht 101 beträgt z.B. ca. 0,01 - 0,5 µm. Die Tiefe der p+-Typ zweiten Schicht 119 zur Abschwächung des elektrischen Feldes von der Oberfläche der Epitaxieschicht 101 ist gleich wie die Tiefe (fünfte Tiefe) der p+-Typ ersten Schicht 123 zur Abschwächung des elektrischen Feldes.
  • Die Tiefe (sechste Tiefe) des Grabens 106 von der Oberfläche der Epitaxieschicht 101 ist weniger als die Tiefe (erste Tiefe) der p+-Typ Körperschicht 102 von der Oberfläche der Epitaxieschicht 101 und beträgt z.B. ca. 0,1 - 1,5 µm. Die Länge des Grabens (Grabenlänge), die parallel zur Kanallänge verläuft, beträgt z.B. ca. 1 - 3 µm. Die Länge des Grabens (Grabenbreite), die parallel zur Kanalbreite verläuft, die parallel zum Substrat gerichtet ist, beträgt z.B. ca. 0,1 - 2 µm. Der Abstand des Grabens in der Richtung, die parallel zur Kanalbreite ist, beträgt z.B. ca. 0,1 - 2 µm. Die Tiefe (zweite Tiefe) des p++-Typ Gebietes 109 zur Fixierung des elektrischen Potentials der Körperschicht (s. die 8) von der Oberfläche der Epitaxieschicht 101 beträgt z.B. ca. 0,1 - 0,5 µm, dies ist jedoch nicht gezeigt.
  • Die Zeichen „-“ und „+“ sind die Zeichen, die die relative Störstellenkonzentration im Leitfähigkeitstyp nämlich n-Typ oder p-Typ darstellen, wobei beispielsweise die Störstellenkonzentration der n-Typ Störstelle in der Reihenfolge von „n-“, „n“, „n+“, „n++“ steigt.
  • Der bevorzugte Bereich der Störstellenkonzentration des n+-Typ SiC-Substrates 107 liegt z.B. zwischen 1 × 1018 - 1 × 1021 cm-3, dies ist jedoch nicht gezeigt. Der bevorzugte Bereich der Störstellenkonzentration der n--Typ Epitaxieschicht 101 liegt z.B. zwischen 1 × 1014 - 1 × 1017 cm-3. Der bevorzugte Bereich der Störstellenkonzentration der p+-Typ Körperschicht 102 liegt z.B. zwischen 1 × 1016 - 1 × 1019 cm-3. Der bevorzugte Bereich der Störstellenkonzentration des n++-Typ Source-Gebietes 103 liegt z.B. zwischen 1 × 1019 - 1 × 1021 cm-3. Der bevorzugte Bereich der Störstellenkonzentration der n+-Typ ersten Stromdiffusionsschicht 122 und der n+-Typ zweiten Stromdiffusionsschicht 105 liegt z.B. zwischen 5 × 1016 - 5 × 1018 cm-3. Der bevorzugte Bereich der Störstellenkonzentration der p+-Typ ersten Schicht 123 zur Abschwächung des elektrischen Feldes und der p+-Typ zweiten Schicht 119 zur Abschwächung des elektrischen Feldes liegt z.B. zwischen 1 × 1017 - 1 × 1019 cm-3. Der bevorzugte Bereich der Störstellenkonzentration des n--Typ Sperrschicht-FET-Gebietes 124 liegt z.B. zwischen 1 × 1014 - 1 × 1017 cm-3. Der bevorzugte Bereich der Störstellenkonzentration des p++-Typ Gebietes 109 zur Fixierung des elektrischen Potentials der Körperschicht liegt z.B. zwischen 1 × 1019 - 1 × 1021 cm-3, dies ist jedoch nicht gezeigt. Bei dem Kanalgebiet handelt es sich um die Oberfläche des Grabens 106 und die Oberfläche der p+-Typ Körperschicht 102, die zwischen den Graben 106 liegt. Bei dem n--Typ Sperrschicht-FET-Gebiet 124 handelt es sich um das Gebiet, das zwischen den Paaren von n+-Typ zweiten Stromdiffusionsschicht 105 und p-Typ Körperschicht 102 liegt.
  • Auf dem Kanalgebiet ist der Gateisolierfilm 110 ausgebildet und auf dem Gateisolierfilm 110 ist die Gate-Elektrode 111 ausgebildet, dies ist jedoch nicht gezeigt.
  • Als Nächstes werden Merkmale der Konstruktion der SiC Leistungs-MISFETs nach dieser Ausführungsform 1 anhand der o.g. 2 erklärt. Wie in der o.g. 2 gezeigt, ist die Seitenfläche des Grabens 106 das Kanalgebiet, sodass gegenüber dem Kanalgebiet auf der Oberfläche der SiC-Epitaxieschicht 101 eine höhere Kanalmobiliät erwartet werden. Da ferner die Kanallänge durch die n+-Typ erste Stromdiffusionsschicht 122 und die n+-Typ zweite Stromdiffusionsschicht 105, die mittels derselben Maske gebildet werden, bestimmt wird, sind die Schwankungen der Kanallänge gegenüber der z.B. in der Patentliteratur 4 beschriebenen Konstruktion kleiner, in der die Kanallänge durch die Positionierung der n++-Typ Hochkonzentration-Sourcediffusionsschicht und der n+-Typ Stromdiffusionsschicht, deren Konzentration weniger ist als der Hochkonzentration-Sourcediffusionsschicht, bestimmt wird. Infolgedessen können die Schwankungen der Schwellenspannung oder des On-Widerstandes zwischen den Chips reduziert werden. Weiterhin wird die Kanallänge in einer Schicht bestimmt, sodass es nicht erforderlich ist, die längere freie Kanallänge als bei der Bestimmung in zwei Schichten vorzugeben. Infolgedessen ist es möglich, durch die Reduzierung der Kanallänge den Kanalwiderstand zu reduzieren. Da die p+-Typ erste Schicht 123 zur Abschwächung des elektrischen Feldes nicht nur auf der n+-Typ zweiten Stromdiffusionsschicht 105, sondern auch auf der n+-Typ ersten Stromdiffusionsschicht 122 vorhanden ist, ist die Kante des oberen Teils des auf der Seite der Source liegenden Grabens mit der p+-Typ ersten Schicht 123 zur Abschwächung des elektrischen Feldes bedeckt. Somit wird der Abfall der Schwellenspannung nicht erzeugt, auch wenn bei dem Einschalten das elektrische Feld an der Kante des oberen Teils des Grabens konzentriert wird, sodass der Ausleckstrom unterdrückt werden kann.
  • Folglich können die Schwankungen der Kanallänge reduziert und die Verkürzung des Kanals kann realisiert werden, indem die n+-Typ erste Stromdiffusionsschicht 122 und die n+-Typ zweite Stromdiffusionsschicht 105 so ausgebildet sind, dass die Kanallänge mit derselben Maske definiert wird, und ferner die p+-Typ erste Schicht 123 zur Abschwächung des elektrischen Feldes und die p+-Typ zweite Schicht 119 zur Abschwächung des elektrischen Feldes ausgebildet sind. Ferner wird der Abfall der Schwellenspannung nicht erzeugt, auch wenn bei dem Einschalten das elektrische Feld an der Kante des oberen Teils des Grabens konzentriert wird, sodass Probleme des Ausleckstroms nicht auftreten können. Somit entstehen keine Schwankungen der Qualität zwischen Chips innerhalb der Leistungsmodule gegenüber der in der Patentliteratur 4 beschriebenen Konstruktion und keine lokale Erwärmung entsteht innerhalb der Leistungsmodule. Darüber hinaus entstehen keine Probleme der fehlerhaften Zündung bei der Umschaltung, da die Schwellenspannung erhöht werden kann.
  • «Verfahren zur Herstellung der Siliziumkarbid-Halbleitervorrichtung»
  • Anhand der 3 - 17 wird das Verfahren zur Herstellung der Siliziumkarbid-Halbleitervorrichtung nach der Ausführungsform 1 der vorliegenden Erfindung in der Reihenfolge der Vorgänge erklärt. Die 3 zeigt ein Ablaufdiagramm zur Erklärung des Verfahrens zur Herstellung der Halbleitervorrichtung nach der Ausführungsform 1. Die 4 - 8, 9B - 17 zeigen jeweils einen vergrößerten Querschnitt eines wesentlichen Teils des Bildungsgebietes der SiC Leistungs-MISFETs (des Bildungsgebietes der Komponente) der Siliziumkarbid-Halbleitervorrichtung. Die 9A zeigt eine Draufsicht eines wesentlichen Teils des Halbleiterchips, auf dem die Siliziumkarbid-Halbleitervorrichtung ausgerüstet ist, die aus den SiC Leistungs-MISFETs besteht.
  • <Vorgang P1>
  • Zunächst wird das n+-Typ 4H-SiC-Substrat 107 vorbereitet, wie dies in der 4 gezeigt ist. Die n-Typ Störstelle ist in das n+-Typ SiC-Substrat 107 eingebracht. Diese n-Typ Störstelle ist z.B. Stickstoff (N), wobei der Bereich der Störstellenkonzentration der n-Typ Störstelle z.B. zwischen 1 × 1018 - 1 × 1021 cm-3 liegt. Das n+-Typ SiC-Substrat 107 weisen die beiden Flächen, d.h. die Si-Fläche und die C-Fläche auf, wobei die Oberfläche des n+-Typ SiC-Substrates 107 sowohl die Si-Fläche als auch die C-Fläche sein kann.
  • Anschließend wird auf der Oberfläche (erste Hauptfläche) des n+-Typ SiC-Substrates 107 mittels des Epitaxialwachstumsverfahrens die n--Typ Epitaxieschicht 101 aus Siliziumkarbid (SiC) ausgebildet. Die n-Typ Störstelle, deren Störstellenkonzentration niedriger ist als die Störstellenkonzentration des n+-Typ SiC-Substrates 107, ist in die n--Typ Epitaxieschicht 101 eingebracht. Die Störstellenkonzentration der n--Typ Epitaxieschicht 101 ist in Abhängigkeit von der Belastungsgrenze der Komponenten der SiC Leistungs-MISFETs und liegt z.B. im Bereich von 1 × 1014 - 1 × 1017 cm-3. Die Dicke der n--Typ Epitaxieschicht 101 beträgt z.B. ca. 5 - 50 µm. Durch den obigen Vorgang wird das SiC-Epitaxiesubstrat 104, das aus dem n+-Typ SiC-Substrates 107 und der n--Typ Epitaxieschicht 101 besteht, ausgebildet.
  • <Vorgang P2>
  • Als Nächstes wird auf der Rückseite des n+-Typ SiC-Substrates 107 das n+-Typ Draingebiet 108 mit einer bestimmten Tiefe (siebte Tiefe) von der Rückseite (zweite Hauptfläche) des n+-Typ SiC-Substrates 107 ausgebildet. Die Störstellenkonzentration des n+-Typ Draingebietes 108 liegt z.B. im Bereich von 1 × 1019 - 1 × 1021 cm-3.
  • Anschließend wird auf der Oberfläche der n--Typ Epitaxieschicht 101 eine Maske M11 ausgebildet, wie dies in der 5 gezeigt ist. Die Dicke der Maske M11 beträgt z.B. ca. 1,0 - 3,0 µm. Im Bildungsgebiet der Komponente beträgt die Breite der Maske M11 z.B. ca. 1,0 - 5,0 µm. Als das Material der Maske können der SiO2-Film, Si-Film und SiN-Film, die aus dem anorganischen Werkstoff bestehen, sowie der Resistfilm und der Polyimidfilm, die aus dem organischen Werkstoff bestehen, verwendet werden.
  • Anschließend wird über die Maske M11 hinweg die lonenimplantation der p-Typ Störstelle, z.B. Aluminiumatom (Al) in die n--Typ Epitaxieschicht 101 vorgenommen. Dadurch wird die p+-Typ Körperschicht 102 an dem Bildungsgebiet der Komponente der n--Typ Epitaxieschicht 101 ausgebildet. Das Sperrschicht-FET-Gebiet 124 wird dadurch ausgebildet, dass die lonenimplantation zwischen den nebeneinander angeordneten p+-Typ Körperschichten 102 durch die Maske M11 abgeschirmt wird. Gleichzeitig werden die p+-Typ schwimmenden Feldbegrenzungsringe 3 an der Umgebung des Bildungsgebietes der Komponente ausgebildet, dies ist jedoch nicht gezeigt. Die Konstruktion des Endes ist nicht darauf beschränkt, sondern kann z.B. eine Übergangsabschlusserweiterung (Junction Termination Extension: JTE)-Konstruktion sein.
  • Die Tiefe (erste Tiefe) der p+-Typ Körperschicht 102 von der Oberfläche der Epitaxieschicht 101 beträgt z.B. ca. 0,5 - 2,0 µm. Die Störstellenkonzentration der p+-Typ Körperschicht 102 liegt z.B. im Bereich von 1 × 1016 - 1 × 1019 cm-3. Die maximale Störstellenkonzentration der p+-Typ Körperschicht 102 liegt z.B. im Bereich von 1 × 1017 - 1 × 1019 cm-3.
  • Nach der Entfernung der Maske M11 wird anschließend eine Maske M12 ausgebildet, wie dies in der 6 gezeigt ist. Die Maske M12 wird z.B. mit dem Resistfilm ausgebildet. Die Maske M12 wird insbesondere dadurch auf dem Resistfilm gezeichnet und ausgebildet, dass jedes Muster mit derselben Fotomaske gleichzeitig belichtet wird. Die Dicke der Maske M12 beträgt z.B. ca. 1,0 - 3,0 µm. Die Kanallänge wird durch die Länge der Maske M12 bestimmt und beträgt z.B. ca. 0,1 - 2 µm.
  • Anschließend wird über die Maske M12 hinweg die lonenimplantation der n-Typ Störstelle, z.B. Stickstoffatom (N) in die n--Typ Epitaxieschicht 101 und die p+-Typ Körperschicht 102 vorgenommen. Dadurch werden die n+-Typ erste Stromdiffusionsschicht 122 und die n+-Typ zweite Stromdiffusionsschicht 105 an dem Bildungsgebiet der Komponente der n--Typ Epitaxieschicht 101 und an der p+-Typ Körperschicht 102 ausgebildet.
  • Die Tiefe (vierte Tiefe) von der Oberfläche der n+-Typ ersten Stromdiffusionsschicht 122 und der n+-Typ zweiten Stromdiffusionsschicht 105 beträgt z.B. ca. 0,1 - 1,0 µm. Die Störstellenkonzentration der n+-Typ ersten Stromdiffusionsschicht 122 und der n+-Typ zweiten Stromdiffusionsschicht 105 liegt z.B. im Bereich von 5 × 1016 - 5 × 1018 cm-3.
  • Anschließend wird über die Maske M12 hinweg die lonenimplantation der p-Typ Störstelle, z.B. Al-Atom auf die Oberfläche der n+-Typ ersten Stromdiffusionsschicht 122 und der n+-Typ zweiten Stromdiffusionsschicht 105 vorgenommen. Dadurch werden die p+-Typ erste Schicht 123 zur Abschwächung des elektrischen Feldes und die p+-Typ zweite Schicht 119 zur Abschwächung des elektrischen Feldes auf der Oberfläche der n+-Typ ersten Stromdiffusionsschicht 122 und der n+-Typ zweiten Stromdiffusionsschicht 105 ausgebildet.
  • Die Tiefe (fünfte Tiefe) von der Oberfläche der p+-Typ ersten Schicht 123 zur Abschwächung des elektrischen Feldes und der p+-Typ zweiten Schicht 119 zur Abschwächung des elektrischen Feldes beträgt z.B. ca. 0,01 - 0,5 µm. Die Störstellenkonzentration der p+-Typ ersten Schicht 123 zur Abschwächung des elektrischen Feldes und der p+-Typ zweiten Schicht 119 zur Abschwächung des elektrischen Feldes liegt z.B. im Bereich von 1 × 1017 - 1 × 1019 cm-3.
  • Nach der Entfernung der Maske M12 wird anschließend eine Maske M13 ausgebildet, wie dies in der 7 gezeigt ist. Die Maske M13 wird z.B. mit dem Resistfilm ausgebildet. Die Dicke der Maske M13 beträgt z.B. ca. 1 - 4 µm. Die Maske M13 öffnet den Bildungsteil des an die n+-Typ erste Stromdiffusionsschicht 122 angrenzenden n++-Typ Source-Gebietes 103. Auch in einem Gebiet der Maske M13, an dem der Schutzring 4 am Außenumfang der schwimmenden Feldbegrenzungsringe 3 ausgebildet wird, sind Öffnungen vorgesehen, dies ist jedoch nicht gezeigt. Das n++-Typ Source-Gebiet 103 wird ausgebildet, indem über die Maske M13 hinweg die lonenimplantation der n-Typ Störstelle, z.B. Stickstoffatom (N) oder Phosphoratom (P) in die p+-Typ Körperschicht 102 vorgenommen wird, und der n++-Typ Schutzring 4 wird am Umgebung-Bildungsgebiet ausgebildet, dies ist jedoch nicht gezeigt.
  • Die Tiefe (dritte Tiefe) von der Oberfläche des n++-Typ Source-Gebietes 103 beträgt z.B. ca. 0,1 - 1 µm. Die Störstellenkonzentration des n++-Typ Source-Gebietes 103 liegt z.B. im Bereich von 1 × 1019 - 1 × 1021 cm-3.
  • Nach der Entfernung der Maske M13 wird anschließend eine Maske M14 ausgebildet, wie dies in der 8 gezeigt ist. Die Maske M14 wird z.B. mit dem Resistfilm ausgebildet. Die Dicke der Maske M14 beträgt z.B. ca. 0,5 - 3 µm. Die Maske M14 öffnet nur das n++-Typ Gebiet 109 zur Fixierung des elektrischen Potentials der Körperschicht. Das n++-Typ Gebiet 109 zur Fixierung des elektrischen Potentials der Körperschicht wird dadurch ausgebildet, dass über die Maske M14 hinweg die lonenimplantation der p-Typ Störstelle in die p-Typ Körperschicht 102 vorgenommen wird. Die Tiefe (zweite Tiefe) des p++-Typ Gebietes 109 zur Fixierung des elektrischen Potentials der Körperschicht von der Oberfläche der p+-Typ Körperschicht 102 beträgt z.B. ca. 0,1 - 0,5 µm. Die Störstellenkonzentration des p++-Typ Gebietes 109 zur Fixierung des elektrischen Potentials der Körperschicht liegt z.B. im Bereich von 1 × 1019 - 1 × 1021 cm-3.
  • <Vorgang P3>
  • Als Nächstes wird nach der Entfernung der Maske M14 der Kohlenstofffilm (C-Film) z.B. mittels des Plasma-CVD-Verfahrens auf der Oberfläche und der Rückseite des SiC-Epitaxiesubstrates 104 aufgeschichtet, dies ist jedoch nicht gezeigt. Die Dicke des Kohlenstofffilms (C-Film) beträgt z.B. ca. 0,03 µm. Nach der Beschichtung der Oberfläche und der Rückseite des SiC-Epitaxiesubstrates 104 mit dem Kohlenstofffilm (C-Film) wird das SiC-Epitaxiesubstrat 104 bei 1500°C oder höher für ca. 2 - 3 Minuten der Wärmebehandlung ausgesetzt. Dadurch wird jede Störstelle, die für die lonenimplantation in das SiC-Epitaxiesubstrat 104 verwendet wurde, aktiviert. Nach der Wärmebehandlung wird der Kohlenstofffilm (C-Film) z.B. mittels der Sauerstoffplasmabehandlung entfernt.
  • <Vorgang P4>
  • Anschließend wird eine Maske 125A, die für die Hartmaske für die Grabenbearbeitung als auch für den Feldoxidfilm dient, ausgebildet, wie dies in den 9A- 9C gezeigt ist. Die Maske 125A wird z.B. mit dem Siliziumdioxidfilm (SiO2-Film) ausgebildet.
  • Die 9A zeigt eine Draufsicht eines wesentlichen Teils, die 9B zeigt einen Querschnitt des wesentlichen Teils entlang der A-A' Linie in der 9A, und die 9C zeigt einen Querschnitt des wesentlichen Teils entlang B-B' Linie in der 9A. Die Dicke der Maske 125A beträgt z.B. ca. 0,5 - 3 µm. An der Maske 125A werden im Bereich, in dem der Graben 106 im späteren Vorgang ausgebildet wird, die Öffnungen ausgebildet.
  • Anschließend wird mittels des Trockenätzverfahrens der Graben 106 ausgebildet, die sich zu der n+-Typ ersten Stromdiffusionsschicht 122, der p+-Typ ersten Schicht 123 zur Abschwächung des elektrischen Feldes, der p+-Typ Körperschicht 102, der n+-Typ zweiten Stromdiffusionsschicht 105 und der p+-Typ zweiten Schicht 119 zur Abschwächung des elektrischen Feldes erstreckt, wie in der 9C gezeigt. Die Tiefe des auszubildenden Grabens ist kleiner als die Tiefe der p+-Typ Körperschicht 102. Die Tiefe des auszubildenden Grabens beträgt z.B. ca. 0,1 - 1,5 µm. Die Länge X des Grabens (s. 9A), die parallel zur Kanallänge verläuft, beträgt z.B. ca. 1 - 3 µm. Die Breite Y1 des Grabens, die orthogonal zur Kanallänge verläuft, beträgt z.B. ca. 0,1 - 2 µm. Der Abstand Y2 zwischen den Gräben, die sich orthogonal zur Kanallänge erstreckt, beträgt z.B. ca. 0,1 - 2 µm.
  • <Vorgang P5>
  • Anschließend wird der Gateisolierfilm 110 auf der Oberfläche der Epitaxieschicht 101 und der Oberfläche des Grabens 106 ausgebildet, während der Feldoxidfilm 125 bleibt, wie dies in der 10 gezeigt ist. Der Gateisolierfilm 110 besteht z.B. aus dem mittels des thermischen CVD-Verfahrens ausgebildeten SiO2-Film. Die Dicke des Gateisolierfilms 110 beträgt z.B. ca. 0,005 - 0,15 µm.
  • Anschließend wird ein n-Typ oder p-Typ polykristalliner Siliziumfilm (Si-Film) 111A auf dem Gateisolierfilm 110 ausgebildet, wie dies in der 11 gezeigt ist. Die Dicke des n-Typ oder p-Typ polykristallinen Siliziumfilms (Si-Film) 111A beträgt z.B. ca. 0,01 - 4 µm.
  • Anschließend wird die Gate-Elektrode 111 ausgebildet, indem mittels der Maske M17 (Fotoresistfilm) der polykristalline Siliziumfilm (Si-Film) 111A mit dem Trockenätzverfahren bearbeitet wird, wie dies in der 12 gezeigt ist.
  • <Vorgang P6>
  • Anschließend wird auf der Oberfläche der n--Typ Epitaxieschicht 101 ein Zwischenschicht-Isolierfilm 112 so ausgebildet, dass dieser die Gate-Elektrode 111 und den Gateisolierfilm 110 bedeckt, wie dies in der 13 gezeigt ist.
  • Anschließend werden Öffnungen CNT_S, die in einen Teil des n++-Typ Source-Gebietes 103 und in das p++-Typ Gebiet 109 zur Fixierung des elektrischen Potentials der Körperschicht führen, ausgebildet, indem mittels der Maske M18 (Fotoresistfilm) der Zwischenschicht-Isolierfilm 112 und der Gateisolierfilm 110 mit dem Trockenätzverfahren bearbeitet wird, wie dies in der 14 gezeigt ist.
  • Nach der Entfernung der Maske M18 wird eine Metallsilizidschicht 113 auf der Oberfläche eines Teils des auf der Bodenfläche der Öffnungen CNT_S freiliegenden n++-Typ Source-Gebietes 103 und der Oberfläche des p++-Typ Gebietes 109 zur Fixierung des elektrischen Potentials der Körperschicht ausgebildet, wie dies in der 15 gezeigt ist.
  • Zunächst wird als ein erster Metallfilm z.B. das Nickel (Ni) z.B. mittels des Kathodenzerstäubungsverfahrens auf der Oberfläche der Epitaxieschicht 101 so aufgeschichtet, dass der Zwischenschicht-Isolierfilm 112 und das Innen (Seitenfläche und Bodenfläche) der Öffnungen CNT_S bedeckt werden, dies ist jedoch nicht gezeigt. Die Dicke des ersten Metallfilms beträgt z.B. ca. 0,05 µm. Anschließend wird die Metallsilizidschicht 113 dadurch ausgebildet, dass durch die Silizidierungswärmebehandlung bei 600 - 1000°C der erste Metallfilm und die Epitaxieschicht 101 auf der Bodenfläche der Öffnungen CNT_S reagiert werden, und z.B. die Nickelsilizidschicht (NiSi-Schicht) als der Metallsilizidschicht auf der Oberfläche eines Teils des auf der Bodenfläche der Öffnungen CNT_S freiliegenden n++-Typ Source-Gebietes 103 und der Oberfläche des p++-Typ Gebietes 109 zur Fixierung des elektrischen Potentials der Körperschicht ausgebildet. Anschließend wird der noch nicht reagierte erste Metallfilm mittels des Nassätzverfahrens entfernt. Für das Nassätzverfahren wird z.B. das Schwefelsäureperoxid-Gemisch verwendet.
  • Anschließend werden die Öffnungen CNT_G, die in die Gate-Elektrode 111 führen, ausgebildet, indem mittels der Maske (Fotoresistfilm) der Zwischenschicht-Isolierfilm 112 bearbeitet wird, dies ist jedoch nicht gezeigt.
  • Anschließend wird ein dritter Metallfilm 114, z.B. ein Schichtungsfilm aus einem Titanfilm (Ti-Film), einem Titannitridfilm (TiN-Film) und einem Aluminiumfilm (Al-Film) auf dem Zwischenschicht-Isolierfilm 112 aufgeschichtet, der das Innen der Öffnungen CNT_S, die in den auf der Oberfläche eines Teils des n++-Typ Source-Gebietes 103 und der Oberfläche des p++-Typ Gebietes 109 zur Fixierung des elektrischen Potentials der Körperschicht ausgebildeten Metallsilizidschicht 113 führen, und das Innen der Öffnungen CNT_G (nicht gezeigt), die in die Gate-Elektrode 111 führen, umfasst, wie dies in der 16 gezeigt ist. Die Dicke des Aluminiumfilms (Al-Film) beträgt vorzugsweise z.B. 2,0 µm oder größer. Anschließend werden durch die Bearbeitung des dritten Metallfilms 114 die Elektrode 2 für die Source-Verdrahtung, die über die in CNT_S befindlichen Metallsilizidschicht 113 mit einem Teil des n++-Typ Source-Gebietes 103 und dem p++-Typ Gebietes 109 zur Fixierung des elektrischen Potentials der Körperschicht elektrisch verbunden ist, und die Elektrode 8 für die Gate-Verdrahtung, die durch die Öffnungen CNT_G mit der Gate-Elektrode 111 elektrisch verbunden ist, ausgebildet.
  • Anschließend wird der SiO2-Film oder Polyimidfilm als ein Passivierungsfilm so aufgeschichtet, dass dieser die Elektrode 8 für die Gate-Verdrahtung und die Elektrode 2 für die Source-Verdrahtung bedeckt, dies ist jedoch nicht gezeigt.
  • Anschließend wird die Passivierung durch die Bearbeitung des Passivierungsfilms ausgebildet, dies ist jedoch nicht gezeigt. Dabei werden eine Source-Elektrode-Öffnung 7 und eine Gate-Elektrode-Öffnung 5 ausgebildet.
  • Zunächst wird ein zweiter Metallfilm z.B. mittels des Kathodenzerstäubungsverfahrens auf dem n+-Typ Draingebiet 108 aufgeschichtet, dies ist jedoch nicht gezeigt. Die Dicke des zweiten Metallfilms beträgt z.B. ca. 0,1 µm.
  • Als Nächstes wird eine Metallsilizidschicht 115 so ausgebildet, dass diese das n+-Typ Draingebiet 108 bedeckt, indem durch die Laser-Silizidierungswärmebehandlung der zweite Metallfilm und das n+-Typ Draingebiet 108 reagiert werden, wie dies in der 17 gezeigt ist. Anschließend wird eine Elektrode 116 für die Drain-Verdrahtung so ausgebildet, dass diese die Metallsilizidschicht 115 bedeckt. Auf der Elektrode 116 für die Drain-Verdrahtung wird ein Schichtungsfilm aus dem Ti-Film, dem Ni-Film und dem Goldfilm (Au-Film) mit der Dicke von 0,5 - 1 µm aufgeschichtet und ausgebildet.
  • Danach werden externe Verdrahtungen jeweils mit der Elektrode 2 für die Source-Verdrahtung, der Elektrode 8 für die Gate-Verdrahtung und der Elektrode 116 für die Drain-Verdrahtung elektrisch verbunden.
  • Nach dieser Ausführungsform 1 ist auf diese Weise die Kanallänge zwischen der mit der Maske M12 ausgebildeten n+-Typ ersten Stromdiffusionsschicht 122 und der n+-Typ zweiten Stromdiffusionsschicht 105 bestimmt, wie dies in der 6 gezeigt ist. Somit wird es ermöglicht, dass gegenüber der Konstruktion gemäß der Patentliteratur 4 die Schwankungen der Kanallänge reduziert werden und die Verkürzung des Kanals realisiert werden. Wie in der 6 gezeigt, werden durch die Maske M12 die p+-Typ erste Schicht 123 zur Abschwächung des elektrischen Feldes und die p+-Typ zweite Schicht 119 zur Abschwächung des elektrischen Feldes auf der Oberfläche der n+-Typ ersten Stromdiffusionsschicht 122 und der n+-Typ zweiten Stromdiffusionsschicht 105 ausgebildet. Da somit die Kante des oberen Teils des Grabens auf der Seite der Source die p+-Typ erste Schicht 123 zur Abschwächung des elektrischen Feldes ist, wird der Abfall der Schwellenspannung nicht erzeugt, auch wenn bei dem Einschalten das elektrische Feld an der Kante des oberen Teils des Grabens konzentriert wird, sodass Probleme des Ausleckstroms nicht auftreten können. Somit entstehen keine Schwankungen der Qualität zwischen Chips innerhalb der Leistungsmodule und keine lokale Erwärmung entsteht innerhalb der Leistungsmodule. Darüber hinaus entstehen keine Probleme der fehlerhaften Zündung bei der Umschaltung, da die Schwellenspannung erhöht werden kann.
  • [Ausführungsbeispiel 2]
  • Die Ausführungsform 2 weicht von der oben ausgeführten Ausführungsform 1 darin ab, dass ein n-Typ Sperrschicht-FET-Gebiet 224 hochkonzentriert wird und eine p+-Typ zweite Schicht 219 zur Abschwächung des elektrischen Feldes so ausgebildet ist, dass sich diese p+-Typ zweite Schicht zur Abschwächung des elektrischen Feldes bis den oberen Teil des Sperrschicht-FET-Gebietes 224 erstreckt, wie dies in der 18 in der vogelperspektivischen Ansicht eines wesentlichen Teils der SiC Leistungs-MISFETs gezeigt ist. Der Sperrschicht-FET-Widerstand, der den parasitischen Widerstand darstellt, kann reduziert werden, indem die Konzentration des n-Typ Sperrschicht-FET-Gebietes 224 hochkonzentriert wird. Allerdings wird das elektrische Feld am oberen Teil des Sperrschicht-FETs erhöht, wenn die Konzentration des Sperrschicht-FET-Gebietes 224 hochkonzentriert wird. Daher wird die Oxidschicht am oberen Teil des Sperrschicht-FET-Gebietes 224 dadurch geschützt, dass die p+-Typ zweite Schicht 219 zur Abschwächung des elektrischen Feldes, bei der sich die p+-Typ zweite Schicht zur Abschwächung des elektrischen Feldes bis den oberen Teil des Sperrschicht-FET-Gebietes 224 erstreckt, ausgebildet wird. Infolgedessen kann die hohe Zulässigkeit erreicht werden, während der On-Widerstand reduziert wird.
  • «Verfahren zur Herstellung der Siliziumkarbid-Halbleitervorrichtung»
  • Anhand der 19 und 20 wird das Verfahren zur Herstellung der Siliziumkarbid-Halbleitervorrichtung nach der Ausführungsform 2 erklärt. Die 19 und 20 zeigen jeweils einen vergrößerten Abschnitt des Bildungsgebietes der SiC Leistungs-MISFETs (des Bildungsgebietes der Komponente) der Siliziumkarbid-Halbleitervorrichtung nach der vorliegenden Ausführungsform.
  • Die Vorgänge bis die Ausbildung des p++-Typ Gebietes 209 zur Fixierung des elektrischen Potentials der Körperschicht sind gleich wie die Ausführungsform 1. Die 19 zeigt den Ausbildungsvorgang des n-Typ Sperrschicht-FET-Gebietes 224 und der p+-Typ zweiten Schicht 219 zur Abschwächung des elektrischen Feldes, bei der sich die p+-Typ zweite Schicht zur Abschwächung des elektrischen Feldes bis den oberen Teil des Sperrschicht-FET-Gebietes 224 erstreckt. Wie in der 19 gezeigt, wird eine Maske M20 ausgebildet. Die Maske M20 wird z.B. mit dem Resistfilm ausgebildet. Die Dicke der Maske M20 beträgt z.B. ca. 1 - 4 µm. Die Maske M20 öffnet das Bildungsgebiet des n-Typ Sperrschicht-FET-Gebietes. Das n-Typ Sperrschicht-FET-Gebiet 224 wird dadurch ausgebildet, dass über die Maske M20 hinweg die lonenimplantation der n-Typ Störstelle, z.B. Stickstoffatom (N) oder Phosphoratom (P) in die n--Typ Epitaxieschicht 201 vorgenommen wird.
  • Die Tiefe (siebte Tiefe) von der Oberfläche des n-Typ Sperrschicht-FET-Gebietes 224 beträgt z.B. ca. 0,5 - 2,0 µm. Die Störstellenkonzentration des n-Typ Sperrschicht-FET-Gebietes 224 liegt z.B. im Bereich von 1 × 1014 - 1 × 1017 cm-3.
  • Anschließend wird über die Maske M20 hinweg die lonenimplantation der p-Typ Störstelle, z.B. Al-Atom in die Oberfläche des n-Typ Sperrschicht-FET-Gebietes 224 vorgenommen. Dadurch wird die p+-Typ zweite Schicht 219 zur Abschwächung des elektrischen Feldes, bei der sich die p+-Typ zweite Schicht zur Abschwächung des elektrischen Feldes bis den oberen Teil des Sperrschicht-FET-Gebietes 224 erstreckt, auf der Oberfläche des n-Typ Sperrschicht-FET-Gebietes 224 ausgebildet.
  • Die Tiefe (siebte Tiefe) von der Oberfläche der p+-Typ zweiten Schicht 219 zur Abschwächung des elektrischen Feldes beträgt z.B. ca. 0,01 - 0,5 µm. Die Störstellenkonzentration der p+-Typ zweiten Schicht 219 zur Abschwächung des elektrischen Feldes liegt z.B. im Bereich von 1 × 1017 - 1 × 1019 cm-3.
  • Die restlichen Vorgänge sind identisch mit der Ausführungsform 1, sodass die Ausführungsform 2, die in der den Querschnitt eines wesentlichen Teils zeigenden 20 gezeigt ist, durch die Ausführung der restlichen Vorgänge abgeschlossen wird.
  • Auf diese Weise wird es gemäß der Ausführungsform 2 gleich wie die Ausführungsform 1 ermöglicht, dass gegenüber der Konstruktion gemäß der Patentliteratur 4 die Schwankungen der Kanallänge reduziert werden und die Verkürzung des Kanals realisiert werden. Da die Kante des oberen Teils des Grabens auf der Seite der Source die p+-Typ erste Schicht 223 zur Abschwächung des elektrischen Feldes ist, wird der Abfall der Schwellenspannung nicht erzeugt, auch wenn bei dem Einschalten das elektrische Feld an der Kante des oberen Teils des Grabens konzentriert wird, sodass Probleme des Ausleckstroms nicht auftreten können. Somit entstehen keine Schwankungen der Qualität zwischen Chips innerhalb der Leistungsmodule und keine lokale Erwärmung entsteht innerhalb der Leistungsmodule. Darüber hinaus entstehen keine Probleme der fehlerhaften Zündung bei der Umschaltung, da die Schwellenspannung erhöht werden kann. Da zudem das n-Typ Sperrschicht-FET-Gebiet 224 hochkonzentriert ist, kann Sperrschicht-FET-Widerstand, der den parasitischen Widerstand darstellt, reduziert werden. Da die p+-Typ zweite Schicht 219 zur Abschwächung des elektrischen Feldes, bei der sich die p+-Typ zweite Schicht zur Abschwächung des elektrischen Feldes bis den oberen Teil des Sperrschicht-FET-Gebietes 224 erstreckt, vorhanden ist, wird kein hohes elektrisches Feld, das zum dielektrischen Durchschlag führt, auf die Feld-Oxidschicht 225 am oberen Teil des Sperrschicht-FET-Gebietes bei der Sperrung eingeprägt, auch wenn das n-Typ Sperrschicht-FET-Gebiet 224 hochkonzentriert ist. Somit kann eine Siliziumkarbid-Halbleitervorrichtung mit einer hohen Leistungsfähigkeit und einer hohen Zuverlässigkeit bereitgestellt werden.
  • [Ausführungsbeispiel 3]
  • Die Ausführungsform 3 weicht von der oben ausgeführten Ausführungsform 1 darin ab, dass ein Graben 306 durch eine n+-Typ erste Stromdiffusionsschicht 322 und eine p+-Typ erste Schicht 323 zur Abschwächung des elektrischen Feldes hindurch bis das n++-Typ hochkonzentrierte Source-Gebiet 303 gelangt, wie dies in der vogelperspektivischen Ansicht eines wesentlichen Teils der SiC Leistungs-MISFETs in der 21 gezeigt ist. Dadurch, dass der Graben 306 bis das n++-Typ hochkonzentrierte Source-Gebiet 303 gelangt, stellt bei dem eingeschalteten Zustand der SiC Leistungs-MISFETs die Oberfläche der n+-Typ ersten Stromdiffusionsschicht 322 eine Anreichungsschicht dar, sodass der parasitische Widerstand der n+-Typ ersten Stromdiffusionsschicht 322, deren Konzentration weniger ist als das hochkonzentrierte Source-Gebiet 303, so geringfügig ist, dass dies ignoriert werden kann. Somit kann der On-Widerstand besser reduziert werden.
  • «Verfahren zur Herstellung der Siliziumkarbid-Halbleitervorrichtung»
  • Anhand der 22A - 23B wird das Verfahren zur Herstellung der Siliziumkarbid-Halbleitervorrichtung nach der Ausführungsform 3 erklärt. Die 22A - 23B zeigen jeweils einen vergrößerten Abschnitt des Bildungsgebietes der SiC Leistungs-MISFETs (des Bildungsgebietes der Komponente) der Siliziumkarbid-Halbleitervorrichtung nach der vorliegenden Ausführungsform.
  • Die Vorgänge bis den Aktivierungsvorgang P3 der Störstellen sind gleich wie die oben ausgeführte Ausführungsform 1. Anschließend wird eine Maske 325A, die für die Hartmaske für die Grabenbearbeitung als auch für den Feldoxidfilm dient, ausgebildet, wie dies in den 22A - 22C gezeigt ist. Die Maske 325A wird z.B. mit einem Siliziumoxidfilm (SiO2-Film) ausgebildet.
  • Die 22A zeigt eine Draufsicht eines wesentlichen Teils, die 22B zeigt einen Querschnitt des wesentlichen Teils entlang der AA'-Linie in der 22A, und die 22C zeigt einen Querschnitt des wesentlichen Teils entlang der BB'-Linie in der 22A. Die Dicke der Maske 325A beträgt z.B. ca. 0,5 - 3 µm. An der Maske 325A werden im Bereich, in dem der Graben 306 im späteren Vorgang ausgebildet wird, die Öffnungen ausgebildet. Der Unterschied von der Ausführungsform 1 besteht darin, dass der Öffnungsteil durch die n+-Typ erste Stromdiffusionsschicht 322 und die p+-Typ erste Schicht 323 zur Abschwächung des elektrischen Feldes hindurch bis das n++-Typ hochkonzentrierte Source-Gebiet 303 gelangt, wie in der 22C gezeigt.
  • Anschließend erstreckt sich der Graben 306 mittels des Trockenätzverfahrens durch die n+-Typ erste Stromdiffusionsschicht 322 und die p+-Typ erste Schicht 323 zur Abschwächung des elektrischen Feldes hindurch bis das n++-Typ hochkonzentrierte Source-Gebiet 303 und ferner bis die p+-Typ Körperschicht 302, die n+-Typ zweite Stromdiffusionsschicht 305 und die p+-Typ zweite Schicht 319 zur Abschwächung des elektrischen Feldes.
  • Die Tiefe des auszubildenden Grabens ist kleiner als die Tiefe der p+-Typ Körperschicht 302. Die Tiefe des auszubildenden Grabens beträgt z.B. ca. 0,1 - 1,5 µm. Die Länge X des Grabens (Grabenlänge), die parallel zur Kanallänge verläuft, beträgt z.B. ca. 1 - 4 µm. Die Länge Y1 des Grabens (Grabenbreite), die parallel zur Kanalbreite verläuft, die parallel zum Substrat gerichtet ist, beträgt z.B. ca. 0,1 - 2 µm. Die Abstand Y2 der Gräben, der parallel zur Kanalbreite verläuft, die parallel zum Substrat gerichtet ist, beträgt z.B. ca. 0,1 - 2 µm.
  • Die restlichen Vorgänge sind identisch mit der Ausführungsform 1, sodass die Ausführungsform 3, die in der Schnittansicht eines wesentlichen Teils in der 23A, die der Position der Schnittlinie AA' in der 22A entspricht, und in der Schnittansicht eines wesentlichen Teils in der 23B, die der Position der Schnittlinie BB` in der 22A entspricht, gezeigt ist, durch die Ausführung der restlichen Vorgänge abgeschlossen wird.
  • Auf diese Weise wird es gemäß der Ausführungsform 3 gleich wie die Ausführungsform 1 ermöglicht, dass gegenüber der Konstruktion gemäß der Patentliteratur 4 die Schwankungen der Kanallänge reduziert werden und die Verkürzung des Kanals realisiert werden. Da die Kante des oberen Teils des Grabens auf der Seite der Source die p+-Typ erste Schicht 323 zur Abschwächung des elektrischen Feldes ist, wird der Abfall der Schwellenspannung nicht erzeugt, auch wenn bei dem Einschalten das elektrische Feld an der Kante des oberen Teils des Grabens konzentriert wird, sodass Probleme des Ausleckstroms nicht auftreten können. Somit entstehen keine Schwankungen der Qualität zwischen Chips innerhalb der Leistungsmodule und keine lokale Erwärmung entsteht innerhalb der Leistungsmodule. Darüber hinaus entstehen keine Probleme der fehlerhaften Zündung bei der Umschaltung, da die Schwellenspannung erhöht werden kann. Dadurch, dass, wie in der 23B gezeigt, der Graben 306 bis das n++-Typ hochkonzentrierte Source-Gebiet 303 gelangt, stellt ferner bei dem eingeschalteten Zustand der SiC Leistungs-MISFETs die Oberfläche der n+-Typ ersten Stromdiffusionsschicht 322, deren Konzentration weniger ist als das hochkonzentrierte Source-Gebiet 303, eine Anreichungsschicht dar, sodass der parasitische Widerstand der n+-Typ ersten Stromdiffusionsschicht 322 so geringfügig ist, dass dies ignoriert werden kann. Somit kann eine Siliziumkarbid-Halbleitervorrichtung mit einer höheren Leistungsfähigkeit bereitgestellt werden.
  • [Ausführungsbeispiel 4]
  • Die Halbleitervorrichtung, die die in den obigen Ausführungsformen 1 bis 3 ausgeführten SiC Leistungs-MISFETs aufweist, kann für eine Leistungsumwandlungsvorrichtung verwendet werden. Anhand der 24 wird eine Leistungsumwandlungsvorrichtung nach einer Ausführungsform 4 erklärt. Die 24 zeigt ein Schaltbild, das ein Beispiel der Leistungsumwandlungsvorrichtung (Inverter) nach der Ausführungsform 4 darstellt.
  • Wie in der 24 gezeigt, weist der Inverter 802 SiC Leistungs-MISFETs 804, nämlich Schaltelemente, und Dioden 805 auf. In jeder einzelnen Phase sind zwischen der Versorgungsspannung (Vcc) und dem Eingangspotential der Belastung (z.B. elektrischer Motor) 801 die SiC Leistungs-MISFETs 804 und die Dioden 805 antiparallel geschaltet (oberer Arm), wobei auch zwischen dem Eingangspotential der Belastung 801 und dem Massepotential (GND) die SiC Leistungs-MISFETs 804 und die Dioden 805 antiparallel geschaltet (unterer Arm). Das heißt, in der Belastung 801 sind zwei SiC Leistungs-MISFETs 804 und zwei Dioden 805 in jeder einzelnen Phase vorgesehen, wobei in drei Phasen sechs Schaltelemente 804 und sechs Dioden 805 vorgesehen sind. Ein Steuerkreis 803 ist mit der Gate-Elektrode jedes SiC Leistungs-MISFETs 804 verbunden, wobei durch den Steuerkreis 803 die SiC Leistungs-MISFETs 804 gesteuert werden. Folglich kann die Belastung 801 dadurch angetrieben werden, dass durch den Steuerkreis 803 der elektrische Strom, der durch die den Inverter 802 bildenden SiC Leistungs-MISFETs 804 fließt, gesteuert wird.
  • Im Folgenden wird die Funktion der den Inverter 802 bildenden SiC Leistungs-MISFETs 804 erklärt. Um die Belastung 801, z.B. den elektrischen Motor gesteuert anzutreiben, ist es erforderlich, eine wünschenswerte Sinuswelle der Spannung in die Belastung 801 einzugeben. Der Steuerkreis 803 steuert die SiC Leistungs-MISFETs 804 und führt einen Pulsweitenmodulationsbetrieb zur dynamischen Änderung der Pulsbreite der Rechteckwelle durch. Die ausgegebene Rechteckwelle wird durch einen Induktor geglättet und stellt dann eine gewünschte Pseudosinuswelle dar. Die SiC Leistungs-MISFETs 804 weist die Funktion zum Bilden der Rechteckwelle zum Pulsweitenmodulationsbetrieb auf.
  • Auf diese Weise kann gemäß der Ausführungsform 4 die Leistungsumwandlungsvorrichtung, z.B. Inverter usw. mit der Leistungsfähigkeit erhöht werden, indem für die SiC Leistungs-MISFETs 804 die Halbleitervorrichtung nach den oben ausgeführten Ausführungsformen 1 - 3 verwendet wird, da z.B. diese SiC Leistungs-MISFETs 804 hohe Leistungsfähigkeit aufweisen. Da die SiC Leistungs-MISFETs 804 die Langzeit-Zuverlässigkeit aufweisen, kann die Standzeit der Leistungsumwandlungsvorrichtung, wie z.B. Inverter usw. verlängert werden.
  • Ferner kann in der Leistungsumwandlungsvorrichtung ein Drehstrommotorsystem verwendet werden. Bei der in der obigen 24 gezeigten Belastung 801 handelt es sich um ein Drehstrommotor, wobei die Erhöhung der Leistungsfähigkeit und die Verlängerung der Standzeit des Drehstrommotorsystems dadurch realisiert werden kann, dass die Leistungsumwandlungsvorrichtung, die die in den obigen Ausführungsformen 1 bis 3 erklärte Halbleitervorrichtung aufweist, für den Inverter 802 verwendet wird.
  • [Ausführungsbeispiel 5]
  • Die Halbleitervorrichtung, die die in den obigen Ausführungsformen 1 bis 3 ausgeführten SiC Leistungs-MISFETs aufweist, kann für eine Leistungsumwandlungsvorrichtung verwendet werden. Anhand der 25 wird eine Leistungsumwandlungsvorrichtung nach einer Ausführungsform 5 erklärt. Die 25 zeigt ein Schaltbild, das ein Beispiel der Leistungsumwandlungsvorrichtung (Inverter) nach der Ausführungsform 5 darstellt.
  • Wie in der 25 gezeigt, weist der Inverter 902 SiC Leistungs-MISFETs 904, nämlich Schaltelemente auf. In jeder einzelnen Phase sind zwischen der Versorgungsspannung (Vcc) und dem Eingangspotential der Belastung (z.B. elektrischer Motor) 901 die SiC Leistungs-MISFETs 904 geschaltet (oberer Arm), wobei auch zwischen dem Eingangspotential der Belastung 901 und dem Massepotential (GND) die SiC Leistungs-MISFETs 904 geschaltet (unterer Arm). Das heißt, in der Belastung 901 sind zwei SiC Leistungs-MISFETs 904 in jeder einzelnen Phase vorgesehen, wobei in drei Phasen sechs Schaltelemente 904 vorgesehen sind. Ein Steuerkreis 903 ist mit der Gate-Elektrode jedes SiC Leistungs-MISFETs 904 verbunden, wobei durch den Steuerkreis 903 die SiC Leistungs-MISFETs 904 gesteuert werden. Folglich kann die Belastung 901 dadurch angetrieben werden, dass durch den Steuerkreis 903 der elektrische Strom, der durch die den Inverter 902 bildenden SiC Leistungs-MISFETs 904 fließt, gesteuert wird.
  • Im Folgenden wird die Funktion der den Inverter 902 bildenden SiC Leistungs-MISFETs 904 erklärt. Auch in dieser Ausführungsform ist gleich wie bei der Ausführungsform 4 die Funktion zum Bilden der Rechteckwelle zum Pulsweitenmodulationsbetrieb als eine Funktion der SiC Leistungs-MISFETs vorgesehen. Weiterhin dienen in der vorliegenden Ausführungsform die SiC Leistungs-MISFETs auch als die Dioden 805 gemäß der Ausführungsform 4. Wenn im Inverter 902 die Belastung 901 die Induktivität umfasst, wie z.B. ein elektrischer Motor, muss die in der Induktivität gespeicherte Energie bei der Ausschaltung der SiC Leistungs-MISFETs 904 unbedingt freigegeben werden (Rückflussstrom). In der Ausführungsform 4 spielen die Dioden 805 diese Rolle. Andererseits spielen die SiC Leistungs-MISFETs 904 in der Ausführungsform 5 diese Rolle. Das heißt, der Synchrongleichrichtungsantrieb wird verwendet. Hierbei wird unter dem Synchrongleichrichtungsantrieb ein Verfahren verstanden, in dem beim Rückfluss das Gate der SiC Leistungs-MISFETs 904 eingeschaltet wird und die SiC Leistungs-MISFETs 904 rückwärts geleitet werden.
  • Somit wird der Leitungsverlust beim Rückfluss nicht durch die Eigenschaften der Dioden, sondern durch die Eigenschaften der SiC Leistungs-MISFETs 904 bestimmt. Wenn der Synchrongleichrichtungsantrieb durchgeführt wird, ist die Totzeit, in der sowohl die oberen SiC Leistungs-MISFETs als auch die unteren SiC Leistungs-MISFETs ausgeschaltet sind, erforderlich, um den Kurzschluss zwischen dem oberen Arm und dem unteren Arm zu verhindern. Während dieser Totzeit werden eingebaute PN-Dioden, die aus der Driftschicht der SiC Leistungs-MISFETs 904 und der p-Typ Körperschicht ausgebildet sind, angetrieben. Allerdings ist die Verlagerungsstrecke der Träger von SiC kürzer als die Verlagerungsstrecke der Träger von Si, der Verlust während der Totzeit ist somit klein. Der Verlust ist z.B. gleich wie in dem Fall, in dem die Dioden 805 nach der Ausführungsform 4 durch die SiC Schottky-Dioden ersetzt werden.
  • Auf diese Weise kann gemäß der Ausführungsform 5 der Verlust beim Rückfluss reduziert werden, indem für die SiC Leistungs-MISFETs 904 die Halbleitervorrichtung nach den oben ausgeführten Ausführungsformen 1 - 3 verwendet wird, da z.B. diese SiC Leistungs-MISFETs 904 hohe Leistungsfähigkeit aufweisen. Da keine Diode verwendet wird, kann die Leistungsumwandlungsvorrichtung, wie z.B. Inverter usw. verkleinert werden. Da die SiC Leistungs-MISFETs 904 die Langzeit-Zuverlässigkeit aufweisen, kann die Standzeit der Leistungsumwandlungsvorrichtung, wie z.B. Inverter usw. verlängert werden.
  • Ferner kann die Leistungsumwandlungsvorrichtung für ein Drehstrommotorsystem verwendet werden. Bei der in der obigen 25 gezeigten Belastung 901 handelt es sich um ein Drehstrommotor, wobei die Erhöhung der Leistungsfähigkeit und die Verlängerung der Standzeit des Drehstrommotorsystem dadurch realisiert werden kann, dass die Leistungsumwandlungsvorrichtung, die die in den obigen Ausführungsformen 1 bis 3 erklärte Halbleitervorrichtung aufweist, für den Inverter 902 verwendet wird.
  • [Ausführungsbeispiel 6]
  • Das in der obigen Ausführungsform 4 oder 5 ausgeführte Drehstrommotorsystem kann für ein Kraftfahrzeug, wie Hybrid-Fahrzeug, Elektrofahrzeug, Brennstoffzellenfahrzeug usw. verwendet werden. Anhand der 26 und 27 wird ein Kraftfahrzeug, in dem das Drehstrommotorsystem nach der Ausführungsform 6 verwendet ist, erklärt. Die 26 zeigt ein schematisches Bild, das ein Beispiel der Konstruktion des Elektrofahrzeuges nach der Ausführungsform 6 darstellt, und die 27 zeigt ein Schaltbild, das ein Beispiel eines Hochsetzstellers nach der Ausführungsform 6 darstellt.
  • Wie in der 26 gezeigt, weist das Elektrofahrzeug einen Drehstrommotor 1003, mit dem einer mit Antriebsrädern 1001a, 1001b verbundenen Antriebswelle 1002 die Leistung eingegeben oder aus der Antriebswelle die Leistung ausgegeben wird, einen Inverter 1004 zum Antrieb des Drehstrommotors 1003 und eine Batterie 1005 auf. Das Elektrofahrzeug weist ferner einen Hochsetzsteller 1008, ein Relais 1009 und eine elektronische Steuereinheit 1010 auf, wobei der Hochsetzsteller 1008 mit einer Stromleitung 1006, die mit dem Inverter 1004 verbunden ist, und einer Stromleitung 1007, die mit der Batterie 1005 verbunden ist, verbunden ist.
  • Der Drehstrommotor 1003 ist ein Synchronmotor-Generator, der einen Rotor, in den ein Permanentmagnet eingebettet ist, und einen Stator, um den eine Drei-Phasen-Spule aufgewickelt ist, aufweist. Für den Inverter 1004 kann der in der obigen Ausführungsform 4 oder 5 ausgeführte Inverter verwendet werden.
  • Wie in der 27 gezeigt, besteht der Hochsetzsteller 1008 aus einer Konstruktion, in der eine Drosselspule 1011 und ein Glättungskondensator 1012 mit einem Inverter 1013 verbunden sind. Der Inverter 1013 ist z.B. identisch mit dem in der obigen Ausführungsform 5 ausgeführten Inverter und die Elemente im Inverter sind auch identisch. Die Ausführungsform 6 ist z.B. gleich wie die Ausführungsform 5 mit der Figur, die aus SiC Leistungs-MISFETs 1014 gebildet ist, gezeigt.
  • Die in der 26 gezeigte elektronische Steuereinheit 1010 weist einen Mikroprozessor, einen Speicher und Eingangs- und Ausgangsports auf, und empfängt Signale aus Sensoren zur Erfassung der Rotorposition des Drehstrommotors 1003 oder Aufladungs- und Entladungswerte der Batterie 1005 usw. Die elektronische Steuereinheit 1010 gibt Signale zur Steuerung des Inverters 1004, des Hochsetzstellers 1008 und Relais 1009 aus.
  • Gemäß der Ausführungsform 6 kann auf diese Weise die in der obigen Ausführungsform 4 und 5 ausgeführte Leistungsumwandlungsvorrichtung für den Inverter 1004 und den Hochsetzsteller 1008, nämlich Leistungsumwandlungsvorrichtung, verwendet werden. Ferner kann für das Drehstrommotorsystem, das aus dem Drehstrommotor 1003, dem Inverter 1004 usw. besteht, das in der obigen Ausführungsform 4 oder 5 ausgeführte Drehstrommotorsystem verwendet werden. Dadurch können das Energiesparen, die Verkleinerung, die Gewichtsreduzierung und die Raumeinsparung des Elektrofahrzeugs erzielt werden.
  • In der Ausführungsform 6 wurde das Elektrofahrzeug erklärt, kann jedoch das Drehstrommotorsystem gemäß jeder obigen Ausführungsform ebenfalls für das Hybrid-Fahrzeug, in dem auch der Verbrennungsmotor verwendet wird, und das Brennstoffzellenfahrzeug, in dem die Batterie 1005 durch einen Brennstoffzellenstack ersetzt ist, verwendet werden.
  • [Ausführungsbeispiel 7]
  • Das in den obigen Ausführungsformen 4 und 5 ausgeführte Drehstrommotorsystem kann für ein Schienenfahrzeug verwendet werden. Anhand der 28 wird ein Schienenfahrzeug, in dem das Drehstrommotorsystem nach der Ausführungsform 7 verwendet ist, erklärt. Die 28 zeigt ein Schaltbild, das ein Beispiel eines Konverters und eines Inverters, die im Schienenfahrzeug nach der Ausführungsform 7 vorgesehen sind, darstellt.
  • Wie in der 28 gezeigt, wird die elektrische Leistung von einer Oberleitung OW (z.B. 25kV) über einen Scherenstromabnehmer PG dem Schienenfahrzeug zugeführt. Die Spannung wird über einen Transformator 1109 auf 1,5 kV gesenkt und mittels eines Konverters 1107 vom Wechselstrom zum Gleichstrom umgewandelt. Ferner wird die Spannung über einen Kondensator 1108 mittels eines Inverters 1102 vom Gleichstrom zum Wechselstrom umgewandelt und der Drehstrommotor, nämlich die Belastung 1101 wird mit der Spannung angetrieben. Bezüglich der Elementekonstruktion im Konverter 1107 kann wie bei der oben erklärten Ausführungsform 4 sowohl die SiC Leistungs-MISFETs als auch die Dioden verwendet werden oder kann auch wie bei der oben erklärten Ausführungsform 5 nur die SiC Leistungs-MISFETs verwendet werden. Die Ausführungsform 7 ist z.B. gleich wie die Ausführungsform 5 mit der Figur, die aus SiC Leistungs-MISFETs 1104 gebildet ist, gezeigt. In der 28 ist der in der obigen Ausführungsform 4 oder 5 ausgeführte Steuerkreis nicht gezeigt. In der Figur zeigen die Bezugszeichen RT und WH jeweils die Schiene und das Rad.
  • Gemäß der Ausführungsform 7 kann auf diese Weise die in der obigen Ausführungsform 4 oder 5 ausgeführte Leistungsumwandlungsvorrichtung für den Konverter 1107 verwendet werden. Ferner kann für das Drehstrommotorsystem, das aus der Belastung 1101, dem Inverter 1102 und dem Steuerkreis besteht, das in der obigen Ausführungsform 4 oder 5 ausgeführte Drehstrommotorsystem verwendet werden. Dadurch können das Energiesparen des Schienenfahrzeugs sowie die Verkleinerung und die Gewichtsreduzierung der unter dem Fußboden angeordneten Bauteile erzielt werden.
  • Die von den Erfindern erreichte Erfindung wurde aufgrund der Ausführungsformen konkret erklärt, es versteht sich jedoch, dass die vorliegende Erfindung nicht auf die Ausführungsformen beschränkt ist und verschiedene Modifikationen der vorliegenden Erfindung vorgenommen werden können, ohne vom Kern der vorliegenden Erfindung abzuweichen.
  • Es versteht sich, dass z.B. die Materialien, die Leitfähigkeitstypen und die Herstellungsbedingungen nicht auf die oben beschriebenen Ausführungsformen beschränkt sind, sondern in verschiedener Weise modifiziert werden können. Zur Vereinfachung der Erläuterung sind hier die Ausführungen so vorgesetzt, dass die Leitfähigkeitstypen des Halbleitersubstrats und des Halbleiterfilms festgelegt sind, die vorliegende Erfindung ist jedoch nicht auf die in den oben erklärten Ausführungsformen beschriebenen Leitfähigkeitstypen beschränkt.
  • [Erklärung der Bezugszeichen]
  • 1: Halbleiterchip, 2: Elektrode für die Source-Verdrahtung (Bildungsgebiet der SiC Leistungs-MISFETs, Bildungsgebiet der Komponente), 3: p-Typ schwimmender Feldbegrenzungsring, 4: n++-Typ Schutzring, 5: Gate-Öffnung, 6: SiC Leistungs-MISFET, 7: Source-Öffnung, 8: Elektrode für die Gate-Verdrahtung, 101, 201, 301: n--Typ Epitaxieschicht, 102, 202, 302: p+-Typ Körperschicht, 103, 203, 303: n++-Typ Source-Gebiet, 122, 222, 322: n+-Typ erste Stromdiffusionsschicht, 123, 223, 323: p+-Typ erste Schicht zur Abschwächung des elektrischen Feldes, 119, 219, 319: p+-Typ zweite Schicht zur Abschwächung des elektrischen Feldes, 105, 205, 305: n+-Typ zweite Stromdiffusionsschicht, 124, 224, 324: n--Typ Sperrschicht-FET-Gebiet, 106, 206, 306: Graben, 107, 207, 307: n+-Typ SiC-Substrat, 108, 208, 308: n+-Typ Draingebiet, 109, 209, 309: p++-Typ Gebiet zur Fixierung des elektrischen Potentials der Körperschicht, 110, 210, 310: Gateisolierfilm, 111, 211, 311: Gate-Elektrode, 112, 212, 312: Zwischenschicht-Isolierfilm, 113, 213, 313: Metallsilizidschicht, 114, 214, 314: dritter Metallfilm, 115, 215, 315: Metallsilizidschicht, 116, 216, 316: Elektrode für die Drain-Verdrahtung, 801: Belastung, 802: Inverter, 803: Schaltkreis, 804: SiC-MISFET, 805: Diode, 901: Belastung, 902: Inverter, 903: Schaltkreis, 904: SiC-MISFET, 1001a, 1001b: Antriebsrad, 1002: Antriebswelle, 1003: Drehstrommotor, 1004: Inverter, 1005: Batterie, 1006: Stromleitung, 1007: Stromleitung, 1008: Hochsetzsteller, 1009: Relais, 1010: elektronische Steuereinheit, 1011: Drosselspule, 1012: Glättungskondensator, 1013: Inverter, 1014: SiC-MISFET, 1101: Belastung, 1102: Inverter, 1104: SiC-MISFET, 1107: Konverter, 1108: Kondensator, 1109: Transformator, OW: Oberleitung, RT: Schiene, WH: Rad, Vcc: Versorgungsspannung, GND: Massepotential

Claims (16)

  1. Halbleitervorrichtung gekennzeichnet durch: - ein Halbleitersubstrat (107; 207; 307) mit einem ersten Leitfähigkeitstyp mit einer ersten Störstellenkonzentration, - eine Rückseitenelektrode (116; 216; 316), die auf der Rückseite des Halbleitersubstrates (107; 207; 307) ausgebildet ist, - ein auf dem Halbleitersubstrat (107; 207; 307) ausgebildetes erstes Gebiet (101; 201; 301) mit dem ersten Leitfähigkeitstyp mit einer zweiten Störstellenkonzentration, die niedriger ist als die erste Störstellenkonzentration, - ein im ersten Gebiet (101; 201; 301) mit dem ersten Leitfähigkeitstyp ausgebildetes zweites Gebiet (102; 202; 302) mit einem von dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyp, wobei das zweite Gebiet (102; 202; 302) auf der Vorderseite des Halbleitersubstrates (107; 207; 307) ausgebildet ist, - ein drittes Gebiet (124; 224; 324) mit dem ersten Leitfähigkeitstyp, das zwischen nebeneinander liegenden mehreren der zweiten Gebiete (102; 202; 302) liegt, - ein viertes Gebiet (103; 203; 303) mit dem ersten Leitfähigkeitstyp, das im zweiten Gebiet (102; 202; 302) mit dem zweiten Leitfähigkeitstyp ausgebildet ist, - ein fünftes Gebiet (122; 222; 322) mit dem ersten Leitfähigkeitstyp mit einer niedrigeren Konzentration als das vierte Gebiet (103; 203; 303) mit dem ersten Leifähigkeitstyp, wobei das fünfte Gebiet (122; 222; 322) an das vierte Gebiet (103; 203; 303) mit dem ersten Leitfähigkeitstyp angrenzt und mit diesem elektrisch verbunden ist, - ein sechstes Gebiet (105; 205; 305) mit dem ersten Leitfähigkeitstyp mit der gleichen Konzentration wie das fünfte Gebiet (122; 222; 322) mit dem ersten Leitfähigkeitstyp, wobei das sechste Gebiet (105; 205; 305) mit dem dritten Gebiet (124; 224; 324) elektrisch verbunden ist, - einen Graben (106; 206; 306), dessen Bodenfläche an das zweite Gebiet (102; 202; 302) anliegt, wobei der Graben (106; 206; 306) weniger Tiefe aufweist als das zweite Gebiet (102; 202; 302) und sich in das fünfte Gebiet (122; 222; 322), das zweite Gebiet (102; 202; 302) und das sechste Gebiet (105; 205; 305) erstreckt, - einen Gateisolierfilm (110; 210; 310), der in einer Innenwand des Grabens (106; 206; 306) ausgebildet ist, und - eine Gate-Elektrode (111; 211; 311), die auf dem Gateisolierfilm (110; 210; 310) ausgebildet ist.
  2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass diese ferner versehen ist mit: - einem siebten Gebiet (123; 223; 323) mit dem zweiten Leitfähigkeitstyp, das auf dem fünften Gebiet (122; 222; 322) mit dem ersten Leitfähigkeitstyp ausgebildet ist und mit dem zweiten Gebiet (102; 202; 302) mit dem zweiten Leitfähigkeitstyp elektrisch verbunden ist, und - einem achten Gebiet (119; 219; 319) mit dem zweiten Leitfähigkeitstyp mit der gleichen Konzentration wie das siebte Gebiet (123; 223; 323), wobei das achte Gebiet (119; 219; 319) auf dem sechsten Gebiet (105; 205; 305) mit dem ersten Leitfähigkeitstyp ausgebildet ist und mit dem zweiten Gebiet (102; 202; 302) mit dem zweiten Leitfähigkeitstyp elektrisch verbunden ist.
  3. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Störstellenkonzentration des vierten Gebietes (103; 203; 303) mit dem ersten Leitfähigkeitstyp im Bereich von 1 × 1019 cm-3 - 1 × 1021 cm-3 liegt, wobei die Störstellenkonzentration des fünften Gebietes (122; 222; 322) mit dem ersten Leitfähigkeitstyp und des sechsten Gebietes (105; 205; 305) mit dem ersten Leitfähigkeitstyp gleich ist und im Bereich von 5 × 1016 cm-3 - 5 × 1018 cm-3 liegt.
  4. Halbleitervorrichtung nach Anspruch 2, dadurch gekennzeichnet, dass die Störstellenkonzentration des siebten Gebietes (123; 223; 323) mit dem zweiten Leitfähigkeitstyp und des achten Gebietes (119; 219; 319) mit dem zweiten Leitfähigkeitstyp gleich ist und im Bereich von 1 × 1017 cm-3 - 1 × 1019 cm-3 liegt.
  5. Verfahren zur Herstellung einer Halbleitervorrichtung gekennzeichnet durch die folgenden Schritte: - Vorbereiten eines Siliziumkarbid-Halbleitersubstrates (107; 207; 307) mit einem ersten Leitfähigkeitstyp, in dem eine Epitaxieschicht (101; 201; 301) mit dem ersten Leitfähigkeitstyp ausgebildet ist, - Ausbilden einer Körperschicht (102; 202; 302) mit einem dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyp in der Epitaxieschicht (101; 201; 301), - Ausbilden eines Sperrschicht-FET-Gebietes (124; 224; 324) mit dem ersten Leitfähigkeitstyp, das zwischen nebeneinander liegenden mehreren der Körperschichten (102; 202; 302) liegt, - Ausbilden eines Source-Gebietes (103; 203; 303) mit dem ersten Leitfähigkeitstyp in der Körperschicht (102; 202; 302) mit dem zweiten Leitfähigkeitstyp, - Ausbilden einer ersten Stromdiffusionsschicht (122; 222; 322) mit dem ersten Leitfähigkeitstyp derart, dass die erste Stromdiffusionsschicht (122; 222; 322) an das Source-Gebiet (103; 203; 303) mit dem ersten Leitfähigkeitstyp angrenzt und mit diesem elektrisch verbunden ist, sowie die Konzentration der Stromdiffusionsschicht (122; 222; 322) niedriger ist als die des Source-Gebietes (103; 203; 303) mit dem ersten Leitfähigkeitstyp, - Ausbilden einer ersten Stromdiffusionsschicht (122; 222; 322) mit dem ersten Leitfähigkeitstyp und einer zweiten Stromdiffusionsschicht (105; 205; 305) mit dem ersten Leitfähigkeitstyp mittels einer Maske (M12), wobei die erste Stromdiffusionsschicht (122; 222; 322) und die zweite Stromdiffusionsschicht (105; 205; 305) mit dem Sperrschicht-FET-Gebiet (124; 224; 324) elektrisch verbunden sind, - Ausbilden eines Grabens (106; 206; 306), der eine niedrigere Tiefe aufweist als die Körperschicht (102; 202; 302) und mit einer Bodenfläche an der Körperschicht (102; 202; 302) anliegt sowie sich mit einer Seitenfläche an der ersten Stromdiffusionsschicht (122; 222; 322), der Körperschicht (102; 202; 302) und der zweiten Stromdiffusionsschicht (105; 205; 305) anliegend erstreckt, - Ausbilden eines Isolierfilms (110; 210; 310) in einer Innenwand des Grabens (106; 206; 306), und - Ausbilden einer Gate-Elektrode (111; 211; 311) auf dem Isolierfilm (110; 210; 310).
  6. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 5, dadurch gekennzeichnet, dass die Vorgänge zum Ausbilden der ersten Stromdiffusionsschicht (122; 222; 322) mit dem ersten Leitfähigkeitstyp und der zweiten Stromdiffusionsschicht (105; 205; 305) mit dem ersten Leitfähigkeitstyp Vorgänge sind, in denen das gleichzeitige Ausbilden durch die lonenimplantation einer Störstelle mit dem ersten Leitfähigkeitstyp, welche über eine Resistmaske erfolgt, die mit einer gleichen Fotomaske durch eine gleichzeitige Belichtung ausgebildet ist, durchgeführt wird.
  7. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 5, dadurch gekennzeichnet, dass eine erste Schicht (123; 223; 323) zur Abschwächung des elektrischen Feldes mit dem zweiten Leitfähigkeitstyp auf der ersten Stromdiffusionsschicht (122; 222; 322) mit dem ersten Leitfähigkeitstyp so ausgebildet wird, dass die erste Schicht (123; 223; 323) zur Abschwächung des elektrischen Feldes mit der Körperschicht (102; 202; 302) mit dem zweiten Leitfähigkeitstyp elektrisch verbunden ist, und ferner eine zweite Schicht (119; 219; 319) zur Abschwächung des elektrischen Feldes mit dem zweiten Leitfähigkeitstyp auf der zweiten Stromdiffusionsschicht mit dem ersten Leitfähigkeitstyp so ausgebildet wird, dass die zweite Schicht (119; 219; 319) zur Abschwächung des elektrischen Feldes mit der Körperschicht (102; 202; 302) mit dem zweiten Leitfähigkeitstyp elektrisch verbunden ist und die gleiche Konzentration wie die erste Schicht zur Abschwächung des elektrischen Feldes aufweist.
  8. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 7, dadurch gekennzeichnet, dass die Vorgänge zum Ausbilden der ersten Schicht (123; 223; 323) zur Abschwächung des elektrischen Feldes mit dem zweiten Leitfähigkeitstyp und der zweiten Schicht (119; 219; 319) zur Abschwächung des elektrischen Feldes mit dem zweiten Leitfähigkeitstyp Vorgänge sind, in denen das gleichzeitige Ausbilden der ersten Stromdiffusionsschicht (122; 222; 322) und der zweiten Stromdiffusionsschicht (105; 205; 305) durch die lonenimplantation einer Störstelle mit dem ersten Leitfähigkeitstyp, welche über eine Resistmaske erfolgt, die mit einer gleichen Fotomaske durch eine gleichzeitige Belichtung ausgebildet ist, durchgeführt wird, und danach das gleichzeitige Ausbilden der ersten Schicht (123; 223; 323) zur Abschwächung des elektrischen Feldes und der zweiten Schicht (119; 219; 319) zur Abschwächung des elektrischen Feldes durch die über die Resistmaske erfolgende lonenimplantation einer Störstelle mit dem zweiten Leitfähigkeitstyp durchgeführt wird.
  9. Halbleitervorrichtung nach Anspruch 2, dadurch gekennzeichnet, dass das dritte Gebiet (124; 224; 324) mit dem ersten Leitfähigkeitstyp ein neuntes Gebiet mit dem ersten Leitfähigkeitstyp darstellt, das so ausgebildet ist, dass die Störstellenkonzentration höher ist als die Störstellenkonzentration des ersten Gebietes (101; 201; 301) mit dem ersten Leitfähigkeitstyp, und das achte Gebiet (119; 219; 319) mit dem zweiten Leitfähigkeitstyp ein zehntes Gebiet mit dem zweiten Leitfähigkeitstyp darstellt, das so ausgebildet ist, dass sich dieses von dem sechsten Gebiet (105; 205; 305) mit dem ersten Leitfähigkeitstyp zu dem dritten Gebiet (124; 224; 324) mit dem ersten Leitfähigkeitstyp erstreckt und dieses mit dem zweiten Gebiet (102; 202; 302) mit dem zweiten Leitfähigkeitstyp elektrisch verbunden ist.
  10. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass der Graben (106; 206; 306) ein Graben (106; 206; 306) ist, der sich zusätzlich zu dem fünften Gebiet (122; 222; 322), dem zweiten Gebiet (102; 202; 302) und dem sechsten Gebiet (105; 205; 305) bis in das vierte Gebiet (103; 203; 303) erstreckt, und eine geringere Tiefe aufweist als das zweite Gebiet (102; 202; 302) sowie mit der Bodenfläche an das zweite Gebiet (102; 202; 302) angrenzt.
  11. Halbleitervorrichtung nach Anspruch 10, dadurch gekennzeichnet, dass diese ferner versehen ist mit: - einem siebten Gebiet (123; 223; 323) mit dem zweiten Leitfähigkeitstyp, das auf dem fünften Gebiet (122; 222; 322) mit dem ersten Leitfähigkeitstyp ausgebildet ist und mit dem zweiten Gebiet (102; 202; 302) mit dem zweiten Leitfähigkeitstyp elektrisch verbunden ist, und - einem achten Gebiet (119; 219; 319) mit dem zweiten Leitfähigkeitstyp mit der gleichen Konzentration wie das siebte Gebiet (123; 223; 323), wobei das achte Gebiet (119; 219; 319) auf dem sechsten Gebiet (105; 205; 305) mit dem ersten Leitfähigkeitstyp ausgebildet ist und mit dem zweiten Gebiet (102; 202; 302) mit dem zweiten Leitfähigkeitstyp elektrisch verbunden ist.
  12. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass das Material des Halbleitersubstrates (107; 207; 307) Siliziumkarbid ist.
  13. Leistungsumwandlungsvorrichtung (802; 902; 1004, 1008, 1013; 1102, 1107), die die Halbleitervorrichtung nach Anspruch 1 als ein Schaltelement (804; 904; 1014; 1104) aufweist.
  14. Drehstrommotorsystem, in dem mit der Leistungsumwandlungsvorrichtung (802; 902; 1013; 1107) nach Anspruch 13 die Gleichstromleistung in die Wechselstromleistung umgewandelt wird und ein Drehstrommotor (801; 901; 1003; 1101) angetrieben wird.
  15. Kraftfahrzeug, in dem mit dem Drehstrommotorsystem nach Anspruch 14 Räder (1001a, 1001b) angetrieben werden.
  16. Schienenfahrzeug, in dem mit dem Drehstrommotorsystem nach Anspruch 14 Räder (WH) angetrieben werden.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102020202015A1 (de) * 2020-02-18 2021-08-19 Robert Bosch Gesellschaft mit beschränkter Haftung Vertikaler Feldeffekttransistor und Verfahren zum Ausbilden desselben

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009260253A (ja) 2008-03-26 2009-11-05 Rohm Co Ltd 半導体装置およびその製造方法
JP2015032813A (ja) 2013-08-07 2015-02-16 住友電気工業株式会社 炭化珪素半導体装置
WO2016116998A1 (ja) 2015-01-19 2016-07-28 株式会社日立製作所 半導体装置及びその製造方法、電力変換装置、３相モータシステム、自動車、並びに鉄道車両
WO2016129068A1 (ja) 2015-02-12 2016-08-18 株式会社日立製作所 半導体装置及びその製造方法、電力変換装置、３相モータシステム、自動車並びに鉄道車両
JP6168732B2 (ja) 2012-05-11 2017-07-26 株式会社日立製作所 炭化珪素半導体装置およびその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5617190B2 (ja) * 2009-05-22 2014-11-05 富士電機株式会社 半導体装置の製造方法および半導体装置
JP6463214B2 (ja) * 2014-05-08 2019-01-30 三菱電機株式会社 半導体装置
JP6843561B2 (ja) * 2016-09-02 2021-03-17 株式会社日立製作所 半導体装置および電力変換装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009260253A (ja) 2008-03-26 2009-11-05 Rohm Co Ltd 半導体装置およびその製造方法
JP6168732B2 (ja) 2012-05-11 2017-07-26 株式会社日立製作所 炭化珪素半導体装置およびその製造方法
JP2015032813A (ja) 2013-08-07 2015-02-16 住友電気工業株式会社 炭化珪素半導体装置
WO2016116998A1 (ja) 2015-01-19 2016-07-28 株式会社日立製作所 半導体装置及びその製造方法、電力変換装置、３相モータシステム、自動車、並びに鉄道車両
WO2016129068A1 (ja) 2015-02-12 2016-08-18 株式会社日立製作所 半導体装置及びその製造方法、電力変換装置、３相モータシステム、自動車並びに鉄道車両

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