JP2006309934A - 起動回路を備えるメモリ - Google Patents

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Abstract

【課題】 ＶＢＢポンプのサイズ及び／又はＶＢＢポンプの数を低減し、ＶＢＢ電位制限用の放電装置を省略可能にする。
【解決手段】 メモリは、第２電圧をグランドに接続した状態で第１電圧を第１値に上昇させ、第２電圧がフローティングとなった状態で第１電圧を第１値から第２値へ低下させることで、寄生結合容量を介して第２電圧を低下させ、そして、第１電圧が第２値よりも低い状態で、第２電圧を第３値へ低下させるように第２電圧を送り出す、ように構成された起動回路を含んでいる。
【選択図】図７

Description

発明の詳細な説明
[背景技術]
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は、一般的にＤＲＡＭの内部で生成されるいくつかの電圧を使用する。その電圧の一部は、それらがＶＤＤからＶＳＳの範囲内にある場合は、電源電圧ＶＤＤまたはＶｉｎｔから調整される。一般にＶＤＤからＶＳＳの範囲外にあるターゲット電圧は、ＶＤＤよりも大きな電圧を得るためにＶＤＤ（例えば、昇圧ワード線電圧（ＶＰＰ））から、あるいはＶＳＳよりも小さな電圧を得るためにＶＳＳ（例えば、アレイトランジスタの基板バイアス電圧（ＶＢＢ））から送り出される。
一般に、ワード線の負電圧である負のワード線低電圧（ＶＮＷＬＬ）とＶＢＢとは別々に生成される。ＶＮＷＬＬとＶＢＢの各電圧は逆であることが必要となる。起動中、電圧ＶＢＢとプレート電圧（ＶＰＬ）との間の寄生結合容量と、電圧ＶＢＢとビット線等化電圧（ＶＢＬＥＱ）との間の寄生結合容量と、電圧ＶＢＢと電圧ＶＮＷＬＬとの間の寄生結合容量とを充電するための大きな駆動力が電圧ＶＢＢにとって必要となる。起動後は、顕著な漏れが発生しないため、電圧ＶＢＢに必要な駆動力は小さい。起動中は、電圧ＶＮＷＬＬと電圧ＶＢＬＥＱとの間の寄生結合容量と、電圧ＶＮＷＬＬと電圧ＶＢＢとの間の寄生結合容量とを充電するために小さな駆動力が電圧ＶＮＷＬＬにとって必要となる。起動後は、アクティブ状態中のワード線をプリチャージするために大きな駆動力が必要となる。
起動中の主な課題は、電圧ＶＤＤの値、プロセスケースの違いや温度にかかわらず、規定された規格内、つまり汎用ＤＲＡＭの場合の２００μｓあるいはセルラーＲＡＭの場合の１５０μｓ内に、電圧ＶＰＬと電圧ＶＢＬＥＱとの正電圧への上昇、及び電圧ＶＢＢと電圧ＶＮＷＬＬとの負電圧への下降を最適にすることである。起動中、ＶＰＬ、ＶＢＬＥＱ、ＶＢＢ、ＶＮＷＬＬ間の静電容量ネットワークが充電される。ＶＰＬ及びＶＢＬＥＱの各電圧は正の側に充電され、ＶＢＢ及びＶＮＷＬＬの各電圧は負の側に充電される。容量結合によって、電圧ＶＰＬまたは電圧ＶＢＬＥＱのあらゆる上昇が電圧ＶＢＢと電圧ＶＮＷＬＬの正電圧への上昇を引き起こし、電圧ＶＢＢまたは電圧ＶＮＷＬＬはフローティングとなる。したがって、一般的なＤＲＡＭにはＶＢＢ及びＶＮＷＬＬの各電圧のあらゆる電位上昇を制限する放電装置が備えられている。電圧ＶＰＬ及び電圧ＶＢＬＥＱは、電圧ＶＢＢまたは電圧ＶＮＷＬＬが増加するのを制限するために、起動中には駆動力を低下させながら働く。しかし、この駆動力の低下によって起動時間が長くなることがある。
一般的にＤＲＡＭチップは、ＶＢＢとＶＮＷＬＬとの各電圧に対する個別のポンプシステムと、電圧ＶＢＢまたは電圧ＶＮＷＬＬのあらゆる電位上昇を制限する放電装置とを有する。また、電圧ＶＢＢまたは電圧ＶＮＷＬＬのあらゆる電位上昇を制限するために、電圧ＶＰＬ及び電圧ＶＢＬＥＱの駆動力が調節される。また、一般的なＤＲＡＭチップの場合、幾つかのＶＢＢポンプが起動のために必要となるが、起動後は小さい漏れを調整するために小さなＶＢＢポンプが１つのみ必要となる。一般的なＤＲＡＭチップでは、何個か設けられているＶＢＢポンプと起動中のみに使用される放電装置とに大きなチップ面積が使われている。
米国特許第６，２０５，０６１号明細書 米国特許第５，４６９，３８７号明細書
[発明の概要]
本発明の一実施形態によりメモリが提供される。このメモリは、第２電圧をグランドに接続した状態で第１電圧を第１値に上昇させ、第２電圧をフローティングとした状態で第１電圧を第１値から第２値へ低下させることで、寄生結合容量を介して第２電圧を低下させ、そして、第１電圧を第２値よりも低い状態として、第２電圧を第３値へ低下させるように第２電圧を送り出す、ように構成された起動回路を含んでいる。
本発明の実施形態は下記図面を参照することで理解しやすくなる。図面に記載された構成部材は、それぞれ必ずしも一律の縮尺で描かれているものではない。また、同じ参照番号を有する構成部材はそれぞれ同様の箇所を示す。
図１は、本発明の実施形態によるランダムアクセスメモリの一実施形態を示すブロック図である。
図２は、メモリセルの一実施形態を示す図である。
図３は、寄生結合容量を含むメモリセルの一実施形態を示す図である。
図４は、電圧駆動回路の一実施形態を示す図である。
図５は、電圧駆動回路の制御回路の一実施形態を示す図である。
図６は、電圧ポンプ回路の一実施形態を示す図である。
図７は、電圧駆動回路、制御回路、及び電圧ポンプ回路における信号のタイミングの一実施形態を示すタイミング図である。
[詳細な説明]
図１はランダムアクセスメモリ１０の一実施形態を示すブロック図である。本実施形態において、ランダムアクセスメモリ１０はダイナミックランダムアクセスメモリ（ＤＲＡＭ）である。ＤＲＡＭ１０は、メモリコントローラ２０と少なくとも一つのメモリバンク３０とを含む。メモリバンク３０はメモリセルアレイ３２、行デコーダ４０、列デコーダ４４、センスアンプ４２、及びデータ入出力回路４６を含む。メモリコントローラ２０は通信リンク２２を介してメモリバンク３０と電気的に接続されている。
ＤＲＡＭ１０は、チャージポンプとしてメモリセル３８における寄生結合容量を用いることで効率的かつ迅速な起動を実現するように構成されている。メモリセル３８における寄生結合容量の充電は起動時に行われる。まず初めに、キャパシタプレート電圧（ＶＰＬ）とビット線等化電圧（ＶＢＬＥＱ）とがアレイトランジスタの基板バイアス電圧（ＶＢＢ）とともに上昇し、負のワード線低電圧（ＶＮＷＬＬ）がグランドに固定される。電圧ＶＰＬ及び電圧ＶＢＬＥＱはターゲット値よりも高い値まで上昇する。次に、ＶＢＢ及びＶＮＷＬＬをフローティングにすると、電圧ＶＢＢおよび電圧ＶＮＷＬＬが、電圧ＶＢＢおよび電圧ＶＮＷＬＬの速い変化をもたらす寄生容量結合を介して、電圧ＶＰＬおよび電圧ＶＢＬＥＱと同じだけ降下する。電圧ＶＰＬおよび電圧ＶＢＬＥＱが一旦ターゲット値まで下がると、電圧ＶＢＢおよび電圧ＶＮＷＬＬのポンプが作動を開始し、電圧ＶＢＢと電圧ＶＮＷＬＬがそれらのターゲット値まで下がる。
導電ワード線３４は、行選択線と呼ばれ、メモリセルアレイ３２のｘ方向に延びている。また、導電ビット線３６は、メモリセルアレイ３２のｙ方向に延びている。メモリセル３８はそれぞれ、ワード線３４とビット線３６との交点に配置される。各ワード線３４は行デコーダ４０と電気的に接続され、各ビット線３６はセンスアンプ４２と電気的に接続されている。センスアンプ４２は導電列デコーダ線４５を介して列デコーダ４４と電気的に接続されている。また、センスアンプ４２はデータ線４７を介してデータ入出力回路４６と電気的に接続されている。
データ入出力回路４６は複数のラッチ及び、データ入出力（Ｉ／Ｏ）パッドまたはデータ入出力（Ｉ／Ｏ）ピン（ＤＱ）を備え、メモリバンク３０と外部装置との間でデータ転送を行っている。メモリバンク３０への書き込みの対象となるデータは、外部装置から入力されたピンＤＱの電圧として示される。この電圧は適切な信号に変換され、変換された信号は選択メモリセル３８へ格納される。メモリバンク３０から読み出したデータは、外部装置が取り出せるようにメモリバンク３０からピンＤＱに示される。一旦アクセスが完了し出力が可能となると、選択メモリセル３８から読み出したデータはピンＤＱに現れる。普段、ピンＤＱはハイインピーダンス状態にある。
メモリコントローラ２０は、メモリバンク３０に対するデータの読み出し及び書き込みを制御する。読み出し動作中は、メモリコントローラ２０は選択メモリセル３８の行アドレスを行デコーダ４０に送る。行デコーダ４０は選択ワード線３４を能動化する。ワード線３４が能動化される際、選択ワード線３４と接続された各メモリセル３８に格納されている値がそれぞれビット線３６へ送られる。各メモリセル３８の値はそれぞれビット線３６と電気的に接続されたセンスアンプ４２によって読み出される。メモリコントローラ２０は選択メモリセル３８の列アドレスを列デコーダ４４へ送る。列デコーダ４４は、外部装置がデータを取り出せるように、どのセンスアンプ４２からデータをデータ入出力回路４６へ送らせるかを決定する。
一方、書き込み動作時には、外部装置によって、アレイ３２に記憶しようとするデータがデータ入出力回路４６に置かれる。メモリコントローラ２０は、データを記憶しようとする選択メモリセル３８の行アドレスを行デコーダ４０に送る。行デコーダ４０は選択ワード線３４を能動化する。メモリコントローラ２０は、データを記憶しようとする選択メモリセル３８の列アドレスを列デコーダ４４に送る。列デコーダ４４は、データ入出力回路４６から入力されたデータをどのセンスアンプ４２に送るかを決定する。センスアンプ４２は、ビット線３６を介してデータを選択メモリセル３８に書き込む。
図２は、メモリセルアレイ３２における一つのメモリセル３８の一実施形態を示す図である。メモリセル３８は、トランジスタ４８とキャパシタ５０とを備えている。トランジスタ４８のゲートはワード線（ＷＬ）３４と電気的に接続されている。トランジスタ４８のドレイン−ソース路はビット線（ＢＬ）３６及びキャパシタ５０と電気的に接続されている。キャパシタ５０は充電され、論理“０”あるいは論理“１”のどちらかを示す。読み出し動作中には、ワード線３４が能動化されてトランジスタ４８がオンになる。そして、ビット線３６とトランジスタ４８とを介して、キャパシタ５０に格納されている値が対応するセンスアンプ４２によって読み出される。一方、書き込み動作中には、ワード線３４が能動化されてトランジスタ４８がオンになる。そして、ビット線３６とトランジスタ４８とを介して、キャパシタ５０に格納されている値が対応するセンスアンプ４２によって書き込みされる。
メモリセル３８における読み出し動作は破壊的な読み出し動作である。読み出し動作が終わると、その都度キャパシタ５０は読み出したばかりの値で再充電する。また、読み出し動作が行われなくても、キャパシタ５０は時間が経つと電荷を失う。記憶された値を保持するために、メモリセル３８に対する読み出し、あるいは書き込みをすることでメモリセル３８を一定時間毎にリフレッシュする。メモリセルアレイ３２内の全てのメモリセル３８は一定時間毎にリフレッシュされ、それぞれが持つ値を維持している。
一実施形態において、ランダムアクセスメモリ１０は、ダブルデータレートシンクロナスダイナミックランダムアクセスメモリ（ＤＤＲ ＳＤＲＡＭ）、ＤＤＲ−ＩＩ ＳＤＲＡＭ、あるいはＤＤＲ−ＩＩＩ ＳＤＲＡＭである。別の実施形態において、ランダムアクセスメモリ１０は、擬似スタティックランダムアクセスメモリ（ＰＳＲＡＭ）である。ＰＳＲＡＭの一種に、無線機器で使用されるセルラーＲＡＭ（登録商標）がある。セルラーＲＡＭは、スタティックランダムアクセスメモリ（ＳＲＡＭ）の完全互換品であり、６つのトランジスタを備えるＳＲＡＭセルに対して、単一のトランジスタを備えるＤＲＡＭセルに基づいている。さらに別の実施形態において、ランダムアクセスメモリ１０は、モバイルランダムアクセスメモリ（Ｍｏｂｉｌｅ−ＲＡＭ）としても知られる低電力ＳＤＲＡＭである。Ｍｏｂｉｌｅ−ＲＡＭは、特に携帯電話、携帯情報端末（ＰＤＡ）、携帯用コンピュータ等の無線機器専用に設計された低電力同期ＤＲＡＭである。
一実施形態において、ＤＲＡＭでは電源電圧（ＶＤＤまたはＶｉｎｔ）、共通電圧（ＶＳＳ）、ビット線高電圧（ＶＢＬＨ）、昇圧ワード線電圧（ＶＰＰ）、アレイトランジスタの基板バイアス電圧（ＶＢＢ）、アレイプレート電圧（ＶＰＬ）、待機モードでのビット線等化電圧（ＶＢＬＥＱ）、負のワード線低電圧（ＶＮＷＬＬ）等、多くの動作電圧を使用する。ＶＢＬＨは、メモリセルを論理“１”にセットするためにビット線３６に印加される。ＶＰＰは、ＶＢＬＨをメモリセルに書き込みするために、ＶＢＬＨとアレイデバイス閾値電圧（ＶＴａｒｒａｙ）とを足した値よりも大きい。ＶＢＢは、アレイデバイスと垂直寄生トレンチトランジスタとの閾値電圧以下でのリークを抑えるために用いられる。また、ＶＢＢはアレイデバイス閾値電圧の微調整をし、ビット線の静電容量を低下させる。ＶＰＬは、ＶＢＬＨ／２と等しい。ＶＰＬはノード絶縁ストレスを低減し、対称型セル静電容量に論理“１”および論理“０”を供給する。ＶＢＬＥＱはＶＢＬＨ／２と等しい。ＶＢＬＥＱは、待機モードにおいてセンスアンプに基準電圧を供給する。ＶＮＷＬＬはアレイデバイスの閾値電圧以下でのリークを低減する。
図３は、寄生結合容量９０、９２、９４、９６を含むメモリセルの一実施形態を示す図である。メモリセル３８はウェハ上に作りこまれ、Ｐ型ウェル６２、Ｎ型プレート６８、Ｐ型基板７０、Ｐ型領域６０及び７４、Ｎ型領域６４、６６、７２、ディープトレンチキャパシタ５０、及びトランジスタ４８を備える。Ｐ型領域７４はＰ型基板７０をグランド８４に接続する。ＶＢＢ信号経路８０は、Ｐ型領域６０を介してＰウェル６２と電気的に接続され、トランジスタ４８の基板バイアス電圧を供給する。ＢＬ３６は、トランジスタ４８のドレイン−ソース路の一端となるＮ型領域６４と電気的に接続されている。ＷＬ３４はトランジスタ４８のゲートと電気的に接続されている。ＶＰＬ信号経路８２は、Ｎ型領域７２と電気的に接続され、キャパシタ５０にプレート電圧を供給する。
キャパシタ９０は、Ｐウェル６２とＮ型領域６４との間、あるいはＶＢＢ信号経路８０とＢＬ３６との間の寄生結合容量を示す。キャパシタ９２は、Ｐウェル６２とトランジスタ４８のゲートとの間、あるいはＢＬ３６とＷＬ３４との間の寄生結合容量を示す。キャパシタ９４は、Ｐウェル６２とトランジスタ４８のゲートとの間、あるいはＶＢＢ信号経路８０とＷＬ３４との間の寄生結合容量を表す。キャパシタ９６は、Ｐウェル６２とＮ型プレート６８との間、あるいはＶＢＢ信号経路８０とＶＰＬ信号経路８２との間の寄生結合容量を示す。
起動時、キャパシタ９０はＶＢＢ信号経路８０の電圧ＶＢＢとＢＬ３６の電圧ＶＢＬＥＱとで充電される。キャパシタ９２は、ＢＬ３６の電圧ＶＢＬＥＱとＷＬ３４の電圧ＶＮＷＬＬとで充電される。キャパシタ９４は、ＶＢＢ信号経路８０の電圧ＶＢＢとＷＬ３４の電圧ＶＮＷＬＬとで充電される。キャパシタ９６は、ＶＢＢ信号経路８０の電圧ＶＢＢとＶＰＬ信号経路８２の電圧ＶＰＬとで充電される。
一実施形態において、起動後、電圧ＶＢＢはほぼ０．１５Ｖに等しく、電圧ＶＰＬはほぼ０．７５Ｖに等しい。一実施形態において、ＢＬ３６の電圧ＶＢＬＥＱは待機状態時にはほぼ０．７５Ｖに等しく、ＢＬ３６の電圧ＶＢＬＨは動作状態時にはほぼ１．５Ｖか０ボルトに等しい。一実施形態において、ＷＬ３４の電圧ＶＮＷＬＬは待機状態時にはほぼ−０．５Ｖに等しく、ＷＬ３４の電圧ＶＰＰは動作状態時にはほぼ２．９Ｖに等しい。
図４は電圧駆動回路１００の一実施形態を示す図である。一実施形態において、電圧駆動回路１００はメモリコントローラ２０の一部である。電圧駆動回路１００はＶＰＬ信号を駆動するための回路を示しているが、ＶＢＬＥＱ信号を駆動するのにもそれと同様な回路が使われている。一実施形態では、電圧ＶＰＬ及び電圧ＶＢＬＥＱを供給するために単一の電圧駆動回路１００が使用されている。電圧駆動回路１００は、抵抗器１０６、１１０、１１４、１１６、１２０、マルチプレクサ（ＭＵＸ）１２２、コンパレータ１２８、１４６、インバータ１３２、１３４、１５４、１６２、及びトランジスタ１４２、１５０、１６０を含む。
ＶＢＬＨ１０２は、信号経路１０４を介して抵抗器１０６の一端及び抵抗器１１６の一端と電気的に接続されている。抵抗器１０６の反対側の一端は、抵抗器１１０の一端に電気的に接続されているとともに、電圧Ａ（ＶＡ）信号経路１０８を介してコンパレータ１４６のマイナス入力と電気的に接続されている。抵抗器１１０の反対側の一端は、電圧Ｂ（ＶＢ）信号経路１１２を介して抵抗器１１４の一端及びＭＵＸ１２２の入力Ｂと電気的に接続されている。抵抗器１１４の反対側の一端は、グランド８４と電気的に接続されている。
抵抗器１１６の反対側の一端は、抵抗器１２０の一端と電気的に接続されているとともに、電圧Ｃ（ＶＣ）信号経路１１８を介してＭＵＸ１２２の入力Ａと電気的に接続されている。抵抗器１２０の反対側の一端は、グランド８４と電気的に接続されている。ＭＵＸ１２２の選択入力端子Ｓは、ＶＰＬ＿ＭＵＸ＿ＨＩＧＨ信号経路１２４からプレート電圧マルチプレクサの高レベル電圧（ＶＰＬ＿ＭＵＸ＿ＨＩＧＨ）信号を受け取る。ＭＵＸ１２２の出力端子Ｙは、信号経路１２６を介してコンパレータ１２８のマイナス入力端子と電気的に接続されている。コンパレータ１２８のプラス入力端子は、コンパレータ１４６のプラス入力端子、トランジスタ１４２のドレイン−ソース路の一端、及びトランジスタ１５０のドレイン−ソース路の一端と電気的に接続されている。コンパレータ１２８の出力端子は、信号経路１３０を介してインバータ１３２の入力端子及びトランジスタ１４２のゲートと電気的に接続されている。インバータ１３２の出力端子は、インバータ１３４の入力と電気的に接続されている。インバータ１３４の出力端子は、ターゲット高レベル（ＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｈ）信号のプレート電圧をＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｈ信号経路１３６に出力する。
トランジスタ１４２のドレイン−ソース路の反対側の一端は、信号経路１４０を介してＶＤＤ１３８と電気的に接続されている。コンパレータ１４６の出力端子は、信号経路１４８を介してトランジスタ１５０のゲート及びインバータ１６２の入力端子と電気的に接続されている。インバータ１６２の出力端子は、ターゲット低レベル（ＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｌ）信号のプレート電圧をＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｌ信号経路１６４に出力する。トランジスタ１５０のドレイン−ソース路の反対側の一端は、信号経路１５８を介してトランジスタ１６０のドレイン−ソース路の一端と電気的に接続されている。インバータ１５４の入力端子は、ＶＰＬ＿ＭＵＸ＿ＨＩＧＨ信号経路１２４のＶＰＬ＿ＭＵＸ＿ＨＩＧＨ信号を受信する。インバータ１５４の出力端子は、信号経路１５６を介してトランジスタ１６０のゲートと電気的に接続されている。トランジスタ１６０のドレイン−ソース路の反対側の一端はグランド８４と電気的に接続されている。
抵抗器１０６、１１０、１１４はＶＢＬＨ１０２を分割する分圧器であって、ＶＡ信号とＶＢ信号とをそれぞれ、ＶＡ信号経路１０８とＶＢ信号経路１１２とに出力する。抵抗器１１６と１２０とは、ＶＢＬＨ１０２を分割する分圧器であって、ＶＣ信号経路１１８にＶＣ信号を出力する。一実施形態において、ＶＣ信号はＶＡ信号よりも大きく、ＶＡ信号はＶＢ信号よりも大きい。
ＭＵＸ１２２は、ＶＣ信号経路１１８のＶＣ信号、ＶＢ信号経路１１２のＶＢ信号、及びＶＰＬ＿ＭＵＸ＿ＨＩＧＨ信号経路１２４のＶＰＬ＿ＭＵＸ＿ＨＩＧＨ信号を受信して、ある信号を信号経路１２６に出力する。ＭＵＸ１２２は、論理高レベルのＶＰＬ＿ＭＵＸ＿ＨＩＧＨ信号を受信すると、信号経路１２６にＶＣ信号を送る。また、論理低レベルのＶＰＬ＿ＭＵＸ＿ＨＩＧＨ信号を受信すると、信号経路１２６にＶＢ信号を送る。
コンパレータ１２８は信号経路１２６の信号とＶＰＬ信号経路１８２のＶＰＬ信号とを受信し、信号経路１３０に信号を出力する。信号経路１２６の信号がＶＰＬ信号よりも大きい場合、コンパレータ１２８は、論理Ｌｏｗ信号を信号経路１３０に出力する。また、信号経路１２６の信号がＶＰＬ信号よりも小さい場合、コンパレータ１２８は論理Ｈｉｇｈ信号を信号経路１３０に出力する。
コンパレータ１４６は、ＶＰＬ信号経路１８２のＶＰＬ信号とＶＡ信号経路１０８のＶＡ信号とを受信し、信号経路１４８に信号を出力する。ＶＰＬ信号がＶＡ信号よりも大きい場合、コンパレータ１４６は、論理Ｈｉｇｈ信号を信号経路１４８に出力する。また、ＶＰＬ信号がＶＡ信号よりも小さい場合、コンパレータ１４６は論理Ｌｏｗ信号を信号経路１４８に出力する。
インバータ１３２は、信号経路１３０の信号を反転し、出力信号を供給する。インバータ１３４は、インバータ１３２の出力信号を反転してＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｈ信号をＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｈ信号経路１３６に供給する。インバータ１５４は、ＶＰＬ＿ＭＵＸ＿ＨＩＧＨ信号経路１２４のＶＰＬ＿ＭＵＸ＿ＨＩＧＨ信号を反転して、信号を信号経路１５６に出力する。インバータ１６２は信号経路１４８の信号を反転して、ＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｌ信号をＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｌ信号経路１６４に出力する。
一実施形態において、トランジスタ１４２はＰ−チャンネル金属酸化物半導体電界効果トランジスタ、あるいはその他好適なトランジスタである。信号経路１３０から論理Ｈｉｇｈ信号を受信すると、トランジスタ１４２はＯＦＦになる。また、信号経路１３０から論理Ｌｏｗ信号を受信すると、トランジスタ１４２はＯＮとなり、ＶＰＬ信号の信号レベルが上昇する。
一実施形態において、トランジスタ１５０及び１６０はＮ−チャンネル金属酸化物半導体電界効果トランジスタ、あるいはその他好適なトランジスタである。信号経路１４８から論理Ｈｉｇｈ信号を受信すると、トランジスタ１５０はＯＮとなる。また、信号経路１４８から論理Ｌｏｗ信号を受信すると、トランジスタ１５０はＯＦＦとなる。信号経路１５６から論理Ｈｉｇｈ信号を受信すると、トランジスタ１６０はＯＮとなる。信号経路１５６から論理Ｌｏｗ信号を受信すると、トランジスタ１６０はＯＦＦとなる。トランジスタ１５０とトランジスタ１６０の両方がＯＮになると、ＶＰＬ信号の信号レベルが下がる。
動作において、ＤＲＡＭ１０の起動前には、電圧駆動回路１００は動作不可とされる（動作不可の回路は図示せず）。電圧駆動回路１００が動作不可の状態にある時、ＶＰＬ信号は０ボルトであり、ＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｈ信号は論理Ｌｏｗとなり、ＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｌ信号は論理Ｌｏｗとなり、ＶＰＬ＿ＭＵＸ＿ＨＩＧＨ信号は論理Ｈｉｇｈとなる。ＤＲＡＭ１０の起動時には、ＶＰＬ駆動回路１００は動作可能となる。ＶＰＬ＿ＭＵＸ＿ＨＩＧＨ信号が論理Ｈｉｇｈの状態にある時、ＭＵＸ１２２はＶＣ信号を信号経路１２６に送る。ＶＰＬ信号の信号レベルがＶＣ信号よりも小さい場合、ＶＰＬ駆動回路１００はトランジスタ１４２を介してＶＰＬ信号の信号レベルを上昇させる。ＶＰＬ信号の信号レベルがＶＣ信号よりも大きい場合、ＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｈ信号は論理Ｈｉｇｈに遷移し、ＶＰＬ＿ＭＵＸ＿ＨＩＧＨ信号は論理Ｌｏｗに遷移する。この詳細については図５を参照し後述する。
ＶＰＬ＿ＭＵＸ＿ＨＩＧＨ信号が論理Ｌｏｗの場合、ＭＵＸ１２２はＶＢ信号を信号経路１２６に送る。ＶＰＬ信号の信号レベルがＶＡ信号よりも大きい場合、ＶＰＬ駆動回路１００はトランジスタ１５０と１６０とを介してＶＰＬ信号の信号レベルを下げる。ＶＰＬ信号の信号レベルがＶＡ信号よりも小さい場合、ＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｌ信号は論理Ｈｉｇｈに遷移する。その後、ＶＰＬ駆動回路１００はトランジスタ１４２と１５０とを介してＶＡ信号とＶＢ信号との間でＶＰＬ信号を維持する。
図５は電圧駆動回路１００を制御する制御回路２００の一実施形態を示す。一実施形態において、制御回路２００はメモリコントローラ２０の一部である。制御回路２００はＮＡＮＤゲート２０２・２０６及びインバータ２１０を含む。ＮＡＮＤゲート２０２の第１入力端子はＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｈ信号をＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｈ信号経路１３６から受信する。ＮＡＮＤゲート２０２の第２入力端子は信号経路２０４を介してＮＡＮＤゲート２０６の出力端子と電気的に接続されている。ＮＡＮＤゲート２０２の出力端子はＶＰＬ＿ＭＵＸ＿ＨＩＧＨ信号経路１２４を介してＮＡＮＤゲート２０６の第１入力端子と電気的に接続されている。インバータ２１０は、ＶＰＬ＿ＳＴＡＲＴ信号経路２１２からプレート電圧開始（ＶＰＬ＿ＳＴＡＲＴ）信号を受信する。インバータ２１０の出力端子は、信号経路２０８を介してＮＡＮＤゲート２０６の第２入力端子と電気的に接続されている。
ＮＡＮＤゲート２０２は、ＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｈ信号経路１３６の論理Ｈｉｇｈ信号と信号経路２０４の論理Ｈｉｇｈ信号とを受信すると、論理ＬｏｗＶＰＬ＿ＭＵＸ＿ＨＩＧＨ信号をＶＰＬ＿ＭＵＸ＿ＨＩＧＨ信号経路１２４に出力する。ＮＡＮＤゲート２０２は、ＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｈ信号経路１３６の論理Ｌｏｗ信号と信号経路２０４の論理Ｌｏｗ信号とを受信すると、論理ＨｉｇｈＶＰＬ＿ＭＵＸ＿ＨＩＧＨ信号をＶＰＬ＿ＭＵＸ＿ＨＩＧＨ信号経路１２４に出力する。
ＮＡＮＤゲート２０６は、ＶＰＬ＿ＭＵＸ＿ＨＩＧＨ信号経路１２４の論理Ｈｉｇｈ信号と信号経路２０８の論理Ｈｉｇｈ信号とを受信すると、論理Ｌｏｗ信号を信号経路２０４に出力する。ＮＡＮＤゲート２０６は、ＶＰＬ＿ＭＵＸ＿ＨＩＧＨ信号経路１２４の論理Ｌｏｗ信号または信号経路２０８の論理Ｌｏｗ信号を受信すると、論理Ｈｉｇｈ信号を信号経路２０４に出力する。
動作において、ＶＰＬ＿ＳＴＡＲＴ信号経路２１２のＶＰＬ＿ＳＴＡＲＴ信号が論理Ｌｏｗから論理Ｈｉｇｈに遷移すると、ＤＲＡＭ１０の起動が開始される。ＶＰＬ＿ＳＴＡＲＴ信号が論理ＨｉｇｈでＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｈ信号が論理Ｌｏｗの場合に、ＶＰＬ＿ＭＵＸ＿ＨＩＧＨ信号は論理Ｈｉｇｈとなる。ＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｈ信号が論理ＨｉｇｈでＶＰＬ＿ＳＴＡＲＴ信号が論理Ｈｉｇｈの場合に、ＶＰＬ＿ＭＵＸ＿ＨＩＧＨ信号は論理Ｌｏｗとなる。
図６は電圧ポンプ回路３００の一実施形態を示す図である。一実施形態において、電圧ポンプ回路３００はメモリコントローラ２０の一部である。電圧ポンプ回路３００は電圧ＶＢＢを対象にして示されているが、電圧ＶＮＷＬＬの送り出しにも電圧ポンプ回路３００と同様の回路が使用される。電圧ポンプ回路３００は反転コンパレータ３０４と、ＶＢＢポンプ３０８と、ＡＮＤゲート３１０と、インバータ３１４と、トランジスタ３１８とを備える。
ＡＮＤゲート３１０の第１入力端子は、ＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｈ信号経路１３６からＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｈ信号を受信する。ＡＮＤゲート３１０の第２入力端子は、ＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｌ信号経路１６４からＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｌ信号を受信する。ＡＮＤゲート３１０の出力端子は、ＶＢＢ＿ＥＮＡＢＬＥ信号経路３１２を介してＶＢＢポンプ３０８のイネーブル入力端子と電気的に接続される。ＶＢＢポンプ３０８の出力端子は、ＶＢＢ信号経路８０を介して反転コンパレータ３０４のマイナス入力端子と電気的に接続されている。反転コンパレータ３０４のプラス入力端子は、ＶＢＢ＿ＲＥＦ信号経路３０２からＶＢＢ基準（ＶＢＢ＿ＲＥＦ）信号を受信する。反転コンパレータ３０４の出力端子は、ＶＢＢ＿ＰＵＭＰ＿ＲＵＮ信号経路３０６を介してＶＢＢポンプ３０８のラン入力端子と電気的に接続されている。
インバータ３１４の入力端子は、ＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｈ信号経路１３６からＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｈ信号を受信する。インバータ３１４の出力端子は、信号経路３１６を介してトランジスタ３１８のゲートと電気的に接続されている。トランジスタ３１８のドレイン−ソース路はグランド８４及びＶＢＢ信号経路８０と電気的に接続されている。
インバータ３１４は、ＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｈ信号経路１３６のＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｈ信号を反転して、反転した信号を信号経路３１６に出力する。一実施形態において、トランジスタ３１８はＮ−チャンネル金属酸化物半導体電界効果トランジスタ、あるいはその他好適なトランジスタである。信号経路３１６から論理Ｈｉｇｈ信号を受信すると、トランジスタ３１８はＯＮとなり、ＶＢＢ信号経路８０のＶＢＢ信号がグランド８４に接続される。信号経路３１６から論理Ｌｏｗ信号を受信すると、トランジスタ３１８はＯＦＦとなり、ＶＢＢ＿ＥＮＡＢＬＥ信号が論理Ｌｏｗの場合にＶＢＢ信号経路８０のＶＢＢ信号はフローティングとなる。
ＡＮＤゲート３１０は、ＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｈ信号経路１３６のＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｈ信号とＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｌ信号経路１６４のＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｌ信号とを受信して、ＶＢＢ＿ＥＮＡＢＬＥ信号をＶＢＢ＿ＥＮＡＢＬＥ信号経路３１２に出力する。ＡＮＤゲート３１０は、論理ＨｉｇｈＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｈ信号と論理ＨｉｇｈＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｌ信号を受信すると、論理ＨｉｇｈＶＢＢ＿ＥＮＡＢＬＥ信号を出力する。ＡＮＤゲート３１０は、論理ＬｏｗＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｈ信号と論理ＬｏｗＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｌ信号を受信すると、論理ＬｏｗＶＢＢ＿ＥＮＡＢＬＥ信号を出力する。
ＶＢＢ＿ＰＵＭＰ３０８は、ＶＢＢ＿ＰＵＭＰ＿ＲＵＮ信号経路３０６のＶＢＢ＿ＰＵＭＰ＿ＲＵＮ信号とＶＢＢ＿ＥＮＡＢＬＥ信号経路３１２のＶＢＢ＿ＥＮＡＢＬＥ信号とを受信し、ＶＢＢ信号経路８０にＶＢＢ信号を出力する。
ＶＢＢポンプ３０８は、論理ＬｏｗＶＢＢ＿ＥＮＡＢＬＥ信号を受信すると、動作不可となる。ＶＢＢポンプ３０８は、論理ＨｉｇｈＶＢＢ＿ＥＮＡＢＬＥ信号を受信すると、動作可能となる。ＶＢＢポンプ３０８は、論理ＨｉｇｈＶＢＢ＿ＥＮＡＢＬＥ信号と論理ＬｏｗＶＢＢ＿ＰＵＭＰ＿ＲＵＮ信号とを受信すると、ＶＢＢ信号を送り出さない。また、ポンプ３０８は、論理ＨｉｇｈＶＢＢ＿ＥＮＡＢＬＥ信号と論理ＨｉｇｈＶＢＢ＿ＰＵＭＰ＿ＲＵＮ信号とを受信すると、ＶＢＢ信号を送り出し、ＶＢＢ信号の信号レベルを下げる。
反転コンパレータ３０４は、ＶＢＢ信号経路８０のＶＢＢ信号とＶＢＢ＿ＲＥＦ信号経路３０２のＶＢＢ＿ＲＥＦ信号とを受信し、ＶＢＢ＿ＰＵＭＰ＿ＲＵＮ信号をＶＢＢ＿ＰＵＭＰ＿ＲＵＮ信号経路３０６に出力する。反転コンパレータ３０４は、ＶＢＢ＿ＲＥＦ信号よりも信号レベルの大きいＶＢＢ信号を受信した場合に、論理ＨｉｇｈＶＢＢ＿ＰＵＭＰ＿ＲＵＮ信号を出力する。反転コンパレータ３０４は、ＶＢＢ＿ＲＥＦ信号よりも信号レベルの小さいＶＢＢ信号を受信した場合に、論理ＬｏｗＶＢＢ＿ＰＵＭＰ＿ＲＵＮ信号を出力する。
動作において、ＶＢＢポンプ３０８は、ＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｈ信号またはＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｌ信号が論理Ｌｏｗの状態では、動作不可となる。ＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｈ信号が論理Ｌｏｗの状態では、ＶＢＢ信号がグランドと接続される。ＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｈ信号が論理Ｈｉｇｈで、ＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｌ信号が論理Ｌｏｗの場合には、ＶＢＢ信号がフローティングとなり、寄生結合容量９６を介してＶＰＬ信号とともにＶＢＢ信号の信号レベルが下がる。ＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｈ信号とＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｌ信号との両方が論理Ｈｉｇｈの状態では、ＶＢＢポンプ３０８は動作可能となり、ＶＢＢ信号をＶＢＢ＿ＲＥＦレベルに下げるようにＶＢＢ信号を送り出す。ＶＢＢ信号がＶＢＢ＿ＲＥＦ信号よりも低い場合には、ＶＢＢポンプ３０８は送り出しを停止する。
図７は電圧駆動回路１００、制御回路２００、電圧ポンプ回路３００における信号のタイミングの一実施形態を示すタイミング図４００である。タイミング図４００はＶＰＬ信号４１２とＶＢＢ信号４１６とを図示しているが、同様なタイミング図がＶＢＬＥＱとＶＮＷＬＬとにも適用される。タイミング図４００は、ＶＰＬ＿ＳＴＡＲＴ信号経路２１２のＶＰＬ＿ＳＴＡＲＴ信号４０２、ＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｈ信号経路１３６のＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｈ信号４０４、ＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｌ信号経路１６４のＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｌ信号４０６、ＶＰＬ＿ＭＵＸ＿ＨＩＧＨ信号経路１２４のＶＰＬ＿ＭＵＸ＿ＨＩＧＨ信号４０８、ＶＢＢ＿ＥＮＡＢＬＥ信号経路３１２のＶＢＢ＿ＥＮＡＢＬＥ信号４１０、ＶＣ信号経路１１８のＶＣ信号４２０、ＶＡ信号経路１０８のＶＡ信号４２２、ＶＢ信号経路１１２のＶＢ信号４２４、ＶＰＬ信号経路８２のＶＰＬ信号４１２、ＶＢＢ信号経路８０のＶＢＢ信号４１６、及びＶＢＢ＿ＰＵＭＰ＿ＲＵＮ信号経路３０６のＶＢＢ＿ＰＵＭＰ＿ＲＵＮ信号４１８を含む。
ＶＰＬ＿ＳＴＡＲＴ信号４０２の立ち上がり４３０によってＤＲＡＭ１０の起動が開始される。ＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｈが論理Ｌｏｗの状態では、ＶＢＢ信号４１６はグランドと接続される。ＶＰＬ＿ＳＴＡＲＴ信号４０２の立ち上がり４３０に応じて、ＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｌ信号４０６が４３２で論理Ｈｉｇｈに遷移するとともに、ＶＰＬ信号４１２はＶＡ信号４２２よりも小さくなる。また、ＶＰＬ＿ＳＴＡＲＴ信号４０２の立ち上がり４３０に応じて、ＶＰＬ駆動回路１００は動作可能となりＶＰＬ信号４１２が４３４で上昇する。ＶＰＬ信号４１２が４３６でＶＡ信号４２２よりも上昇すると、ＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｌ信号４０６が４３８で論理Ｌｏｗに遷移する。ＶＰＬ信号４１２が４４０でＶＣ信号４２０よりも上昇すると、ＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｈ信号４０４が４４２で論理Ｈｉｇｈに遷移する。
ＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｈ信号４０４の立ち上がり４４２に応じて、ＶＰＬ＿ＭＵＸ＿ＨＩＧＨ信号４０８は４４４で論理Ｌｏｗに遷移する。ＶＰＬ＿ＭＵＸ＿ＨＩＧＨ信号４０８の立ち下り４４４に応じて、ＶＰＬ駆動回路１００は４４６でＶＰＬ信号４１２を降下させる。また、ＶＰＬ＿ＭＵＸ＿ＨＩＧＨ信号４０８の立ち下り４４４に応じて、電圧ポンプ回路３００は４４８でＶＢＢ信号４１６を開放し、ＶＢＢ信号４１６をフローティングとする。これにより、ＶＢＢ信号４１６はＶＰＬ信号４１２とともに寄生結合容量９６を介して低下する。ＶＰＬ信号４１２が４５０でＶＡ信号４２２よりも低下すると、ＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｌ信号４０６は４５２で論理Ｈｉｇｈに遷移する。ＶＰＬ＿ＯＮ＿ＴＡＲＧＥＴ＿Ｌ信号４０６の立ち上がり４５２に応じて、ＶＢＢ＿ＥＮＡＢＬＥ信号４１０が４５４で論理Ｈｉｇｈに遷移する。
ＶＢＢ＿ＥＮＡＢＬＥ信号４１０の立ち上がり４５４に応じて、ＶＢＢ＿ＰＵＭＰ＿ＲＵＮ信号４１８が４５８で論理Ｈｉｇｈに遷移する。ＶＢＢ＿ＰＵＭＰ＿ＲＵＮ信号４１８の立ち上がり４５８に応じて、ＶＢＢポンプ３０８はＶＢＢ信号を送り出し、４６０でＶＢＢ信号４１６を降下させる。ＶＢＢ信号４１６が４６２でＶＢＢ＿ＲＥＦ信号を下回ると、ＶＢＢ＿ＰＵＭＰ＿ＲＵＮ信号４１８が４６４で論理Ｌｏｗに遷移する。ＶＢＢ＿ＰＵＭＰ＿ＲＵＮ信号４１８の立ち下り４６４に応じて、ＶＢＢポンプ３０８はＶＢＢ信号４１６を送り出すことをやめて、ＶＢＢ信号４１８をＶＢＢ＿ＲＥＦ電圧で維持させる。一実施形態において、ＶＢＢポンプ３０８を動作させるためにＶＢＢ＿ＰＵＭＰ＿ＲＵＮ信号４１８を論理Ｈｉｇｈの状態にする時間の長さの調整は、ＶＣ信号４２０の電圧を調整することで行われる。
本発明の実施形態では、メモリセル内の寄生結合容量を使用し、ＤＲＡＭの電圧を送り出して所望のレベルまで上昇させる。ＤＲＡＭの電圧は、ＤＲＡＭを起動させるために割り当てられた標準時間フレーム内（汎用ＤＲＡＭの場合は２００μｓ、セルラーＲＡＭの場合は１５０μｓ）で効率的且つ迅速に所望のレベルに到達する。また、本発明の実施形態によれば、ＶＢＢポンプのサイズ及び／又はＶＢＢポンプの数を低減できる。また、電圧ＶＢＢあるいは電圧ＶＮＷＬＬの電位増加を制限するために一般的に使用される放電装置が必要なくなる。
以上、具体的な実施形態を示して本発明を記載したが、前記具体的に記載した実施形態以外の代替的な実施例及び／又は同等な実施例によって、本発明の範囲を逸脱することなく本発明の実施が可能になることは、当業者にとって理解できるであろう。本特許出願は、本明細書にて説明した具体的な実施形態の変更例又は変形例をカバーすることを目的とする。したがって、本発明は添付クレームやそれに相当する記載によってのみ制限されるものである。
本発明の実施形態によるランダムアクセスメモリの一実施形態を示すブロック図である。 メモリセルの一実施形態を示す図である。 寄生結合容量を含むメモリセルの一実施形態を示す図である。 電圧駆動回路の一実施形態を示す図である。 電圧駆動回路の制御回路の一実施形態を示す図である。 電圧ポンプ回路の一実施形態を示す図である。 電圧駆動回路、制御回路、及び電圧ポンプ回路における信号のタイミングの一実施形態を示すタイミング図である。
符号の説明
４１２ ＶＰＬ信号（第１電圧）
４１６ ＶＢＢ信号（第２電圧）
４２０ ＶＣ信号（第１値）
４２２ ＶＡ信号（第２値）

Claims (32)

  1. 第２電圧をグランドに接続した状態で第１電圧を第１値に上昇させ、
    前記第２電圧をフローティングとした状態で前記第１電圧を前記第１値から第２値へ低下させることで、寄生結合容量を介して前記第２電圧を低下させ、
    前記第１電圧を前記第２値よりも低い状態として、前記第２電圧を第３値へ低下させるように前記第２電圧を送り出す、
    ように構成された起動回路を含んでいることを特徴とするメモリ。
  2. 前記第１電圧は、メモリセルキャパシタのプレート電圧を含んでいることを特徴とする請求項１に記載のメモリ。
  3. 前記第１電圧は、ビット線等化電圧を含んでいることを特徴とする請求項１に記載のメモリ。
  4. 前記第２電圧は、メモリセルトランジスタの基板バイアス電圧を含んでいることを特徴とする請求項１に記載のメモリ。
  5. 前記第２電圧は、負のワード線低電圧を含んでいることを特徴とする請求項１に記載のメモリ。
  6. 前記寄生結合容量は、メモリセルトランジスタの基板バイアス電圧信号経路と、メモリセルキャパシタのプレート電圧信号経路との間の寄生結合容量を含んでいることを特徴とする請求項１に記載のメモリ。
  7. 前記寄生結合容量は、メモリセルトランジスタの基板バイアス電圧信号経路と、ビット線との間の寄生結合容量を含んでいることを特徴とする請求項１に記載のメモリ。
  8. 前記寄生結合容量は、ワード線とビット線との間の寄生結合容量を含んでいることを特徴とする請求項１に記載のメモリ。
  9. ダイナミックランダムアクセスメモリとともに用いる起動回路であって、
    第１信号経路と第２信号経路との間の寄生結合容量と、
    前記第２信号経路の第２電圧がグランドに接続された状態で、前記第１信号経路の第１電圧を第１ターゲット電圧よりも上昇させ、次に、前記第２電圧をフローティングとした状態で前記第１電圧を前記第１ターゲット電圧に低下させることにより、前記第２電圧を前記寄生結合容量を介して第２ターゲット電圧に低下させるように構成された電圧駆動回路と、
    を含んでいることを特徴とする起動回路。
  10. 前記第１電圧を前記第１ターゲット電圧よりも低下させた状態で、前記第２電圧を第３ターゲット電圧に低下させるように構成された電圧ポンプ回路をさらに含んでいることを特徴とする請求項９に記載の起動回路。
  11. 前記第１電圧は、メモリセルキャパシタのプレート電圧とビット線等化電圧とのいずれか一方を含んでいることを特徴とする請求項９に記載の起動回路。
  12. 前記第２電圧は、メモリセルトランジスタの基板バイアス電圧と負のワード線低電圧とのいずれか一方を含んでいることを特徴とする請求項９に記載の起動回路。
  13. 前記第１信号経路は、メモリセルキャパシタのプレート電圧信号経路とビット線とのいずれか一方を含んでいることを特徴とする請求項９に記載の起動回路。
  14. 前記第２信号経路は、メモリセルトランジスタの基板バイアス信号経路とワード線とのいずれか一方を含んでいることを特徴とする請求項９に記載の起動回路。
  15. メモリとともに用いる電圧生成回路であって、
    第１信号に応答して第１電圧をゼロから第１値に上昇させ、第２信号に応答して第１電圧を第２値に低下させ、前記第１値は前記第２値よりも大きい、ように構成された電圧駆動回路と、
    前記第１値に達した前記第１電圧に応答して、前記第２信号を供給するように構成された制御回路と、
    前記第１電圧をゼロから前記第１値まで上昇させている状態で第２電圧をグランドに接続し、次に、前記第１電圧を前記第１値から前記第２値に低下させている状態で前記第２電圧をフローティングとし、次に、前記第１電圧を前記第２値よりも低下させた状態で前記第２電圧を第４値にして送り出すように構成された電圧ポンプ回路と、
    を含み、
    前記第２電圧の信号経路は寄生結合容量を介して前記第１電圧の信号経路と結合されていることを特徴とする電圧生成回路。
  16. 前記第１電圧は、メモリセルキャパシタのプレート電圧と、ビット線等化電圧とのいずれか一方を含んでいることを特徴とする請求項１５に記載の電圧生成回路。
  17. 前記第２電圧は、メモリセルトランジスタの基板バイアス電圧と、負のワード線低電圧とのいずれか一方を含んでいることを特徴とする請求項１５に記載の電圧生成回路。
  18. 前記第１電圧をゼロから前記第１値に上昇させている状態で第３電圧をグランドに接続し、次に、前記第１電圧を前記第１値から前記第２値に低下させている状態で前記第３電圧をフローティングとし、次に、前記第１電圧を前記第２値よりも低下させた状態で前記第３電圧を前記第４値よりも低い第５値として送り出すように構成された第２電圧ポンプ回路をさらに含み、
    前記第３電圧の信号経路は、寄生結合容量を介して前記第１電圧の信号経路に結合されていることを特徴とする請求項１５に記載の電圧生成回路。
  19. 前記第１電圧はメモリセルキャパシタのプレート電圧とビット線等化電圧とを含み、前記第２電圧はメモリセルトランジスタの基板バイアス電圧を含み、前記第３電圧は負のワード線低電圧を含んでいることを特徴とする請求項１８に記載の電圧生成回路。
  20. メモリとともに用いる電圧初期化回路であって、
    第２電圧をグランドに接続した状態で第１電圧を第１値に上昇させる手段と、
    前記第２電圧をフローティングとした状態で前記第１電圧を前記第１値から第２値へ低下させることにより、前記第２電圧を寄生結合容量を介して低下させる手段と、
    前記第１電圧を前記第２値よりも低下させた状態で、前記第２電圧を第３値に低下させて送り出す手段と、
    を含んでいることを特徴とする電圧初期化回路。
  21. メモリにおいて電圧を初期化する方法であって、
    第２電圧をグランドに接続した状態で第１電圧を上昇させ、
    前記第２電圧をフローティングとした状態で前記第１電圧を第１値から第２値に低下させることにより、前記第２電圧を寄生結合容量を介して低下させ、
    前記第１電圧を前記第２値よりも低下させた状態で、前記第２電圧を第３値に低下させて送り出す、
    ことを特徴とする方法。
  22. 前記第１電圧を上昇させることは、メモリセルキャパシタのプレート電圧を上昇させることを含んでいることを特徴とする請求項２１に記載の方法。
  23. 前記第１電圧を上昇させることは、ビット線等化電圧を上昇させることを含んでいることを特徴とする請求項２１に記載の方法。
  24. 前記第２電圧を低下させることは、メモリセルトランジスタの基板バイアス電圧を低下させることを含んでいることを特徴とする請求項２１に記載の方法。
  25. 前記第２電圧を低下させることは、負のワード線低電圧を低下させることを含んでいることを特徴とする請求項２１に記載の方法。
  26. 前記第２電圧を前記寄生結合容量を介して低下させることは、前記第２電圧を、メモリセルトランジスタの基板バイアス電圧の信号経路と、メモリセルキャパシタのプレート電圧の信号経路との間の寄生結合容量を介して低下させることを含んでいることを特徴とする請求項２１に記載の方法。
  27. 前記第２電圧を前記寄生結合容量を介して低下させることは、前記第２電圧を、メモリセルトランジスタの基板バイアス電圧の信号経路と、ビット線との間の寄生結合容量を介して低下させることを含んでいることを特徴とする請求項２１に記載の方法。
  28. 前記第２電圧を前記寄生結合容量を介して低下させることは、前記第２電圧を、ビット線とワード線との間の寄生結合容量を介して低下させることを含んでいることを特徴とする請求項２１に記載の方法。
  29. ダイナミックランダムアクセスメモリを起動する方法であって、
    ダイナミックランダムアクセスメモリの起動を初期化する第１信号を供給し、
    第２電圧をグランドに接続した状態で、第１電圧を前記第１信号に応答してゼロから第１ターゲット値に上昇させ、
    前記第１ターゲット値に達した前記第１電圧に応答して第２信号を供給し、
    前記第２信号に応答して、前記第２電圧をフローティングとするとともに前記第１電圧を第２ターゲット値に低下させることにより、前記第２電圧を、前記第１電圧の信号経路と前記第２電圧の信号経路との間の寄生結合容量を介して、第３ターゲット値に低下させ、
    前記第２ターゲット値に達した前記第１電圧に応答して第３信号を供給し、
    前記第２電圧を、前記第３信号に応答して第４ターゲット値に低下させて送り出す、
    ことを特徴とする方法。
  30. 前記第１電圧を上昇させることは、メモリセルキャパシタのプレート電圧と、ビット線等化電圧とのいずれか一方を上昇させることを含んでいることを特徴とする請求項２９に記載の方法。
  31. 前記第２電圧を低下させることは、メモリセルトランジスタの基板バイアス電圧と、負のワード線低電圧とのいずれか一方を低下させることを含んでいることを特徴とする請求項２９に記載の方法。
  32. メモリセルの寄生結合容量ネットワークを充電する方法であって、
    メモリセルトランジスタの基板バイアス電圧と負のワード線低電圧とをグランドに接続し、
    メモリセルキャパシタのプレート電圧とビット線等化電圧とを第１値に上昇させ、
    第１値よりも上昇した前記プレート電圧と前記ビット線等化電圧とに応答して、前記基板バイアス電圧と負のワード線低電圧とをフローティングとし、
    前記プレート電圧と前記ビット線等化電圧とを第２値に低下させることにより、前記基板バイアス電圧を、メモリセルトランジスタの基板バイアス電圧の信号経路と、メモリセルキャパシタのプレート電圧の信号経路との間の第１寄生結合容量、および、メモリセルトランジスタの基板バイアス電圧の信号経路と、ビット線との間の第２寄生結合容量を介して第３値に低下させるとともに、前記負のワード線低電圧を、ワード線とビット線との間の第３寄生結合容量を介して低下させ、
    前記第２値より低下した前記プレート電圧と前記ビット線等化電圧とに応答して、前記基板バイアス電圧を第４値にして送り出すとともに、前記負のワード線低電圧を第５値にして送り出す、
    ことを特徴とする方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008135114A (ja) * 2006-11-28 2008-06-12 Nec Electronics Corp 半導体集積回路装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100880835B1 (ko) * 2007-01-03 2009-02-02 주식회사 하이닉스반도체 메모리장치의 음전압 공급장치.
US9281073B2 (en) * 2009-03-11 2016-03-08 Micron Technology, Inc. Methods of operating a memory device having a buried boosting plate

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5329168A (en) * 1991-12-27 1994-07-12 Nec Corporation Semiconductor integrated circuit device equipped with substrate biasing system selectively powered from internal and external power sources
KR950003390Y1 (ko) * 1992-09-24 1995-04-27 문정환 로우 어드레스 스트로브(/ras) 신호의 클램핑 회로
US6115295A (en) * 1997-07-31 2000-09-05 Texas Instruments Incorporated Efficient back bias (VBB) detection and control scheme for low voltage DRAMS
KR20000009119A (ko) * 1998-07-21 2000-02-15 김영환 파워-업 회로
JP3470685B2 (ja) 1999-08-16 2003-11-25 日本碍子株式会社 電圧コンバータ
US6343044B1 (en) * 2000-10-04 2002-01-29 International Business Machines Corporation Super low-power generator system for embedded applications
KR100542248B1 (ko) * 2003-04-30 2006-01-11 주식회사 하이닉스반도체 레저바 캐패시터를 구비한 반도체 메모리 소자
KR100566308B1 (ko) * 2003-12-30 2006-03-30 주식회사 하이닉스반도체 반도체 메모리 소자의 내부전원 초기화 회로 및 그의구동방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008135114A (ja) * 2006-11-28 2008-06-12 Nec Electronics Corp 半導体集積回路装置

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