JP2016225364A5 - - Google Patents

Description

図３は、コンタクト部１２の一構成例を表すものである。コンタクト部１２は、アンチヒューズ膜ＡＦを有している。アンチヒューズ膜ＡＦは、複数の貫通電極ＥＬ（この例では４本のＥＬ１〜ＥＬ４）のそれぞれを覆うように形成されている。アンチヒューズ膜ＡＦは、ストレス電圧を印加することにより、抵抗状態が高抵抗状態から低抵抗状態に変化するものである。アンチヒューズ膜ＡＦは、例えば、ストレス電圧を印加することにより絶縁破壊が生じる材料を用いてもよい。具体的には、例えば、アンチヒューズ膜ＡＦは、酸化シリコン、窒化シリコン、酸化ハフニウム、酸化チタン、酸化タンタルなどにより構成された膜や、これらの複合膜であってもよい。また、このような膜と薄い導電膜との複合膜であってもよい。また、ストレス電圧を印加することにより状態変化が生じ、抵抗状態が変化する材料を用いてもよい。具体的には、例えば、金属酸化物、相変化材料、電界励起抵抗変化効果を有する材料、電解質材料を有する抵抗変化材料を用いてもよい。また、電圧値に応じて、高抵抗状態と低抵抗状態との間で相互に切り替わる素子を用いてもよい。また、高抵抗シリコン、高抵抗ポリシリコン、低抵抗アモルファスシリコンなどにより構成された膜であってもよいし、それらを一部に含んだ複合膜であってもよい。また、以上に記したものを任意に組み合わせたものであってもよい。

このようにして、図１０（Ｃ）に示したように、貫通電極ＥＬ２の電圧Ｖｏは、貫通電極ＥＬ２と導電層ＬＢ２との間のアンチヒューズ膜ＡＦ（部分Ｗ２）の抵抗状態が高抵抗状態から低抵抗状態に変化したのに応じて、書込電圧Ｖｗから５／１２×Ｖｗに低下する。

図２１は、４層の導電層ＬＢ１〜ＬＢ４と５つの貫通電極ＥＬ１〜ＥＬ５を設けた参考例Ｒ１において、貫通電極ＥＬ４を、導電層ＬＢ３と接続する工程を表すものである。すなわち、すでに、貫通電極ＥＬ１は電気的に導電層ＬＢ４に接続されており、貫通電極ＥＬ２は導電層ＬＢ２に電気的に接続されており、貫通電極ＥＬ３は導電層ＬＢ１に電気的に接続されている。この工程では、ロウデコーダ１３は、貫通電極ＥＬ５を接地する。

［効果］
以上のように本実施の形態では、積層された絶縁層および導電層を貫通するように貫通電極を形成するとともに、その貫通電極を覆うようにアンチヒューズ膜を形成したので、面積を小さくすることができる。

図３０は、このような工程を行った後のコンタクト部１２の一例を表すものである。この例では、貫通電極ＥＬ１，ＥＬ５は導電層ＬＢ４に電気的に接続され、貫通電極ＥＬ２，ＥＬ６は導電層ＬＢ２に電気的に接続され、貫通電極ＥＬ３，ＥＬ７は導電層ＬＢ１に電気的に接続され、貫通電極ＥＬ４，ＥＬ８は導電層ＬＢ３に電気的に接続されている。

図３４は、貫通電極ＥＬ（Ｎ）と導電層ＬＢ３とが電気的に接続された後の、コンタクト部１２の等価回路を表すものである。この例では、スイッチＳＷ４がオフ状態になるため、上記実施の形態の場合（図２８）とは異なり、貫通電極ＥＬ１〜ＥＬ（Ｎ−１）にチャージされた電荷Ｑｃは維持される。そして、電圧Ｖｏは、図３４に示した式で表される電圧へと低下する。以下、この電圧Ｖｏを電圧Ｖｂとする。誤書込を避けるためには、この電圧Ｖｂは、アンチヒューズ膜ＡＦの抵抗状態を高抵抗状態から低抵抗状態に変化させない電圧である必要がある。

（１４）前記第１の電圧は接地電圧であり、
前記第３の電圧は前記第２の電圧の半分の電圧である
前記（１０）から（１３）のいずれかに記載の半導体装置の製造方法。

Claims (15)

1. 第１の領域および前記第１の領域に電気的に接続するための第２の領域にわたって、交互に積層された複数の導電層および複数の絶縁層と、
   前記第２の領域において、前記複数の導電層および前記複数の絶縁層を貫通する複数の貫通電極と、
   各貫通電極と各導電層との間に形成されたアンチヒューズと
   を備えた半導体装置。
2. 各貫通電極は、前記複数の導電層のうちの単一の導電層に、その貫通電極とその導電層との間に形成されたアンチヒューズを介して電気的に接続された
   請求項１に記載の半導体装置。
3. 各貫通電極は、前記複数の導電層のうちの単一の導電層とそれぞれ対応づけられ、
   対応づけられた貫通電極および導電層の間に形成されたアンチヒューズの抵抗状態は低抵抗状態であり、
   対応づけられていない貫通電極および導電層の間に形成されたアンチヒューズの抵抗状態は高抵抗状態である
   請求項１に記載の半導体装置。
4. 前記複数の貫通電極のうちの第１の貫通電極は、前記複数の導電層のうちの第１の導電層に、前記第１の貫通電極と前記第１の導電層との間に形成されたアンチヒューズを介して電気的に接続され、
   前記複数の貫通電極のうちの第２の貫通電極は、前記第１の導電層に、前記第２の貫通電極と前記第１の導電層との間に形成されたアンチヒューズを介して電気的に接続されている
   請求項１に記載の半導体装置。
5. 前記複数の貫通電極の数は、前記複数の導電層の数より多い
   請求項１に記載の半導体装置。
6. 前記複数の貫通電極の数は、前記複数の導電層の数の１．３７倍以上である
   請求項５に記載の半導体装置。
7. 前記第１の領域に形成されたメモリアレイを備えた
   請求項１に記載の半導体装置。
8. 交互に積層された複数の導電層および複数の絶縁層を貫通し、前記複数の導電層との間にアンチヒューズが形成された複数の貫通電極から、第１の貫通電極を選択し、
   前記複数の貫通電極のうちの前記第１の貫通電極以外の貫通電極に対して第１の電圧を印加するとともに、前記第１の貫通電極に対して第２の電圧を印加する
   半導体装置の製造方法。
9. 前記第１の貫通電極に対して、前記第２の電圧を印加した後、前記第１の貫通電極を電気的にフローティングにする
   請求項８に記載の半導体装置の製造方法。
10. 前記複数の貫通電極のうちの前記第１の貫通電極以外の貫通電極から、第２の貫通電極を選択し、
    前記複数の貫通電極のうちの前記第１の貫通電極および前記第２の貫通電極以外の貫通電極に対して前記第１の電圧を印加するとともに、前記第２の貫通電極に対して前記第２の電圧を印加し、前記第１の貫通電極に対して前記第１の電圧と前記第２の電圧の間の第３の電圧を印加する
    請求項８に記載の半導体装置の製造方法。
11. 前記第２の貫通電極に対して、前記第２の電圧を印加した後、前記第２の貫通電極を電気的にフローティングにする
    請求項１０に記載の半導体装置の製造方法。
12. 前記第２の貫通電極を電気的にフローティングにする際、前記第１の貫通電極に対して前記第３の電圧を印加し続ける
    請求項１１に記載の半導体装置の製造方法。
13. 前記第２の貫通電極を電気的にフローティングにする際、前記第１の貫通電極をも電気的にフローティングにする。
    請求項１１に記載の半導体装置の製造方法。
14. 前記第１の電圧は接地電圧であり、
    前記第３の電圧は前記第２の電圧の半分の電圧である
    請求項１０に記載の半導体装置の製造方法。
15. 前記複数の貫通電極のうちまだ選択されていない貫通電極から第３の貫通電極を選択し、
    前記第１の貫通電極に前記第１の電圧を印加するとともに、前記第３の貫通電極に第４の電圧を印加する
    請求項８に記載の半導体装置の製造方法。