KR20180012261A - 반도체 디바이스 및 그 제조 방법 - Google Patents

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KR20180012261A
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츠네노리 시모토
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소니 세미컨덕터 솔루션즈 가부시키가이샤
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Abstract

반도체 및 반도체를 제조하는 방법이 제공된다. 반도체는 복수의 절연 층 및 복수의 도전 층을 포함할 수 있고, 절연 층들 및 도전 층들은 교대로 적층된다. 복수의 관통 전극은 도전 층들을 관통한다. 관통 전극들 중 적어도 일부는 도전 층들 중 하나에 전기적으로 접속된다. 또한, 다른 도전 층들은 다른 관통 전극들에 접속된다. 반도체 구조를 형성하는 방법은 복수의 안티퓨즈를 제공하는 단계를 포함하며, 관통 전극들 각각은 안티퓨즈에 의해 도전 층들 각각으로부터 분리된다. 방법은 제1 관통 전극에 적어도 제1 전압을 공급하면서 다른 전극에 제2 전압 미만을 인가하는 단계를 더 포함하고, 제1 전압은 제2 전압보다 크다.

Description

반도체 디바이스 및 그 제조 방법
관련 출원에 대한 상호 참조
본 출원은 2015년 5월 27일자로 출원된 일본 우선권 특허 출원 제JP2015-107672호의 이익을 주장하며, 그 전체 내용은 본 명세서에 참고로 포함된다.
본 개시내용은 교대로 적층된 복수의 도전 층 및 복수의 절연 층을 포함하는 반도체 디바이스, 및 그러한 반도체 디바이스를 제조하는 방법에 관한 것이다.
최근, 회로의 집적도를 높이기 위해서, 3차원 반도체 디바이스가 제안되고 있다. 예를 들어, 일본 특허 공개 공보 제2013-004690호(특허문헌 1)에는, NAND 플래시 메모리가 개시되어 있다. 또한, 예를 들어, 일본 특허 공개 공보 제2008-181978호(특허문헌 2)에는, 저항성 스위칭 소자(resistive switching element)를 사용하는 저장 디바이스가 개시되어 있다. 이들 3차원 반도체 디바이스에서는, 복수의 도전 층 및 복수의 절연 층이 교대로 적층되어 있다.
일본 특허 공개 공보 제2013-004690호 일본 특허 공개 공보 제2008-181978호
반도체 디바이스에서는, 일반적으로 작은 면적이 바람직하고 반도체 디바이스의 면적에서의 추가 감소가 기대된다.
반도체 디바이스의 면적을 감소시킬 수 있는 반도체 디바이스 및 반도체 디바이스를 제조하는 방법을 제공하는 것이 바람직하다.
본 개시내용의 반도체 디바이스에 따르면, 복수의 관통 전극이 제2 영역에 제공되고, 안티퓨즈들이 관통 전극들 중 대응하는 관통 전극들과 도전 층들 중 대응하는 도전 층 사이에 각각 제공된다. 이것에 의해 반도체 디바이스의 면적을 감소시킬 수 있다.
본 개시내용의 실시예의 반도체 디바이스를 제조하는 방법에 따르면, 복수의 관통 전극으로부터 제1 관통 전극이 선택되고, 제1 관통 전극을 제외한 하나 이상의 관통 전극에 제1 전압이 인가되고, 제1 관통 전극에 제2 전압이 인가된다. 이것에 의해 반도체 디바이스의 면적을 감소시킬 수 있다.
본 개시내용의 적어도 일 양태의 반도체 디바이스는 복수의 절연 층 및 복수의 도전 층을 포함한다. 절연 층과 도전 층은 교대로 적층되어 있다. 복수의 관통 전극이 도전 층을 관통한다. 관통 전극들 중 적어도 일부는 접속된 층들 중 하나에 전기적으로 접속되고, 다른 도전 층은 다른 관통 전극에 접속된다.
본 개시내용의 적어도 일 양태의 방법은 복수의 도전 층을 제공하는 단계, 및 복수의 절연 층을 제공하는 단계를 포함하고, 도전 층은 절연 층과 교대로 적층된다. 이 방법은 복수의 관통 전극을 제공하는 단계를 더 포함하고, 관통 전극은 복수의 도전 층 및 복수의 절연 층을 관통한다. 복수의 안티퓨즈가 제공되며, 각각의 관통 전극은 안티퓨즈에 의해 각각의 도전 층으로부터 분리된다. 복수의 관통 전극에 포함된 제1 관통 전극에는 적어도 제1 전압이 인가되고, 반면에 복수의 관통 전극에 포함된 다른 관통 전극에는 제2 전압 미만이 인가되며, 제1 전압은 제2 전압보다 크다.
본 기술의 적어도 일 양태의 전자 장치는 복수의 절연 층 및 복수의 도전 층을 포함하는 메모리 셀 어레이를 포함하고, 절연 층들과 도전 층들 각각은 교대로 적층되어 있다. 메모리 셀 어레이는 복수의 관통 전극을 더 포함하고, 관통 전극 각각은 도전 층을 관통하고, 관통 전극들 중 적어도 일부는 도전 층들 중 하나에 전기적으로 접속된다. 로우 디코더는 메모리 셀 어레이의 접촉 부에서 관통 전극에 전기적으로 접속된다.
여기에 기술된 효과는 비 제한적인 것임에 유의한다. 본 기술에 의해 달성되는 효과는 본 개시내용에 기술된 효과들 중 하나 이상일 수 있다.
전술한 일반적인 설명 및 다음의 상세한 설명은 모두 예시적인 것이며, 청구범위에 기재된 기술의 추가 설명을 제공하기 위해 제공되는 것으로 이해되어야 한다.
첨부 도면은 본 기술에 대한 추가 이해를 제공하기 위해 포함되며 본 명세서에 통합되어 본 명세서의 일부를 구성한다. 도면은 실시예를 도시하고, 명세서와 함께 본 기술의 원리를 설명하는 역할을 한다.
도 1은 본 개시내용의 실시예에 따른 반도체 디바이스가 적용된 저장 디바이스의 구성 예의 블록도이다.
도 2는 도 1에 도시된 메모리 셀 어레이의 구성 예의 설명도이다.
도 3은 도 2에 도시된 접촉 부의 구성 예의 단면도이다.
도 4a는 도 3에 도시된 접촉 부를 제조하는 절차에서의 프로세스의 설명도이다.
도 4b는 도 3에 도시된 접촉 부를 제조하는 절차에서의 다른 프로세스의 설명도이다.
도 4c는 도 3에 도시된 접촉 부를 제조하는 절차에서의 다른 프로세스의 설명도이다.
도 4d는 도 3에 도시된 접촉 부를 제조하는 절차에서의 다른 프로세스의 설명도이다.
도 5는 도 3에 도시된 접촉 부로의 신호 인가의 설명도이다.
도 6은 도 5에 도시된 신호 인가의 타이밍 파형도이다.
도 7은 도 6에 도시된 신호 인가에서의 상태의 설명도이다.
도 8은 도 6에 도시된 신호 인가에서의 다른 상태의 설명도이다.
도 9는 도 3에 도시된 접촉 부로의 신호 인가의 설명도이다.
도 10은 도 9에 도시된 신호 인가의 타이밍 파형도이다.
도 11은 도 10에 도시된 신호 인가에서의 상태의 설명도이다.
도 12는 도 10에 도시된 신호 인가에서의 다른 상태의 설명도이다.
도 13은 도 3에 도시된 접촉 부로의 신호 인가의 설명도이다.
도 14는 도 13에 도시된 신호 인가의 타이밍 파형도이다.
도 15는 도 14에 도시된 신호 인가에서의 상태의 설명도이다.
도 16은 도 14에 도시된 신호 인가에서의 다른 상태의 설명도이다.
도 17은 도 3에 도시된 접촉 부로의 신호 인가의 설명도이다.
도 18은 도 17에 도시된 신호 인가의 타이밍 파형도이다.
도 19는 도 18에 도시된 신호 인가에서의 상태의 설명도이다.
도 20은 도 18에 도시된 신호 인가에서의 다른 상태의 설명도이다.
도 21은 참고 예에 따른 접촉 부로의 신호 인가의 설명도이다.
도 22는 도 21에 도시된 신호 인가에서의 상태의 설명도이다.
도 23은 다른 참고 예에 따른 접촉 부로의 신호 인가의 설명도이다.
도 24는 도 23에 도시된 신호 인가에서의 상태의 설명도이다.
도 25는 도 23에 도시된 신호 인가에서의 다른 상태의 설명도이다.
도 26은 도 3에 도시된 접촉 부로의 신호 인가의 설명도이다.
도 27은 도 26에 도시된 신호 인가에서의 상태의 설명도이다.
도 28은 도 26에 도시된 신호 인가에서의 다른 상태의 설명도이다.
도 29는 변형 예에 따른 신호 인가의 설명도이다.
도 30은 변형 예에 따른 접촉 부의 구성 예의 단면도이다.
도 31은 변형 예에 따른 신호 인가의 설명도이다.
도 32는 도 31에 도시된 신호 인가의 타이밍 파형도이다.
도 33은 도 32에 도시된 신호 인가에서의 상태의 설명도이다.
도 34는 도 32에 도시된 신호 인가에서의 다른 상태의 설명도이다.
도 35는 변형 예에 따른 저장 디바이스의 구성 예의 블록도이다.
이하, 본 개시내용의 일부 실시예가 도면을 참조하여 상세하게 설명된다.
(구성 예)
도 1은 실시예에 따른 반도체 디바이스가 적용된 저장 디바이스(저장 디바이스(1))의 구성 예를 도시한다. 저장 디바이스(1)는 NAND 플래시 메모리일 수 있다. 본 개시내용의 실시예에 따른 반도체 디바이스를 제조하는 방법은 본 실시예에 의해 구현될 수 있고, 따라서 그 설명이 함께 제공됨에 유의한다. 저장 디바이스(1)는 메모리 셀 어레이(10), 로우 디코더(13), 칼럼 디코더(14), 감지 증폭기-데이터 입/출력 부(15), 및 제어기(16)를 포함할 수 있다.
메모리 셀 어레이(10)는 어레이 부(11) 및 접촉 부(12)를 포함할 수 있다. 어레이 부(11)는 복수의 메모리 소자(19), 복수의 워드 라인(WL), 복수의 소스 라인(SL), 및 복수의 비트 라인(BL)을 포함할 수 있다. 복수의 워드 라인(WL)은 접촉 부(12)를 통해 로우 디코더(13)에 결합된다. 복수의 소스 라인(SL) 및 복수의 비트 라인(BL)은 칼럼 디코더(14)에 결합된다. 접촉 부(12)는 로우 디코더(13)를 어레이 부(11)의 워드 라인(WL)에 결합하기 위한 콘택으로서 기능하도록 적응된다.
도 2는 메모리 셀 어레이(10)의 구성 예를 도시한다. 도 2에 도시된 바와 같이, 메모리 셀 어레이(10)는 절연 층(LA), 도전 층(LB), 및 관통 전극(EL)을 포함할 수 있다. 절연 층(LA) 및 도전 층(LB)는 교대로 적층되어 있다. 이 예에서는, 5개의 절연 층(LA)(LA1 내지 LA5)과 4개의 도전 층(LB)(LB1 내지 LB4)이 LA1, LB1, LA2, LB2, LA3, LB3, LA4, LB4 및 LA5의 순서로 교대로 적층되어 있다. 이 예에서는 도전 층(LB)의 수를 4로 했지만 도전 층(LB)의 수는 이에 한정되는 것이 아니고, 3 이하 또는 5 이상일 수도 있다. 도전 층(LB)은 도 1에 도시된 워드 라인(WL)에 대응한다.
관통 전극(EL)은 적층되는 절연 층(LA) 및 도전 층(LB)을 관통하도록 형성된다. 관통 전극(EL)은 도전성 재료로 구성될 수 있다. 예를 들어, 텅스텐, 구리, 알루미늄, 폴리실리콘, 질화티타늄 또는 임의의 다른 도전성 재료가 사용될 수 있다.
도 3은 접촉 부(12)의 구성 예를 도시한다. 접촉 부(12)는 안티퓨즈 막(antifuse film)(AF)을 포함할 수 있다. 안티퓨즈 막(AF) 각각은 복수의 관통 전극(EL)(이 예에서는 4개의 관통 전극(EL1 내지 EL4)) 각각을 덮도록 형성된다. 안티퓨즈 막들(AF)은 각각 스트레스 전압의 인가에 의해 저항 상태를 고 저항 상태로부터 저 저항 상태로 스위칭하도록 적응된다. 안티퓨즈 막(AF)은, 예를 들어 스트레스 전압의 인가에 의해 절연 파괴를 유발하는 재료로 이루어질 수 있다. 안티퓨즈 막(AF)의 특정 예(비제한적 예)는, 실리콘 산화물로 이루어진 막, 실리콘 질화물로 이루어진 막, 하프늄 산화물로 이루어진 막, 티타늄 산화물로 이루어진 막, 탄탈 산화물로 이루어진 막, 및 이들 중 2개 이상의 복합막을 포함할 수 있다. 또한, 전술한 막들과 얇은 도전막 중 하나 이상의 복합막이 사용될 수도 있다. 다른 예로서, 스트레스 전압의 인가에 의해 상태가 변화되어 저항 상태가 변하는 재료가 안티퓨즈 막(AF)에 사용될 수 있다. 보다 구체적으로는, 예를 들어 금속 산화물, 상변화 재료, 전계 여기 저항 스위칭 효과를 갖는 재료, 또는 전해질 재료를 갖는 저항 스위칭 재료가 사용될 수도 있다. 대안적으로, 전압 값에 기초하여, 고 저항 상태와 저 저항 상태 사이에서 교대로 스위칭을 수행하는 소자가 사용될 수도 있다. 안티퓨즈 막(AF)의 또 다른 예는 고 저항 실리콘으로 이루어진 막, 고 저항 폴리실리콘으로 이루어진 막, 저 저항 비정질 실리콘으로 이루어진 막, 및 이러한 재료들 중 하나 이상을 일부에 포함하는 복합막을 포함하지만 이에 제한되지는 않는다. 또한, 안티퓨즈 막은 전술한 재료들, 전술한 막들 및 전술한 소자들 중 2개 이상의 조합으로 구성될 수 있다.
이 예에서는, 관통 전극(EL1)과 도전 층(LB4) 사이의 안티퓨즈 막(AF)의 부분(부분 W1)이 저 저항 상태에 있고, 관통 전극(EL2)과 도전 층(LB2) 사이의 위치 W2에서의 안티퓨즈 막(AF)이 저 저항 상태에 있고, 관통 전극(EL3)과 도전 층(LB1) 사이의 위치 W3에서의 안티퓨즈 막(AF)이 저 저항 상태에 있고, 관통 전극(EL4)과 도전 층(LB3) 사이의 위치 W4에서의 안티퓨즈 막(AF)이 저 저항 상태에 있다. 즉, 각각의 관통 전극(EL)은 도전 층들(LB1 내지 LB4) 중 하나의 대응하는 도전 층(LB)에만 전기적으로 결합된다. 이것은, 로우 디코더(13)가 이러한 관통 전극(EL1 내지 EL4)을 통해 도전 층(LB1 내지 LB4)에 결합되게 한다.
이 예에서는, 안티퓨즈 막(AF) 각각이 관통 전극(EL)을 덮도록 형성되지만, 안티퓨즈 막(AF)의 구성은 이것에 한정되지 않음에 유의한다. 예를 들어, 안티퓨즈 막(AF)은 관통 전극(EL)의 일부를 덮도록 관통 전극(EL)과 도전 층(LB) 사이에만 형성될 수 있다. 또한, 관통 전극(EL)은, 예를 들어 중공 관 형상(hollow tubular shape)을 가질 수 있다. 또한, 관통 전극(EL) 내의 중공 공간은 절연체로 채워질 수 있다.
로우 디코더(13)(도 1 참조)는 제어기(16)로부터 공급된 로우 어드레스 신호를 디코딩하고, 디코딩된 신호를 메모리 셀 어레이(10)의 어레이 부(11)에 공급하도록 적응된다. 로우 디코더(13)는 메모리 셀 어레이(10)의 접촉 부(12)의 관통 전극(EL)을 통해 어레이 부(11)의 워드 라인(WL)에 결합된다. 후술하는 바와 같이, 로우 디코더(13)는 저장 디바이스(1)를 제조하는 프로세스에서 관통 전극(EL)에 신호를 공급하여 관통 전극(EL)을 도전 층(LB)에 전기적으로 결합하는 기능도 갖고 있다.
칼럼 디코더(14)는 제어기(16)로부터 공급된 칼럼 어드레스 신호를 디코딩하고, 디코딩된 신호를 메모리 셀 어레이(10)의 어레이 부(11)에 공급하도록 적응된다. 칼럼 디코더(14)는 또한, 감지 증폭기-데이터 입/출력 부(15)로부터 공급된 데이터를 어레이 부(11)에 기입하거나 또는 어레이 부(11)로부터 판독된 데이터를 감지 증폭기-데이터 입/출력 부(15)에 공급하는 기능도 갖고 있다. 칼럼 디코더(14)는 어레이 부(11)에서 비트 라인(BL) 및 소스 라인(SL)에 결합된다.
감지 증폭기-데이터 입/출력 부(15)는 칼럼 디코더(14)로부터 공급된 데이터를 증폭하도록 적응된다. 감지 증폭기-데이터 입/출력 부(15)는 외부 디바이스 및 시스템과 데이터를 교환하는 기능도 갖고 있다.
제어기(16)는 로우 디코더(13), 칼럼 디코더(14) 및 감지 증폭기-데이터 입/출력 부(15)의 동작을 제어하도록 적응된다.
(동작 및 작용) 다음에, 본 개시내용의 실시예에 따른 저장 디바이스(1)의 동작 및 작용에 대해서 설명한다.
(전체 동작 개요)
먼저, 도 1을 참조하여, 저장 디바이스(1)의 전체 동작 개요를 설명한다. 로우 디코더(13)는 제어기(16)로부터 공급된 로우 어드레스 신호를 디코딩하고, 디코딩된 신호를 메모리 셀 어레이(10)의 어레이 부(11)에 공급한다. 또한, 로우 디코더(13)는 저장 디바이스(1)를 제조하는 프로세스에서 관통 전극(EL)에 신호를 공급하여 관통 전극(EL)을 도전 층(LB)에 전기적으로 결합한다. 칼럼 디코더(14)는 제어기(16)로부터 공급된 칼럼 어드레스 신호를 디코딩하고, 디코딩된 신호를 메모리 셀 어레이(10)의 어레이 부(11)에 공급한다. 또한, 칼럼 디코더(14)는 감지 증폭기-데이터 입/출력 부(15)로부터 공급된 데이터를 어레이 부(11)에 기입하거나 또는 어레이 부(11)로부터 판독된 데이터를 감지 증폭기-데이터 입/출력 부(15)에 공급한다. 감지 증폭기-데이터 입/출력 부(15)는 칼럼 디코더(14)로부터 공급된 데이터를 증폭한다. 또한, 감지 증폭기-데이터 입/출력 부(15)는 외부 디바이스 및 시스템과 데이터를 교환한다. 제어기(16)는 로우 디코더(13), 칼럼 디코더(14) 및 감지 증폭기-데이터 입/출력 부(15)의 동작을 제어한다.
(접촉 부(12))
로우 디코더(13)는 접촉 부(12)의 관통 전극(EL)을 통해 메모리 셀 어레이(10)의 워드 라인(WL)에 신호를 공급한다. 이하에서는, 접촉 부(12)를 제조하는 방법에 대해서 상세하게 설명한다.
도 4a 내지 4d는 접촉 부(12)를 제조하는 방법의 예를 도시한다. 먼저, 도 4a에 도시된 바와 같이, 절연 층(LA)과 도전 층(LB)이 교대로 적층된다. 이 예에서는, 5개의 절연 층(LA1 내지 LA5)과 4개의 도전 층(LB1 내지 LB4)이 LA1, LB1, LA2, LB2, LA3, LB3, LA4, LB4 및 LA5의 순서로 교대로 적층되어 있다. 다음에, 도 4b에 도시된 바와 같이, 복수(이 예에서는 4개)의 홀(HL)은 적층되는 절연 층(LA2 내지 LA5) 및 도전 층(LB1 내지 LB4)을 관통하도록 형성된다. 다음에, 도 4c에 도시된 바와 같이, 안티퓨즈 막(AF)은 절연 층(LA) 및 도전 층(LB) 내의 홀(HL) 각각의 측면 및 저면 상에 형성된다. 그 후, 도 4d에 도시된 바와 같이, 안티퓨즈 막(AF)이 형성되는 측면 및 하부를 따라 홀(HL)이 도전성 재료로 충전되어 관통 전극(EL)을 형성한다.
어레이 부(11)를 제조하는 프로세스와 동일한 제조 프로세서에 의해 어레이 부(11)의 제조와 동시에 접촉 부(12)를 형성되는 것이 바람직할 수 있음에 유의한다. 더 구체적으로는, 어레이 부(11)에 형성되는 메모리 스트링의 절연막이 형성될 때, 접촉 부(12)의 안티퓨즈 막(AF)을 형성하는 것이 가능하다. 또한, 어레이 부(11)의 메모리 스트링의 폴리실리콘 전극이 형성될 때, 접촉 부(12)의 관통 전극(EL)을 형성하는 것이 가능하다.
도 4a 내지 도 4b에 도시된 바와 같이 저장 디바이스(1)가 제조될 때, 안티퓨즈 막(AF)의 저항 상태는 고 저항 상태에 있다. 따라서, 도전 층(LB1 내지 LB4) 각각은 전기적으로 플로팅 상태에 있다.
다음에, 로우 디코더(13)는 관통 전극(EL)에 신호를 공급하여, 관통 전극(EL)을 접촉 부(12)에서의 도전 층(LB)에 전기적으로 결합한다. 이하에서는, 4개의 도전 층(LB1 내지 LB4) 및 8개의 관통 전극(EL1 내지 EL8)이 제공되고, 4개의 관통 전극(EL1 내지 EL4)이 4개의 도전 층(LB1 내지 LB4)에 결합되는 예에 대한 설명이 주어진다.
(관통 전극(EL1))
도 5는 관통 전극(EL1)을 4개의 도전 층(LB1 내지 LB4) 중 하나와 결합하는 프로세스를 도시한다. 이 프로세스의 이 시점에, 안티퓨즈 막(AF)은 모두 고 저항 상태에 있으며, 각각의 관통 전극(EL)과 각각의 도전 층(LB) 사이에는 기생 커패시턴스(용량 값 Cp)가 존재한다. 이 프로세스에 후행하는 프로세스에서, 각각의 관통 전극(EL)으로의 전압의 인가에 의해, 각각의 도전 층(LB)의 전압은 기생 커패시턴스를 통해 설정된다. 따라서, 스트레스 전압은 안티퓨즈 막(AF)의 저항 상태를 고 저항 상태로부터 저 저항 상태로 스위칭하기 위해 안티퓨즈 막(AF)에 인가된다.
이 프로세스에서, 로우 디코더(13)는 관통 전극(EL1)을 제외한 관통 전극(EL2 내지 EL8)을 접지한다. 또한, 로우 디코더(13)는 프리차지 신호(precharge signal)(SP)를 사용해서 스위치 SW1을 턴 온시킴으로써, 관통 전극(EL1)에 기입 전압(Vw)을 인가한다. 본 예에서 기입 전압(Vw)은, 안티퓨즈 막(AF)에 인가되는 전압이 11/16xVw 이상일 때, 안티퓨즈 막(AF)의 저항 상태가 고 저항 상태로부터 저 저항 상태로 스위칭되게 하는 전압이다.
도 6은 이 프로세스에서의 신호 인가를 도시하며, (A)는 프리차지 신호(SP)의 파형을 나타내고, (B)는 기입 전압(Vw)이 인가되는 관통 전극(이 예에서는 관통 전극(EL1))에서의 전압 Vo의 파형을 나타낸다. 이 예에서, 로우 디코더(13)는 프리차지를 수행하기 위해 프리차지 신호(SP)에 기초하여 관통 전극(EL1)을 기입 전압(Vw)으로 설정한다. 그 후, 관통 전극(EL1)과 도전 층(LB4)의 사이의 안티퓨즈 막(AF)(영역 W1)의 저항 상태는 저 저항 상태로 스위칭된다. 이하, 이 동작에 대해서 상세하게 설명한다.
먼저, 로우 디코더(13)는 타이밍 t1에서 프리차지 신호(SP)를 저 레벨부터 고 레벨로 스위칭한다(도 6의 (A) 참조). 이에 의해, 스위치 SW1은 턴 온되어, 관통 전극(EL1)의 전압 Vo를 기입 전압(Vw)으로 스위칭한다(도 6의 (B) 참조). 그 후, 로우 디코더(13)는 타이밍 t1 내지 타이밍 t2의 기간에서 관통 전극(EL1)에 대하여 프리차지를 수행한다.
도 7은 프리차지가 관통 전극(EL1)에 대하여 수행될 때 접촉 부(12)의 등가 회로를 도시한다. 전압 V1은 도전 층(LB1)에서의 전압을 나타내고, 전압 V2는 도전 층(LB2)에서의 전압을 나타내고, 전압 V3은 도전 층(LB3)에서의 전압을 나타내고, 전압 V4는 도전 층(LB4)에서의 전압을 나타낸다. 커패시터 C11은 관통 전극(EL1)과 도전 층(LB1) 사이의 기생 커패시턴스(용량 값 Cp)에 대응한다. 커패시터 C21은 관통 전극(EL1)과 도전 층(LB2) 사이의 기생 커패시턴스(용량 값 Cp)에 대응한다. 커패시터 C31은 관통 전극(EL1)과 도전 층(LB3) 사이의 기생 커패시턴스(용량 값 Cp)에 대응한다. 커패시터 C41은 관통 전극(EL1)과 도전 층(LB4) 사이의 기생 커패시턴스(용량 값 Cp)에 대응한다. 커패시터 C12는 관통 전극(EL2 내지 EL8)과 도전 층(LB1) 사이의 기생 커패시턴스(용량 값 7Cp)에 대응한다. 커패시터 C22는 관통 전극(EL2 내지 EL8)과 도전 층(LB2) 사이의 기생 커패시턴스(용량 값 7Cp)에 대응한다. 커패시터 C32는 관통 전극(EL2 내지 EL8)과 도전 층(LB3) 사이의 기생 커패시턴스(용량 값 7Cp)에 대응한다. 커패시터 C42는 관통 전극(EL2 내지 EL8)과 도전 층(LB4) 사이의 기생 커패시턴스(용량 값 7Cp)에 대응한다.
이 프로세스의 이 시점에, 관통 전극(EL1)에 인가된 전하 Qo는 7/2xCpxVw이다. 도전 층(LB1)에서의 전압 V1, 도전 층(LB2)에서의 전압 V2, 도전 층(LB3)에서의 전압 V3, 및 도전 층(LB4)에서의 전압 V4는 각각 1/8xVw이다. 즉, 커패시터 C12의 양단 간의 전압, 커패시터 C22의 양단 간의 전압, 커패시터 C32의 양단 간의 전압 및 커패시터 C42의 양단 간의 전압은 각각 1/8xVw이다. 1/8xVw의 전압은 안티퓨즈 막(AF)의 저항 상태를 고 저항 상태로부터 저 저항 상태로 스위칭하기에 불충분하다. 커패시터 C11의 양단 간의 전압, 커패시터 C21의 양단 간의 전압, 커패시터 C31의 양단 간의 전압 및 커패시터 C41의 양단 간의 전압은 각각 7/8xVw이다. 7/8xVw의 전압은 안티퓨즈 막(AF)의 저항 상태를 고 저항 상태로부터 저 저항 상태로 스위칭하기에 충분하다. 즉, 관통 전극(EL1)과 각각의 도전 층(LB1 내지 LB4) 사이의 안티퓨즈 막(AF)에 스트레스 전압이 공급된다.
다음에, 도 6에 도시된 바와 같이, 로우 디코더(13)는 타이밍 t2에서 프리차지 신호(SP)를 고 레벨에서 저 레벨로 스위칭한다(도 6의 (A) 참조). 이에 따라, 스위치 SW1은 턴 오프되고, 관통 전극(EL1)의 상태는 전기적으로 플로팅 상태로 스위칭된다. 타이밍 t2 이후의 잠시 동안, 도 7에 도시된 상태가 유지된다. 즉, 관통 전극(EL1)과 각각의 도전 층(LB1 내지 LB4) 사이의 안티퓨즈 막(AF)에서의 스트레스 전압은 잠시 동안 유지된다. 그 후, 스트레스 전압은, 관통 전극(EL1)과 도전 층(LB1) 사이의 안티퓨즈 막(AF), 관통 전극(EL1)과 도전 층(LB2) 사이의 안티퓨즈 막(AF), 관통 전극(EL1)과 도전 층(LB3) 사이의 안티퓨즈 막(AF), 및 관통 전극(EL1)과 도전 층(LB4) 사이의 안티퓨즈 막(AF) 중 하나의 저항 상태를 고 저항 상태로부터 저 저항 상태로 스위칭한다. 이 예에서는, 관통 전극(EL1)과 도전 층(LB4) 사이의 안티퓨즈 막(AF)(도 5에 도시된 영역 W1)의 저항 상태가 고 저항 상태로부터 저 저항 상태로 스위칭된다. 따라서, 관통 전극(EL1)과 도전 층(LB4)은 전기적으로 서로 결합된다.
도 8은 관통 전극(EL1)과 도전 층(LB4)이 전기적으로 서로 결합된 후 접촉 부(12)의 등가 회로를 도시한다. 전술한 바와 같이 관통 전극(EL1)과 도전 층(LB4)이 전기적으로 결합되었기 때문에, 도 7에서의 커패시터 C41은 삭제된다. 스위치 SW1은 턴 오프 상태를 유지하고 있기 때문에, 관통 전극(EL1)에 인가된 전하 Qo는 7/2xCpxVw로 유지되지만, 전압 Vo는 4/11xVw로 감소된다. 도전 층(LB1)에서의 전압 V1, 도전 층(LB2)에서의 전압 V2, 및 도전 층(LB3)에서의 전압 V3은 각각 1/22xVw이고, 도전 층(LB4)에서의 전압 V4는 4/11xVw이다. 즉, 커패시터 C12의 양단 간의 전압, 커패시터 C22의 양단 간의 전압 및 커패시터 C32의 양단 간의 전압은 각각 1/22xVw이며, 커패시터 C42의 양단 간의 전압은 4/11xVw이다. 또한, 커패시터 C11의 양단 간의 전압, 커패시터 C21의 양단 간의 전압 및 커패시터 C31의 양단 간의 전압은 각각 7/22xVw이다. 이들 전압은 안티퓨즈 막(AF)의 저항 상태를 고 저항 상태로부터 저 저항 상태로 스위칭하기에 불충분하다.
도 6의 (B)에 도시된 바와 같이, 관통 전극(EL1)의 전압 Vo는 관통 전극(EL1)과 도전 층(LB4) 사이의 안티퓨즈 막(AF)(부분 W1)의 저항 상태를 고 저항 상태로부터 저 저항 상태로 스위칭한 것에 응답하여 기입 전압(Vw)으로부터 4/11xVw로 감소된다.
그런데, 기입 전압(Vw)과, 이 기입 전압(Vw)이 인가될 때로부터 안티퓨즈 막(AF)의 저항 상태가 고 저항 상태로부터 저 저항 상태로 스위칭될 때까지의 기입 시간 사이에는 음의 상관(negative correlation)이 있다. 예를 들어, 기입 전압(Vw)이 증가되면, 기입 시간이 짧아진다. 관통 전극(EL1)에 대한 프리차지가 완료된 후에, 안티퓨즈 막(AF)의 저항 상태가 고 저항 상태로부터 저 저항 상태로 스위칭되도록, 기입 전압(Vw)를 설정할 필요가 있다. 즉, 기입 전압(Vw)이 너무 높으면, 기입 시간이 너무 짧아져 버려, 관통 전극(EL1)에 대한 프리차지가 완료되기 전에 안티퓨즈 막(AF)의 저항 상태가 고 저항 상태로부터 저 저항 상태로 스위칭되게 야기할 수 있다. 이 경우에, 관통 전극(EL1)과 도전 층(LB1) 사이의 안티퓨즈 막(AF), 관통 전극(EL1)과 도전 층(LB2) 사이의 안티퓨즈 막(AF), 관통 전극(EL1)과 도전 층(LB3) 사이의 안티퓨즈 막(AF), 및 관통 전극(EL1)과 도전 층(LB4) 사이의 안티퓨즈 막(AF) 모두의 저항 상태는 고 저항 상태로부터 저 저항 상태로 스위칭될 수 있다. 이런 이유로, 관통 전극(EL1)에 대한 프리차지가 완료된 후에, 안티퓨즈 막(AF)의 저항 상태를 고 저항 상태로부터 저 저항 상태로 스위칭하기 위해, 기입 전압(Vw)이 설정된다. 이것은, 관통 전극(EL1)과 4개의 도전 층(LB1 내지 LB4) 중 하나 사이의 안티퓨즈 막(AF)의 저항 상태를 고 저항 상태로부터 저 저항 상태로 스위칭하는 것을 가능하게 한다.
또한, 기입 전압(Vw)이 너무 낮으면, 기입 시간이 너무 길어질 수 있고, 관통 전극(EL1)에 대한 프리차지가 완료된 후에 관통 전극(EL1)에 인가된 전하 Qo가 누설되어 관통 전극(EL1)의 전압을 감소시킬 수 있고, 안티퓨즈 막(AF)의 저항 상태를 스위칭하지 않을 수 있다. 이런 이유로, 기입 전압(Vw)은 그러한 누설의 영향을 받지 않게 되도록 설정된다. 이것은, 안티퓨즈 막(AF)의 저항 상태를 보다 확실하게 고 저항 상태로부터 저 저항 상태로 스위칭하는 것을 가능하게 한다.
(관통 전극(EL2))
도 9는 관통 전극(EL2)을 도전 층(LB1 내지 LB3) 중 어느 하나와 결합하는 프로세스를 도시한다. 이 프로세스에서, 로우 디코더(13)는 관통 전극(EL1 및 EL2)을 제외한 관통 전극(EL3 내지 EL8)을 접지한다. 또한, 로우 디코더(13)는 스위칭 신호(SS)를 사용해서 스위치 SW2를 제어하여, 기입 전압(Vw)의 약 절반인 전압 Vw/2를 관통 전극(EL1)에 인가한다. 더욱이, 로우 디코더(13)는 프리차지 신호(SP)를 사용해서 스위치 SW1을 턴 온하여, 관통 전극(EL2)에 기입 전압(Vw)을 인가한다.
도 10은 이 프로세스에서의 신호 인가를 도시하며, (A)는 스위칭 신호(SS)의 파형을 나타내고, (B)는 프리차지 신호(SP)의 파형을 나타내고, (C)는 기입 전압(Vw)이 인가되는 관통 전극(이 예에서는 관통 전극(EL2))에서의 전압 Vo의 파형을 나타낸다.
먼저, 로우 디코더(13)는 타이밍 t11에서 스위칭 신호(SS)를 저 레벨부터 고 레벨로 스위칭한다(도 10의 (A) 참조). 이에 의해, 전압 Vw/2은 관통 전극(EL1)에 인가되어, 도전 층(LB4)의 전압을 전압 Vw/2로 스위칭한다.
다음에, 로우 디코더(13)는 타이밍 t12에서 프리차지 신호(SP)를 저 레벨부터 고 레벨에 스위칭한다(도 10의 (B) 참조). 이에 의해, 스위치 SW1은 턴 온되어, 관통 전극(EL2)의 전압 Vo를 기입 전압(Vw)으로 스위칭한다(도 10의 (C) 참조).
도 11은 관통 전극(EL2)에 대한 프리차지를 수행할 때 접촉 부(12)의 등가 회로를 도시한다. 커패시터 C11은 관통 전극(EL2)과 도전 층(LB1) 사이의 기생 커패시턴스(용량 값 Cp)에 대응한다. 커패시터 C21은 관통 전극(EL2)과 도전 층(LB2) 사이의 기생 커패시턴스(용량 값 Cp)에 대응한다. 커패시터 C31은 관통 전극(EL2)과 도전 층(LB3) 사이의 기생 커패시턴스(용량 값 Cp)에 대응한다. 커패시터 C41은 관통 전극(EL2)과 도전 층(LB4) 사이의 기생 커패시턴스(용량 값 Cp)에 대응한다. 커패시터 C12는 관통 전극(EL3 내지 EL8)과 도전 층(LB1) 사이의 기생 커패시턴스(용량 값 6Cp)에 대응한다. 커패시터 C22는 관통 전극(EL3 내지 EL8)과 도전 층(LB2) 사이의 기생 커패시턴스(용량 값 6Cp)에 대응한다. 커패시터 C32는 관통 전극(EL3 내지 EL8)과 도전 층(LB3) 사이의 기생 커패시턴스(용량 값 6Cp)에 대응한다. 커패시터 C42는 관통 전극(EL3 내지 EL8)과 도전 층(LB4) 사이의 기생 커패시턴스(용량 값 6Cp)에 대응한다. 커패시터 C13은 관통 전극(EL1)과 도전 층(LB1) 사이의 기생 커패시턴스(용량 값 Cp)에 대응한다. 커패시터 C23은 관통 전극(EL1)과 도전 층(LB2) 사이의 기생 커패시턴스(용량 값 Cp)에 대응한다. 커패시터 C33은 관통 전극(EL1)과 도전 층(LB3) 사이의 기생 커패시턴스(용량 값 Cp)에 대응한다.
이 시점에서, 관통 전극(EL2)에 인가된 전하 Qo는 47/16xCpxVw이다. 또한, 도전 층(LB1)에서의 전압 V1, 도전 층(LB2)에서의 전압 V2, 및 도전 층(LB3)에서의 전압 V3은 각각 3/16xVw이며, 도전 층(LB4)에서의 전압 V4는 1/2xVw이다. 즉, 커패시터(C11, C21 및 C31)를 제외한 커패시터의 양단 간의 전압은 안티퓨즈 막(AF)의 저항 상태를 고 저항 상태로부터 저 저항 상태로 스위칭하기에 불충분하다. 커패시터(C11, C21 및 C31) 각각의 양단 간의 전압은 안티퓨즈 막(AF)의 저항 상태를 고 저항 상태로부터 저 저항 상태로 스위칭할 수 있게 한다. 즉, 관통 전극(EL2)과 도전 층(LB1 내지 LB3) 사이의 안티퓨즈 막(AF)에 스트레스 전압이 공급된다.
다음에, 도 10에 도시된 바와 같이, 로우 디코더(13)는 타이밍 t13에서 프리차지 신호(SP)를 고 레벨부터 저 레벨로 스위칭한다(도 10의 (B) 참조). 이에 따라, 스위치 SW1은 턴 오프되고, 관통 전극(EL2)은 전기적으로 플로팅 상태로 스위칭된다. 타이밍 t13 이후 잠시 동안, 도 11에 도시된 상태가 유지된다. 즉, 관통 전극(EL2)과 도전 층(LB1 내지 LB3) 사이의 안티퓨즈 막(AF)에서의 스트레스 전압은, 잠시 동안 유지된다. 그 후, 스트레스 전압은, 관통 전극(EL2)과 도전 층(LB1) 사이의 안티퓨즈 막(AF), 관통 전극(EL2)과 도전 층(LB2) 사이의 안티퓨즈 막(AF), 및 관통 전극(EL2)과 도전 층(LB3) 사이의 안티퓨즈 막(AF) 중 하나의 저항 상태를 고 저항 상태로부터 저 저항 상태로 스위칭한다. 이 예에서는, 관통 전극(EL2)과 도전 층(LB2) 사이의 안티퓨즈 막(AF)(도 9에 나타낸 부분 W2)의 저항 상태가 고 저항 상태로부터 저 저항 상태로 스위칭된다. 따라서, 관통 전극(EL2)과 도전 층(LB2)은 서로 전기적으로 결합된다.
도 12는 관통 전극(EL2)과 도전 층(LB2)이 서로 전기적으로 결합된 후 접촉 부(12)의 등가 회로를 도시한다. 전술한 바와 같이 관통 전극(EL2)과 도전 층(LB2)이 서로 전기적으로 결합되었기 때문에, 도 11에서의 커패시터 C21은 삭제된다. 스위치 SW1은 턴 오프 상태를 유지하고 있기 때문에, 관통 전극(EL2)에 인가된 전하 Qo는 47/16xCpxVw에서 유지되지만, 전압 Vo는 5/12xVw로 감소된다. 이 시점에서, 각각의 커패시터의 양단 간의 전압은 안티퓨즈 막(AF)의 저항 상태를 고 저항 상태로부터 저 저항 상태로 스위칭하기에 불충분하다.
도 10의 (C)에 도시된 바와 같이, 관통 전극(EL2)의 전압 Vo는 관통 전극(EL2)과 도전 층(LB2) 사이의 안티퓨즈 막(AF)(부분 W2)의 저항 상태를 고 저항 상태로부터 저 저항 상태로 스위칭한 것에 응답하여 기입 전압(Vw)으로부터 5/12xVw로 감소된다.
그 후, 로우 디코더(13)는 타이밍 t14에서 스위칭 신호(SS)를 고 레벨부터 저 레벨에 스위칭한다(도 10의 (A) 참조). 따라서, 관통 전극(EL1)은 도전 층(LB4)을 접지하도록 접지된다.
(관통 전극(EL3))
도 13은 관통 전극(EL3)을 도전 층(LB1 및 LB3) 중 하나에 결합하는 프로세스를 도시한다. 이 프로세스에서, 로우 디코더(13)는 관통 전극(EL1 내지 EL3)을 제외한 관통 전극(EL4 내지 EL8)을 접지한다. 또한, 로우 디코더(13)는 스위칭 신호(SS)를 사용해서 스위치 SW2를 제어하여, 기입 전압(Vw)의 약 절반인 전압 Vw/2를 관통 전극(EL1 및 EL2)에 인가한다. 더욱이, 로우 디코더(13)는 프리차지 신호(SP)를 사용해서 스위치 SW1을 턴 온하여, 관통 전극(EL3)에 기입 전압(Vw)을 인가한다.
도 14는 이 프로세스에서의 신호 인가를 도시하고, (A)는 스위칭 신호(SS)의 파형을 나타내고, (B)는 프리차지 신호(SP)의 파형을 나타내고, (C)는 기입 전압(Vw)이 인가되는 관통 전극(이 예에서는 관통 전극(EL3))의 파형을 나타낸다.
먼저, 로우 디코더(13)는 타이밍 t21에서 스위칭 신호(SS)를 저 레벨부터 고 레벨로 스위칭한다(도 14의 (A) 참조). 이에 의해, 전압 Vw/2는 관통 전극(EL1 및 EL2)에 인가되어, 도전 층(LB2 및 LB4)의 전압을 전압 Vw/2로 스위칭한다.
다음에, 로우 디코더(13)는 타이밍 t22에서 프리차지 신호(SP)를 저 레벨부터 고 레벨로 스위칭한다(도 14의 (B) 참조). 이에 의해, 스위치 SW1은 턴 온되어, 관통 전극(EL3)의 전압 Vo를 기입 전압(Vw)으로 스위칭한다(도 14의 (C) 참조).
도 15는 관통 전극(EL3)에 대한 프리차지를 수행할 때 접촉 부(12)의 등가 회로를 도시한다. 커패시터 C11은 관통 전극(EL3)과 도전 층(LB1) 사이의 기생 커패시턴스(용량 값 Cp)에 대응한다. 커패시터 C21은 관통 전극(EL3)과 도전 층(LB2) 사이의 기생 커패시턴스(용량 값 Cp)에 대응한다. 커패시터 C31은 관통 전극(EL3)과 도전 층(LB3) 사이의 기생 커패시턴스(용량 값 Cp)에 대응한다. 커패시터 C41은 관통 전극(EL3)과 도전 층(LB4) 사이의 기생 커패시턴스(용량 값 Cp)에 대응한다. 커패시터 C12는 관통 전극(EL4 내지 EL8)과 도전 층(LB1) 사이의 기생 커패시턴스(용량 값 5Cp)에 대응한다. 커패시터 C22는 관통 전극(EL4 내지 EL8)과 도전 층(LB2) 사이의 기생 커패시턴스(용량 값 5Cp)에 대응한다. 커패시터 C32는 관통 전극(EL4 내지 EL8)과 도전 층(LB3) 사이의 기생 커패시턴스(용량 값 5Cp)에 대응한다. 커패시터 C42는 관통 전극(EL4 내지 EL8)과 도전 층(LB4) 사이의 기생 커패시턴스(용량 값 5Cp)에 대응한다. 커패시터 C13은 관통 전극(EL1 및 EL2)과 도전 층(LB1) 사이의 기생 커패시턴스(용량 값 2Cp)에 대응한다. 커패시터 C33은 관통 전극(EL1 및 EL2)과 도전 층(LB3) 사이의 기생 커패시턴스(용량 값 2Cp)에 대응한다.
이 시점에서, 관통 전극(EL3)에 인가된 전하 Qo는 5/2xCpxVw이다. 또한, 도전 층(LB1)에서의 전압 V1 및 도전 층(LB3)에서의 전압 V3은 각각 1/4xVw이며, 도전 층(LB2)에서의 전압 V2 및 도전 층(LB4)에서의 전압 V4는 각각 1/2xVw이다. 즉, 커패시터(C11 및 C31)를 제외한 커패시터의 양단 간의 전압은 안티퓨즈 막(AF)의 저항 상태를 고 저항 상태로부터 저 저항 상태로 스위칭하기에 불충분하다. 한편, 커패시터(C11 및 C31) 각각의 양단 간의 전압은 안티퓨즈 막(AF)의 저항 상태를 고 저항 상태로부터 저 저항 상태로 스위칭할 수 있게 한다. 즉, 관통 전극(EL3)과 각각의 도전 층(LB1 및 LB3) 사이의 안티퓨즈 막(AF)에 스트레스 전압이 공급된다.
다음에, 도 14에 도시된 바와 같이, 로우 디코더(13)는 타이밍 t23에서 프리차지 신호(SP)를 고 레벨부터 저 레벨로 스위칭한다(도 14의 (B) 참조). 이에 따라, 스위치 SW1은 턴 오프되고, 관통 전극(EL3)은 전기적으로 플로팅 상태로 스위칭된다. 타이밍 t23 이후 잠시 동안, 도 15에 도시된 상태가 유지된다. 즉, 관통 전극(EL3)과 각각의 도전 층(LB1 및 LB3) 사이의 안티퓨즈 막(AF)에서의 스트레스 전압은 잠시 동안 유지된다. 그 후, 스트레스 전압은, 관통 전극(EL3)과 도전 층(LB1) 사이의 안티퓨즈 막(AF), 및 관통 전극(EL3)과 도전 층(LB3) 사이의 안티퓨즈 막(AF) 중 하나의 저항 상태를 고 저항 상태로부터 저 저항 상태로 스위칭한다. 이 예에서는, 관통 전극(EL3)과 도전 층(LB1) 사이의 안티퓨즈 막(AF)의 부분(도 13에 나타낸 부분 W3)의 저항 상태가 고 저항 상태로부터 저 저항 상태로 스위칭된다. 따라서, 관통 전극(EL3)과 도전 층(LB1)은 서로 전기적으로 결합된다.
도 16은 관통 전극(EL3)과 도전 층(LB1)이 전기적으로 서로 결합된 후 접촉 부(12)의 등가 회로를 도시한다. 전술한 바와 같이 관통 전극(EL3)과 도전 층(LB1)이 서로 전기적으로 결합되었기 때문에, 도 15에서의 커패시터 C11은 삭제된다. 스위치 SW1은 턴 오프 상태를 유지하고 있기 때문에, 관통 전극(EL3)에 인가된 전하 Qo는 5/2xCpxVw로 유지되지만, 전압 Vo는 37/79xVw로 감소된다. 이 시점에서, 각각의 커패시터의 양단 간의 전압은 안티퓨즈 막(AF)의 저항 상태를 고 저항 상태로부터 저 저항 상태로 스위칭하기에 불충분하다.
도 14의 (C)에 도시된 바와 같이, 관통 전극(EL3)의 전압 Vo는 관통 전극(EL3)과 도전 층(LB1) 사이의 안티퓨즈 막(AF)(부분 W3)의 저항 상태를 고 저항 상태로부터 저 저항 상태로 스위칭한 것에 응답하여 기입 전압(Vw)으로부터 37/79xVw로 감소된다.
그 후, 로우 디코더(13)는 타이밍 t24에서 스위칭 신호(SS)를 고 레벨부터 저 레벨에 스위칭한다(도 14의 (A) 참조). 따라서, 관통 전극(EL1 및 EL2)은 도전 층(LB2 및 LB4)을 접지하도록 접지된다.
(관통 전극(EL4))
도 17은 관통 전극(EL4)을 도전 층(LB3)에 결합하는 프로세스를 도기한다. 이 프로세스에서는, 로우 디코더(13)는 관통 전극(EL1 내지 EL4)을 제외한 관통 전극(EL5 내지 EL8)을 접지한다. 또한, 로우 디코더(13)는 스위칭 신호(SS)를 사용해서 스위치 SW2를 제어하여, 기입 전압(Vw)의 약 절반인 전압 Vw/2를 관통 전극(EL1 내지 EL3)에 인가한다. 더욱이, 로우 디코더(13)는 프리차지 신호(SP)를 사용해서 스위치 SW1을 턴 온하여, 관통 전극(EL4)에 기입 전압(Vw)을 인가한다.
도 18은 이 프로세스에서의 신호 인가를 도시하고, (A)는 스위칭 신호(SS)의 파형을 나타내고, (B)는 프리차지 신호(SP)의 파형을 나타내고, (C)는 기입 전압(Vw)이 인가되는 관통 전극(이 예에서는 관통 전극(EL4))에서의 전압 Vo의 파형을 나타낸다.
먼저, 로우 디코더(13)는 타이밍 t31에서 스위칭 신호(SS)를 저 레벨부터 고 레벨로 스위칭한다(도 18의 (A) 참조). 이에 의해, 전압 Vw/2는 관통 전극(EL1 내지 EL3)에 인가되어, 도전 층(LB1, LB2 및 LB4)의 전압을 전압 Vw/2로 스위칭한다.
다음에, 로우 디코더(13)는 타이밍 t32에서 프리차지 신호(SP)를 저 레벨부터 고 레벨로 스위칭한다(도 18의 (B) 참조). 이에 의해, 스위치 SW1은 턴 온되어, 관통 전극(EL4)의 전압 Vo를 기입 전압(Vw)으로 스위칭한다(도 18의 (C) 참조).
도 19는 관통 전극(EL4)에 대한 프리차지가 수행될 때 접촉 부(12)의 등가 회로를 도시한다. 커패시터 C11은 관통 전극(EL4)과 도전 층(LB1) 사이의 기생 커패시턴스(용량 값 Cp)에 대응한다. 커패시터 C21은 관통 전극(EL4)과 도전 층(LB2) 사이의 기생 커패시턴스(용량 값 Cp)에 대응한다. 커패시터 C31은 관통 전극(EL4)과 도전 층(LB3) 사이의 기생 커패시턴스(용량 값 Cp)에 대응한다. 커패시터 C41은 관통 전극(EL4)과 도전 층(LB4) 사이의 기생 커패시턴스(용량 값 Cp)에 대응한다. 커패시터 C12는 관통 전극(EL5 내지 EL8)과 도전 층(LB1) 사이의 기생 커패시턴스(용량 값 4Cp)에 대응한다. 커패시터 C22는 관통 전극(EL5 내지 EL8)과 도전 층(LB2) 사이의 기생 커패시턴스(용량 값 4Cp)에 대응한다. 커패시터 C32는 관통 전극(EL5 내지 EL8)과 도전 층(LB3) 사이의 기생 커패시턴스(용량 값 4Cp)에 대응한다. 커패시터 C42는 관통 전극(EL5 내지 EL8)과 도전 층(LB4) 사이의 기생 커패시턴스(용량 값 4Cp)에 대응한다. 커패시터 C33은 관통 전극(EL1 내지 EL3)과 도전 층(LB3) 사이의 기생 커패시턴스(용량 값 3Cp)에 대응한다.
이 시점에서, 관통 전극(EL4)에 인가된 전하 Qo는 35/16xCpxVw이다. 또한, 도전 층(LB3)에서의 전압 V3은 5/16xVw이며, 도전 층(LB1)에서의 전압 V1, 도전 층(LB2)에서의 전압 V2, 및 도전 층(LB4)에서의 전압 V4는 각각 1/2xVw이다. 즉, 커패시터 C31을 제외한 커패시터의 양단 간의 전압은 안티퓨즈 막(AF)의 저항 상태를 저 저항 상태로부터 고 저항 상태로 스위칭하기에 불충분하다. 커패시터 C31의 양단 간의 전압은 안티퓨즈 막(AF)의 저항 상태를 고 저항 상태로부터 저 저항 상태로 스위칭할 수 있게 한다. 즉, 관통 전극(EL4)과 도전 층(LB3) 사이의 안티퓨즈 막(AF)에 스트레스 전압이 공급된다.
다음에, 도 18에 도시된 바와 같이, 로우 디코더(13)는 타이밍 t33에서 프리차지 신호(SP)를 고 레벨부터 저 레벨로 스위칭한다(도 14의 (B) 참조). 이에 의해, 스위치 SW1은 턴 오프가 되고, 관통 전극(EL3)은 전기적으로 플로팅 상태로 스위칭된다. 타이밍 t33 이후 잠시 동안, 도 19에 도시된 상태가 유지된다. 즉, 관통 전극(EL4)과 도전 층(LB3) 사이의 안티퓨즈 막(AF)에서의 스트레스 전압은, 잠시 동안 유지된다. 그 후, 스트레스 전압은 관통 전극(EL4)과 도전 층(LB3) 사이의 안티퓨즈 막(AF)의 부분(도 17에서의 부분 W4)의 저항 상태를 고 저항 상태로부터 저 저항 상태로 스위칭한다. 따라서, 관통 전극(EL4)과 도전 층(LB3)은 전기적으로 서로 결합된다.
도 20은 관통 전극(EL4)과 도전 층(LB3)이 전기적으로 서로 결합된 후 접촉 부(12)의 등가 회로를 도시한다. 전술한 바와 같이 관통 전극(EL4)과 도전 층(LB3)이 서로 전기적으로 결합되었기 때문에, 도 19에서의 커패시터 C31은 삭제된다. 스위치 SW1은 턴 오프 상태를 유지하고 있기 때문에, 관통 전극(EL4)에 인가된 전하 Qo는 35/16xCpxVw에서 유지되지만, 전압 Vo는 83/160xVw로 감소된다. 이 경우에, 각각의 커패시터의 양단 간의 전압은 안티퓨즈 막(AF)의 저항 상태를 고 저항 상태로부터 저 저항 상태로 스위칭하기에 불충분하다.
도 18의 (C)에 도시된 바와 같이, 관통 전극(EL4)의 전압 Vo는 관통 전극(EL4)의 부분과 도전 층(LB3)(부분 W4) 사이의 안티퓨즈 막(AF)의 저항 상태를 고 저항 상태로부터 저 저항 상태로 스위칭한 것에 응답하여 기입 전압(Vw)으로부터 83/160xVw로 감소된다.
그 후, 로우 디코더(13)는 타이밍 t34에서 스위칭 신호(SS)를 고 레벨부터 저 레벨에 스위칭한다(도 18의 (A) 참조). 따라서, 관통 전극(EL1 내지 EL3)은 도전 층(LB1, LB2 및 LB4)을 접지하도록 접지된다.
전술한 바와 같이, 관통 전극(EL1)은 도전 층(LB4)에 전기적으로 결합되고, 관통 전극(EL2)은 도전 층(LB2)에 전기적으로 결합되고, 관통 전극(EL3)은 도전 층(LB1)에 전기적으로 결합되고, 관통 전극(EL4)은 도전 층(LB3)에 전기적으로 결합된다.
관통 전극(EL)과, 그 관통 전극(EL)에 결합되는 도전 층(LB)의 조합은, 예를 들어 소자 변동에 의존하지만 이에 제한되지 않기 때문에, 조합을 고유하게 결정하는 것은 어렵다. 그러나 관통 전극(EL) 각각은 도전 층(LB) 중 대응하는 도전 층에 결합되고, 논리 어드레스와 물리 어드레스 사이의 대응 관계는 중첩되지 않는다. 따라서, 조합을 고유하게 결정하는 것은 디바이스의 사용자에게 불리하지 않다.
저장 디바이스(1)에서는, 접촉 부(12)에 적층된 절연 층(LA) 및 도전 층(LB)을 관통하도록 관통 전극(EL)이 형성되고, 관통 전극 (EL)을 덮도록 안티퓨즈 막(AF)이 형성된다. 이것은 저장 디바이스(1)의 면적을 감소시킬 수 있다. 대조적으로, 예를 들어 특허 문헌 1 및 2에 개시된 기술은 복수의 도전 층이 접촉 부에서 계단 형상으로 형성되어 접촉 부의 면적을 증가시킴으로써 저장 디바이스의 면적을 증가시킨다. 저장 디바이스(1)에서는, 로우 디코더(13)를 관통 전극(EL)을 통해 도전 층(LB)에 결합하기 위해서, 어레이 부(11)와 마찬가지로 컨택트 부(12)에 절연 층(LA) 및 도전 층(LB)이 적층된다. 이것은 다른 배열에 비해 접촉 부의 면적을 감소시킬 수 있게 함으로써 저장 디바이스의 면적을 감소시킨다.
또한, 저장 디바이스(1)에서는, 적층되는 절연 층(LA) 및 도전 층(LB)을 관통하도록 관통 전극(EL)이 형성되고, 그 후 스트레스 전압이 안티퓨즈 막(AF)에 인가되어 관통 전극(EL)을 도전 층(LB)에 전기적으로 결합한다. 이는 제조 프로세스의 수를 감소시킬 수 있게 한다. 대조적으로, 예를 들어 특허문헌 1 및 2에서의 기술에서는, 복수의 도전 층이 계단 형상으로 형성된 후에, 도전 층과의 콘택들이 별도의 단계에서 형성된다. 즉, 이들 다른 배열에서 콘택들을 형성하기 위해서는, 도전 층의 수와 동일한 수의 프로세스가 필요하다. 저장 디바이스(1)에서는, 스트레스 전압이 안티퓨즈 막(AF)에 인가되어 관통 전극(EL)을 도전 층(LB)에 전기적으로 결합한다. 이는 저장 디바이스(1)에서 제조 프로세스의 수를 감소시킬 수 있고, 그로 인해 제조 비용을 감소시킬 수 있다.
(관통 전극(EL)의 수에 대해서)
상술한 예에서는, 4개의 도전 층(LB1 내지 LB4)과 8개의 관통 전극(EL1 내지 EL8)이 제공된다. 관통 전극(EL)의 수가 적을 때, 관통 전극(EL)과 도전 층(LB)이 적절하게 서로 결합되지 않을 수 있다. 이하에서는, 4개의 도전 층(LB1 내지 LB4) 및 5개의 관통 전극(EL1 내지 EL5)이 제공되는 예(참고 예 R1)와, 4개의 도전 층((LB1 내지 LB4) 및 6개의 관통 전극(EL1 내지 EL6)이 제공되는 예(참고 예 R2)에 대한 설명이 주어진다.
도 21은 4개의 도전 층(LB1 내지 LB4)과 5개의 관통 전극(EL1 내지 EL5)이 제공되는 참고 예 R1에서 관통 전극(EL4)을 도전 층(LB3)에 결합하는 프로세스를 도시한다. 즉, 관통 전극(EL1)은 이미 도전 층(LB4)에 전기적으로 결합되어 있다. 관통 전극(EL2)은 이미 도전 층(LB2)에 전기적으로 결합되어 있다. 관통 전극(EL3)은 도전 층(LB1)에 이미 전기적으로 결합되어 있다. 이 프로세스에서, 로우 디코더(13)는 관통 전극(EL5)을 접지한다.
도 22는 관통 전극(EL4)에 대한 프리차지가 수행될 때 접촉 부(12)의 등가 회로를 도시한다. 커패시터 C11은 관통 전극(EL4)과 도전 층(LB1) 사이의 기생 커패시턴스(용량 값 Cp1)에 대응한다. 커패시터 C21은 관통 전극(EL4)과 도전 층(LB2) 사이의 기생 커패시턴스(용량 값 Cp)에 대응한다. 커패시터 C31은 관통 전극(EL4)과 도전 층(LB3) 사이의 기생 커패시턴스(용량 값 Cp)에 대응한다. 커패시터 C41은 관통 전극(EL4)과 도전 층(LB4) 사이의 기생 커패시턴스(용량 값 Cp)에 대응한다. 커패시터 C12는 관통 전극(EL5)과 도전 층(LB1) 사이의 기생 커패시턴스(용량 값 Cp)에 대응한다. 커패시터 C22는 관통 전극(EL5)과 도전 층(LB2) 사이의 기생 커패시턴스(용량 값 Cp)에 대응한다. 커패시터 C32는 관통 전극(EL5)과 도전 층(LB3) 사이의 기생 커패시턴스(용량 값 Cp)에 대응한다. 커패시터 C42는 관통 전극(EL5)과 도전 층(LB4) 사이의 기생 커패시턴스(용량 값 Cp)에 대응한다. 커패시터 C33는 관통 전극(EL1 내지 EL3)과 도전 층(LB3) 사이의 기생 커패시턴스(용량 값 3Cp)에 대응한다.
이 시점에서, 관통 전극(EL4)에 인가된 전하 Qo는 2xCpxVw이다. 도전 층(LB1)에서의 전압 V1, 도전 층(LB2)에서의 전압 V2, 도전 층(LB3)에서의 전압 V3, 및 도전 층(LB4)에서의 전압 V4는 각각 1/2xVw이다. 즉, 커패시터의 양단 간의 전압은 안티퓨즈 막(AF)의 저항 상태를 고 저항 상태로부터 저 저항 상태로 스위칭하기에 불충분하다. 즉, 이 프로세스에서, 관통 전극(EL4)은 도전 층(LB3)에 결합되지 않는다.
도 23은 4개의 도전 층(LB1 내지 LB4)과 6개의 관통 전극(EL1 내지 EL6)이 제공되는 참고 예 R2에서, 관통 전극(EL4)을 도전 층(LB3)에 결합하는 프로세스를 도시한다. 이 프로세스에서, 로우 디코더(13)는 관통 전극(EL5 및 EL6)을 접지한다.
도 24는 관통 전극(EL4)에 대한 프리차지가 수행될 때 접촉 부(12)의 등가 회로를 도시한다. 커패시터 C11은 관통 전극(EL4)과 도전 층(LB1) 사이의 기생 커패시턴스(용량 값 Cp)에 대응한다. 커패시터 C21은 관통 전극(EL4)과 도전 층(LB2) 사이의 기생 커패시턴스(용량 값 Cp)에 대응한다. 커패시터 C31은 관통 전극(EL4)과 도전 층(LB3) 사이의 기생 커패시턴스(용량 값 Cp)에 대응한다. 커패시터 C41은 관통 전극(EL4)과 도전 층(LB4) 사이의 기생 커패시턴스(용량 값 Cp)에 대응한다. 커패시터 C12는 관통 전극(EL5 및 EL6)과 도전 층(LB1) 사이의 기생 커패시턴스(용량 값 2Cp)에 대응한다. 커패시터 C22는 관통 전극(EL5 및 EL6)과 도전 층(LB2) 사이의 기생 커패시턴스(용량 값 2Cp)에 대응한다. 커패시터 C32는 관통 전극(EL5 및 EL6)과 도전 층(LB3) 사이의 기생 커패시턴스(용량 값 2Cp)에 대응한다. 커패시터 C42는 관통 전극(EL5 및 EL6)과 도전 층(LB4) 사이의 기생 커패시턴스(용량 값 2Cp)에 대응한다. 커패시터 C33는 관통 전극(EL1 내지 EL3)과 도전 층(LB3) 사이의 기생 커패시턴스(용량 값(3Cp))에 대응한다.
이 경우, 관통 전극(EL4)에 인가된 전하 Qo는 25/12xCpxVw이다. 또한, 도전 층(LB3)에서의 전압 V3은 5/12xVw이며, 도전 층(LB1)에서의 전압 V1, 도전 층(LB2)에서의 전압 V2, 및 도전 층(LB4)에서의 전압 V4는 각각 1/2xVw이다. 즉, 커패시터 C31를 제외한 커패시터의 양단 간의 전압은 안티퓨즈 막(AF)의 저항 상태를 고 저항 상태로부터 저 저항 상태로 스위칭하기에 불충분하다. 커패시터 C31의 양단 간의 전압은 안티퓨즈 막(AF)의 저항 상태를 고 저항 상태로부터 저 저항 상태로 스위칭할 수 있게 한다. 따라서, 관통 전극(EL4)과 도전 층(LB3) 사이의 안티퓨즈 막(AF)의 저항 상태는 관통 전극(EL4)을 도전 층(LB3)에 전기적으로 결합하기 위해 고 저항 상태로부터 저 저항 상태로 스위칭된다.
도 25는 관통 전극(EL4)과 도전 층(LB3)이 전기적으로 서로 결합된 후 접촉 부(12)의 등가 회로를 도시한다. 전술한 바와 같이 관통 전극(EL4)과 도전 층(LB3)이 서로 전기적으로 결합되었기 때문에, 도 24에서의 커패시터 C31은 삭제된다. 스위치 SW1은 턴 오프 상태를 유지하고 있기 때문에, 관통 전극(EL4)에 인가된 전하 Qo는 25/12xCpxVw로 유지되지만, 전압 Vo는 61/96xVw로 감소된다. 이 경우, 커패시터 C32의 양단 간의 전압은 61/96xVw이다. 61/96xVw의 전압은 안티퓨즈 막(AF)의 저항 상태를 고 저항 상태로부터 저 저항 상태로 스위칭할 수 있게 한다. 즉, 관통 전극(EL4)과 각각의 도전 층(LB5 및 LB6) 사이의 안티퓨즈 막(AF)에 스트레스 전압이 공급되어, 기입시 에러를 야기할 수 있다.
관통 전극(EL)의 수가 이와 같이 적은 경우에, 관통 전극(EL)과 도전 층(LB)은 적절하게 서로 결합되지 않을 수 있다. 보다 일반적인 예로서, N 개의 도전 층(LB1 내지 LB(N))과 M 개의 관통 전극(EL1 내지 EL(M))이 제공되는 경우를 가정하고, 관통 전극(EL)과 도전 층(LB)을 적절하게 결합시키기 위해 도전 층(LB)의 개수 N과 관통 전극(EL)의 개수 M의 관계가 연구된다.
도 26은 N 번째 관통 전극(EL)(N)을 도전 층(LB3)에 결합하는 프로세스를 도시한다. 즉, 이 경우, 관통 전극(EL1 내지 EL(Nx1))은 이미 도전 층(LB3)을 제외한 도전 층에 결합되어 있다. 이 프로세스에서, 로우 디코더(13)는 관통 전극(EL(N+1) 내지 EL(M))을 접지한다. 또한, 로우 디코더(13)는 스위칭 신호(SS)를 사용해서 스위치 SW2를 제어하여, 기입 전압(Vw)의 약 절반인 전압 Vw/2를 관통 전극(EL1 내지 EL(Nx1))에 인가한다. 더욱이, 로우 디코더(13)는 프리차지 신호(SP)를 사용해서 스위치 SW1을 턴 온하여, 관통 전극(EL(N))에 기입 전압(Vw)을 인가한다.
도 27은 관통 전극(EL(N))에 대한 프리차지가 수행될 때 접촉 부(12)의 등가 회로를 도시한다. 커패시터 C11은 관통 전극(EL(N))과 도전 층(LB1) 사이의 기생 커패시턴스(용량 값 Cp)에 대응한다. 커패시터 C21은 관통 전극(EL(N))과 도전 층(LB2) 사이의 기생 커패시턴스(용량 값 Cp)에 대응한다. 커패시터 C31은 관통 전극(EL(N))과 도전 층(LB3) 사이의 기생 커패시턴스(용량 값 Cp)에 대응한다. 커패시터 C(N)1은 관통 전극(EL(N))과 도전 층(LB(N)) 사이의 기생 커패시턴스(용량 값 Cp)에 대응한다. 커패시터 C12는 관통 전극(EL(N+1) 내지 EL(M))과 도전 층(LB1) 사이의 기생 커패시턴스(용량 값 (M-N)xCp)에 대응한다. 커패시터 C22는 관통 전극(EL(N+1) 내지 EL(M))과 도전 층(LB2) 사이의 기생 커패시턴스(용량 값 (M-N)xCp)에 대응한다. 커패시터 C32는 관통 전극(EL(N+1) 내지 EL(M))과 도전 층(LB3) 사이의 기생 커패시턴스(용량 값 (M-N)xCp)에 대응한다. 커패시터 C(N)2는 관통 전극(EL(N+1) 내지 EL(M))과 도전 층(LB(N)) 사이의 기생 커패시턴스(용량 값 (M-N)xCp)에 대응한다. 커패시터 C33은 관통 전극(EL1 내지 EL(N-1))과 도전 층(LB3) 사이의 기생 커패시턴스(용량 값 (N-1)xCp)에 대응한다.
이 경우, 도 27에 도시된 전하 Qo는 관통 전극(EL(N))에 인가된다. 도전 층(LB3)에서의 전압 V3은 (N+1)/(2M)xVw이며, 다른 도전 층에서의 전압 V(n)(여기서 n은 3과 동일하지 않다)은 각각 1/2xVw이다. 또한, 기입 전압(Vw)이 인가되는 관통 전극(EL(N))에서의 전압 Vo와 전압 V3 간의 전압 차 Vo-V3은 (2M-N-1)/(2M)xVw이다. 이하, 전압 차를 "전압 Va"로 지칭한다. 관통 전극(EL(N))을 도전 층(LB3)에 결합하기 위해서는, 전압 Va가 안티퓨즈 막(AF)의 저항 상태를 고 저항 상태로부터 저 저항 상태로 스위칭하는 것을 가능하게 할 필요가 있다.
도 28은 관통 전극(EL(N))이 도전 층(LB3)에 전기적으로 결합된 후 접촉 부(12)의 등가 회로를 도시한다. 전압 Vo는 ((3N-1)
Figure pct00001
M-N-1)/(2M
Figure pct00002
(M+N-2))
Figure pct00003
Vw로 감소된다. 이하, 전압 Vo를 "전압 Vb"로 지칭한다. 기입시 에러를 피하기 위해서는, 전압 Vb가 안티퓨즈 막(AF)의 저항 상태를 고 저항 상태로부터 저 저항 상태로 스위칭하지 않는 것이 필요하다.
전압 Va는 안티퓨즈 막(AF)의 저항 상태를 고 저항 상태로부터 저 저항 상태로 스위칭할 수 있게 하는 전압이며, 전압 Vb는 안티퓨즈 막(AF)의 저항 상태를 고 저항 상태로부터 저 저항 상태로 스위칭하지 않는 전압이다. 따라서, 전압 Va는 전압 Vb보다 크다(Va>Vb). 이 조건을 만족시키기 위해서는, 도전 층(LB)의 개수 N과 관통 전극(EL)의 개수 M이 이하의 수학식에서 표현되는 관계를 충족할 필요가 있다.
Figure pct00004
즉, "1.37xN+1" 개 이상의 관통 전극(EL)에 의해 획득되는 개수는 대략 관통 전극(EL)의 개수 M으로서 필요할 수 있다. 도전 층(LB)의 개수 N이 4일 경우(N=4), 관통 전극(EL)의 개수 M은 7 이상(M＞=7)일 수 있다. 개수 N이 충분히 큰 경우에는, 우변의 두 번째 항은 무시할 수 있고; 따라서, "1.37
Figure pct00005
N" 개 이상의 관통 전극(EL)에 의해 획득되는 개수는 대략 관통 전극(EL)의 개수 M으로서 필요할 수 있다.
저장 디바이스(1)에서는, 수학식 1을 충족하도록 관통 전극(EL)의 개수 M 및 도전 층(LB)의 개수 N이 설정됨으로써, 관통 전극(EL)을 도전 층(LB)에 적절히 결합할 수 있다.
(효과)
전술한 바와 같이, 실시예에서는, 관통 전극이 적층되는 절연 층 및 도전 층을 관통하도록 형성되고, 그 관통 전극을 덮도록 안티퓨즈 막이 형성된다. 이것은 저장 디바이스의 면적을 감소시킬 수 있다.
본 개시내용의 실시예에서는, 스트레스 전압이 안티퓨즈 막에 인가되어, 관통 전극을 도전 층에 전기적으로 결합시킨다. 이는 제조 프로세스의 수를 감소시킬 수 있고, 그로 인해 제조 비용을 감소시킬 수 있다.
(변형 예 1)
상기 실시예에서는, 8개의 관통 전극(EL) 중 4개가 도전 층(LB)에 결합되었지만; 본 개시내용의 실시예는 이에 한정되지 않고, 나머지 4개의 관통 전극(EL)이 또한 도전 층(LB)에 결합될 수 있다. 이러한 변형 예에 관해서는 후술한다.
도 29는 관통 전극(EL5)을 관통 전극(EL1)에 결합된 도전 층(이 예에서는 도전 층(LB4))에 결합하는 프로세스를 도시한다. 이 프로세스에서, 로우 디코더(13)는 관통 전극(EL1)을 접지하고, 이에 의해 도전 층(LB4)을 관통 전극(EL1)을 통해 접지한다. 더욱이, 로우 디코더(13)는 스위칭 신호(SS2)를 사용해서 스위치 SW3을 제어하여, 관통 전극(EL5)에 기입 전압(Vw2)을 인가한다. 전압 Vw2를 충분히 높은 전압으로 설정하는 것은, 관통 전극(EL5)과 도전 층(LB4) 사이의 안티퓨즈 막(AF)의 부분(부분 W5)의 저항 상태를 고 저항 상태로부터 저 저항 상태로 스위칭할 수 있게 한다. 이것은 관통 전극(EL1)과 도전 층(LB4) 사이의 안티퓨즈 막(AF)의 부분(부분 W1)에서의 저항값을 추가로 감소시키는 것을 가능하게 할 수 있다.
유사한 방식으로 관통 전극(EL6)을 관통 전극(EL2)에 결합된 도전 층(이 예에서는 도전 층(LB2))에 결합하기 위해서는, 관통 전극(EL2)이 접지되고, 전압 Vw2가 관통 전극(EL6)에 인가된다. 또한, 관통 전극(EL7)을 관통 전극(EL3)에 결합된 도전 층(이 예에서는 도전 층(LB1))에 결합하기 위해서는, 관통 전극(EL3)이 접지되고, 전압 Vw2가 관통 전극(EL7)에 인가된다. 더욱이, 관통 전극(EL8)을 관통 전극(EL4)에 결합된 도전 층(이 예에서는 도전 층(LB3))에 결합하기 위해서는, 관통 전극(EL4)이 접지되고, 전압 Vw2가 관통 전극(EL8)에 인가된다.
도 30은 이러한 프로세스가 수행된 후 접촉 부(12)의 예를 도시한다. 이 예에서, 관통 전극(EL1 및 EL5)은 도전 층(LB4)에 전기적으로 결합되고, 관통 전극(EL2 및 EL6)은 도전 층(LB2)에 전기적으로 결합되고, 관통 전극(EL3 및 EL7)은 도전 층(LB1)에 전기적으로 결합되고, 관통 전극(EL4 및 EL8)은 도전 층(LB3)에 전기적으로 결합된다.
이 구성에 의해, 로우 디코더(13)는 저장 디바이스(1)의 동작 동안, 2개의 관통 전극(EL1 및 EL5)을 통해 도전 층(LB4)에 신호를 공급하고, 2개의 관통 전극(EL2 및 EL6)을 통해 도전 층(LB2)에 신호를 공급하고, 2개의 관통 전극(EL3 및 EL7)을 통해 도전 층(LB1)에 신호를 공급하고, 2개의 관통 전극(EL4 및 EL8)을 통해 도전 층(LB3)에 신호를 공급하는 것이 허용된다. 즉, 로우 디코더(13)는 낮은 임피던스에서 어레이 부(11)에서 결합된다. 이는 어레이 부(11)를 쉽게 구동할 수 있게 한다.
(변형 예 2)
상기 실시예에서, 도 9, 도 10 및 다른 도면에 도시된 바와 같이, 전압은 스위칭 신호(SS) 및 프리차지 신호(SP)를 이용해서 관통 전극(EL)에 인가되지만; 본 개시내용의 실시예는 이것에 한정되지 않는다. 이하에, 변형 예가 상세히 설명된다.
도 31은 N 번째 관통 전극(EL(N)을 도전 층(LB3)에 결합하는 프로세스를 도시한다. 본 예에서, 관통 전극(EL1 내지 EL(N-1))은 도전 층(LB1, LB2, LB4 내지 LB(N))에 이미 결합되어 있다. 이 프로세스에서, 로우 디코더(13)는 관통 전극(EL(N+1) 내지 EL(M))을 접지한다. 또한, 로우 디코더(13)는 스위칭 신호(SS3)를 사용해서 스위치 SW4를 턴 온하여, 기입 전압(Vw)의 약 절반인 전압 Vw/2를 관통 전극(EL1 내지 EL(N-1))에 인가한다. 더욱이, 로우 디코더(13)는 프리차지 신호(SP)를 사용해서 스위치 SW1을 턴 온하여, 관통 전극(EL(N))에 기입 전압(Vw)을 인가한다.
도 32는 이 프로세스에서의 신호 인가를 도시하고, (A)는 스위칭 신호(SS3)의 파형을 나타내고, (B)는 프리차지 신호(SP)의 파형을 나타내고, (C)는 기입 전압(Vw)이 인가되는 관통 전극(이 예에서는 관통 전극(EL(N))에서의 전압 Vo의 파형을 나타낸다.
먼저, 로우 디코더(13)는 타이밍 t41에서 스위칭 신호(SS3)를 저 레벨부터 고 레벨로 스위칭한다(도 32의 (A) 참조). 따라서, 스위치 SW4는 턴 온되고, 전압 Vw/2은 관통 전극(EL1 내지 EL(N-1))에 인가된다. 이것과 동시에, 로우 디코더(13)는 프리차지 신호(SP)를 저 레벨부터 고 레벨로 스위칭한다(도 32의 (B) 참조). 이에 의해, 스위치 SW1은 턴 온되고, 관통 전극(EL(N))의 전압 Vo를 기입 전압(Vw)으로 스위칭한다(도 32의 (C) 참조). 그 후, 로우 디코더(13)는 타이밍 t41 내지 타이밍 t42의 기간에서 프리차지를 수행한다.
도 33은 관통 전극(EL(N))에 대한 프리차지가 수행될 때 접촉 부(12)의 등가 회로를 도시한다. 각각의 커패시터는 상기 실시예에서의 커패시터(도 27 참조)와 유사하다. 도 33에 도시된 전하 Qc는 관통 전극(EL1 내지 EL(N-1))에 인가된다. 각각의 노드의 전압은 상기 실시예에서의 전압(도 27 참조)과 유사하다. 관통 전극(EL(N))을 도전 층(LB3)에 결합하기 위해서는, 전압 Va(=Vo-V3)가 안티퓨즈 막(AF)의 저항 상태를 고 저항 상태로부터 저 저항 상태로 스위칭하는 것을 가능하게 할 필요가 있다.
도 34는 관통 전극(EL(N))과 도전 층(LB3)이 전기적으로 서로 결합된 후 접촉 부(12)의 등가 회로를 도시한다. 이 예에서는 스위치 SW4가 오프이기 때문에, 상기 실시예의 경우(도 28 참조)와 달리, 관통 전극(EL1 내지 EL(N-1))에 인가된 전하 Qc는 유지된다. 그 후, 전압 Vo는 도 34에 나타낸 수학식으로 표현된 전압으로 감소된다. 이하, 전압 Vo를 "전압 Vb"로 지칭한다. 기입시 에러를 피하기 위해서는, 전압 Vb가 안티퓨즈 막(AF)의 저항 상태를 고 저항 상태로부터 저 저항 상태로 스위칭하지 않는 것이 필요하다.
전압 Va를 전압 Vb보다 크게(Va>Vb) 하기 위해서는, 도전 층(LB)의 개수 N 및 관통 전극(EL)의 개수 M은 이하의 수학식을 충족할 필요가 있다.
Figure pct00006
즉, "1.37xN+0.58" 개 이상의 관통 전극(EL)에 의해 획득되는 개수는 대략 관통 전극(EL)의 개수 M으로서 필요할 수 있다. 즉, 상기 실시예(수학식 1)와 비교하여, 개수 M의 조건은 약간 완화될 수 있다.
(변형 예 3)
상기 실시예에서, 본 기술은 NAND 플래시 메모리에 적용되었지만; 본 개시내용의 실시예는 이것에 한정되지 않는다. 대안적으로, 이 기술은, 예를 들어 저항성 스위칭 소자를 사용하는 저장 디바이스에 적용될 수 있다. 이러한 변형 예에 관해서는 후술한다.
도 35는 본 변형 예에 따른 저장 디바이스(2)의 구성 예를 도시한다. 저장 디바이스(2)는 메모리 셀 어레이(20), 로우 디코더(23), 칼럼 디코더(24), 감지 증폭기-데이터 입/출력 부(25), 및 제어기(26)를 포함할 수 있다.
메모리 셀 어레이(20)는 어레이 부(21) 및 접촉 부(22)를 포함할 수 있다. 어레이 부(21)는 복수의 메모리 소자(29), 복수의 소스 라인(SL), 복수의 워드 라인(WL), 및 복수의 비트 라인(BL)을 포함할 수 있다. 메모리 소자(29)는 저항성 스위칭 소자이다. 복수의 소스 라인(SL)은 접촉 부(22)를 통해 로우 디코더(23)에 결합된다. 복수의 워드 라인(WL) 및 복수의 비트 라인(BL)은 칼럼 디코더(24)에 결합된다. 접촉 부(22)는 로우 디코더(23)를 어레이 부(21)의 소스 라인(SL)에 결합하기 위한 콘택으로서 기능하도록 적응된다.
로우 디코더(23)는 제어기(26)로부터 공급된 로우 어드레스 신호를 디코딩하고, 디코딩된 신호를 메모리 셀 어레이(20)의 어레이 부(21)에 공급하도록 적응된다. 로우 디코더(23)는 메모리 셀 어레이(20)의 접촉 부(22)의 관통 전극(EL)을 통해 어레이 부(21)의 소스 라인(SL)에 결합된다. 로우 디코더(23)는 저장 디바이스(2)를 제조하는 프로세스에서 관통 전극(EL)에 신호를 공급하여 관통 전극(EL)을 도전 층(LB)에 전기적으로 결합시키는 기능도 갖고 있다.
칼럼 디코더(24)는 제어기(26)로부터 공급된 칼럼 어드레스 신호를 디코딩하고, 디코딩된 신호를 메모리 셀 어레이(20)의 어레이 부(21)에 공급하도록 적응된다. 칼럼 디코더(24)는 감지 증폭기-데이터 입/출력 부(25)로부터 공급된 데이터를 어레이 부(21) 상에 기입하거나, 또는 어레이 부(21)로부터 판독된 데이터를 감지 증폭기-데이터 입/출력 부(25)에 공급하는 기능도 갖고 있다. 칼럼 디코더(24)는 어레이 부(21)에서 워드 라인(WL) 및 비트 라인(BL)에 결합된다.
감지 증폭기-데이터 입/출력 부(25)는 칼럼 디코더(24)로부터 공급된 데이터를 증폭하도록 적응된다. 감지 증폭기-데이터 입/출력 부(25)는 외부와 데이터를 교환하는 기능도 갖고 있다.
제어기(26)는 로우 디코더(23), 칼럼 디코더(24) 및 감지 증폭기-데이터 입/출력 부(25)의 동작을 제어하도록 적응된다.
이상, 예시적인 실시예 및 변형 예를 참조하여 본 기술이 설명되었지만, 본 기술은 이에 한정되지 않고, 다양한 방식으로 변형될 수 있다.
상기의 실시예에서는, 본 기술이 저장 디바이스에 적용되었지만, 이것에 한정되지는 않는다. 본 기술은 복수의 도전 층과 교대로 적층된 복수의 절연 층을 포함하는 각종 반도체 디바이스에 적용 가능하다.
본 명세서에서 기술된 효과는 예시적이고 비 제한적인 것임에 유의한다. 본 기술에 의해 달성되는 효과는 위에서 설명한 효과 이외의 효과일 수 있다.
본 기술의 내용은 다음과 같은 구성을 가질 수 있음에 유의해야 한다.
(1) 반도체 디바이스는,
복수의 도전 층 및 복수의 절연 층 - 도전 층들 및 절연 층들은 제1 영역 및 상기 제2 영역 위에 교대로 적층되고, 제2 영역은 제1 영역과 전기적 결합을 위해 적응됨 - ;
제2 영역에서 복수의 도전 층 및 복수의 절연 층을 관통하는 복수의 관통 전극;
관통 전극들 중 대응하는 관통 전극과 도전 층들 중 대응하는 도전 층 사이에 각각 제공되는 안티퓨즈(antifuse)를 포함한다.
(2) (1)에 따른 반도체 디바이스에서, 관통 전극들 각각은 관통 전극들 중 하나와 도전 층들 중 대응하는 도전 층 사이에 각각 제공되는 안티퓨즈들 중 대응하는 안티퓨즈를 통해 도전 층들 중 대응하는 도전 층에 전기적으로 결합된다.
(3) (1) 또는 (2)에 따른 반도체 디바이스에서,
관통 전극들은 도전 층들 중 임의의 하나에 각각 대응하고,
서로 대응하는 관통 전극들과 도전 층들 사이에 제공된 안티퓨즈들 각각은 저 저항을 가지며,
서로 대응하지 않는 관통 전극들과 도전 층들 사이에 제공된 안티퓨즈들 각각은 고 저항을 갖는다.
(4) (1) 내지 (3) 중 어느 하나에 따른 반도체 디바이스에서,
관통 전극들 중 제1 관통 전극은 제1 관통 전극과 제1 도전 층 사이에 제공된 안티퓨즈들 중 하나를 통해 도전 층들 중 제1 도전 층에 전기적으로 결합되고,
관통 전극들 중 제2 관통 전극은 제2 관통 전극과 제1 도전 층 사이에 제공된 안티퓨즈들 중 하나를 통해 제1 도전 층에 전기적으로 결합된다.
(5) (1) 내지 (4) 중 어느 하나에 따른 반도체 디바이스에서, 관통 전극들의 수는 도전 층들의 수보다 크다.
(6) (5)에 따른 반도체 디바이스에서, 관통 전극들의 수는 관통 전극들의 수의 1.37배 이상이다.
(7) (1) 내지 (6) 중 어느 하나에 따른 반도체 디바이스는 제1 영역에 제공된 메모리 어레이를 더 포함한다.
(8) 반도체 디바이스를 제조하는 방법은,
복수의 관통 전극으로부터 제1 관통 전극을 선택하는 단계 - 관통 전극들은 교대로 적층되는 복수의 도전 층 및 복수의 절연 층을 관통하고, 관통 전극들 중 대응하는 관통 전극과 도전 층들 중 대응하는 도전 층 사이에 안티퓨즈들이 각각 제공됨 - ; 및
제1 전압 및 제2 전압을 인가하는 단계
를 포함하고, 제1 전압은 제1 전극을 제외한 관통 전극들 중 하나 이상에 인가되고, 제2 전압은 제1 관통 전극에 인가된다.
(9) (8)에 따른 반도체 디바이스를 제조하는 방법은 제2 전압이 제1 관통 전극에 인가된 후에 제1 관통 전극이 전기적으로 플로팅되게 하는 단계를 더 포함한다.
(10) (8) 또는 (9)에 따른 반도체 디바이스를 제조하는 방법은,
제1 관통 전극을 제외한 관통 전극들로부터 제2 관통 전극을 선택하는 단계; 및
제1 전압, 제2 전압 및 제3 전압을 인가하는 단계
를 더 포함하고, 제1 전압은 제1 관통 전극 및 제2 관통 전극을 제외한 관통 전극들에 인가되고, 제2 전압은 제2 관통 전극에 인가되고, 제3 전압은 제1 관통 전극에 인가되고 제1 전압과 제2 전압 사이에 있다.
(11) (10)에 따른 반도체 디바이스를 제조하는 방법은, 제2 전압이 제2 관통 전극에 인가된 후 제2 관통 전극이 전기적으로 플로팅되게 하는 단계를 더 포함한다.
(12) (11)에 따른 반도체 디바이스를 제조하는 방법에서, 제3 전압을 제1 관통 전극에 인가하는 것은 제2 관통 전극이 전기적으로 플로팅될 때 계속된다.
(13) (11)에 따른 반도체 디바이스를 제조하는 방법은, 제2 관통 전극이 전기적으로 플로팅될 때 제1 관통 전극이 전기적으로 플로팅되게 하는 단계를 더 포함한다.
(14) (10) 내지 (13) 중 어느 하나에 따른 반도체 디바이스를 제조하는 방법에서,
제1 전압은 접지 전압이며,
제3 전압은 제2 전압의 약 절반이다.
(15) (8) 내지 (14) 중 어느 하나에 따른 반도체 디바이스를 제조하는 방법은,
관통 전극들 중 선택되지 않은 관통 전극들로부터 제3 관통 전극을 선택하는 단계; 및
제1 전압 및 제4 전압을 인가하는 단계
를 더 포함하고, 제1 전압은 제1 관통 전극에 인가되고, 제4 전압은 제3 관통 전극에 인가된다.
(16) 반도체 디바이스는,
복수의 절연 층;
복수의 도전 층 - 절연 층들 및 도전 층들은 교대로 적층됨 - ;
복수의 관통 전극
을 포함하고, 관통 전극들 각각은 도전 층들을 관통하고, 관통 전극들 중 적어도 일부는 도전 층들 중 하나에 전기적으로 접속되고, 다른 도전 층들은 다른 관통 전극들에 접속된다.
(17) (16)의 반도체 디바이스는,
복수의 안티퓨즈 막을 더 포함하고, 안티퓨즈 막은 관통 전극들과 도전 층들 각각의 사이에 존재한다.
(18) (17)의 반도체 디바이스에서, 도전 층들 중 하나에 전기적으로 접속된 관통 전극들 중 적어도 일부의 각각에 대해, 관통 전극과 상기 관통 전극에 전기적으로 접속된 도전 층 사이의 안티퓨즈 막의 부분은 낮은 저항 상태에 있다.
(19) (17)의 반도체 디바이스에서, 안티퓨즈 막들은 스트레스 전압의 인가에 의해 고 저항 상태로부터 저 저항 상태로 스위칭되는 재료로 형성된다.
(20) (17)의 반도체 디바이스에서, 안티퓨즈 막은 관통 전극들과 절연 층들 각각의 사이에 존재한다.
(21) (17)의 반도체 디바이스에서, 안티퓨즈 막들은 관통 전극들과 절연 층들 중 적어도 일부 사이에 존재하지 않는다.
(22) (16)의 반도체 디바이스는,
접촉 부; 및
메모리 셀 어레이
를 더 포함하고, 관통 전극들은 상기 접촉 부 내에 위치되고, 도전 층들 및 절연 층들은 접촉 부로부터 메모리 셀 어레이까지 연장된다.
(23) (22)의 반도체 디바이스에서, 메모리 셀 어레이는 NAND 플래시 메모리 어레이이다.
(24) (22)의 반도체 디바이스에서, 도전 층들은 워드 라인들이다.
(25) (16)의 반도체 디바이스에서, 도전 층들 각각은 복수의 관통 전극에 전기적으로 접속된다.
(26) (16)의 반도체 디바이스에서, 관통 전극들의 수는 도전 층들의 수보다 크다.
(27) (16)의 반도체 디바이스에서, 도전 층들의 수는 N과 동일하고, 관통 전극들의 수는 M과 동일하며, 수식 M>(1+√3)/2×N=1이 충족된다.
(28) (16)의 반도체 디바이스에서, 도전 층들의 수는 N과 동일하고, 관통 전극들의 수는 M과 동일하며, 수식 M>(1+√3)/2×N+(√3)/3=1이 충족된다.
(29) (17)의 반도체 디바이스에서, 안티퓨즈들은 실리콘 산화물, 실리콘 질화물, 하프늄 산화물, 티타늄 산화물 탄탈 산화물 중 적어도 하나로부터 형성된다.
(30) 반도체 구조를 형성하는 방법으로서,
복수의 도전 층을 제공하는 단계;
복수의 절연 층을 제공하는 단계 - 도전 층들은 절연 층들과 교대로 적층됨 - ;
복수의 관통 전극을 제공하는 단계 - 관통 전극들은 복수의 도전 층 및 복수의 절연 층을 관통함 - ;
복수의 안티퓨즈를 제공하는 단계 - 관통 전극들 각각은 안티퓨즈에 의해 도전 층들 각각으로부터 분리됨 - ; 및
복수의 관통 전극에 포함된 제1 관통 전극에 적어도 제1 전압을 인가하면서 복수의 관통 전극에 포함된 다른 전극들에 제2 전압 미만을 인가하는 단계
를 포함하고, 제1 전압은 제2 전압보다 크다.
(31) (30)의 방법은,
적어도 제1 전압을 제1 관통 전극에 인가한 후, 제1 관통 전극을 전기적으로 플로팅시키는 단계를 더 포함한다.
(32) (31)의 방법은,
복수의 관통 전극에 포함된 제2 관통 전극에 적어도 제1 전압을 인가하는 단계;
제1 및 제2 관통 전극들을 포함하지 않는 관통 전극들에 제2 전압 미만을 인가하는 단계;
제1 관통 전극에 제3 전압을 인가하는 단계
를 더 포함하고, 제3 전압은 제2 전압보다 크고 제1 전압보다 작다.
(33) (32)의 방법은,
제2 관통 전극에 적어도 제1 전압을 인가하는 단계 이후에, 제2 관통 전극을 전기적으로 플로팅시키면서 제1 관통 전극에 제3 전압을 인가하는 것을 계속하는 단계를 더 포함한다.
(34) (33)의 방법에서, 제1 관통 전극은 도전 층들 중 하나에 전기적으로 접속되고, 제2 관통 전극은 도전 층들 중 다른 하나에 전기적으로 접속된다.
(35) 전자 장치는,
메모리 셀 어레이 - 메모리 셀 어레이는,
복수의 절연 층;
복수의 도전 층 - 절연 층들 및 도전 층들 각각은 교대로 적층됨 - ;
복수의 관통 전극
을 포함하고, 관통 전극들 각각은 도전 층들을 관통하고, 관통 전극들 중 적어도 일부는 도전 층들 중 하나에 전기적으로 접속됨 - ; 및
로우 디코더
를 포함하고, 로우 디코더는 메모리 셀 어레이의 접촉 부에서 관통 전극들과 전기적으로 접속된다.
본 기술분야의 통상의 기술자는 첨부된 청구항 또는 그 균등물의 범위 내에 있는 한, 설계 요건 및 다른 요인에 따라 다양한 변형, 조합, 서브 조합 및 변경이 발생할 수 있음을 이해해야 한다.
1, 2 저장 디바이스
10, 20 메모리 셀 어레이
11, 21 어레이 부
12, 22 접촉 부
13, 23 로우 디코더
14, 24 칼럼 디코더
15, 25 감지 증폭기-데이터 입/출력 부
16, 26 제어기
19, 29 메모리 소자
AF 안티퓨즈 막
BL 비트 라인
Cp 용량 값
C11 내지 C13, C21 내지 C23, C31 내지 C33, C41 내지 C43, …, C(N)1, C(N)2 커패시터
EL, EL1 내지 EL8, …, EL(N), EL(N+1), EL(N+2), EL(N+3), …, EL(M) 관통 전극
HL 홀
LA, LA1 내지 LA5, …, LA(N+1) 절연 층
LB, LB1 내지 LB4, LB(N) 도전 층
Qo, Qc 전하
SL 소스 라인
SP 프리차지 신호
SS, SS2, SS3 스위칭 신호
SW1, SW2, SW3, SW4 스위치
Vw 기입 전압
Vo, V1 내지 V4, …, V(N), V(n) 전압
WL 워드 라인

Claims (20)

  1. 반도체 디바이스로서,
    복수의 절연 층;
    복수의 도전 층 - 상기 절연 층들 및 상기 도전 층들은 교대로 적층됨 - ;
    복수의 관통 전극
    을 포함하고, 상기 관통 전극들 각각은 상기 도전 층들을 관통하고, 상기 관통 전극들 중 적어도 일부는 상기 도전 층들 중 하나에 전기적으로 접속되고, 다른 도전 층들은 다른 관통 전극들에 접속되는, 반도체 디바이스.
  2. 제1항에 있어서,
    복수의 안티퓨즈 막(antifuse film)을 더 포함하고, 안티퓨즈 막은 상기 관통 전극들과 상기 도전 층들 각각의 사이에 존재하는, 반도체 디바이스.
  3. 제2항에 있어서, 상기 도전 층들 중 하나에 전기적으로 접속된 상기 관통 전극들 중 적어도 일부의 각각에 대해, 상기 관통 전극과, 상기 관통 전극에 전기적으로 접속된 상기 도전 층 사이의 안티퓨즈 막의 부분은 낮은 저항 상태에 있는, 반도체 디바이스.
  4. 제2항에 있어서, 상기 안티퓨즈 막들은 스트레스 전압의 인가에 의해 고 저항 상태로부터 저 저항 상태로 스위칭되는 재료로 형성되는, 반도체 디바이스.
  5. 제2항에 있어서, 상기 안티퓨즈 막은 상기 관통 전극들과 상기 절연 층들 각각의 사이에 존재하는, 반도체 디바이스.
  6. 제2항에 있어서, 상기 안티퓨즈 막은 상기 관통 전극들과 상기 절연 층들 중 적어도 일부들 사이에 존재하지 않는, 반도체 디바이스.
  7. 제1항에 있어서,
    접촉 부; 및
    메모리 셀 어레이
    를 더 포함하고, 상기 관통 전극들은 상기 접촉 부 내에 위치하고, 상기 도전 층들 및 상기 절연 층들은 상기 접촉 부로부터 상기 메모리 셀 어레이까지 연장되는, 반도체 디바이스.
  8. 제7항에 있어서, 상기 메모리 셀 어레이는 NAND 플래시 메모리 어레이인, 반도체 디바이스.
  9. 제7항에 있어서, 상기 도전 층들은 워드 라인들인, 반도체 디바이스.
  10. 제1항에 있어서, 상기 도전 층들 각각은 상기 복수의 관통 전극에 전기적으로 접속되는, 반도체 디바이스.
  11. 제1항에 있어서, 상기 관통 전극들의 수는 상기 도전 층들의 수보다 큰, 반도체 디바이스.
  12. 제1항에 있어서, 상기 도전 층들의 수는 N과 동일하고, 상기 관통 전극들의 수는 M과 동일하며, 수식
    Figure pct00007
    이 충족되는, 반도체 디바이스.
  13. 제1항에 있어서, 상기 도전 층들의 수는 N과 동일하고, 상기 관통 전극들의 수는 M과 동일하며, 수식
    Figure pct00008
    이 충족되는, 반도체 디바이스.
  14. 제2항에 있어서, 상기 안티퓨즈들은 실리콘 산화물, 실리콘 질화물, 하프늄 산화물, 티타늄 산화물 탄탈 산화물 중 적어도 하나로부터 형성되는, 반도체 디바이스.
  15. 반도체 구조를 형성하는 방법으로서,
    복수의 도전 층을 제공하는 단계;
    복수의 절연 층을 제공하는 단계 - 상기 도전 층들은 상기 절연 층들과 교대로 적층됨 - ;
    복수의 관통 전극을 제공하는 단계 - 상기 관통 전극들은 상기 복수의 도전 층 및 상기 복수의 절연 층을 관통함 - ;
    복수의 안티퓨즈를 제공하는 단계 - 상기 관통 전극들 각각은 안티퓨즈에 의해 상기 도전 층들 각각으로부터 분리됨 - ; 및
    상기 복수의 관통 전극에 포함된 제1 관통 전극에 적어도 제1 전압을 인가하면서 상기 복수의 관통 전극에 포함된 다른 전극들에 제2 전압 미만을 인가하는 단계
    를 포함하고, 상기 제1 전압은 상기 제2 전압보다 큰, 방법.
  16. 제15항에 있어서,
    적어도 제1 전압을 상기 제1 관통 전극에 인가한 후, 상기 제1 관통 전극을 전기적으로 플로팅시키는 단계를 더 포함하는 방법.
  17. 제16항에 있어서,
    상기 복수의 관통 전극에 포함된 제2 관통 전극에 적어도 상기 제1 전압을 인가하는 단계;
    상기 제1 및 제2 관통 전극들을 포함하지 않는 상기 관통 전극에 상기 제2 전압 미만을 인가하는 단계;
    상기 제1 관통 전극에 제3 전압을 인가하는 단계
    를 더 포함하고, 상기 제3 전압은 상기 제2 전압보다 크고 상기 제1 전압보다 작은, 방법.
  18. 제17항에 있어서,
    상기 제2 관통 전극에 적어도 제1 전압을 인가하는 단계 이후에, 상기 제2 관통 전극을 전기적으로 플로팅시키면서 상기 제1 관통 전극에 상기 제3 전압을 인가하는 것을 계속하는 단계를 더 포함하는 방법.
  19. 제18항에 있어서, 상기 제1 관통 전극은 상기 도전 층들 중 하나에 전기적으로 접속되고, 상기 제2 관통 전극은 상기 도전 층들 중 다른 하나에 전기적으로 접속되는, 방법.
  20. 전자 장치로서,
    메모리 셀 어레이 - 상기 메모리 셀 어레이는,
    복수의 절연 층;
    복수의 도전 층 - 상기 절연 층들 및 상기 도전 층들 각각은 교대로 적층됨 - ;
    복수의 관통 전극을 포함하고, 상기 관통 전극들 각각은 상기 도전 층들을 관통하고, 상기 관통 전극들 중 적어도 일부는 상기 도전 층들 중 하나에 전기적으로 접속됨 - ; 및
    로우 디코더
    를 포함하고, 상기 로우 디코더는 상기 메모리 셀 어레이의 접촉 부에서 상기 관통 전극들에 전기적으로 접속되는, 전자 장치.
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* Cited by examiner, † Cited by third party
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KR20210057351A (ko) 2019-11-12 2021-05-21 삼성전자주식회사 커패시터를 포함하는 반도체 메모리 장치
US11527473B2 (en) 2019-11-12 2022-12-13 Samsung Electronics Co., Ltd. Semiconductor memory device including capacitor
US20230118956A1 (en) * 2021-10-18 2023-04-20 Samsung Electronics Co., Ltd. Non-volatile memory device and method of manufacturing the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7420242B2 (en) * 2005-08-31 2008-09-02 Macronix International Co., Ltd. Stacked bit line dual word line nonvolatile memory
JP5091491B2 (ja) 2007-01-23 2012-12-05 株式会社東芝 不揮発性半導体記憶装置
JP2010225918A (ja) * 2009-03-24 2010-10-07 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US8383512B2 (en) * 2011-01-19 2013-02-26 Macronix International Co., Ltd. Method for making multilayer connection structure
JP5751552B2 (ja) * 2011-03-04 2015-07-22 マクロニクス インターナショナル カンパニー リミテッド 積層した接続レベルを有する集積回路装置用マスク数の低減法
JP5550604B2 (ja) 2011-06-15 2014-07-16 株式会社東芝 三次元半導体装置及びその製造方法
KR101818975B1 (ko) * 2011-10-14 2018-03-02 삼성전자주식회사 수직형 반도체 소자의 제조 방법
JP2013187335A (ja) * 2012-03-07 2013-09-19 Toshiba Corp 半導体装置及びその製造方法
US9099538B2 (en) * 2013-09-17 2015-08-04 Macronix International Co., Ltd. Conductor with a plurality of vertical extensions for a 3D device
US8970040B1 (en) * 2013-09-26 2015-03-03 Macronix International Co., Ltd. Contact structure and forming method
JP2015076556A (ja) * 2013-10-10 2015-04-20 ソニー株式会社 メモリ装置、書込方法、読出方法
US9455265B2 (en) * 2013-11-27 2016-09-27 Macronix International Co., Ltd. Semiconductor 3D stacked structure and manufacturing method of the same

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