JP2010251491A - 抵抗変化型メモリデバイスおよびその動作方法 - Google Patents
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Abstract
【解決手段】メモリセルMCと、ビット線BLおよびプレート線PLと、Pウェル100Pと、駆動回路とを有する。メモリセルMCは、印加電圧に応じて抵抗値が変化する可変セル抵抗RcellとアクセストランジスタATとが直列接続されている。Pウェル100Pは、アクセストランジスタATが形成された半導体領域である。駆動回路は、メモリセルMCへのデータの書き込みと消去の一方(第1動作)でビット線BLとプレート線との間に電圧を印加することによって前記アクセストランジスタを介して前記記憶素子に電流を流し、データの書き込みと消去の他方(第2動作)においては、第1動作での前記電圧と逆向きの電圧を前記ウェルと前記プレート線PLとの間に印加する。
【選択図】図5
Description
単極電圧動作型の抵抗変化メモリとしては、例えば、いわゆる相変化メモリ(例えば、特許文献1参照)が知られている。
記憶素子は、2つの電極間に上記導電性イオンの供給層と絶縁膜を形成した積層構造を有する。記憶素子の抵抗値変化は、双極性電圧印加によって導電性イオンが移動するため可逆的に行われる。
上記1T1R型のメモリセルの動作においては、記憶素子(抵抗変化素子)に極性(電圧の向きの極性の意味、以下、同じ)の異なる電圧を印加する。このためデータの書き込みと消去の一方において、抵抗変化素子に接続されていない配線(例えばビット線)をプラスの電圧にする必要がある。このときアクセストランジスタATのドレインがビット線に接続され、ソースが抵抗変化素子に接続されるため、アクセストランジスタATはソースフォロワ動作する。つまり、ビット線電圧が抵抗変化素子に直接印加されず、ワード線電圧からアクセストランジスタATの閾値電圧を引いた電圧が抵抗変化素子に印加される。
このため、上記1T1R型のメモリセルの動作においては、抵抗変化素子に印加する電圧より高い電圧をワード線に設定する必要があり、このことが動作電圧低減を阻害している。
前記メモリセルは、印加電圧に応じて抵抗値が変化する記憶素子とアクセストランジスタとが直列接続された電流経路を有する。
前記第1配線は、前記電流経路の両端の一方側に接続されている。
前記第2配線は、前記電流経路の両端の他方側に接続されている。
前記ウェルは、前記アクセストランジスタが形成された半導体領域である。
前記駆動回路は、前記メモリセルへのデータの書き込みと消去の一方(第1動作)で前記第1配線と前記第2配線との間に電圧を印加することによって前記アクセストランジスタを介して前記記憶素子に電流を流す。また、駆動回路は、前記データの書き込みと消去の他方(第2動作)においては、前記第1動作の前記電圧と逆向きの電圧を前記第1配線または前記第2配線と前記ウェルとの間に印加することによって前記第1動作の前記電流と逆向きの電流を前記記憶素子に流す。
言い換えると、ウェルを用いた電圧印加をしない本発明の適用前では、第1動作と第2動作の一方は必ずソースフォロア動作を伴うことが避けられない。これに対し、本発明の適用によって、ソースフォロア動作を回避した電圧印加が可能となる。
前記第1動作ステップでは、印加電圧に応じて抵抗値が変化する記憶素子とアクセストランジスタとが直列接続された電流経路を有するメモリセルの前記記憶素子に対し、書き込みと消去の一方で第1電圧を印加する。このとき、前記電流経路の両端に電圧を印加することによって、前記記憶素子に前記第1電圧を印加する。
前記第2動作ステップでは、前記第1電圧と逆極性の第2電圧を、書き込みと消去の他方で前記記憶素子に印加する。このとき、前記記憶素子の一端の電位を基準として、当該記憶素子の他端側に電気的に接続され、前記アクセストランジスタが形成されている半導体領域であるウェルに対し、電圧を印加することによって前記記憶素子に前記第2電圧を印加する。
1.第1の実施の形態:ウェル電圧供給の構成が任意の形態。
2.第2の実施の形態:ウェル電圧供給の構成を示す形態。
3.変形例。
[メモリセル構成]
図1に、本発明の実施の形態に関わるメモリセルの等価回路図を示す。
図1に図解するメモリセルMCは、“記憶素子”としての1つの可変セル抵抗Rcellと、1つのアクセストランジスタATとを有する。
可変セル抵抗Rcellの一端がプレート線PLに接続され、他端がアクセストランジスタATのソースに接続され、アクセストランジスタATのドレインがビット線BLに、ゲートが“アクセス線”としてのワード線WLに、それぞれ接続されている。
なお、図1ではアクセストランジスタATとしてN型のMOSトランジスタを用いているが、P型でもよい。ただし、一般的にはN型トランジスタの電流駆動能力がP型より高いためN型のMOSトランジスタを用いるのが望ましい。
図2を参照すると、可変セル抵抗Rcellの2つの端子のうち、一方を0[V]に保持した状態から他方に印加する電圧Vを次第に大きくする。この初期の電圧増大課程<1>では可変セル抵抗Rcellの抵抗値が大きく電流は殆ど流れない。さらに電圧Vを大きくし、ある閾値電圧(Vth+)を超えるとグラフ中の<1>のように、急激に電流が流れるような状態への遷移(低抵抗化遷移)が発生する。低抵抗化状態に遷移すると、以後、電圧Vを上げたときに今までより小さな抵抗(大きな傾き)で電流が流れる。
引き続き、マイナス方向に電圧Vを掃引すると、グラフ中の<3>で示すように、ある閾値電圧(閾値電圧(Vth−))を超えると素子に殆ど電流が流れないもとの高抵抗状態への遷移が発生する。以後、さらに電圧Vをマイナス方向に変化させても、その高抵抗状態は維持され、また、その電圧Vを0[V]に戻しても高抵抗状態は維持される。
具体的には、例えば図3に示すように、セル印加電圧を+1.0[V]以上にすることにより“0”データの書き込み(Write0)が可能であり、逆に、セル印加電圧を−1.0[V]以下にすることにより“1”データの書き込み(Write1)が可能である。なお、通常、この(Write0)と(Write1)の何れか一方を“書き込み”と呼び他方を“消去”と呼ぶが、その定義は任意である。
図4(A)と図4(B)は、メモリセル動作の説明図である。ここで図4(A)は書き込み電流Iw、図4(B)は消去電流Ieについて、その向きを示すが、メモリセル構成自体は両図で共通する。
ワード線WL(アクセス線)に正の電圧Vwlを印加し、アクセストランジスタATをオンさせる。次いで、ビット線BL(第1配線)に0[V]を印加し、プレート線PL(第2配線)に図2に示す閾値電圧(Vth+)よりも高い電圧Vcom(>Vth+)を印加する。これにより、書き込み電流Iwが図4(A)に示す向きに流れ、可変セル抵抗Rcellが低抵抗状態に遷移する。
ワード線WLに正の電圧(Vwl+α)を印加し、アクセストランジスタATをオンさせる。これと同時に又は予め、プレート線PLに電圧(Vcom)を印加し、ビット線BLに、このときの電圧(Vcom)より高く、かつ、図1に示す閾値電圧(Vth−)よりも高い電圧(Vbl)を印加する。これにより、消去電流Ieが図4(B)に示す向きに流れ、可変セル抵抗Rcellが高抵抗状態に遷移する。
図5(A)に本発明が適用されたセル動作を示し、図5(B)に、その比較例として本発明が適用前のセル動作を示す。
図5(B)に示すセル動作では、可変セル抵抗Rcellの書き込み、消去にあたり、極性が異なる電圧を印加する。
リセット時にプレート線PLを0[V](Vcomの第2レベル)で維持し、ビット線BLに正の電圧(Vbl)を印加する。また、ワード線WLに正の電圧(Vwl+α)を印加する。これによりビット線BL側からプレート線PL側に向かって消去電流Ieが流れ、可変セル抵抗Rcellが低抵抗状態から高抵抗状態に遷移する。
例えば、アクセストランジスタATの閾値電圧Vthが1[V]、素子間バラツキマージンβを0.5[V]とした場合には、(1[V]+1[V]+0.5[V]=2.5[V])のゲート電圧が必要となる。2.5[V]の電圧で駆動して信頼性を確保する場合には、アクセストランジスタATのゲート絶縁膜は、おおよそ3[nm]必要となる。そのため可変セル抵抗Rcellの状態遷移に必要な駆動電流値が取れなくなり、書き込みに失敗するか、十分な低抵抗化が図れない。したがって、書き込み(低抵抗状態から高抵抗状態)にする動作においても、より高い電圧が必要となり、低電圧化が図れなくなる。
アクセストランジスタATがソース接地される極性の電圧印加動作(図示例では書き込み)においては、比較例と同様に、プレート線PLにプラスの電圧Vwを印加し、ビット線BLにそれより低い電圧(例えば0[V])を印加する。
一言で言うと、アクセストランジスタATが形成されたウェル(NMOSトランジスタの場合P型のウェル)を利用する。ウェル構造は後述するが、P型のウェル(以下、Pウェル(Pwell))は、アクセストランジスタATのN型のソース・ドレイン領域とPN接合を形成している。そのため、このPN接合を順バイアスする向きでは低抵抗で電圧印加が可能である。Pウェルに順方向バイアスを印加すると、ウェルバイアス電圧とプレート線PLの電圧とによって可変セル抵抗Rcellに対し高抵抗化に必要な電圧を印加する。
この電圧印加手法では、ソースフォロワ動作に伴うワード線電圧の昇圧が必要ないため、アクセストランジスタATへの印加電圧を低減できる。また、アクセストランジスタATは薄膜のゲート絶縁膜を適用することができるため電流駆動能力が上がり、メモリセルのサイズの低減も同時に図れる。
図6に、本発明の実施の形態に関わる抵抗変化型メモリデバイスのICチップのブロック図を示す。
図解されている抵抗変化型メモリデバイスは、図1,図4,図5に示すメモリセルMCをマトリクス状に行(ロウ)方向と列(カラム)方向に、それぞれ所定の個数配置しているメモリセルアレイ1と、その周辺回路とを有する。図6はメモリセルアレイ1のうち、代表して4×4のアレイ部分を図示する。
なお、プレート線PLはカラム方向に長く配置してもよい。ビット線BLとプレート線PLが図6では直交しているが、ビット線BLとプレート線PLを平行に配置してもよい。
Yデコーダ3は、プリデコーダから入力するYアドレス信号をデコードし、そのデコードの結果に基づいて、選択されたYセレクト信号をカラムドライバ5に送る回路である。
Vcom制御回路7は、4本のプレート線PLn−1〜PLn+2に印加する電圧Vcomの電位を制御する回路である。なお、Vcom制御回路7は4本のプレート線PLn−1〜PLn+2に共通の電圧を印加してもよいし、個々の電圧レベルを制御してもよい。共通電圧を印加する場合、4本のプレート線PLn−1〜PLn+2は1本の共通プレート線に接続されてからVcom制御回路7に入力してもよい。この共通プレート線も、プレート線PLと同様、本発明の“第2配線”の一態様を構成する。
図7に、メモリセルアレイ1の平面図を示す。図7は、6×4セル分の平面図である。また、図8に、図7のA−B線に沿った概略断面図を示す。図9は、可変セル抵抗Rcellの記憶領域MRの積層構造の模式図である。
図7に示すメモリセルアレイ1の平面パターンにおいて、太い破線で囲む領域が1ビットを記憶するメモリセルMCに相当する。
より詳細には、半導体基板100にPウェル100Pが形成されている。Pウェル100Pに、アクセストランジスタATのソース領域Sとドレイン領域Dとなる2つのN型不純物領域が形成されている。ソース領域Sとドレイン領域Dの間のPウェル部分の上にゲート絶縁膜(不図示)を介在させてポリシリコン等からなるゲート電極が形成されている。ここではゲート電極が、ソースコンタクトSCを共有する2つのアクセストランジスタATのゲート線に対応する2本のワード線WLn,WLn+1を構成する。
ソース領域Sは2つのアクセストランジスタATで共有され、第1配線層(1M)により形成されたビット線BLnにソースコンタクトSCのプラグを介して接続されている。
なお、繰り返しになるが、複数のプレート線PLをメモリセルアレイの縁部や外部で短絡してもよいし、各々のプレート線PLを独立に電圧制御してもよい。
導体層103の材料としては、例えば、Cu,Ag,Znから選ばれる少なくとも1つの金属元素を含有する金属膜、合金膜(例えばCuTe合金膜)、金属化合物膜等が挙げられる。なお、イオン化しやすい性質を有するならば、Cu,Ag,Zn以外の金属元素を用いてもよい。導体層103は、“導電性イオンの供給層”として形成されている。
これとは逆に、消去電流Ieを下部電極101から上部電極107の側へ流すと絶縁体膜102内のイオン化金属元素(Cu+,Ag+,Zn+)が負極側に引き寄せられて絶縁体膜102に戻される。その結果、金属フィラメントが消滅し絶縁体膜102が元の絶縁層に戻されるため、高抵抗化状態へのリセットが行われる。
以下、図10と図11のバイアス条件を付加したメモリセルアレイの回路図を用いて、データの書き込み動作と消去動作を説明する。
なお、ここでは、本発明における“ウェルを介して第2電圧を印加する第2動作ステップ”が消去ステップであり、“アクセストランジスタを介して第1電圧を印加する第1動作ステップ”が書き込みステップである場合を例とする。書き込みと消去の定義は任意であり、また、アクセストランジスタのチャネル導電型が、以下の例のようにNチャネル型でない(Pチャネル型)の場合もある。よって、それらの場合は、ウェルと、アクセストランジスタのソースまたはドレインとなる不純物領域との間に形成されるPN接合が順方向にバイアスされるように適宜、第1動作ステップと第2動作ステップとを入れ替えて、以下の動作説明を類推適用できる。
なお、この動作説明で電圧(Vcom)というとき、図5(A)に示す電圧(Vcom)のハイレベルの書き込み電圧Vwを指し、0[V]はそのローレベルの電圧を指す。
この状態から、選択対象のメモリセルMCが接続されたビット線BLnに0[V]を印加し、非選択のビット線に0[V]より高い正の電圧、例えば電圧(Vcom)を印加する。
なお、メモリセルアレイ1がサブアレイにブロック分割され、ブロックごとにウェル電位制御が可能な場合は、同じ並びメモリ列でも、そのブロック単位での消去が可能である。さらに、メモリセルアレイ1内の全て、あるいはブロック内の全てのメモリセルを一括消去する、フラッシュEEPROMと同様な消去方法も実施可能である。
ただし、電圧印加、特に消去電圧Veの印加は無駄な電力消費につながるため、消費電極化の観点から言うと、ワード線とビット線の全てを浮遊状態(Float)にすることが望ましい。
本消去動作は最小でも1つのロウごとの選択となり、メモリセルアレイ1に記憶された任意の1ビット(1つのメモリセル)を選択的に消去できない。しかしながら、既存の不揮発性メモリ(たとえば、フラッシュEEPROM)の多くは、消去する単位は最小でもブロック単位での動作となっているため、本電圧設定手法を消去に適用する限り、このこと自体が不利益とならない。
第2の実施の形態では、ウェル抵抗を下げて記憶素子へ印加される電圧のバラツキを低減するために有効なウェル電圧供給構造を提案する。
図12に、第2の実施の形態に関わるメモリセルアレイの回路図を示す。
第1の実施の形態に関わる図6〜図11と異なる点は、図12ではウェルバイアス供給線WBLx,WBLyを追加していることである。ウェルバイアス供給線WBLx,WBLyは、それぞれx方向(ロウ方向)とy方向(カラム方向)に、概ね配線されている。ウェルバイアス供給のためには、ウェルバイアス供給線WBLx,WBLyの少なくとも一方でもよいが、ここではPウェル100Pに対して格子状にウェルバイアス供給線が配置される場合を例示する。
例えば、Pウェル100Pの濃度よりP型濃度が高いP+拡散層配線によりウェルバイアス供給線WBLx,WBLyの両方または一方を形成してよい(第1形態)。P+拡散層配線は本発明の“ウェルコンタクト領域”に該当する。
この第2形態は、ウェルバイアス供給線WBLx,WBLyの両方または一方に適用してよい。また、P+拡散層配線のみの第1形態と、離散的なP+拡散層を配線層で接続する第2形態との組み合わせで、ウェルバイアス供給線WBLx,WBLyの両方または一方を形成してもよい。
具体的には、シャロートレンチアイソレーション(STI)は基板表面部に浅い溝を掘って、その中を絶縁物で埋め込むことで形成される。このとき、その絶縁物を埋め込む前に、P型不純物を溝の底面に拡散してP+拡散層の埋め込み配線を形成してもよい。STIによるウェルバイアス供給線WBLyはビット線BLの間の領域に、ビット線BLと同様に蛇行して配置される。この蛇行してほぼy方向に長く延びる多数のSTIによるウェルバイアス供給線WBLyは、特に図示しないが、メモリセルアレイ1で共通に、あるいは、そのブロックごとに設けられるPウェル100Pの周回部分で四角枠状配置の連結線によって相互接続してよい。連結線は、ウェルバイアス供給線WBLyと同様にSTI埋め込み型の拡散層配線でもよいし、上述した第2形態のように上層配線でもよいし、その両方、あるいは、裏打ち配線としてもよい。
記憶素子両端に極性の異なる電圧を印加することで、可逆的にデータ記憶膜(絶縁体膜)の抵抗値が変化する。この双極電圧印加型の抵抗変化型メモリの、可変セル抵抗RcellとアクセストランジスタATからなるメモリセルの動作において低電圧化が容易である。
より詳細には、ウェルを用いた半導体PN接合の順方向バイアスを印加する動作を行うことができる。したがって、アクセストランジスタATを介することなく記憶素子の両端に必要な電圧を印加可能となる。これによる双極電圧印加型の抵抗変化メモリでアクセストランジスタATのソースフォロワ動作をなくし、その分、ゲート電圧の低減を図ることが可能となる。
図1に示すアクセストランジスタATと可変セル抵抗Rcellとが逆でもよい。つまり、アクセストランジスタATがプレート線PL側に接続され、可変セル抵抗Rcellが直接、ビット線BLに接続されていてもよい。
ただし、ビット線BLは動作中頻繁に電位が大きく変化するため、その影響をオフ状態(非選択時)のアクセストランジスタATで遮断できる図1の構成が望ましい。
その場合、あるいは、上記説明のようにPウェルを用いる場合の何れの場合でも、ウェルを用いた動作をセットとリセットのどちらに対応させてもよい。ただし、ウェルを用いる動作はリセット、すなわち低抵抗状態から高抵抗状態に可変セル抵抗Rcellを遷移させる動作が望ましい。
一方、ウェルを介した電圧印加は、ウェル導電率がトランジスタの特性にも関係するため、むやみに導電率を上げることができない場合も多い。そのため、ウェルを介して記憶素子に与える印加電圧は、一般に、配線層を介した電圧印加よりIC面内でのばらつきが大きくなる傾向にある。
これが、ウェルを介した電圧印加によりリセット動作を行うことが望ましい理由である。
Claims (8)
- 印加電圧に応じて抵抗値が変化する記憶素子とアクセストランジスタとが直列接続された電流経路を有するメモリセルと、
前記電流経路の両端の一方側に接続された第1配線と、
前記電流経路の両端の他方側に接続された第2配線と
前記アクセストランジスタが形成された半導体領域であるウェルと、
前記メモリセルへのデータの書き込みと消去の一方(第1動作)で前記第1配線と前記第2配線との間に電圧を印加することによって前記アクセストランジスタを介して前記記憶素子に電流を流し、前記データの書き込みと消去の他方(第2動作)においては、前記第1動作の前記電圧と逆向きの電圧を前記第1配線または前記第2配線と前記ウェルとの間に印加することによって前記第1動作の前記電流と逆向きの電流を前記記憶素子に流す駆動回路と、
を有する抵抗変化型メモリデバイス。 - 前記第1配線に前記アクセストランジスタが接続され、前記第2配線の側に前記記憶素子が接続されており、
前記第1動作では前記第1配線の電位を基準に前記第2配線に正電圧を印加する
請求項1に記載の抵抗変化型メモリデバイス。 - 前記アクセストランジスタはP型の前記ウェルに形成され、前記P型のウェルに2つのN型半導体領域を有し、当該2つのN型半導体領域の一方を介して前記P型のウェルが前記記憶素子に接続されている
請求項2に記載の抵抗変化型メモリデバイス。 - 前記記憶素子は、2つの電極を有し、前記2つの電極間に、絶縁体からなる記憶層と、Cu,Ag,Znのうちの少なくとも一つと、S,Se,Teのうちの少なくとも一つとを含むイオン供給層と、が積層された積層体を含む
請求項1に記載の抵抗変化型メモリデバイス。 - 複数の前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
前記複数のメモリセルのうち一方向に配置されたメモリセルに接続されて前記アクセストランジスタを制御するアクセス線と、
を有し、
前記第1配線が、前記複数のメモリセルのうち他方向に配置されたメモリセルの前記アクセストランジスタに共通に接続されている
請求項1に記載の抵抗変化型メモリデバイス。 - 前記ウェルと同じ導電型で前記ウェルより導電率が高いウェルコンタクト領域が前記ウェルに形成され、複数の前記ウェルコンタクト領域が前記メモリセルアレイの内をライン状に等間隔で配置されている
請求項5に記載の抵抗変化型メモリデバイス。 - 前記ウェルと同じ導電型で前記ウェルより導電率が高いウェルコンタクト領域が前記ウェルに離散的に配置され、
前記離散的に配置された複数の前記ウェルコンタクト領域が配線層により共通接続されている
請求項5に記載の抵抗変化型メモリデバイス。 - 印加電圧に応じて抵抗値が変化する記憶素子とアクセストランジスタとが直列接続された電流経路を有するメモリセルの前記記憶素子に対し、書き込みと消去の一方で第1電圧を印加する第1動作ステップと、
前記第1電圧と逆極性の第2電圧を、書き込みと消去の他方で前記記憶素子に印加する第2動作ステップと、
を含み、
前記第1動作ステップでは、前記電経路の両端に電圧を印加することによって、前記記憶素子に前記第1電圧を印加し、
前記第2動作ステップでは、前記記憶素子の一端の電位を基準として、当該記憶素子の他端側に電気的に接続され、前記アクセストランジスタが形成されている半導体領域であるウェルに対し、電圧を印加することによって前記記憶素子に前記第2電圧を印加する
抵抗変化型メモリデバイスの動作方法。
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