JP2015534259A - 単極メモリデバイス - Google Patents

Abstract

電子装置、システム、および方法は、酸素源と酸素シンクとの間に動作可能可変抵抗領域として構成された誘電体を有する抵抗性メモリセルを含み得る。前記誘電体、酸素源、および酸素シンクは、前記誘電体内のフィラメントの生成および減退に対する電界駆動単極メモリ素子として構成され得る。さらなる装置、システム、および方法が開示される。【選択図】図６

Description

優先権出願
本出願は、参照によりその全体が本明細書に組み込まれる、２０１２年８月２１日に出願された米国特許出願第１３／５９０，７５８号に対する優先権の利益を主張するものである。

半導体デバイス産業は、メモリデバイスの動作を改善させる市場主導型ニーズが存在する。改善は、メモリデバイスの設計および処理の進歩によって対処され得る。

様々な実施形態に従う、例示のメモリデバイスブロック図を示す。 様々な実施形態に従う、アクセス部品およびメモリ素子と共にメモリセルを有するメモリアレイを含む例示のメモリデバイスの特徴のブロック図を示す。 様々な実施形態に従う、メモリ素子に連結されたアクセス部品を有する例示のメモリセルの概略図を示す。 様々な実施形態に従う、メモリ素子に連結されたアクセス部品を有する例示のメモリセルの概略図を示す。 様々な実施形態に従う、メモリ素子に連結されたアクセス部品を有する例示のメモリセルの概略図を示す。 様々な実施形態に従う、抵抗性メモリセルの部品を図解する抵抗性メモリセルを含む例示の装置のブロック図を示す。 様々な実施形態に従う、抵抗性メモリセルの部品を図解する抵抗性メモリセルを含む例示の装置のブロック図を示す。 様々な実施形態に従う、例示の抵抗性メモリセルにおけるフィラメントの生成のブロック図を示す。 様々な実施形態に従う、図８Ａの例示の抵抗性メモリセルにおけるフィラメント再設定を図解するブロック図を示す。 様々な実施形態に従う、抵抗性メモリセルを形成する例示の方法の実施形態の特徴を示す。 様々な実施形態に従う、抵抗性メモリセルを動作させる例示の方法の実施形態の特徴を示す。 様々な実施形態に従う、完成したウェーハを示す。 様々な実施形態に従う、電子システムの様々な特徴のブロック図を示す。

以下の詳細な発明は、図解によって本発明の様々な実施形態を示す添付図面を参照する。これらの実施形態は、当業者がこれらおよび他の実施形態を実施できるように十分に詳細に記述される。他の実施形態は利用され得、構造的、論理的、電気的変化はこれらの実施形態に対して行われ得る。いくつかの実施形態を１つ以上の他の実施形態と組み合わせて新しい実施形態を形成することができるように、様々な実施形態は、必ずしも相互排他的ではない。以下の詳細な説明は、したがって、限定的な意味に解釈されるべきではない。

図１は、メモリデバイス１００の例示の実施形態のブロック図を示す。メモリデバイス１００は、複数のメモリセル１０１を有するメモリアレイ１０２を含み得る。メモリアレイは、複数のパラメータに従って論理的に配置され得るメモリセルの系統的な物理的配置である。様々な実施形態において、それぞれのメモリセルは、２つのパラメータの値に従ってアドレス指定され得る。２つのパラメータは、行および列と称され得る。メモリセルは、行に対する値および列に対する値に従って、メモリアレイ内に論理的に位置付けられ、一意的に指定され得る。論理的配置が物理的配置とは大幅に異なり得るように、行および列は、特別な物理的配向または線形関係に限定されない。メモリアレイの列は、列値に割り当てられたデコーダによって同時にアクセスされ得るメモリセルの群として配置され得る。メモリアレイの行は、行値に割り当てられたデコーダによって同時にアクセスされ得るメモリセルの群として配置され得る。

メモリセル１０１は、アクセス線１０４および第１のデータ線１０６と共に、行および列で配置され得る。例えば、アクセス線は、信号ＷＬ０〜ＷＬｍを伝導するためにワード線として構成され得、第１のデータ線は、信号ＢＬ０〜ＢＬｎを伝導するためにビット線として構成され得る。メモリデバイス１００は、アクセス線１０４および第１のデータ線１０６を使用して、情報をメモリセル１０１へ、およびそこから転送することができる。行デコーダ１０７および列デコーダ１０８は、アドレス線１０９上のアドレス信号Ａ０〜ＡＸをデコードして、メモリセル１０１のうちのどれがアクセスされるべきなのかを決定する。

感知増幅器回路１１０は、メモリセル１０１から読み取られた情報の値を決定するように動作し、読み取られた情報は、第１のデータ線１０６への信号の形態で通信される。感知増幅器回路１１０は、また、第１のデータ線１０６上の信号を使用して、メモリセル１０１に対して書き込まれることになる情報の値を決定する。

メモリデバイス１００は、メモリアレイ１０２と入力／出力（Ｉ／Ｏ）線１０５との間で情報を転送するための回路網１１２を含み得る。Ｉ／Ｏ線１０５上の信号ＤＱ０〜ＤＱＮは、メモリセル１０１から読み取られるかそこへ書き込まれる情報を表し得る。Ｉ／Ｏ線１０５は、メモリデバイス１００が存在し得るパッケージ上のメモリデバイス１００内のノード（あるいは、ピン、はんだボール、または圧壊制御方式チップ接続（Ｃ４）もしくはフリップチップ実装（ＦＣＡ）等の他の相互接続技術）を含み得る。メモリデバイス１００の外部の他のデバイスは、Ｉ／Ｏ線１０５、アドレス線１０９、または制御線１２０を介してメモリデバイス１００と通信し得る。例えば、そのような外部デバイスは、メモリ制御装置またはプロセッサを含み得る。

メモリデバイス１００は、メモリセル１０１の選択されたものから情報を読み取るための読み取り動作、および情報をメモリセル１０１の選択されたものの中にプログラムする（書き込む）ためのプログラミング動作（書き込み動作とも称される）等のメモリ動作を行い得る。メモリデバイス１００は、また、メモリ消去動作を行って、情報をメモリセル１０１のいくつかまたは全てから消去し得る。メモリ制御ユニット１１８は、制御線１２０上に存在する信号に基づいて、メモリ動作を制御する。制御線１２０上の信号としては、どの動作（例えば、プログラミングまたは読み取り動作）をメモリデバイス１００が行い得るまたは行うべきかを表示するための１つ以上のクロック信号および他の信号が挙げられる。メモリデバイス１００の外部の他のデバイスは、制御線１２０上の制御信号の値を制御し得る。外部デバイスは、例えば、プロセッサまたはメモリ制御装置を含み得る。制御線１２０上の信号の組み合わせの特定の値は、例えば、メモリデバイス１００に、対応するメモリ動作を行わせ得るプログラミングまたは読み取りコマンド等のコマンドを生じ得る。対応するメモリ動作は、例えば、プログラム、読み取り、または消去動作を含み得る。

メモリセル１０１のそれぞれは、プログラムされて、単一ビットの値、または２、３、４、もしくはより大きな数のビット等の複数ビットの値を表す情報を記憶し得る。例えば、メモリセル１０１のそれぞれは、プログラムされて、単一ビットの２進値「０」または「１」を表す情報を記憶し得る。セルあたりの単一ビットは、シングルレベルセルと時に呼ばれる。別の例において、メモリセル１０１のそれぞれは、プログラムされて、２ビットの「００」、「０１」、「１０」、および「１１」という４つの可能な値のうちの１つ、３ビットの「０００」、「００１」、「０１０」、「０１１」、「１００」、「１０１」、「１１０」、および「１１１」という８つの可能な値のうちの１つ、または別の複数ビットの値の集合のうちの１つ等の複数ビットを表す値を表す情報を記憶し得る。複数ビットを記憶する能力を有するセルは、マルチレベルセルまたは多状態セルと時に称される。

メモリデバイス１００は、第１の供給線１３０および第２の供給線１３２上にそれぞれ供給電圧信号ＶｃｃおよびＶｓｓを含む供給電圧を受容し得る。供給電圧信号Ｖｓｓは、グランド電位で動作し得る。グランド電位は、およそ０ボルトの値を有し得る。供給電圧信号Ｖｃｃは、電池または交流直流（ＡＣ−ＤＣ）変換器回路網等の外部電力源からメモリデバイス１００に供給された外部電圧を含み得る。

メモリデバイス１００の回路網１１２は、選択回路１１５および入力／出力（Ｉ／Ｏ）回路１１６を含み得る。選択回路１１５は、信号ＳＥＬ１〜ＳＥＬｎに反応して、第１のデータ線１０６およびメモリセル１０１から読み取られるかメモリセル１０１にプログラムされる情報を表し得る第２のデータ線１１３上の信号を選択し得る。列デコーダ１０８は、アドレス線１０９上のＡ０〜ＡＸアドレス信号に基づいて、ＳＥＬ１〜ＳＥＬｎの信号を選択的に活性化し得る。選択回路１１５は、第１のデータ線１０６および第２のデータ線１１３上の信号を選択して、読み取りおよびプログラミング動作中に、メモリアレイ１０２と入力／出力回路１１６との間の通信を提供し得る。

電力がメモリデバイス１００から切られたときに、メモリセル１０１が、中に記憶された情報を保持するように、メモリデバイス１００は、不揮発性メモリデバイスを含み得、メモリセル１０１は、不揮発性メモリセルを含み得る。電力は、Ｖｃｃ、Ｖｓｓ、または両方の表示によって表され得る。

メモリセル１０１のそれぞれは、材料を有するメモリ素子を含み得、その少なくとも一部は、材料の抵抗値を変化するようにプログラムされ得る。メモリセル１０１のそれぞれがプログラミング動作においてプログラムされるとき、メモリセル１０１のそれぞれは、抵抗値に対応する状態を有し得る。異なる抵抗値は、このように、メモリセル１０１のそれぞれにプログラムされた情報の異なる値を表し得る。

メモリデバイス１００は、それがプログラミングコマンドおよびメモリセル１０１のうちの１つ以上の選択されたものの中にプログラムされる情報の値を受信したとき、プログラミング動作を行い得る。プログラミングコマンドは、外部プロセッサ、メモリ制御装置、または他の制御装置から受信され得る。情報の値に基づいて、メモリデバイス１００は、選択されたメモリセルをプログラムして、それらが、中に記憶された情報の数値またはシンボル値を表す適切な抵抗値をもつようにさせ得る。メモリデバイス１００は、デバイスおよびメモリセルを含み、本明細書で議論された様々な他の図および実施形態を参照して下記に記載されたものと類似または同一のメモリ動作を用いて動作し得る。

図２は、アクセス部品２１１およびメモリ素子２２２をもつメモリセル２０１を有するメモリアレイ２０２を含むメモリデバイス２００の例示の実施形態例の特徴のブロック図を示す。メモリアレイ２０２は、図１のメモリアレイ１０２と類似または同一であり得る。メモリセル２０１は、信号ＷＬ０、ＷＬ１、およびＷＬ２等の信号を伝導するアクセス線に沿った、いくつかの行２３０、２３１、および２３２に配置され得る。アクセス線はワード線であり得る。メモリセル２０１は、また、信号ＢＬ０、ＢＬ１、およびＢＬ２等の信号を伝導するデータ線に沿った、いくつかの列２４０、２４１、および２４２に配置され得る。データ線はビット線であり得る。アクセス部品２１１は、例えば、信号ＷＬ０、ＷＬ１、ＷＬ２の適切な値を用いることによってオンとなって、メモリ素子２２２から情報を読み取るかそこに情報をプログラムするための、メモリ素子２２２へのアクセスを可能にし得る。メモリアレイ２０２は、図２に示されたメモリセル２０１の数よりも多数または少数を有し得る。

情報をメモリ素子２２２内にプログラムすることは、メモリ素子２２２に特定の抵抗値または指定された範囲の抵抗値を有させることを含み得る。抵抗性ランダムアクセスメモリ（ＲＲＡＭ）セルに関して、電界は酸素空孔を移動するために印加され得る。それから、情報をメモリ素子２２２から読み取ることは、メモリ素子２２２の抵抗値を測定することを含み得る。抵抗を測定することは、メモリセル２０１の様々なものを流れる電流の値を感知することを含み得る。電流の測定値に基づいて、メモリ内に記憶された情報の対応する値は決定され得る。情報の決定は電流の値に基づき得る。

図３〜５のそれぞれは、メモリ素子３３３、４４４、５５５にそれぞれ連結された異なるアクセス部品３１１、４１１、５１１を有する異なるメモリセル３０１、４０１、５０１の例示の実施形態の概念図を示す。図３〜５においてＷＬおよびＢＬと呼ばれる線は、図１のアクセス線１０４のうちの任意の１つおよび第１のデータ線１０６のうちの任意の１つにそれぞれ対応し得る。図３〜５は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、バイポーラ接合トランジスタ（ＢＪＴ）、およびダイオードをそれぞれ含むアクセス部品３１１、４１１、５１１の例を示す。メモリセル３０１、４０１、および５０１は、他の種類のアクセス部品を含み得る。

メモリ素子３３３、４４４、５５５のそれぞれは、図３の第１の電極３５１および第２の電極３５２、図４の第１の電極４５１および第２の電極４５２、または図５の第１の電極５５１および第２の電極５５２等の２つの電極に連結され、それらの間に配置され得る。図３〜５は、これらの電極のそれぞれを点として概略的に示す。構造的に、これらの電極のそれぞれは、導電性材料を含み得る。メモリ素子３３３、４４４、５５５のうちの各一つは、例えば、信号に応じて、異なる抵抗値を有するように変化させられ得る材料を含み得る。メモリ素子内に記憶された情報の値は、メモリ素子の抵抗値に対応し得る。アクセス部品３１１、４１１、５１１は、信号が、読み取り、プログラム、または消去動作等のメモリセルの動作中、各対の電極を介して、メモリ素子３３３、４４４、５５５に対しておよびそれらから転送されることを可能にし得る。

ＲＲＡＭセルとして実現されたメモリセル３０１、４０１、または５０１に関して、電極３５１および３５２、電極４５１および４５２、電極５５１および５５２は、２つの電極の間の動作可能可変抵抗領域を有するＲＲＡＭメモリセルの２つの電極であり得る。メモリ素子３３３、４４４、５５５は、動作可能可変抵抗領域として実現され得る。酸化物は、２つの電極の間で動作可能可変抵抗領域として構成され得る。酸化物は、ジルコニウム酸化物、ハフニウム酸化物、またはチタニウム酸化物のうちの１つ以上を含み得る。抵抗性ランダムアクセスメモリセルとして構成されるメモリセル３０１、４０１、または５０１は、それぞれ、酸化物３３３、４４４、または５５５のそれぞれと、２つの対応する電極３５１および３５２、４５１および４５２、または５５１および５５２のうちの一方との間の緩衝領域を含み得る。様々な実施形態において、２つの対応する電極３５１および３５２、４５１および４５２、または５５１および５５２のうちの少なくとも一方は、酸化物と反応する材料を含み得る。

プログラミング動作は、信号ＷＬを使用して、アクセス部品３１１、４１１、５１１をオンにし、それから、例えばプログラミング電圧または電流を有する信号を、メモリ素子３３３、４４４、５５５を通るように印加することができる。そのような信号は、メモリ素子３３３、４４４、５５５の材料の少なくとも一部を変化させ得る。その変化は、例えば、消去動作を行うことによって逆にされ得る。抵抗値における差を使用して、メモリ素子３３３、４４４、５５５内に記憶される情報の異なる値を表す異なる状態を表すことができる。

読み取り動作は、信号ＷＬを使用して、アクセス部品３１１、４１１、または５１１をオンにし、それから、電圧または電流を有する信号を、メモリ素子３３３、４４４、５５５を通るように印加することができる。読み取り動作は、中に記憶された情報の対応する値を決定するために、読み取り電圧または電流に基づいて、メモリセル３０１、４０１、５０１の抵抗を測定し得る。読み取り電流がメモリ素子３３３、４４４、５５５を通るとき、例えば、メモリセル３０１、４０１、５０１のそれぞれにおいて、異なる抵抗値は、異なる大きさ（例えば、電圧または電流値）を信号ＢＬに伝え得る。メモリデバイスの他の回路網、例えば、図１の入力／出力回路１１６等の回路は、中に記憶された情報の値を決定するために、信号ＢＬを使用して、メモリ素子３３３、４４４、５５５の抵抗値を測定することができる。

読み取り動作において、メモリ素子を流れる電流を生成する信号（例えば、図３もしくは図４における信号ＢＬまたは図５における信号ＷＬ）の値（例えば、電圧）は、電流を生成するには十分であるが、メモリ素子の任意の部分を変化させるには不十分であり得る。その結果として、メモリ素子内に記憶された情報の値は、読み取り動作中および後に変更され得ない。

消去動作において、信号の電圧値（例えば、図３もしくは図４における信号ＢＬまたは図５における信号ＷＬ）は、プログラミング動作において用いられた電圧から反対の極性を有し得る。この場合に電流を生成している信号は、したがって、メモリ素子の材料をその元の状態、例えば、任意のプログラミングがメモリセル上で行われる前の状態に変化するか再設定し得る。

図６は、抵抗性メモリセル６０１の部品を図解する抵抗性メモリセル６０１を含む装置６００の実施形態のブロック図を示す。抵抗性メモリセル６０１は、電界駆動単極メモリセルとして構成され得る。抵抗性メモリセル６０１の部品は、酸素シンク６１５、酸素源６０５、酸素シンク６１５と酸素源６０５との間に配置された誘電体６１０、および２つの電極６２０、６２５を含み、酸素シンク６１５、酸素源６０５、および誘電体６１０は、電極６２０と電極６２５との間に配置される。導電性フィラメントを誘電体６１０内で設定して酸素源６０５を酸素シンク６１５に連結することが、第１の極性を有する第１の電圧を電極６２０と電極６２５との間に印加することによって達成され得るように、酸素シンク６１５、酸素源６０５、および誘電体６１０は構成され得る。酸素空孔に基づく導電性フィラメントは、メモリセル６０１の動作中に、高電流の流れを可能にさせ得る。導電性フィラメントを誘電体６１０内で再設定することが、第２の極性を有する第２の電圧を電極６２０と電極６２５との間に印加することによって達成され得、かつ第２の極性が第１の極性と同じであるように、酸素シンク６１５、酸素源６０５、および誘電体６１０は構成され得る。ある実施形態において、再設定のために用いられるよりも、２つの電極の間のより大きさの大きな電圧、より短いパルス、またはより大きさの大きな電圧とより短いパルスとの両方を用いて設定が行われるように、酸素シンク６１５、酸素源６０５、および誘電体６１０は構成され得る。他の変形は、再設定において、設定よりも長いパルスまたは短いパルスおよび高い電圧または低い電圧を印加することを含み得る。

抵抗性メモリセル６０１が、ある回数のサイクルで動作可能であるように、酸素シンク６１５は、抵抗性メモリセル６０１の初期動作の前に、十分に大きな数の空孔と共に構成され得る。ある実施形態において、サイクルの数は少なくとも１万サイクルに等しくあり得る。酸素シンク６１５は、プラセオジウムカルシウムマンガン酸化物（Ｐｒ，Ｃａ）ＭｎＯ_ｘ、ランタンストロンチウムコバルト酸化物（Ｌａ，Ｓｒ）ＣａＯ_ｘ、ランタンストロンチウムマンガン酸化物（Ｌａ，Ｓｒ）ＭｎＯｘ、チタン酸ストロンチウムＳｒＴｉＯｘ、またはＡＢＯ_３、ＡＢＯ_３−δ、ＡＢＯ_３＋δ、Ａ_２ＢＯ_４、Ａ_０．６ＢＯ_３、Ａ_１−ｘＢＯ_３、Ａ_０．３ＢＯ_３、およびＡ_ｎＢ_ｎＯ_３ｎ＋１の形態の材料であって、ＡおよびＢが遷移金属イオンである、材料のうちの１つ以上を含み得るが、これらに限定されない。他の酸素系材料は、酸素シンク材料として用いられ得る。酸素シンク６１５は導電性金属酸化物であり得る。酸素源６０５は、（Ｐｒ，Ｃａ）ＭｎＯ_ｘ、（Ｌａ，Ｓｒ）ＣａＯ_ｘ、（Ｌａ，Ｓｒ）ＭｎＯｘ、ＳｒＴｉＯｘ、またはＡＢＯ_３、ＡＢＯ_３−δ、ＡＢＯ_３＋δ、Ａ_２ＢＯ_４、Ａ_０．６ＢＯ_３、Ａ_１−ｘＢＯ_３、Ａ_０．３ＢＯ_３、およびＡ_ｎＢ_ｎＯ_３ｎ＋１の形態の材料であって、ＡおよびＢが遷移金属イオンである、材料のうちの１つ以上を含み得るが、これらに限定されない。高い酸素移動度および／または拡散率を有する他の酸素源も、酸素源材料として使用され得る。酸素源６０５は導電性金属酸化物であり得る。

誘電体６１０は、酸素源の材料組成と酸素シンクの材料組成との間のバリア領域として構成され得る。誘電体６１０は、酸素が酸素源と酸素シンクとの間に流れることが抑制されるようなバリア材料を含み得る。誘電体６１０は、ＺｒＯ_ｘ、イットリア安定化ジルコニア（ＹＳＺ）、ＴａＯ_ｘ、ＨｆＳｉＯ_ｘ、Ａｌ_２Ｏ_３、ＡｌＯ_ｘ、ＣｏＯ、ＣｏＯ_ｘ、ＮｉＯ、ＮｉＯ_ｘ、Ｆｅ_２Ｏ_３、Ｆｅ_３Ｏ_４、ＦｅＯ_ｘ、Ｃｕ_２Ｏ、ＣｕＯ、ＣｕＯ_ｘ、Ｚｎ：ＦｅＯ_ｘ、ＨｆＯ_２、ＨｆＯ_ｘ、ＨｆＳｉＯ_ｘ、ＳｉＯ_ｘ，ＴｉＯ_２、ＴｉＯ_ｘ、ＭｇＯ、ＭｇＯ_ｘ、ＭｎＯ_２、ＭｎＯ_ｘ、Ｔｉ：ＮｉＯ、ＴａＯ_ｘ、Ｔａ_２Ｏ_５、ＷＯ_２、ＷＯ_３、ＷＯ_ｘ、ＺｎＯ、ＺｎＯ_ｘ、ＺｒＯ_２、ＺｒＯ_ｘ、ＺｒＳｉＯ_ｘ、またはこれらの材料の組み合わせのうちの１つ以上を含み得るが、これらに限定されない。ある実施形態において、誘電体６１０は、約２０Å〜約３０Åの範囲の厚さを有し得る。

電極６２０および電極６２５は、Ｐｔ、Ｒｕ、ＲｕＯ_ｘ、Ａｕ、Ｉｒ、またはＳｒＲｕＯのうちの１つ以上を含み得るが、これらに限定されない。他の貴金属またはそれらの組み合わせを使用して、２つの電極６２０および６２５の一方または両方を形成することができる。

抵抗性メモリセル６０１はアクセスデバイスを含み得る。酸素シンク６１５、酸素源６０５、誘電体６１０、電極６２０、および電極６２５は、抵抗性メモリセル６０１内でアクセスデバイスに連結された抵抗性メモリ素子として配置され得る。アクセスデバイスおよび抵抗性メモリ素子は、メモリセルのアレイ内においてメモリセルとして配置され得る。アクセスデバイスは、アクセスデバイスとして機能し得る図３のトランジスタ３１１、図４のトランジスタ４１１、またはいくつかの他のトランジスタ等のトランジスタであり得る。アクセスデバイスは、また、図５のダイオード５１１等のダイオードによって実現され得る。選択可能なアクセスを提供する他のアクセスデバイスを使用して、抵抗性メモリセル６０１の単極メモリセルとしての動作のために、電圧を電極６２０または電極６２５に提供することができる。装置６００はメモリデバイスとして構成され得る。例えば、装置６００は、図１のメモリデバイス１００、図２のメモリデバイス２００と類似もしくは同一の構造部を用いて、または別のメモリデバイスとして実現され得る。

様々な実施形態において、フィラメントの作製は、単極セル内に電界を生成することによって達成され得、そこでは電界強度と電流との両方が、２つの電極の間に配置された酸素源と酸素シンクとの間のバリア誘電体の絶縁破壊において役割を果たす。酸素が酸素源からバリア誘電体内に移動することなく、酸素がバリア誘電体から酸素シンク内に移動し、フィラメントをバリア誘電体内に作製するように、フィラメントを形成（設定）する上での第１の動作として、２つの電極に亘る高電圧は、例えば、短いパルス（複数可）の一部として、高速動作において印加され得る。酸素シンクは、酸素が酸素バリア誘電体から酸素シンク内に移動し得る実質的な数の空孔を有するように設計され得る。再設定動作中、フィラメントおよび電界中を流れる電流は、酸素を酸素源からフィラメント中に駆動する熱を生成するのに十分高いことが有り得、それによってフィラメントを減退させる。熱、高電界によるイオンドリフト、または熱と高電界との両方によるイオンドリフトは、フィラメントを減退させるためのメカニズムを提供し得る。フィラメントは、再設定動作中に完全に減退され得る。ある実施形態において、フィラメント減退のために単極セルに対する印加された電圧は、フィラメントを生成するために用いられた絶縁破壊電圧よりも低くあり得、このより低い印加された電圧におけるより長いパルスを使用して、酸素をフィラメント内に駆動することができる。しかし、再設定印加電圧は、必ずしも、設定印加電圧よりも低いおよび／またはそのパルスにおいてより長くなくてもよい。

図７は、抵抗性メモリセル７０１の部品を図解する抵抗性メモリセル７０１を含む装置７００の実施形態のブロック図を示す。抵抗性メモリセル７０１は、電界駆動単極メモリセルとして構成され得る。抵抗性メモリセル７０１の部品は、酸素シンク７１５、酸素源７０５、酸素シンク７１５と酸素源７０５との間に配置された誘電体７１０、および２つの電極７２０、７２５を含み、酸素シンク７１５、酸素源７０５、および誘電体７１０は、電極７２０と電極７２５との間に配置される。導電性フィラメントを誘電体７１０内で設定して酸素源７０５を酸素シンク７１５に連結することが、第１の極性を有する第１の電圧を電極７２０と電極７２５との間に印加することによって達成され得るように、酸素シンク７１５、酸素源７０５、および誘電体７１０は構成され得る。導電性フィラメントを誘電体７１０内で再設定することが、第２の極性を有する第２の電圧を電極７２０と電極７２５との間に印加することによって達成され得、かつ第２の極性が第１の極性と同じであるように、酸素シンク７１５、酸素源７０５、および誘電体７１０は構成され得る。再設定のために用いられるよりも、２つの電極の間のより大きさの大きな電圧を用いて設定が達成されるように、酸素シンク７１５、酸素源７０５、および誘電体７１０は構成され得る。

図７は、酸素源と酸素シンクとの間に積層された誘電体を有する抵抗性メモリセルであって、多くの配置において実現可能な単極メモリデバイスとして動作可能な抵抗性メモリセルを図解する例示の実施形態を示す。誘電体７１０が表面７０８−１の端７１２−１および７１２−２を超えて延びるように、誘電体７１０が酸素源７０５の表面７０８−１にわたって酸素源７０５に接触し得る。酸素シンク７１５が酸素源７０５の表面７０８−１の端７１２−１および７１２−２を超えて延びるように、酸素シンク７１５が誘電体７１０の表面７０８−２にわたって誘電体７１０に接触し得る。また、電極７２０と電極７２５との間に配置された酸素シンク７１５、酸素源７０５、および誘電体７１０の順番は、図７に示すように電極７２０が基板７０２に接触するのではなく、電極７２５が基板７０２上に配置されかつ基板７０２に接触するように、逆さにされ得る。

抵抗性メモリセル７０１が、ある回数のサイクルで動作可能であるように、酸素シンク７１５は、抵抗性メモリセル７０１の初期動作の前に、十分に大きな数の空孔と共に構成され得る。ある実施形態において、サイクルの数は少なくとも１万サイクルに等しくあり得る。酸素シンク７１５は、（Ｐｒ，Ｃａ）ＭｎＯ_ｘ、（Ｌａ，Ｓｒ）ＣａＯ_ｘ、（Ｌａ，Ｓｒ）ＭｎＯｘ、ＳｒＴｉＯｘ、またはＡＢＯ_３、ＡＢＯ_３−δ、ＡＢＯ_３＋δ、Ａ_２ＢＯ_４、Ａ_０．６ＢＯ_３、Ａ_１−ｘＢＯ_３、Ａ_０．３ＢＯ_３、およびＡ_ｎＢ_ｎＯ_３ｎ＋１の形態の材料であって、ＡおよびＢが遷移金属イオンである、材料のうちの１つ以上を含み得るが、これらに限定されない。他の酸素系材料は、酸素シンク材料として用いられ得る。酸素シンク７１５は導電性金属酸化物であり得る。酸素源７０５は、（Ｐｒ，Ｃａ）ＭｎＯ_ｘ、（Ｌａ，Ｓｒ）ＣａＯ_ｘ、（Ｌａ，Ｓｒ）ＭｎＯｘ、ＳｒＴｉＯｘ、またはＡＢＯ_３、ＡＢＯ_３−δ、ＡＢＯ_３＋δ、Ａ_２ＢＯ_４、Ａ_０．６ＢＯ_３、Ａ_１−ｘＢＯ_３、Ａ_０．３ＢＯ_３、およびＡ_ｎＢ_ｎＯ_３ｎ＋１の形態の材料であって、ＡおよびＢが遷移金属イオンである、材料のうちの１つ以上を含み得るが、これらに限定されない。高い酸素移動度および／または拡散率を有する他の酸素源も、酸素源材料として使用され得る。酸素源７０５は導電性金属酸化物であり得る。

誘電体７１０は、酸素源の材料組成と酸素シンクの材料組成との間のバリア領域として構成され得る。誘電体７１０は、酸素が酸素源７０５と酸素シンク７１５との間に流れることが抑制されるようなバリア材料を含み得る。誘電体７１０は、ＺｒＯ_ｘ、ＹＳＺ、ＴａＯ_ｘ、ＨｆＳｉＯ_ｘ、Ａｌ_２Ｏ_３、ＡｌＯ_ｘ、ＣｏＯ、ＣｏＯ_ｘ、ＮｉＯ、ＮｉＯ_ｘ、Ｆｅ_２Ｏ_３、Ｆｅ_３Ｏ_４、ＦｅＯ_ｘ、Ｃｕ_２Ｏ、ＣｕＯ、ＣｕＯ_ｘ、Ｚｎ：ＦｅＯ_ｘ、ＨｆＯ_２、ＨｆＯ_ｘ、ＨｆＳｉＯ_ｘ、ＳｉＯ_ｘ，ＴｉＯ_２、ＴｉＯ_ｘ、ＭｇＯ、ＭｇＯ_ｘ、ＭｎＯ_２、ＭｎＯ_ｘ、Ｔｉ：ＮｉＯ、ＴａＯ_ｘ、Ｔａ_２Ｏ_５、ＷＯ_２、ＷＯ_３、ＷＯ_ｘ、ＺｎＯ、ＺｎＯ_ｘ、ＺｒＯ_２、ＺｒＯ_ｘ、ＺｒＳｉＯ_ｘ、またはこれらの材料の組み合わせのうちの１つ以上を含み得るが、これらに限定されない。ある実施形態において、誘電体７１０は、約２０Å〜約３０Åの範囲の厚さを有し得る。

電極７２０および電極７２５は、Ｐｔ、Ｒｕ、ＲｕＯ_ｘ、Ａｕ、Ｉｒ、またはＳｒＲｕＯのうちの１つ以上を含み得るが、これらに限定されない。他の貴金属またはそれらの組み合わせを使用して、２つの電極７２０および７２５の一方または両方を形成することができる。電極７２０は、絶縁性領域７３０−１および７３０−２内またはそれらの間に配置され得る。絶縁性領域７３０−１および７３０−２は、窒化ケイ素領域として実現され得る。酸素源７０５は、隣接する電極７２０内、または絶縁性領域７３０−１と７３０−２との間に配置され得る。

抵抗性メモリセル７０１はアクセスデバイスを含み得る。酸素シンク７１５、酸素源７０５、誘電体７１０、電極７２０、および電極７２５は、抵抗性メモリセル７０１内でアクセスデバイスに連結された抵抗性メモリ素子として配置され得る。アクセスデバイスは、抵抗性メモリ素子に連結され、メモリセルのアレイ内においてメモリセルとして配置され得る。アクセスデバイスは、アクセスデバイスとして機能し得る図３のトランジスタ３１１、図４のトランジスタ４１１、またはいくつかの他のトランジスタ等のトランジスタであり得る。アクセスデバイスは、また、図５のダイオード５１１等のダイオードによって実現され得る。選択可能なアクセスを提供する他のアクセスデバイスを使用して、抵抗性メモリセル７０１の単極メモリセルとしての動作のために、電圧を電極７２０または電極７２５に提供することができる。装置７００はメモリデバイスとして構成され得る。例えば、装置７００は、図１のメモリデバイス１００、図２のメモリデバイス２００と類似もしくは同一の構造部と共に、または別のメモリデバイスとして実現され得る。

図８Ａは、誘電体８１０内のフィラメント８０７が生成される抵抗性メモリセル８０１の実施形態のブロック図を示す。フィラメント８０７を誘電体８１０内で生成することは、導電性経路を酸素源８０５から酸素シンク８１５に提供し得る。フィラメント８０７は、基板８０２上に配置された電極８２５と電極８２０との間の電圧差を提供することによって生成され得る。電圧差の印加と共に、酸素は、誘電体８１０から酸素シンク８１５内に駆動され得る。電圧差は、電極８２０を０ボルトにして印加され得る。電圧差は、電極８２０を０ボルト以外の電圧にして印加され得る。電圧は、酸素が酸素源８０５から誘電体８１０内に移動し始めないように、短い時間にわたって印加され得る。メモリセル８０１は、メモリセル６０１もしくはメモリセル７０１と類似または同一の方法で形成され得る。

図８Ｂは、誘電体８１０内のフィラメント８０７が再設定される抵抗性メモリセル８０１の実施形態のブロック図を示す。フィラメント８０７を再設定することは、酸素源８０５から酸素シンク８１５への導電性経路を減少させ、抵抗性メモリセル８０１の抵抗を増加させ得る。導電性経路は、減退フィラメント８０７によって減少され得る。フィラメント８０７は、酸素を酸素源８０５から誘電体８１０内に駆動することによって減退され得る。酸素は、基板８０２上に配置された電極８２５と電極８２０との間の電圧差を提供することによって駆動され得る。電圧差は、電極８２０を０ボルトにして印加され得る。電圧差は、電極８２０を０ボルト以外の電圧にして印加され得る。フィラメント８０７を減退させるための電圧差の極性は、フィラメントを生成するために用いられた電圧差の極性と同じであり得る。フィラメントを生成するための電圧差の大きさは、フィラメントを減退させるために用いられた電圧差の大きさよりも大きいことがあり得る。

図９は、抵抗性メモリセルを形成する方法の例の実施形態の特徴を示す。９１０において、酸素シンクは形成される。酸素シンクは抵抗性メモリセルの一部として形成される。酸素シンクを形成することは、酸素源を形成する温度よりも高い温度で酸素シンクの材料を処理して、酸素シンクの材料内に酸素空孔を生成することを含み得る。酸素シンクを形成することは、酸素源を形成するために用いられる酸素分圧よりも低い酸素分圧で酸素シンクの材料を処理することを含み得る。酸素シンクを形成するための温度は、約３００℃〜約８００℃の範囲内であり得る。酸素シンクを形成するための酸素分圧は、約０〜数トルに及び得る。他の温度、酸素分圧、または温度と酸素分圧との組み合わせを使用することができる。典型的には、より高い温度およびより低い酸素分圧は、これらの条件を酸素シンクに使用されるのに好ましくする酸素空孔を好む。酸素シンクを形成することは、材料内に酸素空孔を生成するための選択された化学量論に基づいて、酸素シンクの材料を処理することを含み得る。酸素シンクを形成することは、導電性金属酸化物を形成することを含み得る。

９２０において、酸素源は形成される。酸素源は抵抗性メモリセルの一部として形成される。酸素源を形成することは、導電性金属酸化物を形成することを含み得る。９３０において、誘電体が酸素シンクと酸素源との間に配置されるように、誘電体は形成される。誘電体を形成することは、酸素源と酸素シンクとの間の酸素の流れを抑制するためのバリアを形成することを含み得る。９４０において、酸素シンク、酸素源、および２つの電極の間に配置された誘電体を有する２つの電極は形成される。酸素源を酸素シンクに連結する誘電体内に導電性フィラメントを設定することが、２つの電極の間に印加された第１の電圧を用いて動作可能に行われ得るように、酸素シンク、酸素源、および誘電体は構成され得る。この構造の誘電体内にフィラメントを再設定することは、２つの電極の間に印加された第２の電圧を用いて動作可能に行われ得、第２の電圧は、第１の電圧の極性と同じ極性を有する。

バリア誘電体が、約２０Åの厚さ、およそ５〜８単層のフィラメント、および約２０Åのフィラメントの幅を有する単極メモリセルに対する設計例において、フィラメント内におよそ１２５アトムがあり得る。単極抵抗性メモリ素子の動作メカニズムが酸素の一方向輸送を伴うので、酸素源は、十分な量の酸素を含んで、指示された期間持続するように設計され得る。例えば、交差点構造体内のＮＡＮＤデバイスの交換対象として、指示された時間は、１０，０００（１０Ｋ）サイクルに設定され得る。酸素源からの全ての可用な酸素の完全な輸送に関して、１２５ｘ１０，０００＝１２５ｘ１０^４アトムは１０Ｋサイクルに対して用いられる。ＰｒＣａＭｎＯ_３は酸素源として使用することができ、式中、ＰｒＣａＭｎＯ_３は、２．２１８８４ｘ１０^−２８ｍ^３の単位セル体積を有し、ａ＝５．４０ｘ１０^−１０、ｂ＝７．６１ｘ１０^−１０、およびｃ＝５．４０ｘ１０^−１０の格子定数を有する。ＰｒＣａＭｎＯ_３を酸素源として用いて、５％の空孔密度を有意に超えて導電率低下を呈し、およそ１２５ｎｍのＰｒＣａＭｎＯ_３の厚さを使用できる。しかし、いくつかの種類の動作は、あるパーセントの酸素の移動にしかならないこともあり得る。バリア誘電体およびフィラメントの異なる特徴を有する酸素源の適切な厚さならびに組成は、単極メモリセルを構成するための適切な材料を選択する上で決定され得る。

図１０は、抵抗性メモリセルを動作させる方法の例の実施形態の特徴を示す。１０１０において、酸素が誘電体内に酸素シンクから駆動され、フィラメントが誘電体内に形成されるように、第１の電圧差は２つの電極の間に印加される。酸素シンクは、２つの電極の一方と誘電体との間に配置される。第１の電圧差を印加することは、酸素が酸素源から誘電体内に実質的に移動しないように、ある期間、第１の電圧差を印加することを含み得る。誘電体に酸素源からこの時間で移動する酸素の量は、フィラメントの形成を防ぐであろう量未満、または選択された抵抗よりも大きなレベルに形成されているフィラメントの抵抗を増加させるであろう量未満に限定され得る。第１の電圧差の大きさは、酸素がフィラメントから駆動されたフィラメントを形成する誘電体を絶縁破壊するために閾値電圧よりも高く設定され得る。形成されたフィラメントは、酸素シンクに接触している誘電体の表面から、酸素シンクに接触している表面の反対の誘電体の表面まで導電性経路を提供し得る。閾値電圧は、誘電体の厚さ、誘電体の材料組成、誘電体の他の特徴の組み合わせ、および酸素シンクの特徴に依存し得る。

１０２０において、酸素が誘電体内に酸素源から駆動され、そこで第１の電圧差および第２の電圧差が同じ極性を有するように、第２の電圧差は２つの電極の間に印加される。酸素源は、誘電体と２つの電極のうちの他方との間に配置される。第２の電圧差を印加することは、酸素源の酸素シンクに対する連結を減少させ、２つの電極の間の抵抗を増加させる程度に、酸素を誘電体内に駆動して、フィラメントを誘電体内で除去するのに十分な大きさで、第２の電圧差を印加することを含み得る。第２の電圧差を印加することは、フィラメントを完全に除去するために、第２の電圧を印加することを含み得る。第２の電圧差の大きさは、酸素を誘電体内のフィラメント内に移動させるために閾値電圧よりも高く設定され得る。第２の電圧差の大きさ、および第２の電圧差の閾値電圧の大きさは、第１の電圧の大きさよりも低いレベルに設定され得る。閾値電圧は、誘電体の厚さ、誘電体の材料組成、誘電体の他の特徴の組み合わせ、および酸素源の組み合わせに依存し得る。酸素源は、印加された電界下で相対的に高い酸素拡散率または移動度を有し得る。第１の電圧差を印加することおよび第２の電圧差を印加することは、メモリセルを調整して２つの抵抗状態で動作するように、電圧を用いることを含み得る。

図１１は、複数の電子部品を提供するように配置されたウェーハ１１００の例を図解する。ウェーハ１１００は、複数のダイス１１０５が製作され得るウェーハとして提供され得る。あるいは、ウェーハ１１００は、複数のダイス１１０５が加工されて電子機能性を提供して、パッケージ化のためにウェーハ１１００からの単体化を待っているウェーハとして提供され得る。ウェーハ１１００は、半導体ウェーハ、セミコンダクターオンインシュレータウェーハ、または集積回路チップ等の電子デバイスを処理するための他の適切なウェーハを含み得る。ウェーハ１１００は、図１〜１０に関係した任意の１つ以上の実施形態に従って製作され得る。

ウェーハ１１００上の他のダイスと同じ機能性およびパッケージ構造を有する集積回路として、それぞれのダイス１１０５が製作されるように、様々なマスキングおよび加工技法を用いて、それぞれのダイス１１０５は、機能的回路網を含むように加工され得る。あるいは、ダイス１１０５のうちの全てがウェーハ１１００上の他のダイスと同じ機能性および実装構造を有する集積回路として、製作されるわけではないように、様々なマスキングおよび加工技法を用いて、様々な組のダイス１１０５が機能的回路網を含むように加工され得る。電子能力を提供し、その上で集積された回路を有するパッケージ化されたダイスは、本明細書では集積回路（ＩＣ）と称される。

ウェーハ１１００は、抵抗性メモリを含み得、それぞれの抵抗性メモリはダイス１１０５内に位置付けられる。抵抗性メモリはＲＲＡＭとして構成され得る。それぞれの抵抗性メモリは抵抗性メモリセルを含み得る。それぞれの抵抗性メモリセルは、２つの電極の間の積層配置を有する２つの電極を含み得、積層配置は、酸素源と酸素シンクとの間にバリア誘電体を含む。バリア誘電体は、抵抗性メモリセルの動作可能可変抵抗領域として構成され得、その中でフィラメントは、同じ極性の電圧を用いて設定および再設定され得る。フィラメントを設定する電圧の大きさは、フィラメントが再設定される電圧の大きさよりも大きくあり得る。

図１２は、抵抗性メモリとして構成されるメモリ１２０３を含むシステム１２００のブロック図を示す。抵抗性メモリは抵抗性ランダムアクセスメモリであり得る。それぞれの抵抗性メモリセルは、２つの電極の間の積層配置を有する２つの電極を含み得、積層配置は、酸素源と酸素シンクとの間にバリア誘電体を含む。バリア誘電体は、抵抗性メモリセルの動作可能可変抵抗領域として構成され得、その中でフィラメントは、同じ極性の電圧を用いて設定および再設定され得る。フィラメントを設定する電圧の大きさは、フィラメントが再設定される電圧の大きさよりも大きくあり得る。抵抗性メモリセルおよびメモリの単極デバイス構造部は、本明細書で議論されるような様々な実施形態に従って、構造と類似または同一の方法で実現され得る。

システム１２００は、メモリ１２０３に動作可能に連結された制御装置１２０１を含み得る。システム１２００は、また、電子装置１２１１および周辺装置１２０９を含み得る。制御装置１２０１、メモリ１２０３、電子装置１２１１、および周辺装置１２０９のうちの１つ以上は、ＩＣのうちの１つ以上の形態であり得る。バス１２０６は、システム１２００の様々な部品の間および／または中で電気導電率を提供する。ある実施形態において、バス１２０６は、それぞれが独立して構成されるアドレスバス、データバス、および制御バスを含み得る。代替の実施形態において、バス１２０６は、アドレス、データ、または制御のうちの１つ以上を提供するための共通の導電線を用い、その使用は、制御装置１２０１によって規制される。制御装置１２０１は、その形態または１つ以上のプロセッサにおいて実現され得る。

電子装置１２１１は追加メモリを含み得る。システム１２００内のメモリは、動的ランダムアクセスメモリ（ＤＲＡＭ）、静的ランダムアクセスメモリ（ＳＲＡＭ）、同期動的ランダムアクセスメモリ（ＳＤＲＡＭ）、同期グラフィックスランダムアクセスメモリ（ＳＧＲＡＭ）、ダブルデータレート動的ラム（ＤＤＲ）、ダブルデータレートＳＤＲＡＭ、および磁気ベースメモリ等の１つ以上の種類のメモリとして構成され得るが、これらに限定されない。

周辺装置１２０９は、制御装置１２０１と併せて動作し得るディスプレイ、撮像デバイス、印刷デバイス、無線デバイス、追加記憶メモリ、および制御デバイスを含み得る。様々な実施形態において、システム１２００は、光ファイバーシステムまたはデバイス、電子光学システムまたはデバイス、光学システムまたはデバイス、撮像システムまたはデバイス、ならびに無線システムまたはデバイス、電気通信システムまたはデバイス、およびコンピュータ等の情報取扱システムまたはデバイスを含み得るが、これらに限定されない。

特定の実施形態が本明細書に図解かつ説明されたが、同じ目的を達するために計算される全ての配置が、示される特定の実施形態の代わりに使われ得ることが、当業者によって認識されるだろう。様々な実施形態は、本明細書に記載された実施形態の順列および／または組み合わせを用いる。上記の説明が図解を意図されるが、制限的なものではなく、本明細書中に用いられる語法または専門用語が説明の目的のためのものである、ことが理解されるべきである。また、上述の詳細な説明において、様々な特徴が本開示を合理化するために単一の実施形態にまとめられる、ことが理解され得る。開示の本方法は、特許請求の範囲に記載された実施形態がそれぞれの請求項に明示的に述べられるよりも多くの特徴を必要とするという意図を反映するものとして解釈されるべきではない。このように、以下の特許請求の範囲は、本明細書によって詳細な説明内に組み込まれ、それぞれの請求項は、別個の実施形態として独立している。

Claims (29)

1. 装置であって、
   抵抗性メモリセルであって、
   酸素シンクと、
   酸素源と、
   前記酸素シンクと前記酸素源との間に配置された誘電体と、
   前記酸素シンク、前記酸素源、およびそれらの間に配置された前記誘電体を有する２つの電極と、を含む、抵抗性メモリセルを備え、導電性フィラメントを前記誘電体内で設定して前記酸素源を前記酸素シンクに連結することが、第１の極性を有する第１の電圧を前記２つの電極の間に印加することによって達成され得るように、かつ、前記フィラメントを前記誘電体内で再設定することが、第２の極性を有する第２の電圧を前記２つの電極の間に印加することによって達成され得るように、前記酸素源および前記誘電体が構成され、前記第２の極性が前記第１の極性と同じである、装置。
2. 前記２つの電極の間で前記再設定を達成するために用いられるよりも大きさの大きな電圧、短いパルスの電圧、または大きさが大きく短いパルスの電圧を用いて設定が達成されるように、前記酸素シンク、前記酸素源、および前記誘電体が構成される、請求項１に記載の装置。
3. 前記抵抗性メモリセルが、前記再設定において、前記設定よりも長いパルスまたは短いパルスおよび高い電圧または低い電圧で動作可能であるように、前記酸素シンク、前記酸素源、および前記誘電体が構成される、請求項１に記載の装置。
4. 前記抵抗性メモリセルが、選択された回数のサイクルで動作可能であるように、前記酸素シンクが、前記抵抗性メモリセルの初期動作の前に、十分な数の空孔と共に構成される、請求項１に記載の装置。
5. 前記回数のサイクルが少なくとも１万サイクルに等しい、請求項４に記載の装置。
6. 前記誘電体が、前記酸素シンクと前記酸素源との間のバリア領域として構成される、請求項１に記載の装置。
7. 前記酸素シンクが、（Ｐｒ，Ｃａ）ＭｎＯ_ｘ、（Ｌａ，Ｓｒ）ＣａＯ_ｘ、（Ｌａ，Ｓｒ）ＭｎＯｘ、ＳｒＴｉＯｘ、またはＡＢＯ_３、ＡＢＯ_３−δ、ＡＢＯ_３＋δ、Ａ_２ＢＯ_４、Ａ_０．６ＢＯ_３、Ａ_１−ｘＢＯ_３、Ａ_０．３ＢＯ_３、およびＡ_ｎＢ_ｎＯ_３ｎ＋１の形態の材料であって、ＡおよびＢが遷移金属イオンである、材料のうちの１つ以上を含む、請求項１に記載の装置。
8. 前記酸素源が、（Ｐｒ，Ｃａ）ＭｎＯ_ｘ、（Ｌａ，Ｓｒ）ＣａＯ_ｘ、（Ｌａ，Ｓｒ）ＭｎＯｘ、ＳｒＴｉＯｘ、またはＡＢＯ_３、ＡＢＯ_３−δ、ＡＢＯ_３＋δ、Ａ_２ＢＯ_４、Ａ_０．６ＢＯ_３、Ａ_１−ｘＢＯ_３、Ａ_０．３ＢＯ_３、およびＡ_ｎＢ_ｎＯ_３ｎ＋１の形態の材料であって、ＡおよびＢが遷移金属イオンである、材料のうちの１つ以上を含む、請求項１に記載の装置。
9. 前記２つの電極のうちの一方または両方が、Ｐｔ、Ｒｕ、ＲｕＯ_ｘ、Ｉｒ、またはＳｒＲｕＯのうちの１つ以上を含む、請求項１に記載の装置。
10. 前記誘電体が、ＺｒＯ_ｘ、ＹＳＺ、ＴａＯ_ｘ、ＨｆＳｉＯ_ｘ、Ａｌ_２Ｏ_３、ＡｌＯ_ｘ、ＣｏＯ、ＣｏＯ_ｘ、ＮｉＯ、ＮｉＯ_ｘ、Ｆｅ_２Ｏ_３、Ｆｅ_３Ｏ_４、ＦｅＯ_ｘ、Ｃｕ_２Ｏ、ＣｕＯ、ＣｕＯ_ｘ、Ｚｎ：ＦｅＯ_ｘ、ＨｆＯ_２、ＨｆＯ_ｘ、ＨｆＳｉＯ_ｘ、ＳｉＯ_ｘ，ＴｉＯ_２、ＴｉＯ_ｘ、ＭｇＯ、ＭｇＯ_ｘ、ＭｎＯ_２、ＭｎＯ_ｘ、Ｔｉ：ＮｉＯ、ＴａＯ_ｘ、Ｔａ_２Ｏ_５、ＷＯ_２、ＷＯ_３、ＷＯ_ｘ、ＺｎＯ、ＺｎＯ_ｘ、ＺｒＯ_２、ＺｒＯ_ｘ、ＺｒＳｉＯ_ｘ、またはこれらの材料の組み合わせのうちの１つ以上のうちの１つ以上を含む、請求項１に記載の装置。
11. 前記誘電体が、約２０Å〜約３０Åの範囲の厚さを有する、請求項１に記載の装置。
12. アクセスデバイスと、
    前記アクセスデバイスに連結された抵抗性メモリ素子と、を備える、装置であって、前記抵抗性メモリ素子が、
    酸素シンクと、
    酸素源と、
    動作可能可変抵抗領域として構成された誘電体であって、前記酸素シンクと前記酸素源との間に配置された、誘電体と、
    ２つの電極であって、前記２つの電極のうちの一方が、前記アクセスデバイスに連結され、前記２つの電極が、前記酸素シンク、前記酸素源、およびそれらの間に配置された前記誘電体を有する、２つの電極と、を含み、導電性フィラメントを前記誘電体内で設定して前記酸素源を前記酸素シンクに連結することが、第１の極性を有する第１の電圧を前記２つの電極の間に前記アクセスデバイスを介して印加することによって達成され得るように、かつ、前記フィラメントを前記誘電体内で再設定することが、第２の極性を有する第２の電圧を前記２つの電極の間に前記アクセスデバイスを介して印加することによって達成され得るように、前記酸素源および前記誘電体が構成され、前記第２の極性が前記第１の極性と同じである、装置。
13. 前記アクセスデバイスおよび前記抵抗性メモリ素子が、メモリセルのアレイにおいてメモリセルとして配置される、請求項１２に記載の装置。
14. 前記酸素シンクおよび前記酸素源が、導電性金属酸化物である、請求項１２に記載の装置。
15. 前記誘電体が、前記酸素源と前記酸素シンクとの間の酸素流を抑制するためのバリア材料を含む、請求項１２に記載の装置。
16. 前記誘電体が表面の端を超えて延びるように、前記誘電体が前記酸素源の前記表面にわたって前記酸素源に接触する、請求項１２に記載の装置。
17. 前記酸素シンクが前記酸素源の前記表面の前記端を超えて延びるように、前記酸素シンクが前記誘電体の表面にわたって前記誘電体に接触する、請求項１６に記載の装置。
18. 前記アクセスデバイスがトランジスタである、請求項１２に記載の装置。
19. 前記装置がメモリデバイスである、請求項１２に記載の装置。
20. 抵抗性メモリセルを形成することと、
    酸素シンクを前記抵抗性メモリセルの一部として形成することと、
    酸素源を前記抵抗性メモリセルの一部として形成することと、
    前記酸素シンクと前記酸素源との間に配置された誘電体を形成することと、
    前記酸素シンク、前記酸素源、およびそれらの間に配置された前記誘電体を有する２つの電極を形成することと、を含む、方法であって、導電性フィラメントを前記誘電体内で設定して前記酸素源を前記酸素シンクに連結することが、第１の極性を有する第１の電圧を前記２つの電極の間に印加することによって達成されるように、かつ、前記フィラメントを前記誘電体内で再設定することが、第２の極性を有する第２の電圧を前記２つの電極の間に印加することによって達成されるように、前記酸素シンク、前記酸素源、および前記誘電体が構成され、前記第２の極性が前記第１の極性と同じである、方法。
21. 前記酸素シンクを形成することが、前記酸素源を形成するために用いるよりも高い温度または低い酸素分圧で前記酸素シンクの材料を処理して、前記材料内に酸素空孔を生成することを含む、請求項２０に記載の方法。
22. 前記酸素シンクを形成することが、前記材料内に酸素空孔を生成するために選択された化学量論に基づいて、前記酸素シンクの材料を処理することを含む、請求項２０に記載の方法。
23. 前記酸素源を形成することおよび前記酸素シンクを形成することが、導電性金属酸化物を形成することを含む、請求項２０に記載の方法。
24. 前記誘電体を形成することが、前記酸素源と前記酸素シンクとの間の酸素流を抑制することができるバリアを形成することを含む、請求項２０に記載の方法。
25. 酸素が駆動されて、中にフィラメントが形成される誘電体から酸素シンク内に入るように、第１の電圧差を前記２つの電極の間に印加することであって、前記酸素シンクが２つの電極の一方と前記誘電体との間に配置される印加することと、
    酸素が駆動されて、酸素源から前記誘電体内に入るように、前記第２の電圧差を前記２つの電極の間に印加することであって、前記酸素源が前記誘電体と前記２つの電極の他方との間に配置され、前記第１の電圧差および第２の電圧差が同じ極性を有する印加することと、を含む、方法。
26. 前記第１の電圧差を印加することおよび前記第２の電圧差を前記印加することが、前記メモリセルを調整して２つの抵抗状態で動作するように電圧を用いることを含む、請求項２５に記載の方法。
27. 前記第１の電圧差を印加することが、いかなる実質的な量の酸素も前記酸素源から前記誘電体内に移動しないように、ある期間、前記第１の電圧差を印加することを含む、請求項２５に記載の方法。
28. 前記第２の電圧差を印加することが、酸素を駆動して前記誘電体内に入れて前記誘電体内の前記フィラメントを除去して、前記酸素源と前記酸素シンクとの連結を減少させ、かつ前記２つの電極の間の抵抗を増加させるのに十分な大きさで、前記第２の電圧差を印加することを含む、請求項２５に記載の方法。
29. 前記第２の電圧差を印加することが、前記第２の電圧を印加して、前記フィラメントを完全に除去することを含む、請求項２８に記載の方法。