KR20150047562A - 단극성 메모리 디바이스들 - Google Patents

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KR20150047562A
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Abstract

전자 장치, 시스템들, 및 방법들은 산소 소스 및 산소 싱크 사이에서 동작 가능 가변 저항 영역으로서 구조화된 유전체를 가진 저항성 메모리 셀을 포함할 수 있다. 유전체, 산소 소스, 및 산소 싱크는 유전체에서의 필라멘트의 발생 및 메움(healing)에 대하여 필드 중심 단극성 메모리 소자로서 구조화될 수 있다. 부가적인 장치, 시스템들, 및 방법들이 개시된다.

Description

단극성 메모리 디바이스들 {UNIPOLAR MEMORY DEVICES}
우선권 출원
본 출원은 2012년 8월 21일에 출원된 미국 출원 일련 번호 제13/590,758호에 대한 우선권의 이득을 주장하고, 그 전제가 참조로서 본 출원에 통합된다.
반도체 디바이스 산업은 메모리 디바이스들의 동작을 개선하기 위한 시장-주도형 요구를 가진다. 개선들은 메모리 디바이스 설계 및 프로세싱에서의 진전들에 의해 처리될 수 있다.
도 1은 다양한 실시예들에 따른, 예시적인 메모리 디바이스의 블록도를 도시한다.
도 2는 다양한 실시예들에 따른, 액세스 구성요소들을 가진 메모리 셀들 및 메모리 소자들을 가진 메모리 어레이를 포함하는 예시적인 메모리 디바이스의 피처들의 블록도를 도시한다.
도 3은 다양한 실시예들에 따라, 메모리 소자에 결합된 액세스 구성요소를 가진 예시적인 메모리 셀의 개략적인 다이어그램을 도시한다.
도 4는 다양한 실시예들에 따른, 메모리 소자에 결합된 액세스 구성요소를 가진 예시적인 메모리 셀의 개략적인 다이어그램을 도시한다.
도 5는 다양한 실시예들에 따른, 메모리 소자에 결합된 액세스 구성요소를 가진 예시적인 메모리 셀의 개략적인 다이어그램을 도시한다.
도 6은 다양한 실시예들에 따른, 저항성 메모리 셀의 구성요소들을 예시하는 저항성 메모리 셀을 포함한 예시적인 장치의 블록도를 도시한다.
도 7은 다양한 실시예들에 따른, 저항성 메모리 셀의 구성요소들을 예시하는 저항성 메모리 셀을 포함한 예시적인 장치의 블록도를 도시한다.
도 8a는 다양한 실시예들에 따른, 예시적인 저항성 메모리 셀에서의 필라멘트 발생의 블록도를 도시한다.
도 8b는 다양한 실시예들에 따른, 도 8a의 예시적인 저항성 메모리 셀에서의 필라멘트 재셋팅을 예시한 블록도를 도시한다.
도 9는 다양한 실시예들에 따른, 저항성 메모리 셀을 형성하는 예시적인 방법의 실시예의 특징들을 도시한다.
도 10은 다양한 실시예들에 따른, 저항성 메모리 셀을 동작시키는 예시적인 방법의 실시예의 특징들을 도시한다.
도 11은 다양한 실시예들에 따른, 완성된 웨이퍼를 도시한다.
도 12는 다양한 실시예들에 따른, 전자 시스템의 다양한 특징들의 블록도를 도시한다.
다음의 상세한 설명은 예로서, 본 발명의 다양한 실시예들을 도시하는 첨부한 도면들을 참조한다. 이들 실시예들은 이 기술분야의 숙련자들이 이들 및 다른 실시예들을 실시할 수 있게 하기 위해 충분히 상세히 설명된다. 다른 실시예들이 이용될 수 있으며, 구조적, 논리적, 및 전기적 변화들이 이들 실시예들에 대해 이루어질 수 있다. 다양한 실시예들은, 몇몇 실시예들이 새로운 실시예들을 형성하기 위해 하나 이상의 다른 실시예들과 조합될 수 있기 때문에, 반드시 상호 배타적인 것은 아니다. 그러므로, 다음의 상세한 설명은, 제한적인 의미로 취해져서는 안된다.
도 1은 메모리 디바이스(100)의 예시적인 실시예의 블록도를 도시한다. 메모리 디바이스(100)는 복수의 메모리 셀들(101)을 가진 메모리 어레이(102)를 포함할 수 있다. 메모리 어레이는 복수의 파라미터들에 따라 논리적으로 배열될 수 있는 메모리 셀들의 체계적인 물리적 배열이다. 다양한 실시예들에서, 각각의 메모리 셀은 두 개의 파라미터들의 값들에 따라 어드레싱될 수 있다. 두 개의 파라미터들은 로우 및 컬럼으로서 불리울 수 있다. 메모리 셀은 메모리 어레이에 논리적으로 위치될 수 있으며 로우에 대한 값 및 컬럼에 대한 값에 따라 고유하게 인덱싱될 수 있다. 로우들 및 컬럼들은 특정한 물리적 배향 또는 선형 관계에 제한되지 않으며, 따라서 논리적 배열은 물리적 배열과 대단히 상이할 수 있다. 메모리 어레이의 컬럼은 컬럼 값들에 할당된 디코더에 의해 동시에 액세스될 수 있는 메모리 셀들의 그룹으로서 배열될 수 있다. 메모리 어레이의 로우는 로우 값들에 할당된 디코더에 의해 동시에 액세스될 수 있는 메모리 셀들의 그룹으로서 배열될 수 있다.
메모리 셀들(101)은 액세스 라인들(104) 및 제 1 데이터 라인들(106)과 함께 로우들 및 컬럼들에 배열될 수 있다. 예를 들면, 액세스 라인들은 신호들(WL0 내지 WLm)을 안내하기 위해 워드라인들로서 구조화될 수 있으며 제 1 데이터 라인들은 신호들(BL0 내지 BLn)을 안내하기 위해 비트 라인들로서 구조화될 수 있다. 메모리 디바이스(100)는 메모리 셀들(101)로 및 그로부터 정보를 전달하기 위해 액세스 라인들(104) 및 제 1 데이터 라인들(106)을 사용할 수 있다. 로우 디코더(107) 및 컬럼 디코더(108)는 메모리 셀들(101) 중 어떤 것들이 액세스 되는지를 결정하기 위해 어드레스 라인들(109) 상에서 어드레스 신호들(A0 내지 AX)을 디코딩한다.
감지 증폭기 회로(110)는 메모리 셀들(101)로부터 판독된 정보의 값을 결정하도록 동작하며 판독된 정보는 신호들의 형태로 제 1 데이터 라인들(106)에 전달된다. 감지 증폭기 회로(110)는 또한 메모리 셀들(101)로 기록될 정보의 값들을 결정하기 위해 제 1 데이터 라인들(106) 상에서 신호들을 사용할 수 있다.
메모리 디바이스(100)는 메모리 어레이(102) 및 입력/출력(I/O) 라인들(105) 사이에서 정보를 전달하기 위해 회로(112)를 포함할 수 있다. I/O 라인들(105) 상에서의 신호들(DQ0 내지 DQN)은 메모리 셀들(101)로부터 판독되거나 또는 그것으로 기록된 정보를 나타낼 수 있다. I/O 라인들(105)은 메모리 디바이스(100)가 존재할 수 있는 패키지 상에서의 메모리 디바이스(100) 내에 노드들(또는 대안적으로, 핀들, 솔더 볼들, 또는 제어형 붕괴 칩 연결(C4), 또는 플립 칩 접속(FCA)과 같은 다른 상호 연결 기술들)을 포함할 수 있다. 메모리 디바이스(100)의 외부에 있는 다른 디바이스들은 I/O 라인들(105), 어드레스 라인들(109), 또는 제어 라인들(120)을 통해 메모리 디바이스(100)와 통신할 수 있다. 예를 들면, 이러한 외부 디바이스들은 메모리 제어기 또는 프로세서를 포함할 수 있다.
메모리 디바이스(100)는 메모리 셀들(101) 중 선택된 것들로부터 정보를 판독하기 위한, 판독 동작 및 메모리 셀들(101) 중 선택된 것들로 정보를 프로그램(예로서, 기록)하기 위한 프로그래밍 동작(또한 기록 동작으로서 불리우는)과 같은 메모리 동작들을 수행할 수 있다. 메모리 디바이스(100)는 또한 메모리 셀들(101) 중 일부 또는 모두로부터 정보를 삭제하기 위한 메모리 소거 동작을 수행할 수 있다. 메모리 제어 유닛(118)은 제어 라인들(120) 상에 존재하는 신호들에 기초하여 메모리 동작들을 제어한다. 제어 라인들(120) 상에서 신호들의 예들은 하나 이상의 클록 신호들 및 메모리 디바이스(100)가 어떤 동작(예로서, 프로그래밍 또는 판독 동작)을 수행할 수 있는지 또는 수행해야 하는지를 표시하기 위한 다른 신호들을 포함할 수 있다. 메모리 디바이스(100)의 외부에 있는 다른 디바이스들은 제어 라인들(120) 상에서 제어 신호들의 값들을 제어할 수 있다. 외부 디바이스들은 예를 들면, 프로세서 또는 메모리 제어기를 포함할 수 있다. 제어 라인들(120) 상에서 신호들의 조합의 특정 값들은 메모리 디바이스(100)로 하여금 대응하는 메모리 동작을 수행하게 할 수 있는, 예를 들면, 프로그래밍 또는 판독 명령과 같은 명령을 생성할 수 있다. 대응하는 메모리 동작은 예를 들면, 프로그램, 판독, 또는 소거 동작을 포함할 수 있다.
메모리 셀들(101)의 각각은 단일 비트의 값 또는 2, 3, 4, 또는 보다 높은 수의 비트들과 같은 다중 비트들의 값을 나타내는 정보를 저장하도록 프로그램될 수 있다. 예를 들면, 메모리 셀들(101)의 각각은 단일 비트의 이진 값("0" 또는 "1")을 나타내는 정보를 저장하도록 프로그램될 수 있다. 셀당 단일 비트는 때때로 단일 레벨 셀로 불리운다. 또 다른 예에서, 메모리 셀들(101)의 각각은 2 비트들의 4개의 가능한 값들("00", "01", "10", 및 "11") 중 하나, 3 비트들의 8개의 가능한 값들("000", "001", "010", "011", "100", "101", "110", 및 "111") 중 하나, 또는 다중 비트들의 또 다른 세트의 값들 중 하나와 같은, 다중 비트들을 나타낸 값을 나타내는 정보를 저장하도록 프로그램될 수 있다. 다중 비트들을 저장하기 위한 능력을 가진 셀은 때때로 다중-레벨 셀 또는 다중-상태 셀로서 불리운다.
메모리 디바이스(100)는 각각 제 1 공급 라인(130) 및 제 2 공급 라인(132) 상에서, 공급 전압 신호들(Vcc 및 Vss)을 포함한, 공급 전압을 수신할 수 있다. 공급 전압 신호(Vss)는 접지 전위에서 동작할 수 있다. 접지 전위는 대략 0 볼트의 값을 가질 수 있다. 공급 전압 신호(Vcc)는 배터리와 같은 외부 전원 또는 교류 대 직류(AC-DC) 변환기 회로로부터 메모리 디바이스(100)로 공급된 외부 전압을 포함할 수 있다.
메모리 디바이스(100)의 회로(112)는 선택 회로(115) 및 입력/출력(I/O) 회로(116)를 포함할 수 있다. 선택 회로(115)는 메모리 셀들(101)로부터 판독되거나 또는 그것으로 프로그램된 정보를 나타낼 수 있는 제 1 데이터 라인들(106) 및 제 2 데이터 라인들(113) 상에서 신호들을 선택하기 위해 신호들(SEL1 내지 SELn)에 응답할 수 있다. 컬럼 디코더(108)는 어드레스 라인들(109) 상에서의 A0 내지 AX 어드레스 신호들에 기초하여 SEL1 내지 SELn 신호들을 선택적으로 활성화시킬 수 있다. 선택 회로(115)는 판독 및 프로그래밍 동작들 동안 메모리 어레이(102) 및 I/O 회로(116) 사이에 통신을 제공하기 위해 제 1 데이터 라인들(106) 및 제 2 데이터 라인들(113) 상에서 신호들을 선택할 수 있다.
메모리 디바이스(100)는 비-휘발성 메모리 디바이스를 포함할 수 있으며 메모리 셀들(101)은 메모리 셀들(101)이 전력이 메모리 디바이스(100)로부터 연결 해제될 때 그 안에 저장된 정보를 보유할 수 있도록 비-휘발성 메모리 셀들을 포함할 수 있다. 전력은 라벨들(Vcc, Vss, 또는 양쪽 모두)에 의해 표현될 수 있다.
메모리 셀들(101)의 각각은 재료를 가진 메모리 소자를 포함할 수 있으며, 그것의 적어도 일 부분은 재료의 저항 값을 변경하도록 프로그램될 수 있다. 메모리 셀들(101)의 각각은 메모리 셀들(101)의 각각이 프로그래밍 동작에서 프로그램될 때 저항 값에 대응하는 상태를 가질 수 있다. 상이한 저항 값들은 따라서 메모리 셀들(101)의 각각에서 프로그램된 정보의 상이한 값들을 나타낼 수 있다.
메모리 디바이스(100)는 그것이 프로그래밍 명령 및 메모리 셀들(101) 중 하나 이상의 선택된 것들로 프로그램될 정보의 값을 수신할 때 프로그래밍 동작을 수행할 수 있다. 프로그래밍 명령은 외부 프로세서, 메모리 제어기, 또는 다른 제어기로부터 수신될 수 있다. 정보의 값에 기초하여, 메모리 디바이스(100)는 저장된 정보의 수치 또는 심볼 값들을 나타내기 위해 그것들이 적절한 저항 값들을 갖게 하도록 선택된 메모리 셀들을 프로그램할 수 있다. 메모리 디바이스(100)는 디바이스들 및 메모리 셀들을 포함할 수 있으며, 여기에서 논의된 다양한 다른 도면들 및 실시예들을 참조하여 이하에 설명된 것들과 유사하거나 또는 동일한 메모리 동작들을 사용하여 동작할 수 있다.
도 2는 액세스 구성요소들(211)을 갖는 메모리 셀들(201) 및 메모리 소자들(222)을 가진 메모리 어레이(202)를 포함하는 메모리 디바이스(200)의 예시적인 실시예의 특징들의 블록도를 도시한다. 메모리 어레이(202)는 도 1의 메모리 어레이(102)와 유사하거나 또는 동일할 수 있다. 메모리 셀들(201)은 신호들(WL0, WL1, 및 WL2)과 같은 신호들을 안내하기 위해 액세스 라인들과 함께 다수의 로우들(230, 231, 및 232)에 배열될 수 있다. 액세스 라인들은 워드 라인들일 수 있다. 메모리 셀들(201)은 또한 신호들(BL0, BL1, 및 BL2)과 같은 신호들을 안내하기 위해 데이터 라인들과 함께 다수의 컬럼들(240, 241, 및 242)에 배열될 수 있다. 데이터 라인들은 비트 라인들일 수 있다. 액세스 구성요소들(211)은 메모리 소자들(222)로부터 정보를 판독하거나 또는 그것으로 정보를 프로그램하기 위해 메모리 소자들(222)에 대한 액세스를 허용하기 위해, 예를 들면, 신호들(WL0, WL1, 및 WL2)의 적절한 값들을 사용함으로써 턴 온할 수 있다. 메모리 어레이(202)는 도 2에 도시된 메모리 셀들(201)의 수보다 많거나 또는 적을 수 있다.
메모리 소자들(222)로 정보를 프로그램하는 것은 메모리 소자들(222)로 하여금 특정 저항 값들 또는 특정된 범위들의 저항 값들을 갖게 하는 것을 포함할 수 있다. 저항성 랜덤 액세스 메모리(RRAM) 셀에 대해, 전기장이 산소 공공들(oxygen vacancies)을 이동시키기 위해 인가될 수 있다. 그 후, 메모리 소자(222)로부터 정보를 판독하는 것은 메모리 소자(222)의 저항 값을 측정하는 것을 포함할 수 있다. 저항을 측정하는 것은 메모리 셀들(201)의 다양한 것들을 통해 흐르는 전류의 값을 감지하는 것을 포함할 수 있다. 전류의 측정된 값에 기초하여, 메모리에 저장된 정보의 대응하는 값이 결정될 수 있다. 정보의 결정은 전류의 값에 기초할 수 있다.
도 3 내지 도 5 각각은 각각 메모리 소자들(333, 444, 555)에 결합된 상이한 액세스 구성요소들(311, 411, 511)을 가진 상이한 메모리 셀들(301, 401, 501)의 예시적인 실시예들의 개략도를 도시한다. 도 3 내지 도 5에서 WL 및 BL로 라벨링된 라인들은 각각 도 1의 액세스 라인들(104) 중 임의의 하나 및 제 1 데이터 라인들(106) 중 임의의 하나에 대응할 수 있다. 도 3 내지 도 5는 각각 금속-산화물-반도체 전계 효과 트랜지스터(MOSFET), 양극성 접합 트랜지스터(BJT), 및 다이오드를 포함한 액세스 구성요소들(311, 411, 511)의 예들을 도시한다. 메모리 셀들(301, 401, 501)은 다른 유형들의 액세스 구성요소들을 포함할 수 있다.
메모리 소자들(333, 444, 555)의 각각은 도 3의 제 1 전극(351) 및 제 2 전극(352), 도 4의 제 1 전극(451) 및 제 2 전극(452), 또는 도 5의 제 1 전극(551) 및 제 2 전극(552)과 같은, 두 개의 전극들에 결합되며 그 사이에 배치될 수 있다. 도 3 내지 도 5는 이들 전극들의 각각을 점들로서 개략적으로 도시한다. 구조적으로, 이들 전극들의 각각은 도전성 재료를 포함할 수 있다. 메모리 소자들(333, 444, 555)의 각각의 것들은 상이한 저항 값들을 갖기 위해, 예를 들면, 신호에 응답하여, 변경될 수 있는 재료를 포함할 수 있다. 메모리 소자에 저장된 정보의 값은 메모리 소자의 저항 값에 대응할 수 있다. 액세스 구성요소들(311, 411, 511)은 판독, 프로그램, 소거 동작들과 같은 메모리 셀들의 동작 동안 각각의 쌍들의 전극들을 통해 신호들이 메모리 소자들(333, 444, 555)로 및 그로부터 전달될 수 있게 할 수 있다.
RRAM 셀로서 실현된 메모리 셀들(301, 401, 또는 501)에 대해, 전극들(351 및 342), 전극들(451 및 452), 전극들(551 및 552)은 두 개의 전극들 사이에서의 동작 가능 가변 저항 영역을 가진 RRAM 셀의 두 개의 전극들일 수 있다. 메모리 소자들(333, 444, 555)은 동작 가능 가변 저항 영역으로서 실현될 수 있다. 산화물은 두 개의 전극들 사이에서의 동작 가능 가변 저항 영역으로서 구조화될 수 있다. 산화물은 지르코늄 산화물, 하프늄 산화물, 또는 티타늄 산화물 중 하나 이상을 포함할 수 있다. 저항성 랜덤 액세스 메모리 셀들로서 구조화된 메모리 셀들(301, 401, 또는 501)은 각각, 각각의 산화물(333, 444, 또는 555) 및 두 개의 대응하는 전극들(351 및 352, 451 및 452, 또는 551 및 552) 중 하나 사이에 버퍼 영역을 포함할 수 있다. 다양한 실시예들에서, 두 개의 대응하는 전극들(351 및 352, 451 및 452, 또는 551 및 552) 중 적어도 하나는 산화물과 반응하는 재료를 포함할 수 있다.
프로그래밍 동작은 액세스 구성요소들(311, 411, 511)을 턴 온하기 위해 신호(WL)를 사용할 수 있으며, 그 후 메모리 소자들(333, 444, 555)을 통해, 신호, 예를 들면 프로그래밍 전압 또는 전류를 가진 신호를 인가할 수 있다. 이러한 신호는 메모리 소자들(333, 444, 555)의 재료의 적어도 일 부분이 변하게 할 수 있다. 변화는 예를 들면, 소거 동작을 수행함으로써 반전될 수 있다. 저항 값들에서의 차이들은 메모리 소자들(333, 444, 555)에 저장되는 정보의 상이한 값들을 나타내는 상이한 상태들을 나타내기 위해 사용될 수 있다.
판독 동작은 액세스 구성요소들(311, 411, 또는 511)을 턴 온하기 위해 신호(WL)를 사용할 수 있으며, 그 후 메모리 소자들(333, 444, 555)을 통해 전압 또는 전류를 가진 신호를 인가할 수 있다. 판독 동작은 저장된 정보의 대응하는 값을 결정하기 위해, 판독 전압 또는 전류에 기초하여, 메모리 셀들(301, 401, 501)의 저항을 측정할 수 있다. 예를 들면, 메모리 셀들(301, 401, 501)의 각각에서, 상이한 저항 값은 판독 전류가 메모리 소자들(333, 444, 555)을 통과할 때 신호(BL)에 상이한 크기(예로서, 전압 또는 전류 값)를 부여할 수 있다. 메모리 디바이스의 다른 회로, 예를 들면, 도 1의 I/O 회로(116)와 같은 회로는 저장된 정보의 값을 결정하기 위해 메모리 소자들(333, 444, 555)의 저항 값을 측정하기 위해 신호(BL)를 사용할 수 있다.
판독 동작에서, 메모리 소자를 통해 흐르는 전류를 생성하는 신호(예로서, 도 3 또는 도 4에서의 신호(BL) 또는 도 5에서의 신호(WL))의 값(예로서, 전압)은 전류를 생성하기에 충분하지만 메모리 소자의 임의의 부분을 변하게 하기에 불충분할 수 있다. 결과적으로, 메모리 소자에 저장된 정보의 값은 판독 동작 동안 및 그 후 변경되지 않은 채로 있을 수 있다.
소거 동작에서, 신호(예로서, 도 3 또는 도 4에서의 신호(BL) 또는 도 5에서의 신호(WL))의 전압 값은 프로그래밍 동작에서 사용된 전압으로부터 반대 극성을 가질 수 있다. 그러므로, 이 경우에 전류를 생성하는 신호는 메모리 소자의 재료를 그것의 원래 상태, 예를 들면 임의의 프로그래밍이 메모리 셀들 상에서 수행되기 전 상태로 변경하거나, 또는 재셋팅할 수 있다.
도 6은 저항성 메모리 셀(601)의 구성요소들을 예시하는 저항성 메모리 셀(601)을 포함한 장치(600)의 실시예의 블록도를 도시한다. 저항성 메모리 셀(601)은 필드 중심(field driven) 단극성 메모리 셀로서 구조화될 수 있다. 저항성 메모리 셀(601)의 구성요소들은 산소 싱크(615), 산소 소스(605), 산소 싱크(615) 및 산소 소스(605) 사이에 배치된 유전체(610), 및 전극(620) 및 전극(625) 사이에 배치된 산소 싱크(615), 산소 소스(605), 및 유전체(610)를 갖는 두 개의 전극들(620, 625)을 포함한다. 산소 싱크(615)에 산소 소스(605)를 결합하기 위해 유전체(610)에 도전성 필라멘트를 셋팅하는 것이 전극(620) 및 전극(625) 사이에서 제 1 전압을 인가함으로써 성취될 수 있도록 산소 싱크(615), 산소 소스(605), 및 유전체(610)는 구조화될 수 있으며, 상기 제 1 전압은 제 1 극성을 가진다. 산소 공공에 기초한 도전성 필라멘트는 셀(601)의 동작 동안 높은 전류의 흐름을 허용할 수 있다. 유전체(610)에 도전성 필라멘트를 재셋팅하는 것은 전극(620) 및 전극(625) 사이에 제 2 전압을 인가함으로써 성취될 수 있도록 산소 싱크(615), 산소 소스(605), 및 유전체(610)는 구조화될 수 있으며, 상기 제 2 전압은 제 2 극성을 가지며 제 2 극성은 제 1 극성과 동일하다. 실시예에서, 산소 싱크(615), 산소 소스(605), 및 유전체(610)는 셋팅이 재셋팅하기 위해 사용되는 것보다 두 개의 전극들 사이에서의 전압의 더 높은 크기, 더 짧은 펄스, 또는 더 높은 크기 및 더 짧은 펄스 양쪽 모두를 갖고 수행되도록 구조화될 수 있다. 다른 변형들은 셋팅에 비교하여 재셋팅에서 더 긴 펄스 또는 더 짧은 펄스 및 더 높은 전압 또는 더 낮은 전압을 인가하는 것을 포함할 수 있다.
산소 싱크(615)는 저항성 메모리 셀(601)이 다수의 사이클들 동안 동작 가능하도록 저항성 메모리 셀(601)의 초기 동작 이전에 충분히 많은 수의 공공들을 갖고 구조화될 수 있다. 실시예에서, 사이클들의 수는 적어도 10000개의 사이클들과 같을 수 있다. 산소 싱크(615)는, 이에 제한되지 않지만, 프라세오디뮴 칼슘 망간 산화물(Pr,Ca)MnOx, 란탄 스트론튬 코발트 산화물(La,Sr)CaOx, 란탄 스트론튬 망간 산화물(La,Sr)MnOx, 스트론튬 티타늄 산화물(SrTiOx), 또는 ABO3, ABO3 -δ, ABO3 +δ, A2BO4, A0.6BO3, A1- xBO3, A0.3BO3, 및 AnBnO3n +1의 형태에 있는 재료들 중 하나 이상을 포함할 수 있으며, 여기에서 A 및 B는 전이 금속 이온들이다. 다른 산소계 재료들이 산소 싱크 재료로서 사용될 수 있다. 산소 싱크(615)는 도전성 금속 산화물일 수 있다. 산소 소스(605)는 이에 제한되지 않지만, (Pr,Ca)MnOx, (La,Sr)CaOx, (La,Sr)MnOx, SrTiOx, 또는 ABO3, ABO3 -δ, ABO3 +δ, A2BO4, A0.6BO3, A1- xBO3, A0.3BO3, 및 AnBnO3n+1의 형태에 있는 재료들 중 하나 이상을 포함할 수 있으며, 여기에서 A 및 B는 전이 금속 이온들이다. 높은 산소 이동도 및/또는 확산도를 가진 다른 산소 소스들이 또한 산소 소스 재료로서 사용될 수 있다. 산소 소스(605)는 도전성 금속 산화물일 수 있다.
유전체(610)는 산소 소스의 재료 조성 및 산소 싱크의 재료 조성 사이에서의 장벽 영역으로서 구조화될 수 있다. 유전체(610)는 산소가 산소 소스 및 산소 싱크 사이에서 흐르는 것을 방해하도록 장벽 재료를 포함할 수 있다. 유전체(610)는, 이에 제한되지 않지만, ZrOx, 이트리아-안정 지르코니아(YSZ), TaOx, HfSiOx, Al2O3, AlOx, CoO, CoOx, NiO, NiOx, Fe2O3, Fe3O4, FeOx, Cu2O, CuO, CuOx, Zn:FeOx, HfO2, HfOx, HfSiOx, SiOx, TiO2, TiOx, MgO, MgOx, MnO2, MnOx, Ti:NiO, TaOx, Ta2O5, WO2, WO3, WOx, ZnO, ZnOx, ZrO2, ZrOx, ZrSiOx, 또는 이들 재료들의 조합들 중 하나 이상을 포함할 수 있다. 실시예에서, 유전체(610)는 약 20Å 내지 약 30Å의 범위에 있는 두께를 가질 수 있다.
전극(620) 및 전극(625)은, 이에 제한되지 않지만 Pt, Ru, RuOx, Au, Ir, 또는 SrRuO 중 하나 이상을 포함할 수 있다. 다른 귀금속들 또는 그것의 조합들이 두 개의 전극들(620 및 625) 중 하나 또는 양쪽 모두를 형성하기 위해 사용될 수 있다.
저항성 메모리 셀(601)은 액세스 디바이스를 포함할 수 있다. 산소 싱크(615), 산소 소스(605), 유전체(610), 전극(620), 및 전극(625)은 저항성 메모리 셀(601)에서의 액세스 디바이스에 결합된 저항성 메모리 소자로서 배열될 수 있다. 액세스 디바이스 및 저항성 메모리 소자는 메모리 셀들의 어레이에서 메모리 셀로서 배열될 수 있다. 액세스 디바이스는 도 3의 트랜지스터(311), 도 4의 트랜지스터(411), 또는 액세스 디바이스로서 기능할 수 있는 몇몇 다른 트랜지스터와 같은 트랜지스터일 수 있다. 액세스 디바이스는 또한 도 5의 다이오드(511)와 같은 다이오드에 의해 실현될 수 있다. 단극성 메모리 셀로서 저항성 메모리 셀(601)의 동작을 위해 전극(620) 또는 전극(625)에 전압을 제공하기 위해 선택 가능한 액세스를 제공하는 다른 액세스 디바이스들이 사용될 수 있다. 장치(600)는 메모리 디바이스로서 구조화될 수 있다. 예를 들면, 장치(600)는 도 1의 메모리 디바이스(100), 도 2의 메모리 디바이스(200), 또는 또 다른 메모리 디바이스와 유사하거나 또는 동일한 아키텍처를 사용하여 실현될 수 있다.
다양한 실시예들에서, 필라멘트의 생성은 단극성 셀에 필드를 발생시킴으로써 성취될 수 있으며, 여기에서 필드 세기 및 전류 양쪽 모두는 두 개의 전극들 사이에 배치된 산소 소스 및 산소 싱크 사이에서의 장벽 유전체의 항복(breakdown)에 역할을 한다. 필라멘트를 형성(셋팅)할 때 제 1 동작으로서, 두 개의 전극들에 걸친 높은 전압이 예를 들면, 단 펄스 또는 펄스들의 일부으로, 고속 동작으로 인가될 수 있으며, 따라서 산소는 장벽 유전체로부터 산소 싱크로 이동하여, 산소가 산소 소스로부터 장벽 유전체로 이동하기 시작하지 않고서 장벽 유전체에 필라멘트를 생성한다. 산소 싱크는 산소가 장벽 유전체로부터 산소 싱크로 이동할 수 있는 상당한 수의 공공들을 갖도록 설계될 수 있다. 재셋팅 동작 동안, 필라멘트 및 전기장을 통해 흐르는 전류는 산소를 산소 소스로부터 필라멘트로 흘려보내는 열을 발생시키기에 충분히 높을 수 있으며, 그에 의해 필라멘트를 메운다(heal). 열, 고 전기장 유도 이온 드리프트, 또는 열 및 고 전기장 유도 이온 드리프트 양쪽 모두는 필라멘트를 메우기 위한 메커니즘을 제공할 수 있다. 필라멘트는 재셋팅 동작 동안 완전히 메워질 수 있다. 실시예에서, 필라멘트를 메우기 위해 단극성 셀에 인가된 전압은 필라멘트를 발생시키기 위해 사용된 항복 전압(breakdown voltage)보다 더 낮을 수 있으며, 이러한 보다 낮은 인가된 전압에서 보다 긴 펄스가 산소를 필라멘트로 흘려보내기 위해 사용될 수 있다. 그러나, 재셋팅 인가 전압은 반드시 셋팅 인가 전압보다 더 낮으며 및/또는 그것의 펄스가 더 긴 것은 아닐 수 있다.
도 7은 저항성 메모리 셀(701)의 구성요소들을 예시하는 저항성 메모리 셀(701)을 포함한 장치(700)의 실시예의 블록도를 도시한다. 저항성 메모리 셀(701)은 필드 단극성 메모리 셀로서 구조화될 수 있다. 저항성 메모리 셀(701)의 구성요소들은 산소 싱크(715), 산소 소스(705), 산소 싱크(715) 및 산소 소스(705) 사이에 배치된 유전체(710), 및 전극(720) 및 전극(725) 사이에 배치된 산소 싱크(715), 산소 소스(705), 및 유전체(710)를 갖는 두 개의 전극들(720, 725)을 포함한다. 산소 싱크(715)에 산소 소스(705)를 결합하기 위해 유전체(710)에 도전성 필라멘트를 셋팅하는 것은 전극(720) 및 전극(725) 사이에 제 1 전압을 인가함으로써 성취될 수 있도록 산소 싱크(715), 산소 소스(705), 및 유전체(710)가 구조화될 수 있으며, 제 1 전압은 제 1 극성을 가진다. 유전체(710)에서 도전성 필라멘트를 재셋팅하는 것은 전극(720) 및 전극(725) 사이에 제 2 전압을 인가함으로써 성취될 수 있도록 산소 싱크(715), 산소 소스(705), 및 유전체(710)가 구조화될 수 있으며, 제 2 전압은 제 2 극성을 가져 제 2 극성은 제 1 극성과 동일하다. 셋팅이 재셋팅하기 위해 사용된 것보다 두 개의 전극들 사이에서 보다 큰 전압의 크기로 성취되도록 산소 싱크(715), 산소 소스(705), 및 유전체(710)는 구조화될 수 있다.
도 7은 다수의 배열들에서 실현될 수 있는 단극성 메모리 디바이스로서 동작 가능한, 산소 소스 및 산소 싱크 사이에 적층된 유전체를 가진 저항성 메모리 셀을 예시하는 예시적인 실시예를 도시한다. 유전체(710)는 유전체(710)가 표면(708-1)의 단부들(712-1 및 712-2)을 넘어 연장되도록 산소 소스(705)의 표면(708-1)에 걸쳐 산소 소스(705)를 접할 수 있다. 산소 싱크(715)는 산소 싱크(715)가 산소 소스(705)의 표면(708-1)의 단부들(712-1 및 712-2)을 넘어 연장되도록 유전체(710)의 표면(708-2)에 걸쳐 유전체(710)를 접할 수 있다. 또한, 전극(720) 및 전극(725) 사이에 배치된 산소 싱크(715), 산소 소스(705), 및 유전체(710)의 순서는 전극(720)이 도 7에 도시된 기판(702)을 접하기보다는, 전극(725)이 기판(702) 상에 배치되며 그것을 접하도록 반전될 수 있다.
산소 싱크(715)는 저항성 메모리 셀(701)이 다수의 사이클들 동안 동작 가능하도록 저항성 메모리 셀(701)의 초기 동작 전에 충분히 많은 수의 공공들을 갖고 구조화될 수 있다. 실시예에서, 사이클들의 수는 적어도 10000개의 사이클들과 같을 수 있다. 산소 싱크(715)는 이에 제한되지 않지만, (Pr,Ca)MnOx, (La,Sr)CaOx, (La,Sr)MnOx, (SrTiOx), 또는 ABO3, ABO3 -δ, ABO3 +δ, A2BO4, A0.6BO3, A1- xBO3, A0.3BO3, 및 AnBnO3n +1의 형태에 있는 재료들 중 하나 이상을 포함할 수 있으며, 여기에서 A 및 B는 전이 금속 이온들이다. 다른 산소계 재료들이 산소 싱크 재료로서 사용될 수 있다. 산소 싱크(715)는 도전성 금속 산화물일 수 있다. 산소 소스(705)는, 이에 제한되지 않지만, (Pr,Ca)MnOx, (La,Sr)CaOx, (La,Sr)MnOx, SrTiOx, 또는 ABO3, ABO3-δ, ABO3 +δ, A2BO4, A0.6BO3, A1- xBO3, A0.3BO3, 및 AnBnO3n +1의 형태에 있는 재료들 중 하나 이상을 포함할 수 있으며, 여기에서 A 및 B는 전이 금속 이온들이다. 높은 산소 이동도 및/또는 확산도를 가진 다른 산소 소스들이 또한 산소 소스 재료로서 사용될 수 있다. 산소 소스(705)는 도전성 금속 산화물일 수 있다.
유전체(710)는 산소 소스의 재료 조성 및 산소 싱크의 재료 조성 사이에서의 장벽 영역으로서 구조화될 수 있다. 유전체(710)는 산소가 산소 소스(705) 및 산소 싱크(715) 사이에서 흐르는 것을 방해하도록 장벽 재료를 포함할 수 있다. 유전체(710)는, 이에 제한되지 않지만, ZrOx, YSZ, TaOx, HfSiOx, Al2O3, AlOx, CoO, CoOx, NiO, NiOx, Fe2O3, Fe3O4, FeOx, Cu2O, CuO, CuOx, Zn:FeOx, HfO2, HfOx, HfSiOx, SiOx, TiO2, TiOx, MgO, MgOx, MnO2, MnOx, Ti:NiO, TaOx, Ta2O5, WO2, WO3, WOx, ZnO, ZnOx, ZrO2, ZrOx, ZrSiOx, 또는 이들 재료들의 조합들 중 하나 이상을 포함할 수 있다. 실시예에서, 유전체(710)는 약 20Å 내지 약 30Å의 범위에 있는 두께를 가질 수 있다.
전극(720) 및 전극(725)은, 이에 제한되지 않지만 Pt, Ru, RuOx, Au, Ir, 또는 SrRuO 중 하나 이상을 포함할 수 있다. 다른 귀금속들 또는 그것의 조합들이 두 개의 전극들(720 및 725) 중 하나 또는 양쪽 모두에서 사용될 수 있다. 전극(720)은 절연 영역들(730-1 및 730-2) 내에 또는 그 사이에 배치될 수 있다. 절연 영역들(730-1 및 730-2)은 실리콘 질화물 영역들로서 실현될 수 있다. 산소 소스(705)는 절연 영역들(730-1 및 730-2) 내에 또는 그 사이에서의 전극(720)에 인접하여 배치될 수 있다.
저항성 메모리 셀(701)은 액세스 디바이스를 포함할 수 있다. 산소 싱크(715), 산소 소스(705), 유전체(710), 전극(720), 및 전극(725)은 저항성 메모리 셀(701)에서의 액세스 디바이스에 결합된 저항성 메모리 소자로서 배열될 수 있다. 액세스 디바이스는 저항성 메모리 소자에 결합될 수 있으며 메모리 셀로서 메모리 셀들의 어레이에 배열될 수 있다. 액세스 디바이스는 도 3의 트랜지스터(311), 도 4의 트랜지스터(411), 또는 액세스 디바이스로서 기능할 수 있는 몇몇 다른 트랜지스터와 같은 트랜지스터일 수 있다. 액세스 디바이스는 또한 도 5의 다이오드(511)와 같은 다이오드에 의해 실현될 수 있다. 단극성 메모리 셀로서 저항성 메모리 셀(701)의 동작을 위해 전극(720) 또는 전극(725)에 전압을 제공하기 위해 선택 가능한 액세스를 제공하는 다른 액세스 디바이스들이 사용될 수 있다. 장치(700)는 메모리 디바이스로서 구조화될 수 있다. 예를 들면, 장치(700)는 도 1의 메모리 디바이스(100), 도 2의 메모리 디바이스(200), 또는 또 다른 메모리 디바이스와 유사하거나 또는 동일한 아키텍처를 갖고 실현될 수 있다.
도 8a는 유전체(810)에서의 필라멘트(807)가 발생되는 저항성 메모리 셀(801)의 실시예의 블록도를 도시한다. 유전체(810)에 필라멘트(807)를 발생시키는 것이 산소 소스(805)로부터 산소 싱크(815)로의 도전성 경로를 제공할 수 있다. 필라멘트(807)는 기판(802) 상에 배치된 전극(825) 및 전극(820) 사이에 전압 차를 제공함으로써 발생될 수 있다. 전압 차의 인가로 산소는 유전체(810)로부터 산소 싱크(815)로 흘려보내질 수 있다. 전압 차는 0 볼트에서 전극(820)으로 인가될 수 있다. 전압 차는 0 볼트이 아닌 전압에서 전극(820)으로 인가될 수 있다. 전압은 산소가 산소 소스(805)로부터 유전체(810)로 이동하기 시작하지 않도록 짧은 기간에 걸쳐 인가될 수 있다. 메모리 셀(801)은 메모리 셀(601) 또는 메모리 셀(701)과 유사하거나 또는 동일한 방식으로 형성될 수 있다.
도 8b는 유전체(810)에서의 필라멘트(807)가 재셋팅되는 저항성 메모리 셀(801)의 실시예의 블록도를 도시한다. 필라멘트(807)를 재셋팅하는 것은 산소 소스(805)로부터 산소 싱크(815)로의 도전성 경로를 감소시킬 수 있어서, 저항성 메모리 셀(801)의 저항을 증가시킨다. 도전성 경로는 필라멘트(807)를 메움으로써 감소될 수 있다. 필라멘트(807)는 산소를 산소 소스(805)로부터 유전체(810)로 흘려보냄으로써 메워질 수 있다. 산소는 기판(802) 상에 배치된 전극(825) 및 전극(820) 사이에 전압 차를 제공함으로써 흘려보내질 수 있다. 전압 차는 0 볼트에서 전극(820)으로 인가된다. 전압 차는 0 볼트이 아닌 전압에서 전극(820)으로 인가될 수 있다. 필라멘트(807)를 메우기 위한 전압 차의 극성은 필라멘트를 발생시키기 위해 사용된 전압 차의 극성과 동일할 수 있다. 필라멘트를 발생시키기 위한 전압 차의 크기는 필라멘트를 메우기 위해 사용된 전압 차의 크기보다 클 수 있다.
도 9는 저항성 메모리 셀을 형성하는 예시적인 방법의 실시예의 특징들을 도시한다. 910에서, 산소 싱크가 형성된다. 산소 싱크는 저항성 메모리 셀의 일부로서 형성된다. 산소 싱크를 형성하는 것은 산소 싱크의 재료에서 산소 공공들을 발생시키기 위해 산소 소스를 형성하는 것에 비해 높은 온도로 산소 싱크의 재료를 프로세싱하는 것을 포함할 수 있다. 산소 싱크를 형성하는 것은 산소 소스를 형성하기 위해 사용된 것보다 낮은 산소 부분 압력에서 산소 싱크의 재료를 프로세싱하는 것을 포함할 수 있다. 산소 싱크를 형성하기 위한 온도는 약 300℃에서 약 800℃까지의 범위에 있을 수 있다. 산소 싱크를 형성하기 위한 산소 부분 압력은 범위가 약 0에서 수 토르(Torr)에 이를 수 있다. 다른 온도들, 산소 부분 압력들, 또는 온도 및 산소 부분 압력들의 조합들이 사용될 수 있다. 통상적으로, 보다 높은 온도 및 보다 낮은 산소 부분 압력은 이들 조건들을 산소 싱크를 위해 사용되기에 유리하게 만드는 산소 공공들을 지지한다. 산소 싱크를 형성하는 것은 재료에 산소 공공들을 발생시키기 위해 선택된 화학량론에 기초하여 산소 싱크의 재료를 프로세싱하는 것을 포함할 수 있다. 산소 싱크를 형성하는 것은 도전성 금속 산화물을 형성하는 것을 포함할 수 있다.
920에서, 산소 소스가 형성된다. 산소 소스는 저항성 메모리 셀의 일부로서 형성된다. 산소 소스를 형성하는 것은 도전성 금속 산화물을 형성하는 것을 포함할 수 있다. 930에서, 유전체가 산소 싱크 및 산소 소스 사이에 배치되도록 유전체가 형성된다. 유전체를 형성하는 것은 산소 소스 및 산소 싱크 사이에 산소의 흐름을 방해하기 위한 장벽을 형성하는 것을 포함할 수 있다. 940에서, 두 개의 전극들이 두 개의 전극들 사이에 배치된 산소 싱크, 산소 소스, 및 유전체를 갖고 형성된다. 산소 싱크, 산소 소스, 및 유전체는 산소 싱크에 산소 소스를 결합한 유전체에서 도전성 필라멘트를 셋팅하는 것이 두 개의 전극들 사이에 인가된 제 1 전압을 사용하여 동작 가능하게 수행될 수 있도록 구조화될 수 있다. 이러한 구조의 유전체에 필라멘트를 재셋팅하는 것은 제 1 전압의 극성과 동일한 극성을 가진 제 2 전압을 갖고 두 개의 전극들 사이에 인가된 제 2 전압을 사용하여 동작 가능하게 수행될 수 있다.
약 20Å의 두께, 약 5 내지 8개의 단층들의 필라멘트, 및 약 20Å의 필라멘트 폭을 가진 장벽 유전체를 갖는, 단극성 메모리 셀에 대한 예시적인 설계에서, 필라멘트에 대략 125개의 원자들이 있을 수 있다. 단극성 저항성 메모리 소자의 동작 메커니즘이 산소의 단방향 수송을 수반하기 때문에, 산소 소스는 지정된 기간 동안 지속시키기 위해 충분한 양의 산소를 포함하도록 설계될 수 있다. 예를 들면, 교차-점 아키텍처에서의 NAND 디바이스의 교체 타겟으로서, 설계 기간은 10,000(10K) 사이클들로 셋팅될 수 있다. 산소 소스로부터 모든 이용 가능한 산소의 완전한 수송을 위해, 125×10,000=125×104 원자들이 10K 사이클동안 사용된다. PrCaMnO3은 산소 소스로서 사용될 수 있으며, 여기에서 PrCaMnO3은 a=5.40×10-10, b=7.61×10-10, 및 c=5.40×10-10의 격자 상수들을 갖고, 2.21884×10-28㎥의 단위 셀 볼륨을 가진다. 산소 소스로서 PrCaMnO3을 사용할 때, 전도도가 5% 공공 밀도를 넘어 상당히 떨어진다고 가정하면, PrCaMnO3의 대략 125 nm의 두께가 사용될 수 있다. 그러나, 몇몇 유형들의 동작은 단지 산소의 퍼센티지만이 교체되는 것을 야기할 수 있다. 장벽 유전체들 및 필라멘트들의 상이한 특성들을 가진 산소 소스의 적절한 두께 및 조성은 단극성 메모리 셀을 구성하기 위해 적절한 재료들을 선택할 때 결정될 수 있다.
도 10은 저항성 메모리 셀을 동작시키는 예시적인 방법의 실시예의 특징들을 도시한다. 1010에서, 제 1 전압 차는 산소가 유전체에 형성된 필라멘트를 갖고 유전체로부터 산소 싱크로 흐르도록 두 개의 전극들 사이에 인가된다. 산소 싱크는 두 개의 전극들 중 하나 및 유전체 사이에 배치된다. 제 1 전압 차를 인가하는 것은 산소가 산소 소스로부터 유전체로 실질적으로 이동하는 시간 기간 동안 제 1 전압 차를 인가하는 것을 포함할 수 있다. 이러한 시간 기간에 산소 소스로부터 유전체로 이동하는 산소의 양은 필라멘트의 형성을 방지할 양 미만 또는 선택된 저항보다 큰 레벨로 형성되는 필라멘트의 저항을 증가시킬 양 미만으로 제한될 수 있다. 제 1 전압 차의 크기는 산소가 필라멘트에서 흘려보내져 필라멘트를 형성하여 유전체를 항복시키기 위한 임계 전압보다 크게 셋팅될 수 있다. 형성된 필라멘트는 산소 싱크를 접하는 유전체의 표면으로부터 산소 싱크를 접하는 표면의 반대편에 있는 유전체의 표면으로의 도전성 경로를 제공할 수 있다. 임계 전압은 유전체의 두께, 유전체의 재료 조성, 유전체의 다른 특성들의 조합들, 및 산소 싱크의 특성들에 의존할 수 있다.
1020에서, 제 2 전압 차는 산소가 산소 소스로부터 유전체로 흐르도록 전극들 사이에 인가되며, 제 1 전압 차 및 제 2 전압 차는 동일한 극성을 가진다. 산소 소스는 유전체 및 두 개의 전극들 중 다른 하나 사이에 배치된다. 제 2 전압 차를 인가하는 것은 산소를 유전체로 흘려 보내기에 충분한 크기에서 제 2 전압 차를 인가하는 것, 산소 소스의 산소 싱크로의 결합을 감소시키는 정도로 유전체에서 필라멘트를 제거하는 것, 및 두 개의 전극들 사이에 저항을 증가시키는 것을 포함할 수 있다. 제 2 전압 차를 인가하는 것은 필라멘트를 완전히 제거하기 위해 제 2 전압을 인가하는 것을 포함할 수 있다. 제 2 전압 차의 크기는 산소를 유전체의 필라멘트로 이동시키기 위한 임계 전압보다 더 높게 셋팅될 수 있다. 제 2 전압 차의 크기 및 제 2 전압 차의 임계 전압의 크기는 제 1 전압의 크기보다 더 낮은 레벨로 셋팅될 수 있다. 임계 전압은 유전체의 두께, 유전체의 재료 조성, 유전체의 다른 특성들의 조합들, 및 산소 소스의 특성들에 의존할 수 있다. 산소 소스는 인가된 필드 하에서 비교적 높은 산소 확산도 또는 이동도를 가질 수 있다. 제 1 전압 차를 인가하는 것 및 제 2 전압 차를 인가하는 것은 메모리 셀이 두 개의 저항 상태들에서 동작하도록 동조되는 전압을 사용하는 것을 포함할 수 있다.
도 11은 다수의 전자 구성요소들을 제공하도록 배열된 웨이퍼(1100)의 예를 예시한다. 웨이퍼(1100)는 복수의 다이스(1105)가 제작될 수 있는 웨이퍼로서 제공될 수 있다. 대안적으로, 웨이퍼(1100)는 복수의 다이스(1105)가 전자 기능을 제공하도록 프로세싱되었으며 패키징을 위해 웨이퍼(1100)로부터의 싱귤레이션을 대기하는 웨이퍼로서 제공될 수 있다. 웨이퍼(1100)는 반도체 웨이퍼, 절연체 상 반도체 웨이퍼, 또는 집적 회로 칩들과 같은 전자 디바이스들을 프로세싱하기 위한 다른 적절한 웨이퍼로서 제공될 수 있다. 웨이퍼(1100)는 도 1 내지 도 10과 관련된 임의의 하나 이상의 실시예에 따라 제작될 수 있다.
다양한 마스킹 및 프로세싱 기술들을 사용하여, 각각의 다이(1105)는 각각의 다이(1105)가 웨이퍼(1100) 상에서의 다른 다이스와 동일한 기능 및 패키징된 구조를 가진 집적 회로로서 제작되도록 기능 회로를 포함하기 위해 프로세싱될 수 있다. 대안적으로, 다양한 마스킹 및 프로세싱 기술들을 사용하여, 다양한 세트들의 다이스(1105)는 다이스(1105)의 모두가 웨이퍼(1100) 상에서의 다른 다이스와 동일한 기능 및 패키징된 구조를 가진 집적 회로로서 제작되는 것은 아니도록 기능 회로를 포함하기 위해 프로세싱될 수 있다. 전자 능력들을 제공하는 그것 상에 통합된 회로들을 가진 패키징된 다이는 여기에서 집적 회로(IC)로서 불리운다.
웨이퍼(1100)는 저항성 메모리들을 포함할 수 있으며, 여기에서 각각의 저항성 메모리는 다이(1105)에 위치된다. 저항성 메모리는 RRAM으로서 구조화될 수 있다. 각각의 저항성 메모리는 저항성 메모리 셀들을 포함할 수 있다. 각각의 저항성 메모리 셀은 두 개의 전극들 사이에 적층 배열을 가진 두 개의 전극들을 포함할 수 있으며, 여기에서 적층된 배열은 산소 소스 및 산소 싱크 사이에서의 장벽 유전체를 포함한다. 장벽 유전체는 필라멘트가 동일한 극성의 전압을 사용하여 셋팅 및 재셋팅될 수 있는 저항성 메모리 셀의 동작 가능 가변 저항 영역으로서 구조화될 수 있다. 필라멘트를 셋팅하는 전압의 크기는 필라멘트가 재셋팅되는 전압의 크기보다 더 클 수 있다.
도 12는 저항성 메모리로서 구조화된 메모리(1203)를 포함하는 시스템(1200)의 블록도를 도시한다. 저항성 메모리는 저항성 랜덤 액세스 메모리일 수 있다. 각각의 저항성 메모리 셀은 두 개의 전극들 사이에 적층 배열을 가진 두 개의 전극들을 포함할 수 있으며, 여기에서 적층 배열은 산소 소스 및 산소 싱크 사이에 장벽 유전체를 포함한다. 장벽 유전체는 필라멘트가 동일한 극성의 전압을 사용하여 셋팅 및 재셋팅될 수 있는 저항성 메모리의 동작 가능 가변 저항 영역으로서 구조화될 수 있다. 필라멘트를 셋팅하는 전압의 크기는 필라멘트가 재셋팅되는 전압의 크기보다 클 수 있다. 저항성 메모리 셀 및 메모리의 단극성 디바이스 아키텍처들은 여기에 논의된 바와 같이 다양한 실시예들에 따른 구조들과 유사하거나 또는 동일한 방식으로 실현될 수 있다.
시스템(1200)은 메모리(1203)에 동작적으로 결합된 제어기(1201)를 포함할 수 있다. 시스템(1200)은 또한 전자 장치(1211) 및 주변 디바이스들(1209)을 포함할 수 있다. 제어기(1201), 메모리(1203), 전자 장치(1211), 및 주변 디바이스들(1209) 중 하나 이상은 하나 이상의 IC들의 형태에 있을 수 있다. 버스(1206)는 시스템(1200)의 다양한 구성요소들 사이에 및/또는 그 중에서 전기적 전도도를 제공한다. 실시예에서, 버스(1206)는 각각이 독립적으로 구성되는, 어드레스 버스, 데이터 버스, 및 제어 버스를 포함할 수 있다. 대안적인 실시예에서, 버스(1206)는 어드레스, 데이터, 또는 제어 중 하나 이상을 제공하기 위한 공통 도전성 라인들을 사용하며, 그것의 사용은 제어기(1201)에 의해 조절된다. 제어기(1201)는 하나 이상의 프로세서들의 형태로 실현될 수 있다.
전자 장치(1211)는 부가적인 메모리를 포함할 수 있다. 시스템(1200)에서의 메모리는 이에 제한되지 않지만, 동적 랜덤 액세스 메모리(DRAM), 정적 랜덤 액세스 메모리(SRAM), 동기식 동적 랜덤 액세스 메모리(SDRAM), 동기식 그래픽스 랜덤 액세스 메모리(SGRAM), 이중 데이터 레이트 동적 랜덤(DDR), 이중 데이터 레이트 SDRAM, 및 자기 기반 메모리와 같은 하나 이상의 유형들의 메모리로서 구성될 수 있다.
주변 디바이스들(1209)은 디스플레이들, 이미징 디바이스들, 프린팅 디바이스들, 무선 디바이스들, 부가적인 저장 메모리, 및 제어기(1201)와 함께 동작할 수 있는 제어 디바이스들을 포함할 수 있다. 다양한 실시예들에서, 시스템(1200)은, 이에 제한되지 않지만, 광섬유 시스템들 또는 디바이스들, 전기-광학 시스템들 또는 디바이스들, 광학 시스템들 또는 디바이스들, 이미징 시스템들 또는 디바이스들, 및 무선 시스템들 또는 디바이스들, 전기통신 시스템들 또는 디바이스들, 및 컴퓨터들과 같은 정보 핸들링 시스템들 또는 디바이스들을 포함할 수 있다.
특정 실시예들이 여기에 예시되고 설명되었지만, 동일한 목적을 달성하기 위해 산출되는 임의의 배열은 도시된 특정 실시예들을 위해 대체될 수 있다는 것이 이 기술분야의 숙련자들에 의해 이해될 것이다. 다양한 실시예들은 여기에 설명된 실시예들의 치환들 및/또는 조합들을 사용한다. 상기 설명은 제한적이 아닌, 예시적인 것으로 의도되며 여기에 이용된 어법 또는 용어들은 설명의 목적을 위한 것임이 이해될 것이다. 또한, 앞서 말한 상세한 설명에서, 다양한 특징들은 개시를 간소화하기 위해 단일 실시예에 함께 그룹핑된다는 것이 이해될 수 있다. 개시의 이러한 방법은 청구된 실시예들이 각각의 청구항에 명시적으로 나열된 것보다 더 많은 특징들을 요구한다는 의도를 반영한 것으로서 해석되지 않는다. 따라서, 다음의 청구항들은 상세한 설명으로 통합되며, 각각의 청구항은 별개의 실시예로서 독립적이다.

Claims (29)

  1. 장치에 있어서,
    저항성 메모리 셀로서,
    산소 싱크;
    산소 소스;
    상기 산소 싱크 및 상기 산소 소스 사이에 배치된 유전체; 및
    그 사이에 배치되는 상기 산소 싱크, 상기 산소 소스, 및 상기 유전체를 갖는 두 개의 전극들로서, 상기 산소 싱크에 상기 산소 소스를 결합하기 위해 상기 유전체에 도전성 필라멘트를 셋팅(setting)하는 것은 상기 두 개의 전극들 사이에 제 1 전압을 인가함으로써 성취될 수 있고 그리고 상기 유전체에 상기 필라멘트를 재셋팅(resetting)하는 것은 상기 두 개의 전극들 사이에 제 2 전압을 인가함으로써 성취될 수 있도록 상기 산소 소스 및 상기 유전체가 구조화되되, 상기 제 1 전압은 제 1 극성을 갖고, 상기 제 2 전압은 제 2 극성을 갖고, 상기 제 2 극성은 상기 제 1 극성과 동일한, 상기 저항성 메모리 셀을 포함하는, 장치.
  2. 청구항 1에 있어서,
    셋팅은 상기 재셋팅을 성취하기 위해 사용된 것보다 상기 두 개의 전극들 사이에서의 전압의 더 높은 크기, 더 짧은 펄스, 또는 더 높은 크기 및 더 짧은 펄스 양쪽 모두를 사용하여 성취되도록 상기 산소 싱크, 상기 산소 소스, 및 상기 유전체가 구조화되는, 장치.
  3. 청구항 1에 있어서,
    상기 저항성 메모리 셀이 상기 셋팅과 비교하여 상기 재셋팅에서 더 긴 펄스 또는 더 짧은 펄스 및 더 높은 전압 또는 더 낮은 전압으로 동작 가능하도록 상기 산소 싱크, 상기 산소 소스, 및 상기 유전체가 구조화되는, 장치.
  4. 청구항 1에 있어서,
    상기 저항성 메모리 셀이 선택된 수의 사이클들 동안 동작 가능하도록 상기 산소 싱크는 상기 저항성 메모리 셀의 초기 동작 이전에 충분한 수의 공공(vacancy)들로 구조화되는, 장치.
  5. 청구항 4에 있어서,
    상기 사이클들의 수는 적어도 10000개의 사이클들과 같은, 장치.
  6. 청구항 1에 있어서,
    상기 유전체는 상기 산소 싱크 및 상기 산소 소스 사이에 장벽 영역으로서 구조화되는, 장치.
  7. 청구항 1에 있어서,
    상기 산소 싱크는,(Pr,Ca)MnOx, (La,Sr)CaOx, (La,Sr)MnOx, SrTiOx, 또는 ABO3, ABO3 -δ, ABO3 +δ, A2BO4, A0.6BO3, A1- xBO3, A0.3BO3, 및 AnBnO3n +1의 형태의 재료들 중 하나 이상을 포함하며, A 및 B는 전이 금속 이온들인, 장치.
  8. 청구항 1에 있어서,
    상기 산소 소스는 (Pr,Ca)MnOx, (La,Sr)CaOx, (La,Sr)MnOx, SrTiOx, 또는 ABO3, ABO3 -δ, ABO3 +δ, A2BO4, A0.6BO3, A1- xBO3, A0.3BO3, 및 AnBnO3n +1의 형태의 재료들 중 하나 이상을 포함하며, A 및 B는 전이 금속 이온들인, 장치.
  9. 청구항 1에 있어서,
    상기 두 개의 전극들 중 하나 또는 양쪽 모두는 Pt, Ru, RuOx, Ir, 또는 SrRuO 중 하나 이상을 포함하는, 장치.
  10. 청구항 1에 있어서,
    상기 유전체는 ZrOx, YSZ, TaOx, HfSiOx, Al2O3, AlOx, CoO, CoOx, NiO, NiOx, Fe2O3, Fe3O4, FeOx, Cu2O, CuO, CuOx, Zn:FeOx, HfO2, HfOx, HfSiOx, SiOx, TiO2, TiOx, MgO, MgOx, MnO2, MnOx, Ti:NiO, TaOx, Ta2O5, WO2, WO3, WOx, ZnO, ZnOx, ZrO2, ZrOx, ZrSiOx 중 하나 이상 또는 이들 재료들의 조합들 중 하나 이상을 포함하는, 장치.
  11. 청구항 1에 있어서,
    상기 유전체는 약 20Å 내지 약 30Å의 범위에서의 두께를 갖는, 장치.
  12. 장치에 있어서,
    액세스 디바이스;
    상기 액세스 디바이스에 결합된 저항성 메모리 소자로서, 상기 저항성 메모리 소자는
    산소 싱크;
    산소 소스;
    동작 가능 가변 저항 영역으로서 구조화된 유전체로서, 상기 유전체는 상기 산소 싱크 및 상기 산소 소스 사이에 배치되는, 상기 유전체; 및
    두 개의 전극들로서, 상기 두 개의 전극들 중 하나는 상기 액세스 디바이스에 결합되고, 상기 두 개의 전극들은 그 사이에 배치되는 상기 산소 싱크, 상기 산소 소스, 및 상기 유전체를 갖고, 상기 산소 싱크에 상기 산소 소스를 결합하기 위해 상기 유전체에 도전성 필라멘트를 셋팅하는 것은 상기 액세스 디바이스를 통해 상기 두 개의 전극들 사이에 제 1 전압을 인가함으로써 성취될 수 있고 그리고 상기 유전체에 상기 필라멘트를 재셋팅하는 것은 상기 액세스 디바이스를 통해 상기 두 개의 전극들 사이에 제 2 전압을 인가함으로써 성취될 수 있도록 상기 산소 소스 및 상기 유전체가 구조화되고, 상기 제 1 전압은 제 1 극성을 갖고, 상기 제 2 전압은 제 2 극성을 가지며, 상기 제 2 극성은 상기 제 1 극성과 동일한, 상기 두개의 전극들을 포함하는, 장치.
  13. 청구항 12에 있어서,
    상기 액세스 디바이스 및 상기 저항성 메모리 소자는 메모리 셀들의 어레이내 메모리 셀로서 배열되는, 장치.
  14. 청구항 12에 있어서,
    상기 산소 싱크 및 상기 산소 소스는 도전성 금속 산화물들인, 장치.
  15. 청구항 12에 있어서,
    상기 유전체는 상기 산소 소스 및 상기 산소 싱크 사이에서의 산소 흐름을 방해하기 위한 장벽 재료를 포함하는, 장치.
  16. 청구항 12에 있어서,
    상기 유전체가 상기 산소 소스의 표면에 걸쳐 상기 산소 소스를 접하여 상기 유전체가 상기 표면의 단부들을 넘어 연장되는, 장치.
  17. 청구항 16에 있어서,
    상기 산소 싱크가 상기 유전체의 표면에 걸쳐 상기 유전체를 접하여 상기 산소 싱크가 상기 산소 소스의 표면 단부들을 넘어 연장되는, 장치.
  18. 청구항 12에 있어서,
    상기 액세스 디바이스는 트랜지스터인, 장치.
  19. 청구항 12에 있어서,
    상기 장치는 메모리 디바이스인, 장치.
  20. 방법에 있어서,
    저항성 메모리 셀을 형성하는 단계;
    상기 저항성 메모리 셀의 일부로서 산소 싱크를 형성하는 단계;
    상기 저항성 메모리 셀의 일부로서 산소 소스를 형성하는 단계;
    상기 산소 싱크 및 상기 산소 소스 사이에 배치되는 유전체를 형성하는 단계; 및
    그 사이에 배치되는 상기 산소 싱크, 상기 산소 소스, 및 상기 유전체를 갖는 두 개의 전극들을 형성하는 단계로서, 상기 산소 싱크에 상기 산소 소스를 결합하기 위해 상기 유전체에 도전성 필라멘트를 셋팅하는 것은 상기 두 개의 전극들 사이에 제 1 전압을 인가함으로써 성취되고 그리고 상기 유전체에 상기 필라멘트를 재셋팅하는 것은 상기 두 개의 전극들 사이에 제 2 전압을 인가함으로써 성취되도록 상기 산소 싱크, 상기 산소 소스, 및 상기 유전체가 구조화되고, 상기 제 1 전압은 제 1 극성을 갖고, 상기 제 2 전압은 제 2 극성을 가지며, 상기 제 2 극성은 상기 제 1 극성과 동일한, 상기 두 개의 전극들을 형성하는 단계를 포함하는, 방법.
  21. 청구항 20에 있어서,
    상기 산소 싱크를 형성하는 단계는 상기 재료에 산소 공공들을 발생시키기 위해 상기 산소 소스를 형성하는데 사용되는 것보다 더 높은 온도 또는 더 낮은 산소 부분 압력에서 상기 산소 싱크의 재료를 프로세싱하는 단계를 포함하는, 방법.
  22. 청구항 20에 있어서,
    상기 산소 싱크를 형성하는 단계는 상기 재료에 산소 공공들을 발생시키기 위해 선택된 화학량론(stoichiometry)에 기초하여 상기 산소 싱크의 재료를 프로세싱하는 단계를 포함하는, 방법.
  23. 청구항 20에 있어서,
    상기 산소 소스를 형성하는 단계 및 상기 산소 싱크를 형성하는 단계는 도전성 금속 산화물들을 형성하는 단계를 포함하는, 방법.
  24. 청구항 20에 있어서,
    상기 유전체를 형성하는 단계는 상기 산소 소스 및 상기 산소 싱크 사이에서의 산소 흐름을 방해할 수 있는 장벽를 형성하는 단계를 포함하는, 방법.
  25. 방법에 있어서,
    두 개의 전극들 사이에 제 1 전압 차를 인가하여 유전체에 형성된 필라멘트(filament)를 가지고 상기 유전체로부터 산소 싱크로 산소가 흐르(drive)도록 하는 단계로서, 상기 산소 싱크는 상기 두 개의 전극들 중 하나 및 상기 유전체 사이에 배치되는, 상기 제 1 전압 차를 인가하는 단계; 및
    상기 두 개의 전극들 사이에 제 2 전압 차를 인가하여 산소가 산소 소스로부터 상기 유전체로 흐르도록 하는 단계로서, 상기 산소 소스는 상기 유전체 및 상기 두 개의 전극들 중 다른 하나 사이에 배치되고, 상기 제 1 전압 차 및 상기 제 2 전압 차는 동일한 극성을 갖는, 상기 제 2 전압 차를 인가하는 단계를 포함하는, 방법.
  26. 청구항 25에 있어서,
    상기 제 1 전압 차를 인가하는 단계 및 상기 제 2 전압 차를 인가하는 단계는 상기 메모리 셀이 두 개의 저항 상태들에서 동작하도록 동조되는 전압을 사용하는 단계를 포함하는, 방법.
  27. 청구항 25에 있어서,
    상기 제 1 전압 차를 인가하는 단계는 상당한 양의 산소가 상기 산소 소스로부터 상기 유전체로 이동하지 않는 시간 기간 동안 상기 제 1 전압 차를 인가하는 단계를 포함하는, 방법.
  28. 청구항 25에 있어서,
    상기 제 2 전압 차를 인가하는 단계는 상기 유전체의 상기 필라멘트를 제거하기 위해 산소를 상기 유전체로 흐르도록 하기에 충분한 크기에 상기 제 2 전압 차를 인가하여 상기 산소 소스의 상기 산소 싱크로의 결합을 감소시키며 상기 두 개의 전극들 사이에서의 저항을 증가시키는 단계를 포함하는, 방법.
  29. 청구항 28에 있어서,
    상기 제 2 전압 차를 인가하는 단계는 상기 필라멘트를 완전히 제거하기 위해 상기 제 2 전압을 인가하는 단계를 포함하는, 방법.
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