CN104246896A - 存储器件、半导体单元及其操作方法和电子设备 - Google Patents

存储器件、半导体单元及其操作方法和电子设备 Download PDF

Info

Publication number
CN104246896A
CN104246896A CN201380020841.2A CN201380020841A CN104246896A CN 104246896 A CN104246896 A CN 104246896A CN 201380020841 A CN201380020841 A CN 201380020841A CN 104246896 A CN104246896 A CN 104246896A
Authority
CN
China
Prior art keywords
semiconductor layer
electrode
memory device
semiconductor
electrically connected
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
CN201380020841.2A
Other languages
English (en)
Inventor
柳泽佑辉
兼松成
岩崎松夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of CN104246896A publication Critical patent/CN104246896A/zh
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0011—RRAM elements whose operation depends upon chemical change comprising conductive bridging RAM [CBRAM] or programming metallization cells [PMCs]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G11C17/165—Memory cells which are electrically programmed to cause a change in resistance, e.g. to permit multiple resistance steps to be programmed rather than conduct to or from non-conduct change of fuses and antifuses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/685—Hi-Lo semiconductor devices, e.g. memory devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8615—Hi-lo semiconductor devices, e.g. memory devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0071—Write using write potential applied to access device gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0073—Write using bi-directional cell biasing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/72—Array wherein the access device being a diode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

具有存储器件的半导体单元，所述存储器件各自包括：第一半导体层；第二半导体层和第三半导体层；第一介电膜和第一导电膜；分别与第二半导体层、第三半导体层以及第一导电膜连接的第一、第二和第三电极，所述第三电极电连接至所述第一电极。在所述存储器件中，在向所述第一电极和第二电极之间施加不低于预定阈值的电压时，在所述第二半导体层和第三半导体层之间的区域中形成丝，并由此进行信息的写入操作，所述丝为用于电连接所述第二半导体层和所述第三半导体层的导电路径。

Description

存储器件、半导体单元及其操作方法和电子设备
技术领域
本发明涉及适用于一次可编程(OTP)器件的存储器件、包括这类存储器件的半导体单元和该半导体单元的操作方法以及包括该半导体单元的电子设备。
背景技术
OTP器件是即使在单元的电源断开时也能够存储信息的非易失性存储器件。人们针对OTP器件已经提出了诸如熔丝型和反熔丝型之类的多种结构。
例如，在熔丝型OTP器件中，可向由诸如多晶硅之类的材料形成的电阻性器件施加大电流以熔断电阻器，并由此使得两个电极之间的状态从短(短路)状态向开(开路)状态变化。从而熔丝型OTP器件进行写入操作。另一方面，例如，在反熔丝型OTP器件中，向金属氧化物半导体(MOS)型的电容器施加等于或者高于介电耐受电压(dielectricwithstand voltage)的电压以击穿介电膜，并由此使得两个电极之间的状态从开状态向短状态变化。换言之，通过将两个电极之间的状态从开状态向短状态变化使得反熔丝型OTP器件进行信息写入操作。
此外，例如，专利文献1提出了一种利用与上述技术不同的技术的反熔丝型OTP器件。
现有技术列表
专利文献：
PTL1：日本未审查专利申请公开(PCT申请的译文)第2006-510203号。
发明内容
对于诸如上述存储器件(OTP器件)，例如，通常期望提高器件的可靠性并降低器件的面积。因此，期望提出一种可在提高器件可靠性的同时实现面积降低的技术。
本发明期望提供一种能够在提高器件可靠性的同时降低器件的面积的存储器件、半导体单元和半导体单元的操作方法以及电子设备。
根据本发明的实施例，提供了一种半导体单元，其具有至少一个存储器件，所述至少一个存储器件各自包括：第一导电类型的第一半导体层；第二导电类型的第二半导体层和第三半导体层，所述第二半导体层和第三半导体层布置成在所述第一半导体层中彼此分离；第一介电膜和第一导电膜，二者均设置在所述第一半导体层上的与所述第二和第三半导体层之间的区域相对应的区域中，所述第一介电膜位于低于所述第一导电膜的层中；第一电极，其与第二半导体层电连接；第二电极，其与第三半导体层电连接；第三电极，其与所述第一导电膜电连接，所述第三电极电连接至所述第一电极。在所述至少一个存储器件中，在向所述第一电极和第二电极之间施加不低于预定阈值的电压时，在所述第二半导体层和第三半导体层之间的区域中形成丝，并由此进行信息的写入操作，所述丝为用于电连接所述第二半导体层和所述第三半导体层的导电路径。
根据本发明的实施例，提供了一种电子设备，其具有包括至少一个存储器件的半导体单元，所述至少一个存储器件各自包括：第一导电类型的第一半导体层；第二导电类型的第二半导体层和第三半导体层，所述第二和第三半导体层布置成在所述第一半导体层中彼此分离；第一介电膜和第一导电膜，二者均设置在所述第一半导体层上的与所述第二和第三半导体层之间的区域相对应的区域中，所述第一介电膜位于低于所述第一导电膜的层中；第一电极，其与第二半导体层电连接；第二电极，其与第三半导体层电连接；第三电极，其与所述第一导电膜电连接，所述第三电极电连接至所述第一电极。在所述至少一个存储器件中，在向所述第一电极和第二电极之间施加不低于预定阈值的电压时，在所述第二半导体层和第三半导体层之间的区域中形成丝，并由此进行信息的写入操作，所述丝为用于电连接所述第二半导体层和所述第三半导体层的导电路径。
根据本发明的实施例，提供了一种存储器件，其包括：第一导电类型的第一半导体层；第二导电类型的第二半导体层和第三半导体层，所述第二半导体层和第三半导体层布置成在所述第一半导体层中彼此分离；第一介电膜和第一导电膜，二者均设置在所述第一半导体层上的与所述第二半导体层和第三半导体层之间的区域相对应的区域中，所述第一介电膜位于低于所述第一导电膜的层中；第一电极，其与第二半导体层电连接；第二电极，其与第三半导体层电连接；第三电极，其与所述第一导电膜电连接，所述第三电极电连接至所述第一电极。在向所述第一电极和第二电极之间施加不低于预定阈值的电压时，在所述第二半导体层和第三半导体层之间的区域中形成丝，并由此进行信息的写入操作，所述丝为用于电连接所述第二半导体层和所述第三半导体层的导电路径。
在根据本发明的实施例的半导体单元、电子设备以及存储器件中，在向第一电极和第二电极之间施加不低于预定阈值的电压时，在第二半导体层和第三半导体层之间的区域中形成作为电连接第二半导体层和第三半导体层的导电路径的丝，并由此在存储器件上进行信息的写入操作。这里，在存储器件中，第一电极与第三电极彼此电连接。因此，例如，在进行写入操作时，即使在因第一介电膜的击穿而在第三半导体层和第一导电膜之间引起泄露电流时，可抑制泄露电流向存储器件的外部流动，而无需提供例如用于控制第一导电膜(第三电极)的电位的电路等。因此，在不复杂化电路构造的情况下抑制了因写入操作所造成的泄露电流向外部的流动而产生的干扰特性的劣化。
根据本发明的实施例，提供了一种半导体单元的操作方法，该方法包括：针对至少一个存储器件中的将被驱动的存储器件，所述多个存储器件各自包括：第一导电类型的第一半导体层；第二导电类型的第二半导体层和第三半导体层，所述第二和第三半导体层布置成在所述第一半导体层中彼此分离；第一介电膜和第一导电膜，二者均设置在所述第一半导体层上的与所述第二半导体层和第三半导体层之间的区域相对应的区域中，所述第一介电膜位于低于所述第一导电膜的层中；第一电极，其与第二半导体层电连接；第二电极，其与第三半导体层电连接；第三电极，其与所述第一导电膜电连接，所述第三电极电连接至所述第一电极，通过向所述第一电极和第二电极之间施加不低于预定阈值的电压，以在所述第二半导体层和第三半导体层之间的区域中形成丝，从而进行信息的写入操作，所述丝为用于电连接所述第二半导体层和所述第三半导体层的导电路径。
在根据本发明的实施例的针对至少一个存储器件中的将被驱动的存储器件的半导体单元的操作方法中，向第一电极和第二电极之间施加不低于预定阈值的电压以在所述第二半导体层和第三半导体层之间的区域中形成作为电连接所述第二半导体层和所述第三半导体层的导电路径的丝，并由此在存储器件上进行信息的写入操作。这里，在存储器件中，第一电极与第三电极彼此电连接。因此，例如，在进行写入操作时，即使在因第一介电膜的击穿而在第三半导体层和第一导电膜之间引起泄露电流时，可抑制泄露电流向存储器件的外部流动，而无需提供例如用于控制第一导电膜(第三电极)的电位的电路等。因此，在不复杂化电路构造的情况下抑制了因写入操作所造成的泄露电流向外部的流动而产生的干扰特性的劣化。
应当注意，作为根据本发明的实施例的另一半导体单元和另一电子设备，可提供以下构造。即，根据本发明的实施例的另一半导体单元包括至少一个存储器件。至少一个存储器件各自包括：第一导电类型的第一半导体层；第二导电类型的第二半导体层和第三半导体层，所述第二和第三半导体层布置成在所述第一半导体层中彼此分离；第一介电膜和第一导电膜，二者均设置在所述第一半导体层上的与所述第二半导体层和第三半导体层之间的区域相对应的区域中，所述第一介电膜位于低于所述第一导电膜的层中；第一电极，其与第二半导体层电连接；第二电极，其与第三半导体层电连接；第三电极，其与所述第一导电膜电连接。在存储器件中，在向所述第一电极和第二电极之间施加不低于预定阈值的电压时，在所述第二半导体层和第三半导体层之间的区域中形成作为电连接所述第二半导体层和所述第三半导体层的导电路径的丝，并由此进行信息的写入操作。用于从所述至少一个存储器件中选取将被驱动的存储器件的选择晶体管以一一对应关系与至少一个存储器件中的每一个串联连接。在将被驱动的存储器件中，选择晶体管被导通，从而能够分别向第一电极和第二电极施加具有相反极性的电压，并由此在第一电极和第二电极之间生成不低于阈值的电位差。
根据本发明的实施例的另一电子设备包括根据本发明的实施例的上述另一半导体单元。
在根据本发明的实施例的另一半导体单元和另一电子设备中，在向第一电极和第二电极之间施加不低于预定阈值的电压时，在所述第二半导体层和第三半导体层之间的区域中形成作为电连接所述第二半导体层和所述第三半导体层的导电路径的丝，并由此在存储器件上进行信息的写入操作。这里，在将被驱动的存储器件中，分别向第一电极和第二电极施加具有相反极性的电压，并由此在第一电极和第二电极之间生成不低于上述阈值的电位差。因此，通过具有各自极性的电压的绝对值的加法，实现了在进行写入操作时所需的电位差(不低于阈值的电位差)。因此，被施加至第一电极、第二电极等的电压的绝对值被抑制成小值。因此，诸如存储器件和选择晶体管之类的部件的耐压被设定为低值，并由此，在提高器件可靠性的同时实现了面积减少。
根据本发明的实施例的半导体单元、电子设备和存储器件，在向第一电极和第二电极之间施加不低于预定阈值的电压时，形成了上述丝，并由此，在存储器件上进行信息的写入操作。另外，在存储器件中，第一电极和第三电极彼此电连接。因此，在不复杂化电路构造的情况下抑制了因写入操作所造成的泄露电流向外部的流动而产生的干扰特性的劣化。因此，在提高器件可靠性的同时实现了面积减少。
根据本发明的实施例的半导体单元的操作方法，向至少一个存储器件中的将被驱动的存储器件的第一电极和第二电极之间施加不低于预定阈值的电压以形成上述丝，并由此在存储器件上进行信息的写入操作。另外，在存储器件中，第一电极和第三电极彼此电连接。因此，在不复杂化电路构造的情况下抑制了因写入操作所造成的泄露电流向外部的流动而产生的干扰特性的劣化。因此，在提高器件可靠性的同时实现了面积减少。
应当理解，前述一般说明和下面的详细描述均为示例性的，并且旨在提供所请求保护的技术的进一步说明。
附图说明
图1是示出了根据本发明第一实施例的半导体单元(存储单元)的构造示例的框图。
图2是示出了图1所示的存储元件的构造示例的电路图。
图3是示出了图1所示的存储阵列的构造示例的电路图。
图4是示出了图2所示的存储元件的构造示例的示意剖面图。
图5是示出了图4所示的存储元件在写入操作之后的构造示例的示意剖面图。
图6是示出了根据比较例的存储单元中的存储元件的构造的电路图。
图7是示出了用于说明图6所示的存储元件的写入方法的特性图。
图8是示出了根据变型例1的存储元件的构造示例的示意剖面图。
图9是示出了图8所示的存储元件在写入操作之后的构造示例的示意剖面图。
图10A和10B是用于说明根据第二实施例的写入操作和读取操作的电路图。
图11是用于说明图10所示的具体写入操作的示意剖面图。
图12是用于说明在图11所示的状态之后的操作的示意剖面图。
图13是示出了根据变型例2的存储元件的构造示例的示意剖面图。
图14是示出了图13所示的存储元件在写入操作之后的构造示例的示意剖面图。
图15是用于说明图13所示的存储元件中的写入操作的示意剖面图。
图16是示出了根据变型例3的存储元件的构造示例的示意剖面图。
图17是用于说明图16所示的存储元件中的写入操作的示意剖面图。
图18是示出了根据变型例4的存储元件的构造示例的示意剖面图。
图19是用于说明图18所示的存储元件中的写入操作的示意剖面图。
图20是用于说明根据第三实施例的写入操作的示意剖面图。
图21是用于说明在图20所示的状态之后的操作的示意剖面图。
图22是示出了根据第四实施例的存储元件的构造示例的示意剖面图。
图23是示出了图22所示的存储元件的构造示例的电路图。
图24是示出了图22所示的存储元件在写入操作之后的构造示例的示意剖面图。
图25是示出了根据第五实施例的存储元件的构造示例的示意剖面图。
图26是示出了图25所示的存储元件在写入操作之后的构造示例的示意剖面图。
图27是示出了根据第五实施例的存储元件的其他构造示例的示意剖面图。
图28是示出了图27所示的存储元件在写入操作之后的构造示例的示意剖面图。
图29是示出了应用示例1的外观的立体图，其中，根据实施例和变型例的任意半导体单元被应用于电子设备。
图30A和30B分别是示出了应用示例2的外观的立体图。
具体实施方式
在下文中将参考附图详细说明本发明的优选实施例。将按照如下顺序进行说明。
1.第一实施例(基本配置示例)
2.变型例1(设置有硅化物层的示例)
3.第二实施例(利用具有相反极性的电压的写入操作的示例)
4.变型例2(在选择晶体管中设置有电流提取部的示例)
5.变型例3(在选择晶体管中设置有用于增加PN结面积的扩散层的示例)
6.变型例4(利用双极操作的写入操作的示例)
7.第三实施例(未利用具有相反极性的电压的写入操作的示例)
8.第四实施例(未在存储器件的电极之间进行布线连接的示例)
9.第五实施例(半导体层由处于相反关系的导电类型构成的示例)
10.应用示例(将半导体单元应用至电子设备的示例)
11.其他变型例
[第一实施例]
[存储单元1的模块构造]
图1示出了根据本发明第一实施例的半导体单元(存储单元1)的方框构造。存储单元1为如下存储单元(所谓的OTP ROM(只读存储器))：在该存储单元上仅一次写入信息(数据)，可从其中多次读取所写入的信息，并且不能够从其中擦除该信息。
存储单元1包括字线驱动部31、位线驱动部/传感放大器32以及包括多个存储元件20的存储阵列2。上述部件中的字线驱动部31和位线驱动部/传感放大器32与本发明的“驱动部”(写入操作部、编程操作部)的具体但非限制性示例相对应。
字线驱动部31向在行方向中平行布置的多条(在本示例中为m条，m为2以上的整数)字线WL1～WLm中的每者施加预定电位(后述的字线电位)。
位线驱动部/传感放大器32向在列方向中平行布置的多条(在本示例中为m条)位线BL1～BLm(以及后述的多条基准线SL)中的每者施加预定电位(后述的用于写入操作的电压)。因此，预定电压V1(写入电压)被施加至将在后述的存储元件20中的存储器件21，并由此进行后述的信息的写入操作。位线驱动部/传感放大器32使用上述m条位线BL1～BLm(和多条基准线SL)进行从各个存储元件20中读取信息的操作，并且位线驱动部/传感放大器32具有在传感放大器中进行预定信号放大处理的功能。应当注意，在下文中酌情使用“位线BL”以总体指代位线BL1～BLm。
如上所述，字线驱动部31和位线驱动部/传感放大器32从存储阵列2中的多个存储元件20中选取将被驱动(被定为操作目标)的存储元件20，并且选择性地进行信息的写入操作或读取操作。
[存储阵列2和存储元件20的电路构造]
如图1所示，在存储阵列2中多个存储元件20被布置成行和列(矩阵)。图2示出了存储元件20的电路构造示例。图3示出了存储阵列2的电路构造示例。在存储阵列2中，一条字线WL、一条位线BL以及一条基准线SL与各个存储元件20连接。
此外，各个存储元件20包括一个存储器件21以及一个选择晶体管22(存储器件21和选择晶体管22设置成一一对应的关系)，并且具有所谓的“1T1R”型电路结构。在存储元件中，选择晶体管22的栅极(电极225C)连接到字线WL。选择晶体管22的源极和漏极之一(电极225A)连接到基准线SL，并且源极和漏极中另一者(电极225B)连接到存储器件21的电极215B(在本示例中为源极和漏极之一)。另外，存储器件21的电极215A(在本示例中为源极和漏极中另一者)连接到位线BL，并且也连接到存储器件21的电极215C(栅极)。换言之，存储器件21的电极215A和电极215C彼此电连接。如上所述，在各个存储元件20中，一个存储器件21和一个选择晶体管22在位线BL和基准线SL之间彼此串联连接。应当注意，图2所示的后述的半导体层211P用作存储器件21的背栅(BG1)。类似地，图2所示的后述的半导体层221P用作选择晶体管22的背栅(BG2)。
存储器件21是用于通过后述的写入操作来存储信息的装置，并且是后面详述的所谓反熔丝型OTP器件。选择晶体管22是用于选取将被驱动(被定为写入操作或读取操作的目标)的存储器件21的晶体管，并且可由例如MOS(金属氧化物半导体)晶体管构成。然而，这是非限制性的，并且可使用具有其他构造的晶体管。
[存储元件20的剖面构造]
图4和5各自示意地示出了包括存储器件21和选择晶体管22的存储元件20的剖面构造示例。图4示出了在后述的写入操作之前的剖面构造示例，而图5示出了在写入操作之后的剖面构造示例。
存储器件21和选择晶体管22整体地形成在单个半导体基板200P上。半导体基板200P为P型(第一导电类型)半导体基板，并且可由例如其中掺杂有诸如硼(B)之类的杂质的例如硅(Si)等的半导体材料制成。
[存储器件21]
如图4所示，在写入操作之前存储器件21具有层叠结构，该层叠结构包括半导体层210N、211P、212N和213N、三个电极215A、215B和215C、绝缘层204、布线208A、介电膜216以及导电膜217。
半导体层210N(第七半导体层)是设置在半导体基板200P中的N型(第二导电类型)半导体层，并且构成所谓的DNW(深N阱)。半导体层210N例如可由其中掺杂有诸如砷(As)和磷(P)之类的杂质的例如硅(Si)等的半导体材料制成。
半导体层211P(第一半导体层)是P型半导体层，并且形成在上述半导体层210N中。半导体层211P构成所谓的P阱，并且也用作如上所述的存储器件21的背栅(BG1)。半导体层211P例如可由其中掺杂有诸如B之类的杂质的例如Si等的半导体材料制成。
半导体层212N(第二半导体层)和半导体层213N(第三半导体层)布置成在半导体层211P中以预定间隔彼此分离，并且各自为N型半导体层(各自形成所谓的N+层)。半导体层212N和213N各自可由例如其中掺杂有诸如As和P之类的杂质的例如Si等的半导体材料制成，并且各自具有约50nm～200nm(包括端值)的厚度。这类半导体层212N和213N通过例如诸如使用自对准的方法和使用掩膜图案(诸如预定光刻胶)和氧化膜的方法之类的方法易于在半导体层211P的区域中容易地形成。这里，优选地使得半导体层212N和213N之间的距离(分离长度L1)尽可能短(例如约50nm～200nm(包括端值))，由此可实现具有小器件尺寸的存储器件21。
介电膜216(第一介电膜)设置在半导体211P上与半导体层212N和213N之间的区域相对应的区域中(在本示例中，在半导体层212N和213N之间的区域以及在半导体层212N和213N中的部分区域中)。介电膜216可由例如与MOS晶体管中的普通栅极绝缘膜的材料(诸如氧化硅(SiO2))相似的绝缘材料(介电体)制成，并且具有约几nm～20nm(包括端值)的厚度。
导电膜217(第一导电膜)设置在形成有介电膜216的区域上，并且从而形成包括介电膜216和位于高于介电膜216的层中的导电膜217的层叠结构。导电膜217例如可由诸如多晶硅和硅化物金属之类的导电材料形成，并且具有约50nm～500nm(包括端值)的厚度。
绝缘层204设置成覆盖半导体基板200P、半导体层212N和213N、导电膜217、后述的半导体层222N和223N以及导电膜227上方的区域。绝缘层204例如可由诸如SiO2和氮化硅(SiNx)之类的绝缘材料形成，并且具有约50nm～1000nm(包括端值)的厚度。
电极215A(第一电极)设置在绝缘层204中，以便在半导体层212N上与半导体层212N电连接。因此，能够向半导体层212N施加预定电位(源极电位和漏极电位之一)。
电极215B(第二电极)设置在绝缘层204中，以便在半导体层213N上与半导体层213N电连接。因此，能够向半导体层213N施加预定电位(源极电位和漏极电位中另一者)。
电极215C(第三电极)设置成与导电膜217电连接。另外，电极215C通过设置在绝缘层204上的布线208A与电极215A电连接。换言之，存储器件21中的电极215A和电极215C通过布线208A彼此电连接。
应当注意，电极215A、215B和215C以及布线208A各自例如可由诸如钨(W)和铝(Al)之类的金属的导电材料形成。
另一方面，如图5所示，包括上述半导体层210N、211P、212N和213N、电极215A、215B和215C、绝缘层204、布线208A、介电膜216以及导电层217在内，在写入操作之后，在存储器件21中形成将要下述的丝(filament)210(导电路径部)。
丝210形成在半导体层212N和213N之间的区域中(半导体层211P介于半导体层212N和213N之间)，并且用作如下面将详述的用于电连接半导体层212N和213N(电极215A和215B)的导电路径。换言之，在如图5所示的存储器件21中，半导体层212N和213N被丝210以预定阻值(以电阻部件)短路(处于短状态)。应当注意，丝210的阻值优选地设定为足够地低于选择晶体管22的ON阻值。在向电极215A和215B之间施加不低于预定阈值的电压V1时(见图2)，用于构成电极215A的导电部件和用于构成电极215B的导电部件中的至少一者通过迁移而移动，从而形成这样的丝210。应当注意，稍后将详细说明丝210形成的原理。
[选择晶体管22]
如图4和5所示，写入操作之前的选择晶体管22和写入操作之后的选择晶体管22均具有层叠结构，该层叠结构包括半导体层221P、222N和223N、三个电极225A、225B和215C、绝缘层204、介电膜226以及导电层227。
半导体层221P(第四半导体层)是设置在半导体基板200P中的P型半导体层。半导体层211P构成所谓的P阱，并且用作如上所述的选择晶体管22的背栅(BG2)。半导体层221P例如可由其中掺杂有诸如B之类的杂质的例如硅Si等的半导体材料制成。另外，半导体层221P和存储器件21中的半导体层211P通过存储器件21中的半导体层210N电分离。
半导体层222N(第五半导体层)和半导体层223N(第六半导体层)布置成在半导体层221P中以预定间隔彼此分离，并且各自为N型半导体层(各自形成所谓的N+层)。半导体层222N和223N各自例如可由其中掺杂有诸如As和P之类的杂质的例如硅Si等的半导体材料制成，并且各自具有约50nm～200nm(包括端值)的厚度。这样的半导体层222N和223N通过例如诸如使用自对准的方法和使用掩膜图案(诸如预定光刻胶)和氧化膜的方法之类的方法易于在半导体层221P的区域中形成。这里，优选地使得存储器件21中的半导体层212N和213N之间的距离(分离长度L1)短于半导体层222N和223N之间的距离(分离长度L2)(L1<L2)。换言之，优选地，与存储器件21中的MOS晶体管的栅极长度相对应的导电膜217的宽度(在从半导体层212N向半导体层213N穿过的方向上的长度：分离长度L1)窄于由MOS晶体管形成的选择晶体管22的栅极长度(分离长度L2)。一个原因是这降低了半导体层212N和213N之间的隔离耐压。因此，在存储器件21上进行写入操作时的电压V1被抑制至低值，并且保护了选择晶体管22。另外，更易于形成丝210。
介电膜226(第二介电膜)设置在半导体层221P上与半导体层222N和223N之间的区域相对应的区域中(在本示例中，在半导体层222N和223N之间的区域以及在半导体层222N和223N中的部分区域中)。介电膜226例如可由与MOS晶体管中的普通栅极绝缘膜的材料(诸如SiO2)相似的绝缘材料制成，并且具有约几nm～20nm(包括端值)的厚度。
导电膜227(第二导电膜)设置在形成有介电膜226的区域上，并且从而形成包括介电膜226和位于高于介电膜226的层中的导电膜227的层叠结构。导电膜217例如可由诸如多晶硅和硅化物金属之类的导电材料形成，并且具有约50nm～500nm的厚度。
电极225A(第四电极)设置在绝缘层204中，以便在半导体层222N上与半导体层222N电连接。因此，能够向半导体层222N施加预定电位(源极电位和漏极电位之一)。
电极225B(第五电极)设置在半导体层223N上的绝缘层204中以便在半导体层223N上与半导体层223N电连接。另外，电极225B通过设置在绝缘层204上的布线208B与存储器件21中的电极215B电连接。换言之，存储器件21中的电极215B和选择晶体管22中的电极225B通过布线208B彼此电连接。
电极225C(第六电极)设置成与导电膜217电连接。
应当注意，电极225A、225B和225C以及布线208B各自可由例如诸如钨(W)和铝(Al)之类的金属的导电材料形成。
此外，具有上述构造的存储元件20包括用于电绝缘和分离相邻器件的器件分离部203。器件分离部203可以是例如被称为浅沟道隔离(Shallow Trench Isolation，STI)的部件。具体地，此类器件分离部203可设置在例如存储器件21和选择晶体管22之间(半导体层213N和223N之间)、存储器件21(半导体层212N)和电源线Vdd之间等。
[存储单元1的功能和效果]
[1.基本操作]
在存储单元1中，如图1～3所示，字线驱动部31向m条字线WL1～WLm施加预定电位(字线电位)。另外，位线驱动部/传感放大器32向m条位线BL1～BLm和m条基准线SL施加预定电位(用于写入操作的电压)。因此，将被驱动(被定为写入操作的目标)的存储元件20被从存储阵列2的多个存储元件20中选出，并且后述的预定电压V1被施加至将被驱动的存储器件21。由此，选择性地进行在存储器件21上的写入信息的操作(仅进行一次)。
另一方面，位线驱动部/传感放大器32使用上述m条位线BL1～BLm和m条基准线SL进行从将被驱动(被定为操作目标)的存储元件20中的存储器件21中读取信息的操作，并且在位线驱动部/传感放大器32的传感放大器中进行预定信号放大处理。因此，选择性地进行了从存储器件21中读取信息的操作。
这里，在选取将被驱动(被定为写入操作目标或读取操作目标)的存储元件20(存储器件21)时，向与该存储元件20连接的字线WL施加预定电位(字线电位)。另外，向与该存储元件20连接的位线BL和基准线SL施加预定电压(用于写入操作的电压)。另一方面，在除了将被驱动的存储元件20之外的存储元件20中，向所连接的字线WL施加地电位(例如0V)，并且将所连接的位线BL设定为浮空状态或设定在地电位(0V)。因此，通过导通将被驱动的存储元件22中的选择晶体管22而选取存储器件21之后进行写入操作或读取操作。
[写入操作的相关详述]
下面，与比较例进行对照，将给出本实施例中的写入操作的详细说明。
[比较例]
图6示出了根据比较例的存储单元中的存储元件(存储元件100)的电路构造。比较例的存储元件100具有一个由晶体管构成的存储器件101(OTP器件)以及一个选择晶体管102。在该存储元件100中，选择晶体管102的栅极连接至字线WL。选择晶体管102的源极和漏极之一连接至位线BL，并且选择晶体管102的源极和漏极中另一者连接至存储器件101的源极和漏极之一。另外，存储器件101的源极和漏极中另一者与地GND连接，并且其栅极连接至施加有预定栅极电压Vg的栅极线。
在该存储元件100中，通过利用MOS晶体管中的急速返回(snapback)现象而在存储器件101上进行写入信息的操作。急速返回现象是如下现象：在向栅极施加预定电压(栅极电压)以导通晶体管时，之后栅极电压被降低，从而强制地引起强烈的夹断(pinch off)，并且以低于普通MOS晶体管的耐压的电压而在源极和漏极之间流动大的电流。
在对存储器件101进行写入操作时，首先，向均被设定为ON状态的存储器件101和选择晶体管102各自的栅极施加不低于预定阈值电压Vth的电压(存储器件101的栅极电压Vg>Vth：见图7)。然后，向位线BL施加不高于存储器件101和选择晶体管102各自的耐压的电压，并由此，将存储器件101和选择晶体管102设定成电流可在其中流动的状态。接着，降低存储器件101的栅极电压Vg(例如，降低至Vg＝地电位GND：见图7)，并且将存储器件101设定成急速返回模式。如上所述，这将使得大电流在存储器件101的源极和漏极之间流动，并由此破坏PN结，从而导致源极和漏极之间短路(源极和漏极被短路)。换言之，在存储器件101中，以与普通反熔丝型OTP器件类似的方式使得两个电极(源极和漏极)之间的状态从开状态向短状态变化，并由此进行信息的写入操作。
然而，在比较例的写入操作中，在急速返回现象时流动的大电流破坏PN结，并且因此大电流也流入选择晶体管102。这里，在该技术中，如上所述，通过从电流在存储器件101和选择晶体管102二者中流动的状态(ON状态)降低存储器件101的栅极电压Vg以将存储器件101设定成急速返回模式，从而施加大电流。因此，存在如下担扰：在处于第一ON状态的选择晶体管102的阻值较大时，存储器件101的两个端部(源极和漏极)之间的电压可能因为压降而降低。因此，在选择晶体管102中，需要通过例如将沟道区域的宽度(栅极宽度)设置成较宽来降低阻值。这导致选择晶体管102的器件尺寸增加。
除此之外，选择晶体管102也用于在写入操作之后的读取操作时选择将被读取的存储器件101。因此，在写入操作时破坏选择晶体管102是不被接受的。因此，优选地给晶体管102提供高电流能力，从而允许在写入操作时在ON状态中流动充足的电流量。鉴于此，也需要使得选择晶体管102的器件尺寸大于存储器件101的器件尺寸。
如上所示，尽管比较例的存储器件101能够形成为与普通MOS晶体管类似的器件尺寸，但是与存储器件101结合使用的选择晶体管102具有大于存储器件101的器件尺寸。因此，存储元件100每1位的整体器件面积变大。
如上所述，在包括比较例的存储器件101的现有OTP器件的写入操作技术中，难以降低存储单元(半导体单元)的面积。
[本实施例的写入操作]
另一方面，如图2、4和5所示，在根据本实施例的存储单元1中，字线驱动部31和位线驱动部/传感放大器32在存储元件20中的存储器件21上进行写入信息的操作。
换言之，字线驱动部31和位线驱动部/传感放大器32在存储阵列2的多个存储器件21中的将被驱动的存储器件21的电极215A和215B之间施加不低于预定阈值的电压V1。这里，预定阈值的电压指在存储器件21中形成丝210的前述电压，该电压可为例如约几V～20V(包括端值)。应当注意，此时，例如可将半导体层211P(背栅BG1)设定在地电位(地GND的电位)，或设定在浮空状态(开状态)。
这里，认为基于如下原理形成丝210。即，首先，在将上述电压V1施加在存储器件21的电极215A和215B之间时，以与在普通双极型晶体管中的集电极和发射极之间发生的隔离耐压现象类似的方式，半导体层212N和213N被击穿，并且电流在半导体层212N和213N之间流动。通过因此时电流流动所生成的热量而产生的迁移，用于构成电极215A的导电部件和用于构造电极215B的导电部件中至少一者被移动至半导体层211P中。认为因此而形成丝210。
如上所述，在本实施例的存储单元1中，如图4所示，未进行上述写入操作(信息未被写入)的存储器件21处于开路状态(开状态)，在该状态下，半导体层212N和213N被电分离。另一方面，如图5所示，在进行上述写入操作(信息被写入)之后的存储器件21处于如下状态(短状态)，在该状态下，半导体层212N和213N彼此电连接，并且因丝210的形成而具有电阻部件。换言之，存储器件21能够用作反熔丝型OTP器件。
应当注意，在上述写入操作之前的“开状态”中，实际上有少量泄露电流流动，并且因此，严格来讲并未实现完全开状态。然而，在写入操作之前(在形成丝210之前)和写入操作之后(在形成丝210之后)的半导体层212N和213N之间的电流流动的差异很大。因此，可区别并检测出操作之前和之后的状态。考虑到上述问题，也优选地使得半导体层212N和213N之间的分离长度L1变窄至泄露电流量不会成为问题的程度，以便容易地形成丝210。
在本实施例的上述写入操作中，与包括上述比较例的现有OTP器件中的技术不同，例如可不采用高耐压存储器件或不在写入操作时施加大电流而实现写入操作。这将在下文中详细说明。
首先，如上所述，在写入操作时，向选择晶体管22的栅极施加预定字电位以导通选择晶体管22，并且之后，向位线BL和基准线SL施加不低于预定值的电压(用于写入操作的电压)。此时，尽管选择晶体管22被导通，但是其中仅有泄露电流程度的电流流动。因此，选择晶体管22中的压降几乎可以忽略。因此，位线BL的电位和基准线SL的电位之间的电位差(电压)被施加成几乎等于存储器件21的两端(电极215A和215B)之间的电压。换言之，选择晶体管22被导通使得将被驱动的存储器件21的电极215A和215B之间出现不低于阈值电压的电压(电位差)。
在被施加至位线BL和基准线SL的电压各自被设定为不高于选择晶体管22的耐压时可进行如下描述。即，由于在读取操作时也使用的选择晶体管22仅接收不高于在写入操作时的晶体管的耐压，因此存储器件21上的写入操作可在不破坏选择晶体管22的情况下进行。由此可以说在形成存储器件21的过程中获得的MOS晶体管能够用作选择晶体管22，而无需单独地提供在存储器件21上进行写入操作的高耐压晶体管。
如上所述，在本实施例的存储器件21中，所实现的OTP器件具有与普通MOS晶体管同样小的器件面积。因此，实现了比现有OTP器件的面积具有更小面积的OTP器件，这在位数很大的情况下是尤其有益的。另外，由于存储器件21形成于普通CMOS(互补金属氧化物半导体)处理的步骤内，因此，本实施例的存储器件21就晶圆成本而言非常有益。
此外，在本实施例的存储器件21中，如上所述，电极215A和电极215C彼此电连接。因此，例如，即使因介电膜216在写入操作时的绝缘击穿而在半导体层213N和导电膜217之间出现泄露电流时，会发生如下现象。即，例如，泄露电流向存储器件21的外部(例如，向字线WL)的流动被抑制，而未设置诸如用于控制导电膜217(电极215C)的电位的电路(栅极控制电路)之类的部件。因此，因写入操作所造成的泄露电流向外部的流动而产生的干扰特性的劣化(写入干扰中缺陷的发生)被抑制，而无需复杂化电路构造(诸如字线驱动部31和位线驱动部/传感放大器32之类的外围电路的构造)(避免电路面积的增加)。
如上所述，在本实施例中，通过在存储阵列2的多个存储器件21中的将被驱动的存储器件21的电极215A和215B之间施加不低于预定阈值的电压V1，字线驱动部31和位线驱动部/传感放大器32在存储器件21上进行写入信息的操作，并且由此在半导体层212N和213N之间的区域中形成丝210。因此，例如，在不需采用高耐压器件作为存储器件21或不需在写入操作时施加大电流的情况下，可实现写入操作。另外，在存储器件21中，电极215A和215C彼此电连接。因此，因由写入操作而造成的泄露电流向外部的流动而产生的干扰特性的劣化被抑制而不复杂化电路构造。因此，在提高诸如存储器件21之类的部件的可靠性的同时降低了存储单元1(半导体单元)的面积。
下面，将说明上述第一实施例的变型例(变型例1)。应当注意，使用相同的附图标记来指代与第一实施例中的部件类似的部件，并且适当地省略它们的说明。
变型例1
图8和9各自示意地示出了根据变型例1的存储元件(存储元件20A)的剖面构造示例。图8示出了写入操作之前的剖面构造示例，而图9示出了写入操作之后的剖面构造示例。根据本变型例的存储元件20A包括用于代替图4和5所示的第一实施例的存储元件20中的存储器件21和选择晶体管22的存储器件21A和选择晶体管22A。
存储器件21A包括分别在存储器件21中的半导体层212N和213N中的硅化物层212S和213S，并且其他构造与存储器件21构造相似。另外，选择晶体管22A分别包括在选择晶体管22中的半导体层222N和223N中的硅化物层222S和223S，并且其他构造与选择晶体管22构造相似。
硅化物层212S、213S、222S和223S各自例如可由诸如CoSi和NiSi之类的硅化物金属(使用具有高熔点的金属的硅化物)形成，并且各自可通过普通硅化处理形成。
另外，在本变型例中，从与第一实施例类似的功能中基本上可获取与第一实施例类似的效果。然而，在本变型例中，丝210由因迁移而被移动至半导体层211P中的用于构成电极215A的导电部件、用于构成电极215B的导电部件以及用于构成硅化物层212S和213S的导电部件中的至少一者形成。
[第二实施例]
下面，将说明本发明的第二实施例。在本实施例中，利用具有相反极性的电压来进行的写入操作按照如下所述执行。应当注意，使用相同的附图标记来指代与第一实施例中的部件类似的部件，并且适当地省略它们的说明。
[写入操作和读取操作的概述]
首先，将参考附图10A和10B给出本实施例的写入操作和读取操作的说明。
例如，如图10A所示，在本实施例的写入操作时，以如下方式选取将被驱动的存储元件20(在图10A中由符号Pw表示)后施加写入电压。具体地，字线驱动部31选择性地向连接到将被驱动的存储元件20的字线(本示例中为字线WL3)施加具有正极性的电压(例如，+Vwc；+3V)。另外，位线驱动部/传感放大器32选择性地分别向连接到将被驱动的存储元件20的位线(本示例中为位线BL2)和基准线(本示例中为基准线SL2)施加具有负极性的电压(例如，-Vwa；-4V)和具有正极性的电压(例如，+Vwb；+3V)。应当注意，此时地电位(0V)被施加至除了上述之外的字线(本示例中为字线WL1、WL2等)、位线(本示例中为位线BL1、BL3、BL4等)以及基准线(本示例中基准线SL1、SL3、SL4等)中的每一条。
另一方面，例如，如图10B所示，在进行本实施例的读取操作时，在以如下方式选取将被驱动的存储元件20(在图10B中由符号Pr表示)后施加读取电压。具体地，字线驱动部31选择性地向连接到将被驱动的存储元件20的字线(本示例中为字线WL3)施加具有正极性的电压(例如，+Vrc；+1.8V)。另外，位线驱动部/传感放大器32选择性地向连接到将被驱动的存储元件20的基准线(本示例中为基准线SL2)施加具有正极性的电压(例如，+Vrb；+0.5V)。应当注意，此时地电位(0V)被施加至除了上述之外的字线(本示例中为字线WL1、WL2等)和基准线(本示例中为基准线SL1、SL3、SL4等)中的每一条，以及所有位线(在本示例中为位线BL1～BL4等)。
如上所述，通过将具有相反极性的电压施加(将具有正极性的电压(+Vwb)施加至基准线SL，并且将具有负极性的电压(-Vwb)施加至位线BL)至将被驱动的存储元件20来进行本实施例的写入操作。下面将详细说明写入操作。
[写入操作的相关详述]
首先，如图11所示，例如，在写入操作时，向将被驱动的存储元件20中的存储器件21以及选择晶体管22中的电极、半导体层等施加下述电压。具体地，首先，通过位线BL向存储器件21的电极215A(半导体层212N)以及电极215C(导电膜217)施加上述具有负极性的电压(-Vwa)。另外，通过基准线SL向选择晶体管22的电极225A(半导体层222N)施加上述具有正极性的电压(+Vwb)，并且通过字线WL向选择晶体管22中的电极225C(导电膜227)施加上述具有正极性的电压(+Vwc)。此时，被驱动的存储元件20中的选择晶体管22被导通。因此，半导体层222N的电位(+Vwb)也被施加至选择晶体管22中的半导体层223N。另外，具有正极性的电位(+Vwb)从半导体层223N通过电极225B、布线208B以及电极215B也被施加至存储器件21中的半导体层213N。
如上所述，在将被驱动的存储元件20中的存储器件21中，存储元件20中的选择晶体管22被导通，并由此具有相反极性的电压被分别施加至半导体层212N和213N。具体地，具有正极性的电压(+Vwb)被施加至半导体层213N，而另一方面，具有负极性的电压(-Vwa)被施加至半导体层212N。因此，如图11所示，在存储器件21的半导体层212N和213N之间生成不低于第一实施例中所述的阈值的电压V1(用于形成丝210的写入电压)。换言之，通过具有正极性的电压(+Vwb)的绝对值(Vwb)和具有负极性的电压(-Vwa)的绝对值(Vwa)的总和(V1＝(Vwb+Vwa))，可实现写入操作时所需的电压(电位差)V1。换言之，能够将写入操作时所需的电压V1分离成向选择晶体管22提供的具有正极性的电压(+Vwb)和向存储器件21提供的具有负极性的电压(-Vwa)。因此，向存储器件21和选择晶体管22中的每个电极施加的电压被抑制至低值，并因此可将诸如存储器件21和选择晶体管22之类的部件的耐压设定为低。
此外，例如，如图12所示，在如此施加电压V1时，基于第一实施例等中所述的原理在存储器件21的半导体层212N和213N之间形成丝210。此时，丝210的阻值足够低于选择晶体管22的ON阻值。因此，如图12所示，在形成丝210之后，半导体层213N和223N各自的电位变得与半导体层212N的电位(-Vwa)相等(大体相等的电位)。
因此，如图12所示，在将被驱动的存储元件20中，因在选择晶体管22的半导体层221P和半导体层223N之间形成的PN结而产生的寄生二极管Di被正向导通。具体地，在本例中，半导体层223N的电位(-Vwa)低于半导体层221P的电位(GND(0V))，并且半导体层223N和半导体层221P之间的电位差Vwa大于寄生二极管Di的阈值电压(约0.7V)。因此，在形成丝210时，使得寄生二极管Di被正向导通的偏置条件(偏置电压的极性和绝对值)被设定。因此，如图12所示，在写入操作时，电子e通过寄生二极管Di向半导体层221P(向GND)移动。具体地，在写入操作期间流动的大部分电流(写入电流)从半导体层223N中流过，但未流向半导体层222N而是流向GND(向GND流出)。换言之，不仅仅通过利用晶体管22施加写入电流(约几mA的大电流)，也通过利用寄生二极管Di使得大部分写入电流的分量能够向GND流动。因此，使得选择晶体管22所需的电流能力(在不被破坏的情况下使写入电流流过的驱动能力)低。
如上所述，在本实施例中，进行利用具有相反极性的电压的写入操作。因此，诸如存储器件21和选择晶体管22之类的部件的耐压被设定为低值，并且选择晶体管22中所需的电流能力被抑制为低。因此，在不设置特殊制造步骤的情况下进一步降低了存储单元1(半导体单元)的面积。
应当理解，如在上述变型例1中，在本实施例中，硅化物层212S、213S、222S和223S也可分别设置在半导体层212N、213N、222N以及223N中。
下面，将说明上述第二实施例的变型例(变型例2～4)。应当注意，使用相同的附图标记来指代与第一实施例中的部件类似的部件，并且适当地省略它们的说明。
[变型例2]
[存储元件20B的构造]
图13和14各自示意地示出了根据变型例2的存储元件(存储元件20B)的剖面构造示例。图13示出了写入操作之前的剖面构造示例，而图14示出了写入操作之后的剖面构造示例。本变型例的存储元件20B包括用于代替图4和5所示的第一实施例中的存储元件20的选择晶体管22的选择晶体管22B。
选择晶体管22B包括在选择晶体管22的半导体层221P中的半导体层223N的附近的半导体层223P，并且其他构造与选择晶体管22类似。这里，作为示例，半导体层223P设置成在半导体层211P的半导体层223N和器件分离部203之间的区域中与半导体层223N分离。应当注意，半导体层223N和223P之间的距离优选为足够大，以至于大到该距离不会影响半导体层223N和221P之间的结耐压的程度。
半导体层223P为P型半导体层，并且可由例如其中掺杂有诸如B之类的杂质的例如Si等的半导体材料制成。另外，半导体层223P还包括注入其中的与同样P型的半导体层221P(背栅BG2)相比具有更高密度的杂质，并且在本示例中，半导体层223P被设定在地电位(GND)。因此，如下所述，半导体层223P用作在写入操作时局部地提取在存储器件21和选择晶体管22B之间流动的写入电流的下述电流提取部。
[存储元件20B中的写入操作]
如图14和15所示，丝210基本由与第二实施例中类似的方法形成，并由此，在本变型例的存储元件20B中也进行在存储器件21上的写入操作。
然而，在本变型例中，由于在半导体层221P中设置上述半导体层(电流提取部)223P，因此可获得如下功能。即，例如，如图15所示，写入电流(电子e)不仅向在半导体层221P和223N之间形成的寄生二极管Di1流动，还向在半导体层221P和223P之间形成的寄生二极管Di2流动。换言之，写入电流从半导体层223N向半导体层221P(背栅BG2；GND)和半导体层223P(电流提取部；GND)二者均流动。因此，在本变型例中，设置有更多的写入电流的电流通路，并由此，写入电流有效地向GND逃逸。因此，进一步降低选择晶体管22B的面积，并由此进一步降低存储单元1(半导体单元)的面积。
应当注意，如在上述变型例1中，在本变型例中，硅化物层212S、213S、222S和223S也可分别设置在半导体层212N、213N、222N以及223N中。
[变型例3]
[存储元件20C的构造]
图16示意地示出了根据变型例3的存储元件(存储元件20C)的剖面结构示例(在写入操作之前的剖面结构示例)。本变型例的存储元件20C包括用于代替图4所示的第一实施例中的存储元件20的选择晶体管22的选择晶体管22C。
选择晶体管22C包括在选择晶体管22的半导体层221P中的半导体层223N周围的扩散层223N2，并且其他构造与选择晶体管22类似。这里，作为示例，扩散层223N2设置成围绕半导体层221P中的半导体层223N。应当注意，扩散层223N2的形成区域期望地设置成不从半导体层223N的形成区域向半导体层222N延伸，目的是不降低半导体层223N和222N之间的隔离耐压。
扩散层223N2由N型半导体层形成，并且可由例如其中掺杂有诸如As和P之类的杂质的例如Si等的半导体材料制成。另外，扩散层223N2包括注入其中的与同样N型的半导体层223N相比具有更低密度的杂质。这类扩散层223N2的设置扩展了形成于半导体层221P和223N之间的寄生二极管Di中的结面积(PN结的面积)。应当注意，优选地例如使用现有步骤而无需提供额外步骤来形成扩散层223N2。
[存储元件20C中的写入操作]
如图17所示，丝210基本由与第二实施例中类似的方法形成，并由此，在本变型例的存储元件20C中也进行在存储器件21上的写入操作。
然而，在本实施例中，由于在半导体层221P中设置有上述扩散层223N2，因此也可获得如下功能。即，如上所述，扩展了形成于半导体层221P和223N之间的寄生二极管Di中的结面积，并因此，寄生二极管Di的阈值电压Vf变小。因此，更易于导通(更易于进行正向操作)寄生二极管Di。因此，写入电流(电子e)有效地向GND(向半导体层221P)通过(逃逸)。因此，进一步降低了选择晶体管22C的面积，并由此，进一步降低了存储单元1(半导体单元)的面积。
应当理解，如在上述变型例1中，在本变型例中，硅化物层212S、213S、222S和223S也可分别设置半导体层212N、213N、222N以及223N中。
[变型例4]
[存储元件20D的构造]
图18示意地示出了根据变型例4的存储元件(存储元件20D)的剖面构造示例(在写入操作之前的剖面构造示例)。本变型例中的存储元件20D不包括位于图4所示的第一实施例的存储元件20中的存储器件21和选择晶体管22之间的部分区域中的器件分离部203。
具体地，在本示例中，在半导体层223N和213N之间的区域中，器件分离部203未形成于包括半导体层221P和一部分半导体层210N的区域中(见图18中标记Pd)。从而，如图18所示，在半导体层223N和213N之间的区域中，沿横向方向由半导体层223N(射极)、半导体层221P(基极)以及半导体层210N(集电极)形成NPN型的双极型晶体管Tr。
[存储元件20D中的写入操作]
如图19所示，丝210基本由与第二实施例中类似的方法形成，并由此，在本变型例的存储元件20D中也进行在存储器件21上的写入操作。
然而，在本实施例中，由于在半导体层221P中形成有上述NPN型的双极型晶体管Tr，因此也可获得如下功能。即，双极型晶体管Tr在写入操作时进行操作，并由此，例如，如图19所示，写入电流(电子e)不仅向在半导体层221P和223N之间形成的寄生二极管Di1流动，还向双极型晶体管Tr流动。换言之，写入电流从半导体层223N不仅向半导体层221P(背栅BG2；GND)流动，也通过双极型晶体管Tr向半导体层210N(背栅BG1；GND)流动。因此，在本变型例中，设置有更多的写入电流的电流通路，并由此，写入电流有效地向GND逃逸。因此，进一步降低选择晶体管22的面积，并由此进一步降低存储单元1(半导体单元)的面积。
应当理解，如在上述变型例1中，在本变型例中，硅化物层212S、213S、222S和223S也可分别设置在半导体层212N、213N、222N以及223N中。
[第三实施例]
下面将说明本发明的第三实施例。在本实施例中，与第二实施例不同，并未利用具有相反极性的电压(具有负极性的电压)进行写入操作。应当注意，使用相同的附图标记来指代与第二实施例中的部件类似的部件，并且适当地省略它们的说明。
[写入操作]
首先，在本实施例的写入操作中，在第二实施例所述的利用具有相反极性电压的写入操作时，将电位"+Vwa"增加到被施加至各个电极的电压的值，使得具有负极性电位(-Vwa)的部分变为0V。
具体地，例如，如图20所示，在将被驱动的存储元件20中，在本实施例中的写入操作时，分别向存储器件21和选择晶体管22中的各个电极、各个半导体等施加如下电压。首先，如上所述，通过位线BL向存储器件21中的电极215A(半导体层212N)和电极215C(导电膜217)各自施加0V(＝(-Vwa)+Vwa)。另外，通过基准线SL向选择晶体管22中的电极225A(半导体层222N)施加具有正极性的电压(+(Vwb+Vwa))，并且通过字线WL向选择晶体管22中的电极225C(导电膜227)施加具有正极性的电压(+(Vwc+Vwa))。此时，在将被驱动的存储元件20中选择晶体管22被导通。因此，半导体层222N的电位(+(Vwb+Vwa))也被施加至选择晶体管22中的半导体层223N中。另外，具有正极性的电位(+(Vwb+Vwa))也从半导体层223N通过电极225B、布线208B以及电极215B被施加至存储器件21中的半导体层213N。
如上所述，在将被驱动的存储元件20的存储器件21中，存储元件20的选择晶体管22被导通，并由此不能够向半导体层212N和213N之间施加具有相反极性的电压(具有负极性的电压)。具体地，具有正极性的电压(+(Vwb+Vwa))被施加至半导体层213N，而另一方面，0V被施加至半导体层212N。因此，如图20所示，在存储器件21中的半导体层212N和213N之间生成了第一实施例所述的不低于阈值的电压V1(用于形成丝210的写入电压)。换言之，通过具有正极性的电压(+(Vwb+Vwa))的绝对值(Vwb+Vwa)和0V的加法可获得写入操作时所需的电压(电位差)V1(V1＝(Vwb+Vwa))。
此外，例如，如图21所示，在如此施加电压V1时，基于第一实施例等中所述的原理在存储器件21的半导体层212N和213N之间形成丝210。此时，丝210的阻值足够低于选择晶体管22的ON阻值。因此，如图21所示，在形成丝210之后，半导体层213N和223N各自的电位变得与半导体层212N的电位(0V)相等(大体相等)。
因此，如图21所示，在将被驱动的存储元件20中，因在选择晶体管22的半导体层221P和半导体层223N之间形成的PN结而产生的寄生二极管Di被正向导通。具体地，在本例中，半导体层223N的电位(0V)低于半导体层221P的电位(Vdd)，并且半导体层223N和半导体层221P之间的电位差Vdd大于寄生二极管Di的阈值电压(约0.7V)。因此，在形成丝210时，设定使得寄生二极管Di被正向导通的偏置条件(偏置电压的极性和绝对值)。因此，如图21所示，在写入操作时，电子e通过寄生二极管Di向半导体层221P(向Vdd)移动。具体地，在写入操作期间流动的大部分电流(写入电流)从半导体层223N中流过，但未流向半导体层222N而是流向Vdd(向Vdd逃逸)。换言之，不仅仅利用晶体管22施加写入电流(约几mA的大电流)，也使得大部分写入电流能够利用寄生二极管Di向Vdd流动。因此，使得选择晶体管22所需的电流能力(在不被损坏的情况下使得写入电流通过的驱动能力)低。
如上所述，在本实施例中进行如第二实施例等中的写入操作，并且可在不利用具有相反极性的电压(具有负极性的电压)的情况下获取类似效果。换言之，选择晶体管22中所需的电流能力被抑制为低。因此，在不提供特殊制造步骤的情况下进一步降低了存储单元1(半导体单元)的面积。
应当注意，在本实施例的写入操作中，与第二实施例不同，由于本实施例中的写入操作未利用如上所述的具有相反极性的电压(具有负极性的电压)，因此写入操作时所需的电压V1并不被选择晶体管22和存储器件21分离。因此，在本实施例中，施加至存储器件21和选择晶体管22中的各个电极的电压高于第二实施例中的电压。因此，优选地将诸如存储器件21和选择晶体管22之类的部件各自的耐压设定为高。鉴于此，在图20和21所示的存储元件20中，用作DNW的半导体层210N从存储器件21侧向选择晶体管22侧延伸地形成(形成为由半导体层210N围绕半导体层221P)。换言之，如图20和21所示的选择晶体管22具有如存储器件21的三阱结构。然而，在如在上文中所述的本实施例中，选择晶体管22也可具有双阱结构。
应当理解，如在上述变型例1中，在本实施例中，硅化物层212S、213S、222S和223S也可分别设置在半导体层212N、213N、222N以及223N中。
此外，上述变型例2～4中的至少一种构造可与本实施例相结合采用。[第四实施例]
下面将说明本发明的第四实施例。与上述实施例等不同，本实施例具有如下结构：在存储器件中未在电极215A和215C之间进行布线连接(电连接)。应当注意，使用相同的附图标记来指代与第一实施例中的部件类似的部件，并且适当地省略它们的说明。
[存储元件20E的构造]
图22示意地示出了根据本实施例的存储元件(存储元件20E)的剖面构造示例(在写入操作之前的剖面构造示例)。图23示出了存储元件20E的电路构造示例。本实施例的存储元件20E包括用于代替图4所示的第一实施例中的存储元件20的存储器件21的存储器件21E。
存储器件21E不包括存储器件21中的布线208A，并且具有在电极215A和215C之间未进行布线连接(电连接)的上述构造。存储器件21E的其他构造与存储器件21类似。
[存储元件20E的写入操作]
如图24所示，丝210基本由与上述实施例中类似的方法形成，并由此，在本实施例的存储元件20E中也进行在存储器件21E上的写入操作。因此，在本实施例中，从与上述实施例等中的那些类似的功能中也可获得与上述实施例等中类似的效果。
具体地，在采用与第二实施例(以及变型例2～4)类似的(利用具有相反极性的电压进行写入操作)方法时，将诸如存储器件21E和选择晶体管22之类的部件的耐压设定为低，并由此进一步实现面积降低。
应当理解，如在上述变型例1中，在本实施例中，硅化物层212S、213S、222S和223S也可分别设置在半导体层212N、213N、222N以及223N中。
此外，上述变型例2～4中的至少一种构造可与本实施例相结合采用。
[第五实施例]
下面将说明本发明的第五实施例。本实施例具有如下构造：存储器件和选择晶体管中的半导体层的导电类型(P型和N型)与上述实施例等中的关系相反。应当注意，使用相同的附图标记来指代与第一实施例中的部件类似的部件，并且适当地省略它们的说明。
[存储元件20F的构造]
图25和26各自示意地示出了根据本实施例的存储元件(存储元件20F)的剖面构造示例。图25示出了在写入操作之前的剖面构造示例，而图26示出了在写入操作之后的构造示例。本实施例中的存储元件20F包括分别用于代替图4和5所示的第一实施例的存储元件20中的存储器件21和选择晶体管22的存储器件21F和选择晶体管22F。
[存储器件21F]
如图25所示，在写入操作之前，存储器件21F具有层叠结构，该层叠结构包括半导体层211N、212P和213P、三个电极215A、215B和215C、绝缘层204、布线208A、介电膜216以及导电膜217。另外，如图26所示，在写入操作之后，包括上述层叠结构在内，存储器件21F还包括如上述实施例等中的丝210。在本示例中，丝210穿过半导体层211N形成于半导体层212P和213P之间的区域中，并且用作电连接半导体层212P和213P(电极215A和215B)的导电路径。
半导体层211N(第一半导体层)为N型半导体层，并且形成在半导体基板200P中。半导体层211N构成所谓的N阱，并且也用作存储器件21F的背栅(BG1)。例如，半导体层211N可由其中掺杂有诸如As和P之类的杂质的例如Si等的半导体材料制成。
半导体层212P(第二半导体层)和半导体层213P(第三半导体层)布置成在半导体层211N中以预定间隔彼此分离，并且各自为P型半导体层(各自形成所谓的P+层)。例如，半导体层212P和213P各自可由其中掺杂有诸如B之类的杂质的例如Si等的半导体材料制成。
[选择晶体管22F]
如图25和26所示，在写入操作之前的选择晶体管22F和在写入操作之后的选择晶体管22F均具有层叠结构，该层叠结构包括半导体层221N、222P和223P、三个电极225A、225B和225C、绝缘层204、介电膜226以及导电膜227。
半导体层221N(第四半导体层)为N型半导体层，并且形成在半导体基板200P中。半导体层221N构成所谓的N阱，并且也用作选择晶体管22F的背栅(BG2)。例如，半导体层221N可由其中掺杂有诸如As和P之类的杂质的例如Si等的半导体材料制成。
半导体层222P(第五半导体层)和半导体层223P(第六半导体层)布置成在半导体层221N中以预定间隔彼此分离，并且各自为P型半导体层(各自形成所谓的P+层)。例如，半导体层222P和223P各自可由其中掺杂有诸如B之类的杂质的例如Si等的半导体材料制成。
[存储元件20F中的写入操作]
在本实施例中，丝210基本上也由与上述实施例中类似的方法形成，并由此，在存储器件21F上进行写入操作。
然而，在本实施例中，丝210由通过迁移而移动至半导体层211N中的用于构成电极215A的导电部件和用于构成电极215B的导电部件中的至少一者形成。
在本实施例中，从与上述实施例等中的那些类似的功能中也可获得与上述实施例等中类似的效果。
应当注意，例如，如图27和28所示的存储元件20G(其包括存储器件21G和选择晶体管22F)，本实施例可具有与第四实施例类似的构造。换言之，可不在存储器件21G中进行电极215A和215C之间的布线连接(电连接)。这里，图27示出了在写入操作之前存储元件20G的剖面构造示例，而图28示出了在写入操作之后存储元件20G的剖面构造示例。同样，在具有这种构造的存储元件20G中，可以从与第四实施例类似的功能中可获得与第四实施例中类似的效果。
此外，如在上述变型例1中，在实施例中，硅化物层212S、213S、222S和223S也可分别设置在半导体层212N、213N、222P以及223P中。
此外，上述第二和第三实施例以及变型例2～4中的至少一种构造可结合本实施例采用。
[应用示例]
下面将给出将上述实施例和变型例各自所述的半导体单元(存储单元)应用至电子设备的示例。
根据上述本发明的实施例等的半导体单元可应用于诸如电视、数字照相机、笔记本个人电脑、诸如移动电话的个人数字助理以及便携摄像机之类的任何领域。具体地，上述实施例等的半导体单元可应用于嵌入至各种电子设备中的半导体单元(存储单元)。
[应用示例1]
图29示出了应用有任一上述实施例等的半导体单元的电视的外观。该电视包括例如包括前面板410和滤光玻璃420的图像显示屏部400。
[应用示例2]
图30A和30B各自示出了应用了任一上述实施例等的半导体单元的数字照相机的外观。数字照相机可包括例如：用于闪光的发光部510、显示部520、菜单切换530以及快门按钮540。
在上文中，参考优选实施例、变型例以及应用示例对本发明的技术进行了描述。然而，本发明不局限于上述实施例等，并且可进行各种变形。
例如，上述实施例等中所述的各个层的材料不是限制性的，并且可使用其他材料。另外，在上述实施例等中使用具体示例说明了诸如存储器件、存储元件以及存储单元之类的部件的构造。然而，无需设置所有层，并且可进一步设置其他层。
此外，在上述实施例等中描述了在半导体单元(存储单元)中设置多个存储器件的情况。然而，这不是限制性的，并且可在半导体单元中设置单个存储器件。
此外，参考作为本发明的半导体单元的示例的存储单元对上述实施例等进行描述。然而，半导体单元可由半导体集成电路构成，半导体集成电路包括除这类存储单元之外的包括其他器件(诸如晶体管、电容器以及电阻器件)。
根据本发明的上述示例实施例和变型例，至少能够实现如下构造。
(1)一种半导体单元，其具有至少一个存储器件，所述至少一个存储器件各自包括：
第一导电类型的第一半导体层；
第二导电类型的第二半导体层和第三半导体层，所述第二半导体层和第三半导体层布置成在所述第一半导体层中彼此分离；
第一介电膜和第一导电膜，二者均设置在所述第一半导体层上与所述第二半导体层和第三半导体层之间的区域相对应的区域中，所述第一介电膜位于低于所述第一导电膜的层中；
第一电极，其与所述第二半导体层电连接；
第二电极，其与所述第三半导体层电连接；
第三电极，其与所述第一导电膜电连接，所述第三电极电连接至所述第一电极，其中，
在所述至少一个存储器件中，在向所述第一电极和第二电极之间施加不低于预定阈值的电压时，在所述第二半导体层和第三半导体层之间的区域中形成丝，并由此进行信息的写入操作，所述丝为用于电连接所述第二半导体层和所述第三半导体层的导电路径。
(2)如(1)所述的半导体单元，其中，
至少一个选择晶体管以一一对应关系与所述至少一个存储器件串联连接，所述至少一个选择晶体管各自用于从所述所述至少一个存储器件中选取将被驱动的存储器件，并且
所述选择晶体管被导通，并由此在所述将被驱动的存储器件中的所述第一电极和所述第二电极之间生成不低于阈值的电位差。
(3)如(2)所述的半导体单元，其中，在所述将被驱动的存储器件中，与所述将被驱动的存储器件相对应的所述选择晶体管被导通，以允许向所述第一电极和所述第二电极分别施加具有相反极性的电压，并由此在所述第一电极和所述第二电极之间生成不低于阈值的电位差。
(4)如(2)所述的半导体单元，其中，在所述将被驱动的存储器件中，与所述将被驱动的存储器件相对应的所述选择晶体管被导通，从而不允许向所述第一电极和所述第二电极分别施加具有相反极性的电压，并由此在所述第一电极和所述第二电极之间生成不低于阈值的电位差。
(5)如(2)～(4)中的任一项所述的半导体单元，其中，所述至少一个选择晶体管各自包括：
第一导电类型的第四半导体层，
第二导电类型的第五半导体层和第六半导体层，所述第五半导体层和第六半导体层布置成在所述第四半导体层中彼此分离；
第二介电膜和第二导电膜，二者均设置在所述第四半导体层上与所述第五半导体层和所述第六半导体层之间的区域相对应的区域中，所述第二介电膜位于低于所述第二导电膜的层中；
第四电极，其与所述第五半导体层电连接；
第五电极，其与所述第六半导体层电连接；
第六电极，其与所述第二导电膜电连接，并且
所述至少一个存储器件各自中的所述第二电极与所述至少一个选择晶体管各自中的所述第五电极电连接。
(6)如(5)所述的半导体单元，其中，在因写入操作而在所述将被驱动的存储器件中形成所述丝时，在与所述将被驱动的存储器件相对应的选择晶体管的所述第六半导体层和所述第四半导体层之间形成的寄生二极管被正向导通。
(7)如(5)或者(6)所述的半导体单元，其中，在所述第四半导体层中设置有电流提取部，在进行所述写入操作时，所述电流提取部用于局部地提取在所述将被驱动的存储器件和与所述将被驱动的存储器件相对应的选择晶体管之间流动的写入电流。
(8)如(5)～(7)中的任一项所述的半导体单元，其中，在所述第四半导体层中的所述第六半导体层周围设置有第二导电类型的扩散层。
(9)如(5)～(8)中的任一项所述的半导体单元，其中，
所述第一半导体层形成于第二类型的第七半导体层中，并且
所述第一半导体层通过所述第七半导体层与所述第四半导体层电分离。
(10)如(9)所述的半导体单元，其中，在所述第二电极和所述第五电极之间的区域中，由所述第六半导体层、所述第四半导体层以及所述第七半导体层形成双极型晶体管。
(11)如(10)所述的半导体单元，其中，在进行写入操作时所述双极型晶体管进行操作，并由此，在所述将被驱动的存储器件和与所述将被驱动的存储器件相对应的选择晶体管之间流动的写入电流通过所述双极型晶体管不仅流向所述第四半导体层，也流向所述第七半导体层。
(12)如(5)～(11)中的任一项所述的半导体单元，其中，所述第二半导体层和所述第三半导体层之间的分离长度短于所述第五半导体层和所述第六半导体层之间的分离长度。
(13)如(2)～(12)中的任一项所述的半导体单元，其中，所述丝的阻值低于所述选择晶体管的ON阻值。
(14)如(1)～(13)中的任一项所述的半导体单元，进一步包括：驱动部，其用于通过在所述第一电极和所述第二电极之间施加不低于阈值的电压而在所述至少一个存储器件中的将被驱动的存储器件上进行写入操作。
(15)如(1)～(14)中的任一项所述的半导体单元，其中，用于构成所述第一电极的导电部件和用于构成所述第二电极的导电部件中的至少一者通过迁移而移动，并由此形成所述丝。
(16)如(1)～(14)中的任一项所述的半导体单元，其中，在所述第二半导体层和所述第三半导体层各自中设置有硅化物层。
(17)如(16)所述的半导体单元，其中，用于构成所述第一电极、构成所述第二电极和构成所述硅化物层的导电部件中的至少一者通过迁移而移动，并由此形成所述丝。
(18)一种电子设备，其具有包括至少一个存储器件的半导体单元，所述至少一个存储器件各自包括：
第一导电类型的第一半导体层；
第二导电类型的第二半导体层和第三半导体层，所述第二半导体层和第三半导体层布置成在所述第一半导体层中彼此分离；
第一介电膜和第一导电膜，二者均设置在所述第一半导体层上与所述第二半导体层和第三半导体层之间的区域相对应的区域中，所述第一介电膜位于低于所述第一导电膜的层中；
第一电极，其与所述第二半导体层电连接；
第二电极，其与所述第三半导体层电连接；
第三电极，其与所述第一导电膜电连接，所述第三电极电连接至所述第一电极，其中，
在所述至少一个存储器件中，在向所述第一电极和第二电极之间施加不低于预定阈值的电压时，在所述第二半导体层和第三半导体层之间的区域中形成丝，并由此进行信息的写入操作，所述丝为用于电连接所述第二半导体层和所述第三半导体层的导电路径。
(19)一种存储器件，其包括：
第一导电类型的第一半导体层；
第二导电类型的第二半导体层和第三半导体层，所述第二半导体层和第三半导体层布置成在所述第一半导体层中彼此分离；
第一介电膜和第一导电膜，二者均设置在所述第一半导体层上与所述第二半导体层和第三半导体层之间的区域相对应的区域中，所述第一介电膜位于低于所述第一导电膜的层中；
第一电极，其与所述第二半导体层电连接；
第二电极，其与所述第三半导体层电连接；
第三电极，其与所述第一导电膜电连接，所述第三电极电连接至所述第一电极，其中，
在向所述第一电极和第二电极之间施加不低于预定阈值的电压时，在所述第二半导体层和第三半导体层之间的区域中形成丝，并由此进行信息的写入操作，所述丝为用于电连接所述第二半导体层和所述第三半导体层的导电路径。
(20)一种半导体单元的操作方法，该方法包括：
针对至少一个存储器件中的将被驱动的存储器件，所述至少一个存储器件各自包括：第一导电类型的第一半导体层；第二导电类型的第二和第三半导体层，所述第二和第三半导体层布置成在所述第一半导体层中彼此分离；第一介电膜和第一导电膜，二者均设置在所述第一半导体层上的与所述第二半导体层和第三半导体层之间的区域相对应的区域中，所述第一介电膜位于低于所述第一导电膜的层中；第一电极，其与所述第二半导体层电连接；第二电极，其与所述第三半导体层电连接；第三电极，其与所述第一导电膜电连接，所述第三电极电连接至所述第一电极，
通过向所述第一电极和第二电极之间施加不低于预定阈值的电压以在所述第二半导体层和第三半导体层之间的区域中形成丝，从而进行信息的写入操作，所述丝为用于电连接所述第二半导体层和所述第三半导体层的导电路径。
本申请包含于2012年4月27日向日本专利局提交的日本优先权专利申请JP 2012-103239的公开内容相关的主题，在这里将该在先申请的全部内容以引用的方式并入本文。
本领域的技术人员应当理解只要在随附权利要求或其等效物的范围内，可根据设计需要和其他因素进行各种变型、结合、子结合以及变更。

Claims (20)

1.一种半导体单元，其具有至少一个存储器件，所述至少一个存储器件各自包括：
第一导电类型的第一半导体层；
第二导电类型的第二半导体层和第三半导体层，所述第二半导体层和第三半导体层布置成在所述第一半导体层中彼此分离；
第一介电膜和第一导电膜，二者均设置在所述第一半导体层上与所述第二半导体层和第三半导体层之间的区域相对应的区域中，所述第一介电膜位于低于所述第一导电膜的层中；
第一电极，其与所述第二半导体层电连接；
第二电极，其与所述第三半导体层电连接；
第三电极，其与所述第一导电膜电连接，所述第三电极电连接至所述第一电极，其中，
在所述至少一个存储器件中，在向所述第一电极和第二电极之间施加不低于预定阈值的电压时，在所述第二半导体层和第三半导体层之间的区域中形成丝，并由此进行信息的写入操作，所述丝为用于电连接所述第二半导体层和所述第三半导体层的导电路径。
2.如权利要求1所述的半导体单元，其中，
至少一个选择晶体管以一一对应关系与所述至少一个存储器件串联连接，所述至少一个选择晶体管各自用于从所述所述至少一个存储器件中选取将被驱动的存储器件，并且
所述选择晶体管被导通，并由此在所述将被驱动的存储器件中的所述第一电极和所述第二电极之间生成不低于阈值的电位差。
3.如权利要求2所述的半导体单元，其中，在所述将被驱动的存储器件中，与所述将被驱动的存储器件相对应的所述选择晶体管被导通，以允许向所述第一电极和所述第二电极分别施加具有相反极性的电压，并由此在所述第一电极和所述第二电极之间生成不低于阈值的电位差。
4.如权利要求2所述的半导体单元，其中，在所述将被驱动的存储器件中，与所述将被驱动的存储器件相对应的所述选择晶体管被导通，从而不允许向所述第一电极和所述第二电极分别施加具有相反极性的电压，并由此在所述第一电极和所述第二电极之间生成不低于阈值的电位差。
5.如权利要求2所述的半导体单元，其中，所述至少一个选择晶体管各自包括：
第一导电类型的第四半导体层，
第二导电类型的第五半导体层和第六半导体层，所述第五半导体层和第六半导体层布置成在所述第四半导体层中彼此分离；
第二介电膜和第二导电膜，二者均设置在所述第四半导体层上与所述第五半导体层和所述第六半导体层之间的区域相对应的区域中，所述第二介电膜位于低于所述第二导电膜的层中；
第四电极，其与所述第五半导体层电连接；
第五电极，其与所述第六半导体层电连接；
第六电极，其与所述第二导电膜电连接，并且
所述至少一个存储器件各自中的所述第二电极与所述至少一个选择晶体管各自中的所述第五电极电连接。
6.如权利要求5所述的半导体单元，其中，在因写入操作而在所述将被驱动的存储器件中形成所述丝时，在与所述将被驱动的存储器件相对应的选择晶体管的所述第六半导体层和所述第四半导体层之间形成的寄生二极管被正向导通。
7.如权利要求5所述的半导体单元，其中，在所述第四半导体层中设置有电流提取部，在进行所述写入操作时，所述电流提取部用于局部地提取在所述将被驱动的存储器件和与所述将被驱动的存储器件相对应的选择晶体管之间流动的写入电流。
8.如权利要求5所述的半导体单元，其中，在所述第四半导体层中的所述第六半导体层周围设置有第二导电类型的扩散层。
9.如权利要求5所述的半导体单元，其中，
所述第一半导体层形成于第二类型的第七半导体层中，并且
所述第一半导体层通过所述第七半导体层与所述第四半导体层电分离。
10.如权利要求9所述的半导体单元，其中，在所述第二电极和所述第五电极之间的区域中，由所述第六半导体层、所述第四半导体层以及所述第七半导体层形成双极型晶体管。
11.如权利要求10所述的半导体单元，其中，在进行写入操作时所述双极型晶体管进行操作，并由此，在所述将被驱动的存储器件和与所述将被驱动的存储器件相对应的选择晶体管之间流动的写入电流通过所述双极型晶体管不仅流向所述第四半导体层，也流向所述第七半导体层。
12.如权利要求5所述的半导体单元，其中，所述第二半导体层和所述第三半导体层之间的分离长度短于所述第五半导体层和所述第六半导体层之间的分离长度。
13.如权利要求2所述的半导体单元，其中，所述丝的阻值低于所述选择晶体管的ON阻值。
14.如权利要求1所述的半导体单元，进一步包括：驱动部，其用于通过在所述第一电极和所述第二电极之间施加不低于阈值的电压而在所述至少一个存储器件中的将被驱动的存储器件上进行写入操作。
15.如权利要求1所述的半导体单元，其中，用于构成所述第一电极的导电部件和用于构成所述第二电极的导电部件中的至少一者通过迁移而移动，并由此形成所述丝。
16.如权利要求1所述的半导体单元，其中，在所述第二半导体层和所述第三半导体层各自中设置有硅化物层。
17.如权利要求16所述的半导体单元，其中，用于构成所述第一电极、构成所述第二电极和构成所述硅化物层的导电部件中的至少一者通过迁移而移动，并由此形成所述丝。
18.一种电子设备，其具有包括至少一个存储器件的半导体单元，所述至少一个存储器件各自包括：
第一导电类型的第一半导体层；
第二导电类型的第二半导体层和第三半导体层，所述第二半导体层和第三半导体层布置成在所述第一半导体层中彼此分离；
第一介电膜和第一导电膜，二者均设置在所述第一半导体层上与所述第二半导体层和第三半导体层之间的区域相对应的区域中，所述第一介电膜位于低于所述第一导电膜的层中；
第一电极，其与所述第二半导体层电连接；
第二电极，其与所述第三半导体层电连接；
第三电极，其与所述第一导电膜电连接，所述第三电极电连接至所述第一电极，其中，
在所述至少一个存储器件中，在向所述第一电极和第二电极之间施加不低于预定阈值的电压时，在所述第二半导体层和第三半导体层之间的区域中形成丝，并由此进行信息的写入操作，所述丝为用于电连接所述第二半导体层和所述第三半导体层的导电路径。
19.一种存储器件，其包括：
第一导电类型的第一半导体层；
第二导电类型的第二半导体层和第三半导体层，所述第二半导体层和第三半导体层布置成在所述第一半导体层中彼此分离；
第一介电膜和第一导电膜，二者均设置在所述第一半导体层上与所述第二半导体层和第三半导体层之间的区域相对应的区域中，所述第一介电膜位于低于所述第一导电膜的层中；
第一电极，其与所述第二半导体层电连接；
第二电极，其与所述第三半导体层电连接；
第三电极，其与所述第一导电膜电连接，所述第三电极电连接至所述第一电极，其中，
在向所述第一电极和第二电极之间施加不低于预定阈值的电压时，在所述第二半导体层和第三半导体层之间的区域中形成丝，并由此进行信息的写入操作，所述丝为用于电连接所述第二半导体层和所述第三半导体层的导电路径。
20.一种半导体单元的操作方法，该方法包括：
针对至少一个存储器件中的将被驱动的存储器件，所述至少一个存储器件各自包括：第一导电类型的第一半导体层；第二导电类型的第二和第三半导体层，所述第二和第三半导体层布置成在所述第一半导体层中彼此分离；第一介电膜和第一导电膜，二者均设置在所述第一半导体层上的与所述第二半导体层和第三半导体层之间的区域相对应的区域中，所述第一介电膜位于低于所述第一导电膜的层中；第一电极，其与所述第二半导体层电连接；第二电极，其与所述第三半导体层电连接；第三电极，其与所述第一导电膜电连接，所述第三电极电连接至所述第一电极，
通过向所述第一电极和第二电极之间施加不低于预定阈值的电压以在所述第二半导体层和第三半导体层之间的区域中形成丝，从而进行信息的写入操作，所述丝为用于电连接所述第二半导体层和所述第三半导体层的导电路径。
CN201380020841.2A 2012-04-27 2013-04-08 存储器件、半导体单元及其操作方法和电子设备 Withdrawn CN104246896A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012103239A JP2013232494A (ja) 2012-04-27 2012-04-27 記憶素子、半導体装置およびその動作方法、ならびに電子機器
JP2012-103239 2012-04-27
PCT/JP2013/061136 WO2013161595A1 (en) 2012-04-27 2013-04-08 Memory device, semiconductor unit and method of operating the same, and electronic apparatus

Publications (1)

Publication Number Publication Date
CN104246896A true CN104246896A (zh) 2014-12-24

Family

ID=48614094

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380020841.2A Withdrawn CN104246896A (zh) 2012-04-27 2013-04-08 存储器件、半导体单元及其操作方法和电子设备

Country Status (6)

Country Link
US (1) US9336895B2 (zh)
JP (1) JP2013232494A (zh)
KR (1) KR20150004330A (zh)
CN (1) CN104246896A (zh)
TW (1) TWI483347B (zh)
WO (1) WO2013161595A1 (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015076556A (ja) * 2013-10-10 2015-04-20 ソニー株式会社 メモリ装置、書込方法、読出方法
JP6594725B2 (ja) * 2015-02-03 2019-10-23 エイブリック株式会社 半導体不揮発性メモリ素子およびその製造方法
US9852805B2 (en) * 2015-06-25 2017-12-26 Kilopass Technology, Inc. Write enhancement for one time programmable (OTP) semiconductors
KR102633049B1 (ko) * 2016-01-08 2024-02-06 삼성전자주식회사 반도체 소자
US10032522B2 (en) * 2016-06-10 2018-07-24 Synopsys, Inc. Three-transistor OTP memory cell
JP7420786B2 (ja) 2019-03-15 2024-01-23 ソニーセミコンダクタソリューションズ株式会社 半導体回路および電子機器
US11107730B1 (en) 2020-05-04 2021-08-31 Nanya Technology Corporation Method of manufacturing semiconductor device with anti-fuse structures
TWI749953B (zh) * 2020-05-04 2021-12-11 南亞科技股份有限公司 半導體結構及半導體佈局結構
US11315918B2 (en) 2020-05-04 2022-04-26 Nanya Technology Corporation Semiconductor structure and semiconductor layout structure
CN115871338A (zh) * 2021-09-30 2023-03-31 群创光电股份有限公司 具有记忆单元的加热器装置及其操作方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10256486A1 (de) * 2002-12-03 2004-07-15 Infineon Technologies Ag Verfahren zum Herstellen einer Speicherzelle, Speicherzelle und Speicherzellen-Anordnung
AU2003283684A1 (en) * 2002-12-12 2004-06-30 Koninklijke Philips Electronics N.V. One-time programmable memory device
US20100108975A1 (en) * 2008-11-05 2010-05-06 Seagate Technology Llc Non-volatile memory cell formation
US8183126B2 (en) * 2009-07-13 2012-05-22 Seagate Technology Llc Patterning embedded control lines for vertically stacked semiconductor elements
JP2012174863A (ja) * 2011-02-21 2012-09-10 Sony Corp 半導体装置およびその動作方法
US8258586B1 (en) * 2011-03-11 2012-09-04 Texas Instruments Incorporated Non-volatile anti-fuse with consistent rupture
US8659929B2 (en) * 2011-06-30 2014-02-25 Crossbar, Inc. Amorphous silicon RRAM with non-linear device and operation

Also Published As

Publication number Publication date
JP2013232494A (ja) 2013-11-14
WO2013161595A1 (en) 2013-10-31
TWI483347B (zh) 2015-05-01
US20150302932A1 (en) 2015-10-22
KR20150004330A (ko) 2015-01-12
US9336895B2 (en) 2016-05-10
TW201351568A (zh) 2013-12-16

Similar Documents

Publication Publication Date Title
CN104246896A (zh) 存储器件、半导体单元及其操作方法和电子设备
US9013910B2 (en) Antifuse OTP memory cell with performance improvement prevention and operating method of memory
JP5124456B2 (ja) 一回限りプログラム可能なメモリ及びそれを動作させる方法
CN102682849A (zh) 半导体装置及其操作方法
CN104078465B (zh) 非易失性存储器单元与读取的方法
EP3133605B1 (en) Antifuse-type one time programming memory cell and array structure with same
US20100232203A1 (en) Electrical anti-fuse and related applications
CN113257850B (zh) 电阻式存储器胞及其相关的阵列结构
US20100244144A1 (en) Electrical fuse and related applications
Huang et al. A new CMOS logic anti-fuse cell with programmable contact
JP2010251491A (ja) 抵抗変化型メモリデバイスおよびその動作方法
TWI502722B (zh) 改善讀取特性的反熔絲單次可程式記憶胞及記憶體的操作方法
US7872898B2 (en) One time programmable read only memory and programming method thereof
US9478307B2 (en) Memory device, writing method, and reading method
US20140061765A1 (en) Semiconductor integrated circuit
CN102646451A (zh) 半导体装置及其操作方法
US11842780B2 (en) Semiconductor device and electronic apparatus including the same
KR101958518B1 (ko) 프로그래밍의 신뢰성이 개선된 otp 셀
JP2014179481A (ja) 半導体装置および電子機器
CN108694983B (zh) 非挥发性记忆体及其操作方法
US9941017B1 (en) Antifuse one-time programmable semiconductor memory
CN104009038A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C04 Withdrawal of patent application after publication (patent law 2001)
WW01 Invention patent application withdrawn after publication

Application publication date: 20141224