TW201351568A - 記憶體器件，半導體單元及其操作方法，以及電子裝置 - Google Patents

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Abstract

本發明揭示一種具有記憶體器件之半導體單元，該等記憶體器件之各者包含：一第一半導體層；第二半導體層及第三半導體層；一第一介電薄膜及一第一導電薄膜；第一電極、第二電極及第三電極，其等分別電性連接至該第二半導體層、該第三半導體層及該第一導電薄膜，該第三電極電性連接至該第一電極。在該等記憶體器件中，當在該第一電極與該第二電極之間施加等於或高於一預定臨限值之一電壓時，一纖絲形成於該第二半導體層與該第三半導體層之間之區域中，且藉此執行資訊之寫入操作，該纖絲為電性鏈接該第二半導體層與該第三半導體層之一導電路徑。

Description

記憶體器件，半導體單元及其操作方法，以及電子裝置
本發明係關於一種適合於一單次性可程式化(OTP)器件之記憶體器件、一種包含此一記憶體器件之半導體單元及一種操作該半導體單元之方法、以及一種包含此一半導體單元之電子裝置。
一OTP器件為即使當一單元之電力被切斷時亦能夠儲存資訊之一非揮發性記憶體器件。已針對該OTP器件提出諸如一熔絲類型及一反熔絲類型之若干結構。
在例如一熔絲類型之一OTP器件中，可將一大電流施加至由諸如多晶矽之一材料形成之一電阻器件以熔斷一電阻器，且藉此使兩個電極之間之一狀態自一短路狀態變動至一開路狀態。因此，一熔絲類型之OTP器件執行寫入操作。另一方面，在例如一反熔絲類型之一OTP器件中，將等於或高於一介電耐受電壓之一電壓施加至一金屬氧化物半導體(MOS)類型之一電容器以擊穿一介電薄膜，且藉此使兩個電極之間之一狀態自一開路狀態變動至一短路狀態。換言之，一反熔絲類型之OTP器件藉由使該兩個電極之間之該狀態自一開路狀態變動至一短路狀態而執行資訊寫入操作。
再者，例如，日本未經審查之專利申請公開案(PCT申請案之譯本)第2006-510203號提出一種利用不同於上述技術之一技術之一反熔絲類型之OTP器件。
對於諸如上述記憶體器件之一記憶體器件(OTP器件)，一般期望(例如)改良該器件之可靠性及減小該器件之一面積。因此，期望提出一項技術以實現面積減小且改良該器件之可靠性。
可期望提供一種能夠減小其面積且改良其可靠性之記憶體器件、一種半導體單元及一種操作該半導體單元之方法、以及一種電子裝置。
根據本發明之一實施例，提供一種具有一或複數個記憶體器件之半導體單元，該一或複數個記憶體器件之各者包含：一第一導電類型之一第一半導體層；一第二導電類型之第二半導體層及第三半導體層，其等經配置以在該第一半導體層中彼此分離；一第一介電薄膜及一第一導電薄膜兩者，其等設置於該第一半導體層上之對應於該第二半導體層與該第三半導體層之間之一區域之一區域中，該第一介電薄膜位於比該第一導電薄膜低之層中；一第一電極，其電性連接至該第二半導體層；一第二電極，其電性連接至該第三半導體層；及一第三電極，其電性連接至該第一導電薄膜，該第三電極電性連接至該第一電極。在該一或複數個記憶體器件中，當在該第一電極與該第二電極之間施加等於或高於一預定臨限值之一電壓時，一纖絲形成於該第二半導體層與該第三半導體層之間之該區域中，且藉此執行資訊之寫入操作，該纖絲為電性鏈接該第二半導體層與該第三半導體層之一導電路徑。
根據本發明之一實施例，提供一種具有一半導體單元(其具有一或複數個記憶體器件)之電子裝置，該一或複數個記憶體器件之各者包含：一第一導電類型之一第一半導體層；一第二導電類型之第二半導體層及第三半導體層，其等經配置以在該第一半導體層中彼此分離；一第一介電薄膜及一第一導電薄膜兩者，其等設置於該第一半導 體層上之對應於該第二半導體層與該第三半導體層之間之一區域之一區域中，該第一介電薄膜位於比該第一導電薄膜低之層中；一第一電極，其電性連接至該第二半導體層；一第二電極，其電性連接至該第三半導體層；及一第三電極，其電性連接至該第一導電薄膜，該第三電極電性連接至該第一電極。在該一或複數個記憶體器件中，當在該第一電極與該第二電極之間施加等於或高於一預定臨限值之一電壓時，一纖絲形成於該第二半導體層與該第三半導體層之間之該區域中，且藉此執行資訊之寫入操作，該纖絲為電性鏈接該第二半導體層與該第三半導體層之一導電路徑。
根據本發明之一實施例，提供一種記憶體器件，其包含：一第一導電類型之一第一半導體層；一第二導電類型之第二半導體層及第三半導體層，其等經配置以在該第一半導體層中彼此分離；一第一介電薄膜及一第一導電薄膜兩者，其等設置於該第一半導體層上之對應於該第二半導體層與該第三半導體層之間之一區域之一區域中，該第一介電薄膜位於比該第一導電薄膜低之層中；一第一電極，其電性連接至該第二半導體層；一第二電極，其電性連接至該第三半導體層；及一第三電極，其電性連接至該第一導電薄膜，該第三電極電性連接至該第一電極。當在該第一電極與該第二電極之間施加等於或高於一預定臨限值之一電壓時，一纖絲形成於該第二半導體層與該第三半導體層之間之該區域中，且藉此執行資訊之寫入操作，該纖絲為電性鏈接該第二半導體層與該第三半導體層之一導電路徑。
在根據本發明之實施例之半導體單元、電子裝置及記憶體器件中，當在第一電極與第二電極之間施加等於或高於預定臨限值之一電壓時，纖絲形成於第二半導體層與第三導體層之間之區域中，且藉此對記憶體器件執行資訊之寫入操作，該纖絲為電性鏈接第二半導體層與第三半導體層之導電路徑。此處，第一電極及第三電極在記憶體器 件中彼此電性連接。因此，例如，即使當第三半導體層與第一導電薄膜之間因基於寫入操作之第一介電薄膜之擊穿而導致一漏電流時，亦抑制該漏電流至記憶體器件外部之流動且無需提供(例如)控制第一導電薄膜(第三電極)之一電位之一電路或類似物。因此，在不使一電路組態複雜化之情況下抑制歸因於由寫入操作引起之該漏電流至外部之流動之干擾特性之降級。
根據本發明之一實施例，提供一種操作一半導體單元之方法，一或複數個記憶體器件各包含：一第一導電類型之一第一半導體層；一第二導電類型之第二半導體層及第三半導體層，其等經配置以在該第一半導體層中彼此分離；一第一介電薄膜及一第一導電薄膜兩者，其等設置於該第一半導體層上之對應於該第二半導體層與該第三半導體層之間之一區域之一區域中，該第一介電薄膜位於比該第一導電薄膜低之層中；一第一電極，其電性連接至該第二半導體層；一第二電極，其電性連接至該第三半導體層；及一第三電極，其電性連接至該第一導電薄膜，該第三電極電性連接至該第一電極；該方法包含，相對於該一或複數個記憶體器件中之一待驅動記憶體器件，藉由將等於或高於一預定臨限值之一電壓施加於該第一電極與該第二電極之間以在該第二半導體層與該第三半導體層之間之該區域中形成一纖絲而執行資訊之寫入操作，該纖絲為電性鏈接該第二半導體層與該第三半導體層之一導電路徑。
在相對於一或複數個記憶體器件中之待驅動記憶體器件而操作根據本發明之實施例之半導體單元之方法中，將等於或高於預定臨限值之一電壓施加於第一電極與第二電極之間以在第二半導體層與第三半導體層之間之區域中形成纖絲，且藉此對記憶體器件執行資訊之寫入操作，該纖絲為電性鏈接第二半導體層與第三半導體層之導電路徑。此處，第一電極及第三電極在記憶體器件中彼此電性連接。因 此，例如，即使當第三半導體層與第一導電薄膜之間因基於寫入操作之第一介電薄膜之擊穿而導致一漏電流時，亦抑制該漏電流至記憶體器件外部之流動且無需提供(例如)控制第一導電薄膜(第三電極)之一電位之一電路或類似物。因此，在不使一電路組態複雜化之情況下抑制歸因於由寫入操作引起之該漏電流至外部之流動之干擾特性之降級。
應注意，可提供以下組態作為根據本發明之實施例之另一半導體單元及另一電子裝置之實例。即，根據本發明之一實施例之另一半導體單元包含一或複數個記憶體器件。該一或複數個記憶體器件之各者包含：一第一導電類型之一第一半導體層；一第二導電類型之第二半導體層及第三半導體層，其等經配置以在該第一半導體層中彼此分離；一第一介電薄膜及一第一導電薄膜兩者，其等設置於該第一半導體層上之對應於該第二半導體層與該第三半導體層之間之一區域之一區域中，該第一介電薄膜位於比該第一導電薄膜低之層中；一第一電極，其電性連接至該第二半導體層；一第二電極，其電性連接至該第三半導體層；及一第三電極，其電性連接至該第一導電薄膜。在該記憶體器件中，當在該第一電極與該第二電極之間施加等於或高於一預定臨限值之一電壓時，一纖絲形成於該第二半導體層與該第三半導體層之間之該區域中，且藉此執行資訊之寫入操作，該纖絲為電性鏈接該第二半導體層與該第三半導體層之一導電路徑。一選擇電晶體成一對一關係地串聯連接至該一或複數個記憶體器件之各者，該選擇電晶體自該一或複數個記憶體器件選擇一待驅動之記憶體器件。在該待驅動之記憶體器件中，導通該選擇電晶體以允許具有相反極性之電壓施加至各自該第一電極及該第二電極，且藉此在該第一電極與該第二電極之間產生等於或大於該臨限值之一電位差。
根據本發明之一實施例之另一電子裝置包含根據本發明之實施 例之上述另一半導體單元。
在根據本發明之實施例之另一半導體單元及另一電子裝置中，當在第一電極與第二電極之間施加等於或高於預定臨限值之一電壓時，纖絲形成於第二半導體層與第三半導體層之間之區域中，且藉此對記憶體器件執行資訊之寫入操作，該纖絲為電性鏈接第二半導體層與第三半導體層之導電路徑。此處，在待驅動之記憶體器件中，將具有相反極性之電壓施加至各自第一電極及第二電極，且藉此在第一電極與第二電極之間產生等於或大於上述臨限值之一電位差。因此，由具有各自極性之電壓之絕對值之總和實現寫入操作所需之一電位差(等於或大於臨限值之一電位差)。因此，將施加至第一電極、第二電極等等之電壓之絕對值抑制至一較小值。因此，將諸如記憶體器件及選擇電晶體之組件之耐受電壓設定為較低值，且藉此實現面積減小，同時改良器件之可靠性。
根據本發明之實施例之半導體單元、電子裝置及記憶體器件，當在第一電極與第二電極之間施加等於或高於預定臨限值之一電壓時，形成上述纖絲，且藉此對記憶體器件執行資訊之寫入操作。此外，第一電極及第三電極在記憶體器件中彼此電性連接。因此，在不使一電路組態複雜化之情況下抑制歸因於由寫入操作引起之漏電流至外部之流動之干擾特性之降級。相應地，實現面積減小，同時改良器件之可靠性。
根據操作根據本發明之實施例之半導體單元之方法，在一或複數個記憶體器件中之待驅動記憶體器件中之第一電極與第二電極之間施加等於或高於預定臨限值之一電壓以形成上述纖絲，且藉此對記憶體器件執行資訊之寫入操作。此外，第一電極及第三電極在記憶體器件中彼此電性連接。因此，在不使一電路組態複雜化之情況下抑制歸因於由寫入操作引起之漏電流至外部之流動之干擾特性之降級。相應 地，實現面積減小，同時改良器件之可靠性。
應瞭解，以上一般描述及以下詳細描述具實例性，且意欲提供如所主張技術之進一步解釋。
1‧‧‧記憶體單元
2‧‧‧記憶體陣列
20‧‧‧記憶體胞
20A‧‧‧記憶體胞
20B‧‧‧記憶體胞
20C‧‧‧記憶體胞
20D‧‧‧記憶體胞
20E‧‧‧記憶體胞
20F‧‧‧記憶體胞
20G‧‧‧記憶體胞
21‧‧‧記憶體器件
21A‧‧‧記憶體器件
21E‧‧‧記憶體器件
21F‧‧‧記憶體器件
21G‧‧‧記憶體器件
22‧‧‧選擇電晶體
22A‧‧‧選擇電晶體
22B‧‧‧選擇電晶體
22C‧‧‧選擇電晶體
22F‧‧‧選擇電晶體
31‧‧‧字線驅動區段
32‧‧‧位元線驅動區段/感測放大器
100‧‧‧記憶體胞
101‧‧‧記憶體器件
102‧‧‧選擇電晶體
200P‧‧‧半導體基板
203‧‧‧器件分離區段
204‧‧‧絕緣層
208A‧‧‧配線
208B‧‧‧配線
210‧‧‧纖絲
210N‧‧‧半導體層
211N‧‧‧半導體層
211P‧‧‧半導體層
212N‧‧‧半導體層
212P‧‧‧半導體層
212S‧‧‧矽化物層
213N‧‧‧半導體層
213P‧‧‧半導體層
213S‧‧‧矽化物層
215A‧‧‧電極
215B‧‧‧電極
215C‧‧‧電極
216‧‧‧介電薄膜
217‧‧‧導電薄膜
221N‧‧‧半導體層
221P‧‧‧半導體層
222N‧‧‧半導體層
222P‧‧‧半導體層
222S‧‧‧矽化物層
223N‧‧‧半導體層
223N2‧‧‧擴散層
223P‧‧‧半導體層
223S‧‧‧矽化物層
225A‧‧‧電極
225B‧‧‧電極
225C‧‧‧電極
226‧‧‧介電薄膜
227‧‧‧導電薄膜
400‧‧‧影像顯示螢幕區段
410‧‧‧前面板
420‧‧‧濾光玻璃
510‧‧‧光發射區段
520‧‧‧顯示區段
530‧‧‧選單開關
540‧‧‧快門按鈕
BG1‧‧‧背閘極
BG2‧‧‧背閘極
BL‧‧‧位元線
BL1至BLm‧‧‧位元線
Di‧‧‧寄生二極體
e‧‧‧電子
GL‧‧‧閘極線
GND‧‧‧接地
L1‧‧‧間隔長度
L2‧‧‧間隔長度
SL‧‧‧參考線
Tr‧‧‧NPN型雙極性電晶體
V1‧‧‧電壓
Vdd‧‧‧電源線/電位/電位差
Vg‧‧‧閘極電壓
Vth‧‧‧預定臨限電壓
WL‧‧‧字線
WL1至WLm‧‧‧字線
包含附圖以提供本發明之一進一步理解，且附圖被併入至本說明書中並構成本說明書之一部分。圖式繪示實施例且與本說明書一起用來解釋本技術之原理。
圖1係繪示根據本發明之一第一實施例之一半導體單元(記憶體單元)之一組態實例之一方塊圖。
圖2係繪示圖1中所展示之一記憶體胞之一組態實例之一電路圖。
圖3係繪示圖1中所展示之一記憶體陣列之一組態實例之一電路圖。
圖4係繪示圖2中所展示之一記憶體胞之一組態實例之一示意性橫截面圖。
圖5係繪示圖4中所展示之一記憶體胞在寫入操作之後之一組態實例之一示意性橫截面圖。
圖6係繪示根據一比較實例之一記憶體單元中之一記憶體胞之一組態之一電路圖。
圖7係用於解釋圖6中所展示之記憶體胞中之一寫入方法之一特性圖。
圖8係繪示根據修改方案1之一記憶體胞之一組態實例之一示意性橫截面圖。
圖9係繪示圖8中所展示之一記憶體胞在寫入操作之後之一組態實例之一示意性橫截面圖。
圖10A及圖10B係用於解釋根據一第二實施例之寫入操作及讀取 操作之電路圖。
圖11係用於解釋圖10中所展示之寫入操作之細節之一示意性橫截面圖。
圖12係用於解釋圖11中所展示之一狀態之後之操作之一示意性橫截面圖。
圖13係繪示根據修改方案2之一記憶體胞之一組態實例之一示意性橫截面圖。
圖14係繪示圖13中所展示之一記憶體胞在寫入操作之後之一組態實例之一示意性橫截面圖。
圖15係用於解釋圖13中所展示之記憶體胞中之寫入操作之一示意性橫截面圖。
圖16係繪示根據修改方案3之一記憶體胞之一組態實例之一示意性橫截面圖。
圖17係用於解釋圖16中所展示之一記憶體胞中之寫入操作之一示意性橫截面圖。
圖18係繪示根據修改方案4之一記憶體胞之一組態實例之一示意性橫截面圖。
圖19係用於解釋圖18中所展示之一記憶體胞中之寫入操作之一示意性橫截面圖。
圖20係用於解釋根據一第三實施例之寫入操作之一示意性橫截面圖。
圖21係用於解釋圖20中所展示之一狀態之後之操作之一示意性橫截面圖。
圖22係繪示根據一第四實施例之一記憶體胞之一組態實例之一示意性橫截面圖。
圖23係繪示圖22中所展示之一記憶體胞之一組態實例之一電路 圖。
圖24係繪示圖22中所展示之一記憶體胞在寫入操作之後之一組態實例之一示意性橫截面圖。
圖25係繪示根據一第五實施例之一記憶體胞之一組態實例之一示意性橫截面圖。
圖26係繪示圖25中所展示之一記憶體胞在寫入操作之後之一組態實例之一示意性橫截面圖。
圖27係繪示根據第五實施例之記憶體胞之另一組態實例之一示意性橫截面圖。
圖28係圖27中所展示之一記憶體胞在寫入操作之後之一組態實例之一示意性橫截面圖。
圖29係繪示應用實例1之一外觀之一透視圖，其中根據實施例及修改方案之半導體單元之任何者應用於一電子裝置。
圖30A及圖30B係各繪示應用實例2之一外觀之透視圖。
下文中，將參考圖式而詳細描述本發明之較佳實施例。將依以下順序給出描述。
1.第一實施例(一基本組態實例)
2.修改方案1(擁有矽化物層之一實例)
3.第二實施例(利用具有相反極性之電壓之寫入操作之一實例)
4.修改方案2(一實例，其中一電流提取區段設置於一選擇電晶體中)
5.修改方案3(一實例，其中用於增大一PN接面面積之一擴散層設置於選擇電晶體中)
6.修改方案4(利用雙極性操作之寫入操作之一實例)
7.第三實施例(不利用具有相反極性之電壓之寫入操作之一實例)
8.第四實施例(一實例，其中一記憶體器件中之電極之間不執行配線連接)
9.第五實施例(一實例，其中半導體層組態有成相反關係之導電類型)
10.應用實例(實例，其中一半導體單元應用於一電子裝置)
11.其他修改方案
[第一實施例] [記憶體單元1之區塊組態]
圖1繪示根據本發明之一第一實施例之一半導體單元(記憶體單元1)之一區塊組態。記憶體單元1為其上被寫入資訊(資料)僅一次之一記憶體單元(一所謂之OTP ROM(唯讀記憶體))，可多次地自該記憶體單元讀取該寫入資訊且不允許自該記憶體單元擦除該資訊。
記憶體單元1包含一字線驅動區段31、一位元線驅動區段/感測放大器32及包含複數個記憶體胞20之一記憶體陣列2。上述組件中之字線驅動區段31及位元線驅動區段/感測放大器32對應於本發明之「驅動區段」(寫入操作區段、程式化操作區段)之特定但非限制實例。
字線驅動區段31將一預定電位(稍後將描述之一字線電位)施加至沿一列方向平行配置之複數個(在此實例中為m個，其中m為等於或大於2之一整數)字線WL1至WLm之各者。
位元線驅動區段/感測放大器32將一預定電位(稍後將描述之寫入操作之一電壓)施加至沿一行方向平行配置之複數個(在此實施例中為m個)位元線BL1至BLm(及稍後將描述之複數個參考線SL)之各者。因此，一預定電壓V1(寫入電壓)施加至記憶體胞20中之一後述記憶體器件21，且藉此執行資訊之一後述寫入操作。位元線驅動區段/感測放大器32使用上述m個位元線BL1至BLm(及複數個參考線SL)來執行自各記憶體胞20讀取資訊之一操作，且亦具有於其內之感測放大器中執 行之一預定信號放大程序之一功能。應注意，「位元線BL」在下文中適當用於共同地意指位元線BL1至BLm。
如上所述，字線驅動區段31及位元線驅動區段/感測放大器32自記憶體陣列2中之複數個記憶體胞20選擇待驅動之一記憶體胞20(針對操作)，且選擇性執行資訊之寫入操作或讀取操作。
[記憶體陣列2及記憶體胞20之電路組態]
在記憶體陣列2中，複數個記憶體胞20配置成列及行(呈一矩陣)，如圖1中所展示。圖2繪示記憶體胞20之一電路組態實例。圖3繪示記憶體陣列2之一電路組態實例。在記憶體陣列2中，一字線WL、一位元線BL及一參考線SL連接至各記憶體胞20。
再者，各記憶體胞20包含一記憶體器件21及一選擇電晶體22(記憶體器件21及選擇電晶體22設置成一對一關係)，且具有一所謂之「1T1R」型電路組態。在記憶體胞20中，選擇電晶體22之一閘極(電極225C)連接至字線WL。選擇電晶體22之一源極及一汲極之一者(電極225A)連接至參考線SL，且該源極及該汲極之另一者(電極225B)連接至記憶體器件21之一電極215B(在此實例中為一源極及一汲極之一者)。此外，記憶體器件21之一電極215A(在此實例中為該源極及該汲極之另一者)連接至位元線BL且亦連接至記憶體器件21之一電極215C(閘極)。換言之，記憶體器件21之電極215A及電極215C彼此電性連接。如上所述，在各記憶體胞20中，一記憶體器件21及一選擇電晶體22在位元線BL與參考線SL之間彼此串聯連接。應注意，稍後將描述之圖2中所展示之一半導體層211P充當記憶體器件21之一背閘極(BG1)。類似地，稍後將描述之圖2中所展示之一半導體層221P充當選擇電晶體22之一背閘極(BG2)。
記憶體器件21為藉由後述寫入操作而儲存資訊之一器件，且為稍後將詳細描述之一所謂反熔絲型OTP器件。選擇電晶體22為選擇待 驅動之一記憶體器件21(針對寫入操作及讀取操作)之一電晶體，且可由(例如)一MOS(金屬氧化物半導體)電晶體組態。然而，此不具限制性，且可使用具有其他組態之一電晶體。
[記憶體胞20之橫截面組態]
圖4及圖5各示意性繪示包含記憶體器件21及選擇電晶體22之記憶體胞20之一橫截面組態實例。圖4繪示後述寫入操作之前之一橫截面組態實例，及圖5繪示寫入操作之後之一橫截面組態實例。
記憶體器件21及選擇電晶體22一體地形成於一單一半導體基板200P上。半導體基板200P係一P類型(第一導電類型)之一半導體基板，且可(例如)由一半導體材料(其中例如矽(Si)或類似物摻雜有諸如硼(B)之一雜質)製成。
[記憶體器件21]
如圖4中所展示，記憶體器件21在寫入操作之前具有包含半導體層210N、211P、212N及213N、三個電極215A、215B及215C、一絕緣層204、一配線208A、一介電薄膜216及一導電薄膜217之一層壓結構。
半導體層210N(第七半導體層)為設置於半導體基板200P中之一N類型(第二導電類型)之一半導體層，且組態一所謂之DNW(深N井)。半導體層210N可由(例如)一半導體材料(其中，例如矽(Si)或類似物摻雜有諸如砷(As)及磷(P)之一雜質)製成。
半導體層211P(第一半導體層)係一P型半導體層，且形成於上述半導體層210N中。半導體層211P組態一所謂之P井，且亦充當如上所述之記憶體器件21之背閘極(BG1)。半導體層211P可由(例如)一半導體材料(其中，例如Si或類似物摻雜有諸如B之一雜質)製成。
半導體層212N(第二半導體層)及半導體層213N(第三半導體層)經配置以在半導體層211P中彼此間隔達一預定空間，且各為一N型半導 體層(各形成一所謂之N+層)。半導體層212N及213N可各由(例如)一半導體材料(其中，例如Si或類似物摻雜有諸多As及P之一雜質)製成，且各具有約50奈米至約200奈米(含50奈米及200奈米兩者)之一厚度。此等半導體層212N及213N(例如)藉由一方法(諸如使用自對準之一方法及使用一遮罩圖案(諸如預定光阻劑及氧化膜)之一方法)而容易地形成於半導體層211P之一區域中。此處，可較佳地允許半導體層212N與213N之間之一距離(間隔長度L1)儘可能短(例如，約50奈米至約200奈米(含50奈米及200奈米兩者))，此係因為可藉此實現具有小器件尺寸之記憶體器件21。
介電薄膜216(第一介電薄膜)設置於半導體層211P上之對應於半導體層212N與213N之間之一區域之一區域中(在此實例中，設置於半導體層212N與213N之間之一區域中及設置於半導體層212N及213N中之區域之部分中)。介電薄膜216可由(例如)類似於一MOS電晶體中之一典型閘極絕緣薄膜之材料之一絕緣材料(介電體)(諸如二氧化矽(SiO2))製成，且具有約數奈米至約20奈米(含數奈米及20奈米兩者)之一厚度。
導電薄膜217(第一導電薄膜)設置於其中形成介電薄膜216之一區域中，且因此形成包含介電薄膜216及導電薄膜217(其位於比介電薄膜216高之層中)之一層壓結構。導電薄膜217可由(例如)諸如多晶矽及金屬矽化物之一導電材料形成，且具有約50奈米至約500奈米(含50奈米及500奈米兩者)之一厚度。
絕緣層204經設置以便覆蓋半導體基板200P、半導體層212N及213N、導電薄膜217、稍後將描述之半導體層222N及223N及導電薄膜227上方之一區域。絕緣層204可由(例如)諸如SiO2及矽氮化物(SiNx)之一絕緣材料形成，且具有約50奈米至約1000奈米(含50奈米及1000奈米兩者)之一厚度。
電極215A(第一電極)設置於半導體層212N上之絕緣層204中以便電性連接至半導體層212N。因此，允許一預定電位(一源極電位及一汲極電位之一者)施加至半導體層212N。
電極215B(第二電極)設置於半導體層213N上之絕緣層204中以便電性連接至半導體層213N。因此，允許一預定電位(源極電位及汲極電位之另一者)施加至半導體層213N。
電極215C(第三電極)經設置以便電性連接至導電薄膜217。此外，電極215C透過設置於絕緣層204上之配線208A而電性連接至電極215A。換言之，記憶體器件21中之電極215A及電極215C透過配線208A而彼此電性連接。
應注意，電極215A、215B及215C及配線208A可各由(例如)諸如金屬(諸如鎢(W)及鋁(Al))之一導電材料形成。
另一方面，如圖5中所展示，下文將描述之一纖絲210(導電路徑區段)除形成於上述半導體層210N、211P、212N及213N、電極215A、215B及215C、絕緣層204、配線208A、介電薄膜216及導電薄膜217中之外，亦形成於寫入操作之後之記憶體器件21中。
纖絲210形成於半導體層212N與213N(其中半導體層211P介於其等之間)之間之一區域中，且充當如稍後將詳細描述之電性鏈接半導體層212N與213N(電極215A與215B)之一導電路徑。換言之，在圖5所展示之記憶體器件21中，纖絲210利用一預定電阻值(利用一電阻組件)來使半導體層212N及213N短路(處於一短路狀態)。應注意，纖絲210之電阻值經較佳設定以完全低於選擇電晶體22之一導通電阻值。此一纖絲210由組態電極215A之一導電組件及組態電極215B之一導電組件之一或兩者形成，該等導電組件在將等於或高於一預定臨限值之一電壓V1施加於電極215A與215B之間時因遷移而移動(參閱圖2)。應注意，稍後將描述纖絲210之形成原理之細節。
[選擇電晶體22]
如圖4及圖5中所展示，寫入操作之前之選擇電晶體22及寫入操作之後之選擇電晶體22兩者具有包含半導體層221P、222N及223N、三個電極225A、225B及225C、絕緣層204、介電薄膜226及導電薄膜227之層壓結構。
半導體層221P(第四半導體層)為設置於半導體基板200P中之一P型半導體層。半導體層221P組態一所謂之P井，且亦充當如上所述之選擇電晶體22之背閘極(BG2)。半導體層221P可由(例如)一半導體材料(其中，例如Si或類似物摻雜有諸如B之一雜質)形成。此外，半導體層221P與記憶體器件21中之半導體層211P因記憶體器件21中之半導體層210N而電性分離。
半導體層222N(第五半導體層)及半導體層223N(第六半導體層)經配置以便在半導體層221P中彼此間隔達一預定空間，且各為一N型半導體層(各形成一所謂之N+層)。半導體層222N及223N可各由(例如)一半導體材料(其中，例如Si或類似物摻雜有諸如As及P之一雜質)製成，且各具有約50奈米至約200奈米(含50奈米及200奈米兩者)之一厚度。此等半導體層222N及223N(例如)藉由一方法(諸如使用自對準之一方法及使用一遮罩圖案(諸如預定光阻劑及氧化膜)之一方法)而容易地形成於半導體層221P之一區域中。此處，記憶體器件21中之半導體層212N與213N之間之距離(間隔長度L1)較佳地短於半導體層222N與223N之間之一距離(間隔長度L2)(L1<L2)。換言之，對應於記憶體器件21中之MOS電晶體之一閘極長度之導電薄膜217之一寬度(沿自半導體層212N橫越至半導體層213N之一方向之一長度：間隔長度L1)較佳地窄於由MOS電晶體形成之選擇電晶體22之一閘極長度(間隔長度L2)。一原因在於：此降低半導體層212N與213N之間之一隔離耐受電壓。因此，針對記憶體器件21之寫入操作之後之電壓V1被抑制至一 低值且選擇電晶體22受保護。此外，更容易地形成纖絲210。
介電薄膜226(第二介電薄膜)設置於半導體層221P上之對應於半導體層222N與223N之間之一區域之一區域中(在此實例中，設置於半導體層222N與223N之間之一區域中及設置於半導體層222N及223N中之區域之部分中)。介電薄膜226可由(例如)類似於一MOS電晶體中之一典型閘極絕緣薄膜之材料之一絕緣材料(諸如SiO2)製成，且具有約數奈米至約20奈米(含數奈米及20奈米兩者)之一厚度。
導電薄膜227(第二導電薄膜)設置於其中形成介電薄膜226之一區域上，且因此形成包含介電薄膜226及導電薄膜227(其位於比介電薄膜226高之層中)之一層壓結構。導電薄膜227可由(例如)諸如多晶矽及金屬矽化物之一導電材料形成，且具有約50奈米至約500奈米(含50奈米及500奈米兩者)之一厚度。
電極225A(第四電極)設置於半導體層222N上之絕緣層204中以便電性連接至半導體層222N。因此，允許一預定電位(一源極電位及一汲極電位之一者)施加至半導體層222N。
電極225B(第五電極)設置於半導體層223N上之絕緣層204中以便在半導體層223N上電性連接至半導體層223N。此外，電極225B透過設置於絕緣層204上之配線208B而電性連接至記憶體器件21中之電極215B。換言之，記憶體器件21中之電極215B及選擇電晶體22中之電極225B透過配線208B而彼此電性連接。
電極225C(第六電極)經設置以便電性連接至導電薄膜227。
應注意，電極225A、225B及225C及配線208B可各由(例如)諸如金屬(諸如W及Al)之一導電材料形成。
再者，具有上述組態之記憶體胞20包含使相鄰器件電性絕緣及分離之一器件分離區段203。器件分離區段203可為(例如)被稱為STI(淺溝渠隔離)之一組件。特定言之，此一器件分離區段203可(例 如)設置於記憶體器件21與選擇電晶體22之間(半導體層213N與223N之間)、記憶體器件21(半導體層212N)與一電源線Vdd之間等等。
[記憶體單元1之功能及效應] [1.基本操作]
在記憶體單元1中，如圖1至圖3中所展示，字線驅動區段31將一預定電位(字線電位)施加至m個字線WL1至WLm。此外，位元線驅動區段/感測放大器32將一預定電位(用於寫入操作之電壓)施加至m個位元線BL1至BLm及m個參考線SL。因此，自記憶體陣列2中之複數個記憶體胞20選擇待驅動之一記憶體胞20(針對寫入操作)，且將稍後將描述之預定電壓V1施加至待驅動之記憶體器件21。藉此，對記憶體器件21選擇性執行寫入資訊之操作(僅一次)。
另一方面，位元線驅動區段/感測放大器32使用m個位元線BL1至BLm及m個參考線SL來執行自待驅動之記憶體胞20(針對讀取操作)中之記憶體器件21讀取資訊之操作，且在其內之感測放大器中執行一預定信號放大程序。因此，選擇性執行自記憶體器件21讀取資訊之操作。
此處，在選擇待驅動之一記憶體胞20(記憶體器件21)(針對寫入操作或讀取操作)之後，將預定電位(字線電位)施加至與該記憶體胞20連接之字線WL。此外，將預定電壓(用於寫入操作之電壓)施加至與該記憶體胞20連接之位元線BL及參考線SL。另一方面，在除待驅動之記憶體胞20之外之記憶體胞20中，將一接地電位(例如0伏特)施加至經連接之字線WL，且將經連接之位元線BL設定為處於一浮動狀態或處於接地電位(0伏特)。因此，在藉由導通待驅動之記憶體胞20中之選擇電晶體22而選擇待驅動之記憶體器件21之後執行寫入操作或讀取操作。
[2.寫入操作之有關細節]
接著，將相較於一比較實例而描述本實施例中之寫入操作之細節。
[比較實例]
圖6繪示根據比較實例之一記憶體單元中之一記憶體胞(記憶體胞100)之一電路組態。比較實例之記憶體胞100具有由一電晶體組態之一記憶體器件101(OTP器件)及一選擇電晶體102。在此記憶體胞100中，選擇電晶體102之一閘極連接至一字線WL。選擇電晶體102之一源極及一汲極之一者連接至一位元線BL，且該源極及該汲極之另一者連接至記憶體器件101之一源極及一汲極之一者。此外，記憶體器件101之該源極及該汲極之另一者連接至接地GND，且記憶體器件101之一閘極連接至其上施加一預定閘極電壓Vg之一閘極線GL。
在此記憶體胞100中，利用一MOS電晶體中之一驟回(snapback)現象來對記憶體器件101執行寫入資訊之操作。該驟回現象為以下之一現象：其中當將一預定電壓施加至一閘極以導通一電晶體且接著降低該閘極電壓時，強行導致強夾斷(pinch off)，且一大電流在一源極與一汲極之間流動及一電壓低於一普通MOS電晶體之耐受電壓。
基於針對記憶體器件101之寫入操作，首先，將等於或高於一預定臨限電壓Vth之一電壓施加至記憶體器件101及選擇電晶體102之各者之閘極，接著，記憶體器件101及選擇電晶體102兩者被設定為處於一導通狀態(記憶體器件101之閘極電壓Vg>Vth；參閱圖7)。隨後，將不高於記憶體器件101及選擇電晶體102之各者之耐受電壓之一電壓施加至位元線BL，且藉此將記憶體器件101及選擇電晶體102設定為處於可使一電流於記憶體器件101及選擇電晶體102內流動之一狀態。隨後，降低記憶體器件101之閘極電壓Vg(例如，降低至Vg=接地GND之 電位；參閱圖7)，且將記憶體器件101設定為處於一驟回模式。此導致一大電流在如上所述之記憶體器件101之源極與汲極之間流動，且藉此破壞一PN接面，其導致源極與汲極之間之短路(使源極及汲極短路)。換言之，在記憶體器件101中，以類似於一典型反熔絲型OTP器件之方式之一方式，使兩個電極(源極與汲極)之間之一狀態自一開路狀態變動至一短路狀態，且藉此執行資訊之寫入操作。
然而，在比較實例中之寫入操作中，在驟回現象時流動之大電流破壞PN接面，因此，大電流亦流入至選擇電晶體102中。此處，在此技術中，藉由自狀態(導通狀態)降低記憶體器件101之閘極電壓Vg而施加大電流，在該狀態中，一電流在記憶體器件101及選擇電晶體102兩者中流動以將記憶體器件101設定為驟回模式，如上所述。因此，應關注，當處於第一導通狀態之選擇電晶體102之一電阻值較大時，記憶體器件101之兩端(源極與汲極)之間之電壓可歸因於電壓降而降低。因此，在選擇電晶體102中，需要(例如)藉由將一通道區域之一寬度(閘極寬度)設定為較寬而降低該電阻值。此導致選擇電晶體102之器件尺寸增大。
除此之外，選擇電晶體102亦用於在寫入操作之後基於讀取操作而選擇讀取記憶體器件101。因此，無法接受在寫入操作之後破壞選擇電晶體102。因此，可較佳地提供具有高電流能力之選擇電晶體102以允許足量電流基於寫入操作而在一導通狀態中流動。就此觀點而言，亦需要允許選擇電晶體102具有比記憶體器件101之尺寸大之一器件尺寸。
如上可見，雖然允許比較實例之記憶體器件101形成有類似於一普通MOS電晶體之尺寸之一器件尺寸，但與記憶體器件101組合使用之選擇電晶體102具有比記憶體器件101之尺寸大之一器件尺寸。因此，每位元之記憶體胞100之一整體器件面積變大。
如上所述，難以在寫入操作技術中減小記憶體單元(半導體單元)在包含比較實例之記憶體器件101之既有OTP器件中之面積。
[本實施例之寫入操作]
另一方面，在根據本實施例之記憶體單元1中，字線驅動區段31及位元線驅動區段/感測放大器32對記憶體胞20中之記憶體器件21執行寫入資訊之操作，如圖2、圖4及圖5中所展示。
換言之，字線驅動區段31及位元線驅動區段/感測放大器32將等於或高於預定臨限值之電壓V1施加於記憶體陣列2中之複數個記憶體器件21中之待驅動記憶體器件21之電極215A與215B之間。此處，預定臨限值之電壓意指使纖絲210形成於記憶體器件21中之前述電壓，其可為(例如)約數伏特至約20伏特(含數伏特及20伏特兩者)。應注意，此時，半導體層211P(背閘極BG1)可被設定為處於一接地電位(接地GND之一電位)，或可被設定為處於(例如)一浮動狀態(開路狀態)。
此處，可認為，纖絲210基於如下原理而形成。即，首先，當在記憶體器件21之電極215A與215B之間施加上述電壓V1時，以類似於出現在一典型雙極性電晶體中之一集極與一射極之間之一隔離耐受電壓現象中之方式之一方式擊穿半導體層212N及213N且使一電流在半導體層212N與213N之間流動。藉由歸因於由此時流動之電流引起之熱之遷移而將組態電極215A之導電組件及組態電極215B之導電組件之一或兩者移動至半導體層211P中。可認為，纖絲210係因此而形成。
如上所述，在本發明之記憶體單元1中，其上未執行上述寫入操作(未寫入資訊)之記憶體器件21處於一開路狀態，在該開路狀態中，半導體層212N與213N電性分離，如圖4中所展示。另一方面，上述寫入操作之後之記憶體器件21(其上已寫入資訊)處於一狀態(短路狀態)，在該狀態中，半導體層212N與213N歸因於纖絲210之形成而利 用一電阻組件來彼此電性連接，如圖5中所展示。換言之，允許記憶體器件21充當一反熔絲型OTP器件。
應注意，在上述寫入操作之前之「開路狀態」中，實際上有少量漏電流在流動，因此，嚴格而言，未實現一完全開路狀態。然而，在寫入操作之前(在纖絲210形成之前)及在寫入操作之後(在纖絲210形成之後)之半導體層212N與213N之間流動之電流之間之一差異較大。因此，區分及偵測到操作之前及操作之後之狀態。此外，鑒於上述內容，可較佳地允許半導體層212N與213N之間之間隔長度L1在一定程度上變窄使得漏電流之數量不成為一問題，以便容易地形成纖絲210。
在本實施例之上述寫入操作中，與包含前述比較實例之既有OTP器件中之技術不同，例如，在不採用一高耐受電壓記憶體器件或基於寫入操作而不施加一大電流之情況下實現寫入操作。此將在下文中詳細加以描述。
首先，基於寫入操作，如上所述，將預定字電位施加至選擇電晶體22之閘極以導通選擇電晶體22；接著，將等於或高於預定值之電壓(用於寫入操作之電壓)施加至位元線BL及參考線SL。此時，雖然已導通選擇電晶體22，但僅少量漏電流在其內流動。因此，選擇電晶體22中之電壓降幾乎可忽略不計。相應地，施加與記憶體器件21之兩端之間(電極215A與215B之間)之電壓幾乎相同之位元線BL之電位與參考線SL之電位之間之電位差(電壓)。換言之，導通選擇電晶體22，且此導致待驅動之記憶體器件21中之電極215A與215B之間出現等於或高於臨限電壓之一電壓(電位差)。
可自下文明白，施加至位元線BL及參考線SL之電壓此時各被設定為等於或低於選擇電晶體22之一耐受電壓。即，在不破壞選擇電晶體22之情況下對記憶體器件21執行寫入操作，此係因為在讀取操作之 後亦被使用之選擇電晶體22基於寫入操作而僅接收等於或低於電晶體之耐受電壓之一電壓。可自此明白，允許形成記憶體器件21之程序中所獲得之MOS電晶體用作為選擇電晶體22，無需給針對記憶體器件21之寫入操作單獨提供一高耐受電壓電晶體。
如上所述，在本實施例之記憶體器件21中，實現具有與一典型MOS電晶體之面積一樣小之一器件面積之一OTP器件。因此，實現具有比既有OTP器件之面積小之一面積之一OTP器件，其尤其有利於位元數較大之一情況。就晶圓成本而言，本實施例之記憶體器件21亦極其有利，此係因為記憶體器件21形成於典型CMOS(互補金屬氧化物半導體)程序之一步驟內。
再者，在本實施例之記憶體器件21中，電極215A與電極215C彼此電性連接，如上所述。因此，例如，即使當半導體層213N與導電薄膜217之間歸因於基於寫入操作之介電薄膜216之絕緣擊穿而出現一漏電流時，亦出現以下情況。即，例如，在不提供控制導電薄膜217(電極215C)之電位之一組件(諸如一電路(閘極控制電路))之情況下抑制該漏電流至記憶體器件21之外部(例如至字線WL)之流動。因此，在不使電路組態(諸如字線驅動區段31及位元線驅動區段/感測放大器32之周邊電路之組態)複雜化(避免電路面積增大)之情況下抑制歸因於由寫入操作引起之該漏電流至外部之流動之干擾特性(出現在寫入干擾中之缺陷)之降級。
如上所述，在本實施例中，字線驅動區段31及位元線驅動區段/感測放大器32藉由將等於或高於預定臨限值之電壓V1施加於記憶體陣列2中之複數個記憶體器件21之待驅動記憶體器件21之電極215A與215B之間且藉此在半導體層212N與213N之間之區域中形成纖絲210而對記憶體器件21執行寫入資訊之操作。相應地，例如，在不採用一高耐受電壓器件作為記憶體器件21或基於寫入操作而不施加一大電流之 情況下實現寫入操作。此外，電極215A與215C在記憶體器件21中彼此電性連接。因此，在不使電路組態複雜化之情況下抑制歸因於由寫入操作引起之漏電流至外部之流動之干擾特性之降級。相應地，減小記憶體單元1(半導體單元)之面積，同時改良諸如記憶體器件21之組件之可靠性。
隨後，將描述上述第一實施例之一修改方案(修改方案1)。應注意，將用相同元件符號標示類似於第一實施例中之組件之組件且將適當省略該等組件之描述。
[修改方案1]
圖8及圖9各示意性繪示根據修改方案1之一記憶體胞(記憶體胞20A)之一橫截面組態實例。圖8繪示寫入操作之前之一橫截面組態實例，及圖9繪示寫入操作之後之一橫截面組態實例。根據本修改方案之記憶體胞20A包含一記憶體器件21A及一選擇電晶體22A以替代圖4及圖5中所展示之第一實施例中之記憶體胞20中之記憶體器件21及選擇電晶體22。
記憶體器件21A包含分別位於記憶體器件21之半導體層212N及213N中之矽化物層212S及213S，且其他組態類似於記憶體器件21中之組態。此外，選擇電晶體22A包含分別位於選擇電晶體22之半導體層222N及223N中之矽化物層222S及223S，且其他組態類似於選擇電晶體22中之組態。
矽化物層212S、213S、222S及223S可各由(例如)諸如CoSi及NiSi之金屬矽化物(使用具有高熔點之金屬之矽化物)形成，且可各由一典型矽化程序形成。
此外，在本修改方案中，可自類似於第一實施例中之功能之功能基本上獲得類似於第一實施例中之效應之效應。然而，在本修改方案中，纖絲210由組態電極215A之導電組件、組態電極215B之導電組 件及組態矽化物層212S及213S之導電組件之一或多者形成，該等導電組件藉由遷移而移動至半導體層211P中。
[第二實施例]
隨後，將描述本發明之一第二實施例。在本實施例中，執行利用具有相反極性之電壓之寫入操作，如下所述。應注意，將用相同元件符號標示類似於第一實施例及類似物中之組件之組件且將適當省略該等組件之描述。
[寫入操作及讀取操作之概述]
首先，將參考圖10A及圖10B而描述本實施例之寫入操作及讀取操作。
例如，如圖10A中所展示，基於本實施例之寫入操作，在依以下方式選擇由圖10A中之一符號Pw展示之待驅動之記憶體胞20之後施加一寫入電壓。具體言之，字線驅動區段31將具有正極性之一電壓(+Vwc；例如+3伏特)選擇性施加至與待驅動之記憶體胞20連接之字線(在此實例中為字線WL3)。此外，位元線驅動區段/感測放大器32將具有負極性之一電壓(-Vwa；例如-4伏特)及具有正極性之一電壓(+Vwb；例如+3伏特)分別選擇性施加至與待驅動之記憶體胞20連接之位元線(在此實例中為位元線BL2)及參考線(在此實例中為參考線SL2)。應注意，此時，將接地電位(0伏特)施加至除上述線之外之字線(在此實例中為字線WL1、WL2等等)、位元線(在此實例中為位元線BL1、BL3、BL4等等)及參考線(參考線SL1、SL3、SL4等等)之各者。
另一方面，例如圖10B中所展示，基於本實施例之讀取操作，在依以下方式選擇由圖10B中之一符號Pr展示之待驅動之記憶體胞20之後施加一讀取電壓。具體言之，字線驅動區段31將具有正極性之一電 壓(+Vrc；例如+1.8伏特)選擇性施加至與待驅動之記憶體胞20連接之字線(在此實例中為字線WL3)。此外，位元線驅動區段/感測放大器32將具有正極性之一電壓(+Vrb；例如+0.5伏特)選擇性施加至與待驅動之記憶體胞20連接之參考線(在此實例中為參考線SL2)。應注意，此時，將接地電位(0伏特)施加至除上述線之外之字線(在此實例中為字線WL1、WL2等等)、參考線(參考線SL1、SL3、SL4等等)以及全部位元線(在此實例中為位元線BL1至BL4等等)之各者。
如上所述，利用具有相反極性之電壓(施加至參考線SL之具有正極性之電壓(+Vwb)及施加至位元線BL之具有負極性之電壓(-Vwb))至待驅動之記憶體胞20之施加來執行本實施例之寫入操作。以下將描述寫入操作之細節。
[寫入操作之有關細節]
首先，例如圖11中所展示，基於寫入操作而將以下電壓施加至待驅動之記憶體胞20中之記憶體器件21及選擇電晶體22中之電極、半導體層等等。具體言之，首先，透過位元線BL而將具有負極性之上述電壓(-Vwa)施加至記憶體器件21中之電極215A(半導體層212N)及電極215C(導電薄膜217)。此外，透過參考線SL而將具有正極性之上述電壓(+Vwb)施加至選擇電晶體22中之電極225A(半導體層222N)，及透過字線WL而將具有正極性之上述電壓(+Vwc)施加至選擇電晶體22中之電極225C(導電薄膜227)。此時，導通待驅動之記憶體胞20中之選擇電晶體22。因此，亦將半導體層222N之電位(+Vwb)施加至選擇電晶體22中之半導體層223N。此外，亦將具有正極性之電位(+Vwb)自半導體層223N、透過電極225B、配線208B及電極215B而施加至記憶體器件21中之半導體層213N。
如上所述，在待驅動之記憶體胞20中之記憶體器件21中，導通記憶體胞20中之選擇電晶體22，且藉此將具有相反極性之電壓施加至 各自半導體層212N及213N。特定言之，將具有正極性之電壓(+Vwb)施加至半導體層213N，且另一方面，將具有負極性之電壓(-Vwa)施加至半導體層212N。相應地，在記憶體器件21中之半導體層212N與213N之間產生第一實施例中所描述之等於或高於臨限值之電壓V1(用於形成纖絲210之寫入電壓)，如圖11中所展示。換言之，由具有正極性之電壓(+Vwb)之一絕對值(Vwb)與具有負極性之電壓(-Vwa)之一絕對值(Vwa)之總和實現寫入操作所需之電壓(電位差)V1(V1=(Vwb+Vwa))。換言之，允許將寫入操作所需之電壓V1分成供應至選擇電晶體22之具有正極性之電壓(+Vwb)及供應至記憶體器件21之具有負極性之電壓(-Vwa)。相應地，將施加至記憶體器件21及選擇記憶體22中之各電極之電壓抑制至一低值，且因此將諸如記憶體器件21及選擇電晶體22之組件之耐受電壓設定為較低。
再者，例如圖12中所展示，當因此施加電壓V1時，基於第一實施例及類似物中所描述之原理而在記憶體器件21中之半導體層212N與213N之間形成纖絲210。此時，纖絲210之電阻值完全低於選擇電晶體22之導通電阻值。因此，在纖絲210形成之後，半導體層213N及223N之各者之電位變為與半導體層212N之電位(-Vwa)相同之一電位(與半導體層212N之電位(-Vwa)實質上相同之一電位)，如圖12中所展示。
相應地，在待驅動之記憶體胞20中，沿一前向方向導通由形成於半導體層221P與半導體層223N之間之PN接面引起之一寄生二極體Di，如圖12中所展示。具體言之，在此情況中，半導體層223N之電位(-Vwa)低於半導體層221P之電位(GND(0伏特))，及半導體層223N與半導體層221P之間之電位差Vwa大於寄生二極體Di之臨限電壓(約0.7伏特)。因此，當形成纖絲210時，設定使寄生二極體Di沿前向方向導通之一偏壓條件(一偏壓電壓之極性及一絕對值)。因此，如圖12 中所展示，基於寫入操作，一電子e透過寄生二極體Di而朝向半導體層221P(朝向GND)移動。特定言之，在寫入操作期間流動之電流(寫入電流)之大多數非自半導體層223N朝向半導體層222N通過，而是自半導體層223N朝向GND通過(朝向GND漏出)。換言之，不僅使用電晶體22來施加寫入電流(約數毫安培之一大電流)，且允許使用寄生二極體Di來使寫入電流之大多數組分朝向GND通過。因此，允許選擇電晶體22中所需之電流能力(在不破壞選擇電晶體22之情況下使寫入電流通過選擇電晶體22之驅動能力)較低。
如上所述，在本實施例中，執行利用具有相反極性之電壓之寫入操作。因此，將諸如記憶體器件21及選擇電晶體22之組件之耐受電壓各設定為一低值，且將選擇電晶體22中所需之電流能力抑制至較低。相應地，在不提供一特定製造步驟之情況下進一步減小記憶體單元1(半導體單元)之面積。
應注意，亦在如同上述修改方案1之本實施例中，矽化物層212S、213S、222S及223S可分別設置於半導體層212N、213N、222N及223N中。
隨後，將描述上述第二實施例之修改方案(修改方案2至修改方案4)。應注意，將用相同元件符號標示類似於第二實施例中之組件之組件且將適當省略該等組件之描述。
[修改方案2] [記憶體胞20B之組態]
圖13及圖14各示意性繪示根據修改方案2之一記憶體胞(記憶體胞20B)之一橫截面組態實例。圖13繪示寫入操作之前之一橫截面組態實例，及圖14繪示寫入操作之後之一橫截面組態實例。本修改方案之記憶體胞20B包含一選擇電晶體22B以替代圖4及圖5中所展示之第一實施例中之記憶體胞20中之選擇電晶體22。
選擇電晶體22B包含位於選擇電晶體22中之半導體層221P中之半導體層223N附近之一半導體層223P，且其他組態類似於選擇電晶體22之組態。此處，作為一實例，半導體層223P設置成在半導體層221P中之半導體層223N與器件分離區段203之間之一區域中與半導體層223N分離。應注意，半導體層223N與223P之間之一距離較佳地足夠大，使得該距離不影響半導體層223N與半導體層221P之間之一接面耐受電壓。
半導體層223P係一P型半導體層且可由(例如)一半導體材料(其中，例如Si或類似物摻雜有諸如B之一雜質)製成。此外，半導體層223P包含注入至其中之一雜質(該雜質具有比相同P類型之半導體層221P(背閘極BG2)高之密度)，且在此實例中被設定為處於接地電位(GND)。相應地，半導體層223P充當一電流提取區段，其局部地提取基於寫入操作而流動於記憶體器件21與選擇電晶體22B之間之一寫入電流，如下所述。
[記憶體胞20B中之寫入操作]
如圖14及圖15中所展示，基本上藉由類似於第二實施例中之方法之一方法而形成纖絲210，且藉此亦在本修改方案之記憶體胞20B中對記憶體器件21執行寫入操作。
然而，在本修改方案中，由於上述半導體層(電流提取區段)223P設置於半導體層221P中，所以獲得以下功能。即，例如圖15中所展示，寫入電流(電子e)不僅朝向形成於半導體層221P與223N之間之一寄生二極體Di1流動，且朝向形成於半導體層221P與223P之間之一寄生二極體Di2流動。換言之，寫入電流自半導體層223N朝向半導體層221P(背閘極BG2；GND)及半導體層223P(電流提取區段；GND)兩者流動。因此，在本修改方案中，設置寫入電流之更多電流路徑，且藉此使寫入電流朝向GND有效率地漏出。相應地，進一步減小選擇電晶 體22B之一面積，且藉此進一步減小記憶體單元1(半導體單元)之面積。
應注意，亦在如同上述修改方案1之本修改方案中，矽化物層212S、213S、222S及223S分別設置於半導體層212N、213N、222N及223N中。
[修改方案3] [記憶體單元20C之組態]
圖16示意性繪示根據修改方案3之一記憶體胞(記憶體胞20C)之一橫截面組態實例(寫入操作之前之橫截面組態實例)。本修改方案之記憶體胞20C包含一選擇電晶體22C以替代圖4中所展示之第一實施例中之記憶體胞20中之選擇電晶體22。
選擇電晶體22C包含位於選擇電晶體22中之半導體層221P中之半導體層223N周圍之一擴散層223N2，且其他組態類似於選擇電晶體22中之組態。此處，作為一實例，擴散層223N2經設置以便包圍半導體層221P中之半導體層223N。應注意，擴散層223N2之一形成區域經合意地設置以不自半導體層223N之一形成區域朝向半導體層222N向外延伸以不降低半導體層223N與222N之間之一隔離耐受電壓。
擴散層223N2由一N型半導體層形成，且可(例如)由一半導體層(其中，例如Si或類似物摻雜有諸如As及P之一雜質)製成。此外，擴散層223N2包含注入至其中之一雜質，該雜質具有比相同N類型之半導體層223N低之密度。此一擴散層223N2之設置擴大形成於半導體層221P與223N之間之寄生二極體Di中之一接面面積(PN接面之一面積)。應注意，較佳地在不提供一額外步驟之情況下(例如藉由使用一既有步驟)形成擴散層223N2。
[記憶體胞20C中之寫入操作]
如圖17中所展示，基本上藉由類似於第二實施例中之方法之一 方法而形成纖絲210，且藉此亦在本修改方案之記憶體胞20C中對記憶體器件21執行之寫入操作。
然而，在本修改方案中，由於上述擴散層223N2設置於半導體層221P中，所以亦獲得以下功能。即，形成於半導體層221P與223N之間之寄生二極體Di中之接面面積如上所述般擴大，且寄生二極體Di之一臨限電壓Vf因此變小。相應地，更容易地導通寄生二極體Di(寄生二極體Di更容易地執行前向操作)。因此，使寫入電流(電子e)朝向GND(朝向半導體層221P)有效率地通過(漏出)。相應地，進一步減小選擇電晶體22C之一面積，且藉此進一步減小記憶體單元1(半導體單元)之面積。
應注意，亦在如同上述修改方案1之本修改方案中，矽化物層212S、213S、222S及223S分別設置於半導體層212N、213N、222N及223N中。
[修改方案4] [記憶體胞20D之組態]
圖18示意性繪示根據修改方案4之一記憶體胞(記憶體胞20D)之一橫截面組態實例(寫入操作之前之一橫截面組態實例)。本修改方案中之記憶體胞20D不包含位於圖4中所展示之第一實施例中之記憶體胞20中之記憶體器件21與選擇電晶體22之間之區域之部分中之器件分離區段203。
具體言之，在此實例中，器件分離區段203未形成於半導體層223N與213N之間之區域中之包含半導體層221P及半導體層210N之一部分之一區域中(參閱圖18中之一符號Pd)。因此，如圖18中所展示，在半導體層223N與213N之間之區域中由半導體層223N(射極)、半導體層221P(基極)及半導體層210N(集極)沿一橫向方向(層內方向)形成一NPN型雙極性電晶體Tr。
[記憶體胞20D中之寫入操作]
如圖19中所展示，基本上藉由類似於第二實施例中之方法之一方法而形成纖絲210，且藉此亦在本修改方案之記憶體胞20D中對記憶體器件21執行寫入操作。
然而，在本修改方案中，由於上述NPN型雙極性電晶體Tr形成於半導體層221P中，所以亦獲得以下功能。即，雙極性電晶體Tr基於寫入操作而操作，且藉此例如圖19中所展示，寫入電流(電子e)不僅朝向形成於半導體層221P與223N之間之寄生二極體Di1流動，且朝向雙極性電晶體Tr流動。換言之，寫入電流自半導體層223N不僅朝向半導體層221P(背閘極BG2；GND)流動，且透過雙極性電晶體Tr而朝向半導體層210N(背閘極BG1；GND)流動。因此，在本修改方案中，設置寫入電流之更多電流路徑，且藉此使寫入電流朝向GND有效率地漏出。相應地，進一步減小選擇電晶體22之面積，且藉此進一步減小記憶體單元1(半導體單元)之面積。
應注意，亦在如同上述修改方案1之本修改方案中，矽化物層212S、213S、222S及223S分別設置於半導體層212N、213N、222N及223N中。
[第三實施例]
隨後，將描述本發明之一第三實施例。在本實施例中，與第二實施例不同地執行不利用具有相反極性之電壓(具有負極性之電壓)之寫入操作。應注意，將用相同元件符號標示類似於第二實施例及類似物中之組件之組件且將適當省略該等組件之描述。
[寫入操作]
首先，在本實施例之寫入操作中，基於利用具有第二實施例中所描述之相反極性之電壓之寫入操作而將「+Vwa」之一電位添加至施加至電極及類似物之各者之電壓之一值，使得具有負極性之電位 (-Vwa)之一部分變為0伏特。
具體言之，例如圖20中所展示，在待驅動之記憶體胞20中，基於本實施例中之寫入操作而將以下電壓施加至記憶體器件21及選擇電晶體22中之各自電極、各自半導體及類似物。首先，透過位元線BL而將0伏特(=(-Vwa)+Vwa)施加至記憶體器件21中之電極215A(半導體層212N)及電極215C(導電薄膜217)之各者，如上所述。此外，透過參考線SL而將具有正極性之一電壓(+(Vwb+Vwa))施加至選擇電晶體22中之電極225A(半導體層222N)，及透過字線WL而將具有正極性之一電壓(+(Vwc+Vwa))施加至選擇電晶體22中之電極225C(導電薄膜227)。此時，導通待驅動之記憶體胞20中之選擇電晶體22。因此，亦將半導體層222N之電位(+(Vwb+Vwa))施加至選擇電晶體22中之半導體層223N。此外，亦將具有正極性之電位(+(Vwb+Vwa))自半導體層223N、透過電極225B、配線208B及電極215B而施加至記憶體器件21中之半導體層213N。
如上所述，在待驅動之記憶體胞20中之記憶體器件21中，導通記憶體胞20中之選擇電晶體22，且藉此不允許在半導體層212N與213N之間施加具有相反極性之電壓(具有負極性之電壓)。特定言之，將具有正極性之一電壓(+(Vwb+Vwa))施加至半導體層213N，且另一方面，將0伏特施加至半導體層212N。相應地，如圖20中所展示，在記憶體器件21中之半導體層212N與213N之間產生等於或高於第一實施例中所描述之臨限值之電壓V1(用於形成纖絲210之寫入電壓)。換言之，由具有正極性之電壓(+(Vwb+Vwa))之一絕對值(Vwb+Vwa)與0伏特之總和實現寫入操作所需之電壓(電位差)V1(V1=(Vwb+Vwa))。
再者，例如圖21中所展示，當因此施加電壓V1時，纖絲210基於第一實施例及類似物中所描述之原理形成於記憶體器件21中之半導體層212N與213N之間。此時，纖絲210之電阻值完全低於選擇電晶體22 之導通電阻值。因此，在纖絲210形成之後，半導體層213N及223N之各者之電位變為與半導體層212N之電位(0伏特)相同之一電位(與半導體層212N之電位(0伏特)實質上相同之一電位)，如圖21中所展示。
相應地，在待驅動之記憶體胞20中，沿前向方向導通由形成於選擇電晶體22中之半導體層221P與半導體層223N之間之PN接面引起之寄生二極體Di，如圖21中所展示。具體言之，在此情況中，半導體層223N之電位(0伏特)低於半導體層221P之電位(Vdd)，且半導體層223N與半導體層221P之間之電位差Vdd大於寄生二極體Di之臨限電壓(約0.7伏特)。因此，當形成纖絲210時，設定使寄生二極體Di沿前向方向導通之偏壓條件(偏壓電壓之極性及絕對值)。因此，如圖21中所展示，基於寫入操作，一電子e透過寄生二極體Di而朝向半導體層221P(朝向Vdd)移動。具體言之，在寫入操作期間流動之電流(寫入電流)之大多數非自半導體層223N朝向半導體層222N通過，而是自半導體層223N朝向Vdd通過(朝向Vdd漏出)。換言之，不僅使用電晶體22來施加寫入電流(約為數毫安培之一大電流)，且允許使用寄生二極體Di來使寫入電流之大多數組分朝向Vdd通過。因此，允許選擇電晶體22中所需之電流能力(在不破壞選擇電晶體22之情況下使寫入電流通過選擇電晶體22之驅動能力)較低。
如上所述，在本實施例中，如同第二實施例及類似物般地執行寫入操作，且在不利用具有相反極性之電壓(具有負極性之電壓)之情況下獲得類似效應。換言之，將選擇電晶體22中所需之電流能力抑制至較低。相應地，在不提供一特定製造步驟之情況下進一步減小記憶體單元1(半導體單元)之面積。
應注意，在本實施例之寫入操作中，與第二實施例不同，寫入操作所需之電壓V1未由選擇電晶體22及記憶體器件21分離，此係因為本實施例中之寫入操作不利用如上所述之具有相反極性之電壓(具 有負極性之電壓)。因此，在本實施例中，施加至記憶體器件21及選擇電晶體22中之電極之各者之一電壓高於第二實施例中之電壓。因此，可較佳地將諸如記憶體器件21及選擇電晶體22之組件之各者中之耐受電壓設定為較高。就此觀點而言，充當DNW之半導體層210N在圖20及圖21中所展示之記憶體胞20中自記憶體器件21之側連續形成至選擇電晶體22之側(半導體層210N經形成使得半導體層221P由半導體層210N包圍)。換言之，圖20及圖21中所展示之選擇電晶體22具有如記憶體器件21之三重井結構。然而，選擇電晶體22亦可在如同以上描述之本實施例中具有雙井結構。
應注意，亦在如同上述修改方案1之本實施例中，矽化物層212S、213S、222S及223S可分別設置於半導體層212N、213N、222N及223N中。
再者，可結合本實施例而採用上述修改方案2至修改方案4中之組態之一或多者。
[第四實施例]
隨後，將描述本發明之一第四實施例。與上述實施例及類似物不同，本實施例具有其中在記憶體器件中不執行電極215A與215C之間之配線連接(電連接)之一組態。應注意，將用相同元件符號標示類似於第一實施例及類似物中之組件之組件且將適當省略該等組件之描述。
[記憶體胞20E之組態]
圖22示意性繪示根據本實施例之一記憶體胞(記憶體胞20E)之一橫截面組態實例(寫入操作之前之一橫截面組態實例)。圖23繪示記憶體胞20E之一電路組態實例。本實施例中之記憶體胞20E包含一記憶體器件21E以替代圖4中所展示之第一實施例中之記憶體胞20中之記憶體器件21。
記憶體器件21E不包含記憶體器件21中之配線208A，且具有其中不執行電極215A與215C之間之配線連接(電連接)之上述組態。記憶體器件21E之其他組態類似於記憶體器件21中之組態。
[記憶體胞20E中之寫入操作]
如圖24中所展示，基本上藉由類似於上述實施例中之方法之一方法而形成纖絲210，且藉此亦在本實施例之記憶體胞20E中對記憶體器件21E執行寫入操作。因此，亦在本實施例中，自類似於上述實施例及類似物中之功能之功能獲得類似於上述實施例及類似物中之效應之效應。
特定言之，當採用類似於第二實施例(及修改方案2至修改方案4)中之方法之一方法(其執行利用具有相反極性之電壓之寫入操作)時，將諸如記憶體器件21E及選擇電晶體22之組件之耐受電壓設定為較低，且藉此進一步實現面積減小。
應注意，亦在如同上述修改方案1之本實施例中，矽化物層212S、213S、222S及223S可設置於半導體層212N、213N、222N及223N中。
再者，可結合本實施例而採用上述修改方案2至修改方案4中之組態之一或多者。
[第五實施例]
隨後，將描述本發明之一第五實施例。本實施例具有一組態，其中記憶體器件及選擇電晶體中之半導體層之導電類型(P類型及N類型)與上述實施例及類似物中之導電類型成一相反關係。應注意，將用相同元件符號標示類似於第一實施例及類似物中之組件之組件且將適當省略該等組件之描述。
[記憶體胞20F之組態]
圖25及圖26各示意性繪示根據本實施例之一記憶體胞(記憶體胞 20F)之一橫截面組態實例。圖25繪示寫入操作之前之一橫截面組態實例，及圖26繪示寫入操作之後之一橫截面組態實例。本實施例中之記憶體胞20F包含一記憶體器件21F及一選擇電晶體22F以分別替代圖4及圖5中所展示之第一實施例中之記憶體胞20中之記憶體器件21及選擇電晶體22。
[記憶體器件21F]
如圖25中所展示，寫入操作之前之記憶體器件21F具有包含半導體層211N、212P及213P、電極215A、215B及215C、絕緣層204、配線208A、介電薄膜216及導電薄膜217之一層壓結構。此外，圖26中所展示之寫入操作之後之記憶體器件21F除包含上述層壓結構之外，亦包含如同上述實施例及類似物之纖絲210。在此實例中，纖絲210透過半導體層211N而形成於半導體層212P與213P之間之一區域中，且充當電性鏈接半導體層212P與213P(電極215A與215B)之一導電路徑。
半導體層211N(第一半導體層)係一N型半導體層，且形成於半導體基板200P中。半導體層211N組態一所謂之N井，且亦充當記憶體器件21F之一背閘極(BG1)。半導體層211N可由(例如)一半導體材料(其中，例如Si或類似物摻雜有諸如As及P之一雜質)形成。
半導體層212P(第二半導體層)及半導體層213P(第三半導體層)經配置以便在半導體層211N中彼此間隔達一預定空間，且各為一P型半導體層(各形成一所謂之P+層)。半導體層212P及213P可各由(例如)一半導體材料(其中，例如Si或類似物摻雜有諸如B之一雜質)製成。
[選擇電晶體22F]
如圖25及圖26中所展示，寫入操作之前之選擇電晶體22F及寫入操作之後之選擇電晶體22F兩者具有包含半導體層221N、222P及223P、電極225A、225B及225C、絕緣層204、介電薄膜226及導電薄 膜227之層壓結構。
半導體層221N(第四半導體層)係一N型半導體層且形成於半導體基板200P中。半導體層221N組態一所謂之N井，且亦充當選擇電晶體22F之背閘極(BG2)。半導體層221N可由(例如)一半導體材料(其中，例如Si或類似物摻雜有諸如As及P之一雜質)製成。
半導體層222P(第五半導體層)及半導體層223P(第六半導體層)經配置以便在半導體層221N中彼此間隔達一預定空間，且各為一P型半導體層(各形成一所謂之P+層)。半導體層222P及223P可各由(例如)一半導體材料(其中，例如Si或類似物摻雜有諸如B之一雜質)製成。
[記憶體胞20F中之寫入操作]
亦在本實施例中，基本上藉由類似於上述實施例及類似物中之方法之一方法而形成纖絲210，且藉此對記憶體器件21F執行寫入操作。
然而，在本實施例中，纖絲210由組態電極215A之導電組件及組態電極215B之導電組件之一或兩者形成，該等導電組件藉由遷移而移動至半導體層211N中。
亦在本實施例中，可自類似於上述實施例及類似物中之功能之功能獲得類似於上述實施例及類似物中之效應之效應。
應注意，本實施例可具有類似於第四實施例中之組態之一組態(例如)作為圖27及圖28中所展示之一記憶體胞20G(其包含一記憶體器件21G及選擇電晶體22F)。換言之，可不在記憶體器件21G中執行電極215A與215C之間之配線連接(電連接)。此處，圖27繪示記憶體胞20G在寫入操作之前之一橫截面組態實例，及圖28繪示記憶體胞20G在寫入操作之後之一橫截面組態實例。亦在具有此一組態之記憶體胞20G中，可自類似於第四實施例中之功能之功能獲得類似於第四實施例中之效應之效應。
再者，亦在如同上述修改方案1之本實施例中，矽化物層212S、213S、222S及223S可分別設置於半導體層212P、213P、222P及223P中。
再者，可結合本實施例而採用上述第二實施例及第三實施例以及修改方案2至修改方案4中之組態之一或多者。
[應用實例]
隨後，將描述其中使以上實施例及修改方案之各者中所描述之半導體單元(記憶體單元)應用於一電子裝置之實例。
根據本發明之上述實施例及類似物之半導體單元可適用於任何領域中之電子裝置，諸如電視機、數位相機、筆記本式個人電腦、個人數位助理(諸如行動電話)及視頻攝像機。具體言之，上述實施例及類似物之半導體單元可適用於嵌入至此等各種電子裝置中之半導體單元(記憶體單元)。
[應用實例1]
圖29繪示其上應用上述實施例及類似物之半導體單元之任何者之一電視機之一外觀。該電視機可包含(例如)一影像顯示螢幕區段400，其包含一前面板410及一濾光玻璃420。
[應用實例2]
圖30A及圖30B各繪示其上應用上述實施例及類似物之半導體單元之任何者之一數位相機之一外觀。該數位相機可包含(例如)用於閃光之一光發射區段510、一顯示區段520、一選單開關530及一快門按鈕540。
[其他修改方案]
上文中，已參考較佳實施例、修改方案及應用實例而描述本發明之技術。然而，本技術不受限於該等實施例及類似物且可進行各種修改。
例如，以上實施例及類似物中所描述之各自層之材料不具限制性，且可使用其他材料。此外，已參考以上實施例及類似物中之特定實例而描述諸如記憶體器件、記憶體胞及記憶體單元之組件之組態。然而，無需提供該等層之全部且可進一步提供其他層。
再者，已在以上實施例及類似物中描述其中將複數個記憶體器件設置於半導體單元(記憶體單元)中之一情況。然而，此不具限制性，且可將一單一記憶體器件設置於半導體單元中。
再者，已參考作為本發明之半導體單元之一實例之記憶體單元而描述以上實施例及類似物。然而，半導體單元可組態有一半導體積體電路(其亦包含其他器件(諸如一電晶體、一電容器及一電阻器件))以及此一記憶體單元。
可自本發明之上述實例性實施例及修改方案實現至少以下組態。
(1)一種具有一或複數個記憶體器件之半導體單元，該一或複數個記憶體器件之各者包含：一第一導電類型之一第一半導體層；一第二導電類型之第二半導體層及第三半導體層，其等經配置以在該第一半導體層中彼此分離；一第一介電薄膜及一第一導電薄膜兩者，其等設置於該第一半導體層上之對應於該第二半導體層與該第三半導體層之間之一區域之一區域中，該第一介電薄膜位於比該第一導電薄膜低之層中；一第一電極，其電性連接至該第二半導體層；一第二電極，其電性連接至該第三半導體層；及一第三電極，其電性連接至該第一導電薄膜，該第三電極電性連接至該第一電極，其中在該一或複數個記憶體器件中，當在該第一電極與該第二電極 之間施加等於或高於一預定臨限值之一電壓時，一纖絲形成於該第二半導體層與該第三半導體層之間之該區域中，且藉此執行資訊之寫入操作，該纖絲為電性鏈接該第二半導體層與該第三半導體層之一導電路徑。
(2)如(1)之半導體單元，其中一或多個選擇電晶體成一對一關係地串聯連接至該一或複數個記憶體器件，該一或多個選擇電晶體自該一或複數個記憶體器件各選擇待驅動之一記憶體器件，及導通該選擇電晶體，且藉此在待驅動之該記憶體器件中之該第一電極與該第二電極之間產生等於或大於該臨限值之一電位差。
(3)如(2)之半導體單元，其中在待驅動之該記憶體器件中，導通對應於待驅動之該記憶體器件之該選擇電晶體以允許具有相反極性之電壓施加至各自該第一電極及該第二電極，且藉此在該第一電極與該第二電極之間產生等於或大於該臨限值之一電位差。
(4)如(2)之半導體單元，其中在待驅動之該記憶體器件中，導通對應於待驅動之該記憶體器件之該選擇電晶體以不允許具有相反極性之電壓施加至該第一電極及該第二電極，且藉此在該第一電極與該第二電極之間產生等於或大於該臨限值之一電位差。
(5)如(2)至(4)中任一項之半導體單元，其中該一或多個選擇電晶體各包含：該第一導電類型之一第四半導體層，該第二導電類型之第五半導體層及第六半導體層，其等經配置以在該第四半導體層中彼此分離，一第二介電薄膜及一第二導電薄膜兩者，其等設置於該第四半導體層上之對應於該第五半導體層與該第六半導體層之間之一區域之一區域中，該第二介電薄膜位於比該第二導電薄膜低之層中， 一第四電極，其電性連接至該第五半導體層，一第五電極，其電性連接至該第六半導體層，及一第六電極，其電性連接至該第二導電薄膜；及該一或複數個記憶體器件之各者中之該第二電極電性連接至該一或多個選擇電晶體之各者中之該第五電極。
(6)如(5)之半導體單元，其中當該纖絲歸因於該寫入操作而形成於待驅動之該記憶體器件中時，沿一前向方向導通形成於對應於待驅動之該記憶體器件之該選擇電晶體中之該第六半導體層與該第四半導體層之間之一寄生二極體。
(7)如(5)或(6)之半導體單元，其中一電流提取區段設置於該第四半導體層中，該電流提取區段基於該寫入操作而局部地提取流動於待驅動之該記憶體器件與對應於待驅動之該記憶體器件之該選擇電晶體之間之一寫入電流。
(8)如(5)至(7)中任一項之半導體單元，其中該第二導電類型之一擴散層設置於該第四半導體層中之該第六半導體層周圍。
(9)如(5)至(8)中任一項之半導體單元，其中該第一半導體層形成於該第二導電類型之一第七半導體層中，及該第一半導體層因該第七半導體層而與該第四半導體層電性分離。
(10)如(9)之半導體單元，其中一雙極性電晶體與該第六半導體層、該第四半導體層及該第七半導體層形成於該第二電極與該第五電極之間之一區域中。
(11)如(10)之半導體單元，其中該雙極性電晶體基於該寫入操作而操作，且藉此流動於待驅動之該記憶體器件與對應於待驅動之該記憶體器件之該選擇電晶體之間之一寫入電流亦透過該雙極性電晶體而 流動至該第七半導體層，以及流動至該第四半導體層。
(12)如(5)至(11)中任一項之半導體單元，其中該第二半導體層與該第三半導體層之間之一間隔長度短於該第五半導體層與該第六半導體層之間之一間隔長度。
(13)如(2)至(12)中之任一項之半導體單元，其中該纖絲之一電阻值低於該選擇電晶體之一導通電阻值。
(14)如(1)至(13)中任一項之半導體單元，其進一步包含一驅動區段，該驅動區段藉由將等於或高於該臨限值之一電壓施加於該第一電極與該第二電極之間而對該一或複數個記憶體器件中之待驅動之一記憶體器件執行該寫入操作。
(15)如(1)至(14)中任一項之半導體單元，其中藉由遷移而移動組態該第一電極之一導電組件及組態該第二電極之一導電組件之一或兩者，且藉此形成該纖絲。
(16)如(1)至(14)中之任一項之半導體單元，其中一個矽化物層設置於該第二半導體層及該第三半導體層之各者中。
(17)如(16)之半導體單元，其中藉由遷移而移動組態該第一電極、組態該第二電極及組態該矽化物層之導電組件之一或多者，且藉此形成該纖絲。
(18)一種具有一半導體單元之電子裝置，該半導體單元具有一或複數個記憶體器件，該一或複數個記憶體器件之各者包含：一第一導電類型之一第一半導體層；一第二導電類型之第二半導體層及第三半導體層，其等經配置以在該第一半導體層中彼此分離；一第一介電薄膜及一第一導電薄膜兩者，其等設置於該第一半導體層上之對應於該第二半導體層與該第三半導體層之間之一區域之一區域中，該第一介電薄膜位於比該第一導電薄膜低之層中； 一第一電極，其電性連接至該第二半導體層；一第二電極，其電性連接至該第三半導體層；及一第三電極，其電性連接至該第一導電薄膜，該第三電極電性連接至該第一電極，其中在該一或複數個記憶體器件中，當在該第一電極與該第二電極之間施加等於或高於一預定臨限值之一電壓時，一纖絲形成於該第二半導體層與該第三半導體層之間之該區域中，且藉此執行資訊之寫入操作，該纖絲為電性鏈接該第二半導體層與該第三半導體層之一導電路徑。
(19)一種記憶體器件，其包含：一第一導電類型之一第一半導體層；一第二導電類型之第二半導體層及第三半導體層，其等經配置以在該第一半導體層中彼此分離；一第一介電薄膜及一第一導電薄膜兩者，其等設置於該第一半導體層上之對應於該第二半導體層與該第三半導體層之間之一區域之一區域中，該第一介電薄膜位於比該第一導電薄膜低之層中；一第一電極，其電性連接至該第二半導體層；一第二電極，其電性連接至該第三半導體層；及一第三電極，其電性連接至該第一導電薄膜，該第三電極電性連接至該第一電極，其中當在該第一電極與該第二電極之間施加等於或高於一預定臨限值之一電壓時，一纖絲形成於該第二半導體層與該第三半導體層之間之該區域中，且藉此執行資訊之寫入操作，該纖絲為電性鏈接該第二半導體層與該第三半導體層之一導電路徑。
(20)一種操作一半導體單元之方法，該方法包括，相對於一或複數個記憶體器件中之待驅動之一記憶體器件，該 一或複數個記憶體器件各包含：一第一導電類型之一第一半導體層；一第二導電類型之第二半導體層及第三半導體層，其等經配置以在該第一半導體層中彼此分離；一第一介電薄膜及一第一導電薄膜兩者，其等設置於該第一半導體層上之對應於該第二半導體層與該第三半導體層之間之一區域之一區域中，該第一介電薄膜位於比該第一導電薄膜低之層中；一第一電極，其電性連接至該第二半導體層；一第二電極，其電性連接至該第三半導體層；及一第三電極，其電性連接至該第一導電薄膜，該第三電極電性連接至該第一電極，藉由將等於或高於一預定臨限值之一電壓施加於該第一電極與該第二電極之間以在該第二半導體層與該第三半導體層之間之該區域中形成一纖絲而執行資訊之寫入操作，該纖絲為電性鏈接該第二半導體層與該第三半導體層之一導電路徑。
本申請案含有與2012年4月27日於日本專利局提交之日本優先專利申請案JP 2012-103239中所揭示之標的相關之標的，該案之全文以引用之方式併入本文中。
熟習技術者應瞭解，可根據設計要求及其他因數而進行各種修改、組合、子組合及改動，只要其等落在隨附申請專利範圍或其等效物之範疇內。
20‧‧‧記憶體胞
21‧‧‧記憶體器件
22‧‧‧選擇電晶體
200P‧‧‧半導體基板
203‧‧‧器件分離區段
204‧‧‧絕緣層
208A‧‧‧配線
208B‧‧‧配線
210N‧‧‧半導體層
211P‧‧‧半導體層
212N‧‧‧半導體層
213N‧‧‧半導體層
215A‧‧‧電極
215B‧‧‧電極
215C‧‧‧電極
216‧‧‧介電薄膜
217‧‧‧導電薄膜
221P‧‧‧半導體層
222N‧‧‧半導體層
223N‧‧‧半導體層
225A‧‧‧電極
225B‧‧‧電極
225C‧‧‧電極
226‧‧‧介電薄膜
227‧‧‧導電薄膜
BG1‧‧‧背閘極
BG2‧‧‧背閘極
L1‧‧‧間隔長度
L2‧‧‧間隔長度
Vdd‧‧‧電源線/電位/電位差

Claims (20)

  1. 一種具有一或複數個記憶體器件之半導體單元，該一或複數個記憶體器件之各者包括：一第一導電類型之一第一半導體層；一第二導電類型之第二半導體層及第三半導體層，其等經配置以在該第一半導體層中彼此分離；一第一介電薄膜及一第一導電薄膜兩者，其等設置於該第一半導體層上之對應於該第二半導體層與該第三半導體層之間之一區域之一區域中，該第一介電薄膜位於比該第一導電薄膜低之層中；一第一電極，其電性連接至該第二半導體層；一第二電極，其電性連接至該第三半導體層；及一第三電極，其電性連接至該第一導電薄膜，該第三電極電性連接至該第一電極，其中在該一或複數個記憶體器件中，當在該第一電極與該第二電極之間施加等於或高於一預定臨限值之一電壓時，一纖絲形成於該第二半導體層與該第三半導體層之間之該區域中，且藉此執行資訊之寫入操作，該纖絲為電性鏈接該第二半導體層與該第三半導體層之一導電路徑。
  2. 如請求項1之半導體單元，其中一或多個選擇電晶體成一對一關係地串聯連接至該一或複數個記憶體器件，該一或多個選擇電晶體自該一或複數個記憶體器件各選擇待驅動之一記憶體器件，及導通該選擇電晶體，且藉此在待驅動之該記憶體器件中之該第一電極與該第二電極之間產生等於或大於該臨限值之一電位 差。
  3. 如請求項2之半導體單元，其中在待驅動之該記憶體器件中，導通對應於待驅動之該記憶體器件之該選擇電晶體以允許具有相反極性之電壓施加至各自該第一電極及該第二電極，且藉此在該第一電極與該第二電極之間產生等於或大於該臨限值之一電位差。
  4. 如請求項2之半導體單元，其中在待驅動之該記憶體器件中，導通對應於待驅動之該記憶體器件之該選擇電晶體以不允許具有相反極性之電壓施加至該第一電極及該第二電極，且藉此在該第一電極與該第二電極之間產生等於或大於該臨限值之一電位差。
  5. 如請求項2之半導體單元，其中該一或多個選擇電晶體各包含：該第一導電類型之一第四半導體層，該第二導電類型之第五半導體層及第六半導體層，其等經配置以在該第四半導體層中彼此分離，一第二介電薄膜及一第二導電薄膜兩者，其等設置於該第四半導體層上之對應於該第五半導體層與該第六半導體層之間之一區域之一區域中，該第二介電薄膜位於比該第二導電薄膜低之層中，一第四電極，其電性連接至該第五半導體層，一第五電極，其電性連接至該第六半導體層，及一第六電極，其電性連接至該第二導電薄膜；及該一或複數個記憶體器件之各者中之該第二電極電性連接至該一或多個選擇電晶體之各者中之該第五電極。
  6. 如請求項5之半導體單元，其中當該纖絲歸因於該寫入操作而形 成於待驅動之該記憶體器件中時，沿一前向方向導通形成於對應於待驅動之該記憶體器件之該選擇電晶體中之該第六半導體層與該第四半導體層之間之一寄生二極體。
  7. 如請求項5之半導體單元，其中一電流提取區段設置於該第四半導體層中，該電流提取區段基於該寫入操作而局部地提取流動於待驅動之該記憶體器件與對應於待驅動之該記憶體器件之該選擇電晶體之間之一寫入電流。
  8. 如請求項5之半導體單元，其中該第二導電類型之一擴散層設置於該第四半導體層中之該第六半導體層周圍。
  9. 如請求項5之半導體單元，其中該第一半導體層形成於該第二導電類型之一第七半導體層中，及該第一半導體層因該第七半導體層而與該第四半導體層電性分離。
  10. 如請求項9之半導體單元，其中一雙極性電晶體與該第六半導體層、該第四半導體層及該第七半導體層形成於該第二電極與該第五電極之間之一區域中。
  11. 如請求項10之半導體單元，其中該雙極性電晶體基於該寫入操作而操作，且藉此流動於待驅動之該記憶體器件與對應於待驅動之該記憶體器件之該選擇電晶體之間之一寫入電流，亦透過該雙極性電晶體而流動至該第七半導體層，以及流動至該第四半導體層。
  12. 如請求項5之半導體單元，其中該第二半導體層與該第三半導體層之間之一間隔長度短於該第五半導體層與該第六半導體層之間之一間隔長度。
  13. 如請求項2之半導體單元，其中該纖絲之一電阻值低於該選擇電 晶體之一導通電阻值。
  14. 如請求項1之半導體單元，其進一步包括一驅動區段，該驅動區段藉由將等於或高於該臨限值之一電壓施加於該第一電極與該第二電極之間而對該一或複數個記憶體器件中之待驅動之一記憶體器件執行該寫入操作。
  15. 如請求項1之半導體單元，其中藉由遷移而移動組態該第一電極之一導電組件及組態該第二電極之一導電組件之一或兩者，且藉此形成該纖絲。
  16. 如請求項1之半導體單元，其中一個矽化物層設置於該第二半導體層及該第三半導體層之各者中。
  17. 如請求項16之半導體單元，其中藉由遷移而移動組態該第一電極、組態該第二電極及組態該矽化物層之導電組件之一或多者，且藉此形成該纖絲。
  18. 一種具有一半導體單元之電子裝置，該半導體單元具有一或複數個記憶體器件，該一或複數個記憶體器件之各者包括：一第一導電類型之一第一半導體層；一第二導電類型之第二半導體層及第三半導體層，其等經配置以在該第一半導體層中彼此分離；一第一介電薄膜及一第一導電薄膜兩者，其等設置於該第一半導體層上之對應於該第二半導體層與該第三半導體層之間之一區域之一區域中，該第一介電薄膜位於比該第一導電薄膜低之層中；一第一電極，其電性連接至該第二半導體層；一第二電極，其電性連接至該第三半導體層；及一第三電極，其電性連接至該第一導電薄膜，該第三電極電性連接至該第一電極，其中 在該一或複數個記憶體器件中，當在該第一電極與該第二電極之間施加等於或高於一預定臨限值之一電壓時，一纖絲形成於該第二半導體層與該第三半導體層之間之該區域中，且藉此執行資訊之寫入操作，該纖絲為電性鏈接該第二半導體層與該第三半導體層之一導電路徑。
  19. 一種記憶體器件，其包括：一第一導電類型之一第一半導體層；一第二導電類型之第二半導體層及第三半導體層，其等經配置以在該第一半導體層中彼此分離；一第一介電薄膜及一第一導電薄膜兩者，其等設置於該第一半導體層上之對應於該第二半導體層與該第三半導體層之間之一區域之一區域中，該第一介電薄膜位於比該第一導電薄膜低之層中；一第一電極，其電性連接至該第二半導體層；一第二電極，其電性連接至該第三半導體層；及一第三電極，其電性連接至該第一導電薄膜，該第三電極電性連接至該第一電極，其中當在該第一電極與該第二電極之間施加等於或高於一預定臨限值之一電壓時，一纖絲形成於該第二半導體層與該第三半導體層之間之該區域中，且藉此執行資訊之寫入操作，該纖絲為電性鏈接該第二半導體層與該第三半導體層之一導電路徑。
  20. 一種操作一半導體單元之方法，該方法包括，相對於一或複數個記憶體器件中之待驅動之一記憶體器件，該一或複數個記憶體器件各包含：一第一導電類型之一第一半導體層；一第二導電類型之第二半導體層及第三半導體層，其等經配置以在該第一半導體層中彼此分離；一第一介電薄膜及 一第一導電薄膜兩者，其等設置於該第一半導體層上之對應於該第二半導體層與該第三半導體層之間之一區域之一區域中，該第一介電薄膜位於比該第一導電薄膜低之層中；一第一電極，其電性連接至該第二半導體層；一第二電極，其電性連接至該第三半導體層；及一第三電極，其電性連接至該第一導電薄膜，該第三電極電性連接至該第一電極，藉由將等於或高於一預定臨限值之一電壓施加於該第一電極與該第二電極之間以在該第二半導體層與該第三半導體層之間之該區域中形成一纖絲而執行資訊之寫入操作，該纖絲為電性鏈接該第二半導體層與該第三半導體層之一導電路徑。
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