JP2006310624A - プログラム可能な不揮発性メモリおよび半導体集積回路装置 - Google Patents
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Abstract
【解決手段】 メモリセルを構成するフローティングゲートトランジスタ(FTR)のフローティングゲート(FG)とドレインコンタクト(14)の距離λmは、周辺トランジスタ(PH)の制御ゲート(CG)とコンタクト(CT)の間の最小設計寸法に基づいて定められる距離λよりも大きくする。
【選択図】 図10
Description
図1は、この発明に従うプログラム可能なメモリ(不揮発性メモリ)において用いられるメモリセルの断面構造を概略的に示す図である。図1において、メモリセルMCは、N型ウェル領域(半導体基板領域:Nウェル)1表面に間をおいて形成されるP型不純物領域2a、2b、および2cと、不純物領域2aおよび2bの間のNウェル1上にゲート絶縁膜を介して形成される選択ゲートSGと、不純物領域2bおよび2cの間のNウェル1上にゲート絶縁膜を介して形成されるフローティングゲートFGとを含む。
図15は、この発明の実施の形態2に従う半導体集積回路装置の全体の構成を概略的に示す図である。図15において、半導体集積回路装置50は、プロセッサ52と、プロセッサ52の作業領域等として機能するメモリ53と、プロセッサ52の処理に対する時間管理を行なうタイマ54と、バイトストリームとビットストリームとの間の変換を行なう汎用非同期送受信器(UART)55と、電源の管理を行なう電源管理ユニット(PWM)57と、UART55と外部との間でシリアルにデータをビットストリームの形態で転送するシリアルインターフェイス56と、プロセッサ52に対するブートロード用のプログラムおよびフォントなどの固定データを格納するOTPROM60を含む。
図16は、この発明の実施の形態3に従うメモリセルの電気的等価回路を示す図である。図16においては、メモリセルMTとして、フローティングゲートFGFとコントロールゲートCGを有する積層ゲート型トランジスタが用いられる。このフローティングゲートがたトランジスタFGFは、ソースノード(コンタクト)SCおよびドレインノード(コンタクト)DCを有する。メモリセルMTは、フローティングゲートFGFに蓄積される電荷量に応じてしきい値電圧が決定され、記憶データに応じてフローティングゲートの蓄積電荷量を調整する。
Claims (8)
- 基板領域表面に形成される第1および第2の不純物領域と、前記第1および第2の不純物領域の間の基板領域上に配置される電荷蓄積領域とを含み、前記前記電荷蓄積領域における蓄積電荷量に応じてデータを不揮発的に記憶するメモリセルトランジスタを備えるメモリセルと、
前記メモリセルトランジスタに対応して配置される第1の導電線、
前記第1の不純物領域と前記第1の導電線とを電気的に結合する第1のコンタクトと、
前記メモリセルと同一半導体基板上に前記メモリセルの配置領域と異なる領域に配置され、データ記憶以外の動作に用いられる周辺トランジスタとを備え、前記周辺トランジスタは、前記半導体基板表面に形成される第3および第4の不純物領域と、前記第3および第4の不純物領域の間の半導体基板上に形成され、オン/オフ状態を設定する信号を受ける制御ゲートとを有し、
前記周辺トランジスタに対応して配置される第2の導電線と、
前記第3の不純物領域と前記第2の導電線とを電気的に結合する第2のコンタクトとを備え、
前記第1のコンタクトと前記電荷蓄積領域との間の前記第1および第2の不純物領域を結ぶ方向に沿った距離は、前記周辺トランジスタの前記制御ゲートと前記第2のコンタクトの前記第3および第4の不純物領域を結ぶ方向に沿った距離とは異なる設計ルールで設定される、プログラム可能な不揮発性メモリ。 - 前記電荷蓄積領域は、導電性の材料で構成されるフローティングゲートであり、前記フローティングゲートと前記第1のコンタクトとの間の距離が、前記第2のコンタクトと前記制御ゲートとの間の距離よりも大きくされる、請求項1記載のプログラム可能な不揮発性メモリ。
- 前記メモリセルは、
前記第2の不純物領域と第3の導電線との間に配置され、選択信号に従って選択的に導通する選択トランジスタをさらに備え、前記メモリセルトランジスタは、前記選択トランジスタと同一構造の単一ゲートトランジスタで構成される、請求項1記載のプログラム可能な不揮発性メモリ。 - 互いに対向して配置され、各々がデータを不揮発的に記憶するメモリセルトランジスタを有する第1および第2のメモリセルと、
前記第1および第2のメモリセルの間に配置され、第1のコンタクトを介して前記第1および第2のメモリセルのメモリセルトランジスタに共通に結合される第1の導電線と、
前記第1および第2のメモリセルと同一半導体基板上の異なる領域に配置されかつその制御ゲートに与えられる電圧に応じて導通/非導通状態が設定されてデータ記憶と異なる動作を行なう周辺トランジスタと、
前記周辺トランジスタに第2のコンタクトを介して結合され、前記周辺トランジスタと信号または電圧を授受する第2の導電線とを備え、
前記周辺トランジスタの制御ゲートと前記第2のコンタクトとの間の距離と、前記第1および第2のメモリセルのメモリトランジスタと前記第1のコンタクトの間の距離とは、異なる設計ルールに基づいて設定される、半導体集積回路回路。 - 前記第1および第2のメモリセルは、データを記憶するメモリ回路ブロック内に形成され、
前記周辺トランジスタは、前記メモリ回路ブロックと同一半導体基板上に形成され、前記メモリ回路ブロックの記憶データを利用するロジック回路ブロック内に配置される、請求項4記載の半導体集積回路装置。 - 前記第1および第2のメモリセルのメモリセルトランジスタの各々と前記第1のコンタクトの間の距離は、前記周辺トランジスタの制御ゲートと前記第2のコンタクトの間の距離よりも大きく設定される、請求項4または5記載の半導体集積回路装置。
- 前記メモリセルトランジスタおよび前記周辺トランジスタは、前記第1および第2のコンタクトに対する距離を除いて同じ最小設計ルールに従って形成される、請求項4記載の半導体集積回路装置。
- 前記第1および第2のメモリセルは、各々、対応のメモリセルトランジスタを選択信号に従って互いに別々に配置される共通の機能を有する導電線に結合する選択トランジスタを備え、
前記メモリセルトランジスタが電荷を蓄積するフローティングを有し、かつ前記選択トランジスタは、前記フローティングゲートと同一製造工程で制御ゲートが形成されて、前記選択信号をその制御ゲートに受けることを除いて、前記メモリセルトランジスタおよび選択トランジスタは、同一構造の単一ゲートトランジスタで構成される、請求項4記載の半導体集積回路装置。
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