CN115425068A - 半导体结构及其制备方法 - Google Patents
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Abstract
本申请涉及一种半导体结构及其制备方法。所述半导体结构包括：衬底，衬底内设有多个沿第一方向延伸且沿第二方向排布的第一有源区，以及沿第二方向延伸的第二有源区；第一方向与第二方向相交；第一多晶硅结构，位于各第一有源区上，且沿第二方向延伸，第一多晶硅结构与各第一有源区相交的部分作为各第一晶体管的栅极；多个第二多晶硅结构，各第二多晶硅结构对应位于各第一有源区上，且沿第二方向间隔排布；各第二多晶硅结构与各第一有源区相交的部分作为各第二晶体管的栅极；其中，与同一第一有源区对应的第一晶体管与第二晶体管共同构成一个第一存储单元，各第一存储单元的源区通过第二有源区连接，从而能够减小存储单元的面积。
Description
技术领域
本申请涉及半导体技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
随着半导体技术的发展，出现了一次性可编程（One Time Programmable，OTP）存储器。OTP存储器是一种常见的非易失性存储器（non-volatile memory，NVM），适用于程序固定不变的应用场景如固定代码。相比于其他的NVM，OTP存储器的制备工艺的步骤简单，且无需额外光罩，制造成本较低。
传统的OTP存储器中的一个存储单元通常包括两个PMOS晶体管，各存储单元的源区通常通过互连插塞连出至第一金属互连线以作为各存储单元的源线（Source line，SL）。然而，SL对应的互连插塞本身的孔径不能过小，且SL对应的互连插塞与靠近存储单元的源区一侧的多晶硅结构之间需要保持一定的间距。另外，靠近存储单元的源区一侧的多晶硅结构的端部通过互连插塞连出至第二金属互连线以作为各存储单元的字线（Word line，WL），此时第一金属互连线与第二金属互连线之间也需要保持一定的间距以避免相互接触引起短路。受上述这些因素的制约，OTP存储器的存储单元的面积难以被减小。
发明内容
基于此，有必要提供一种能够减小存储单元的面积的半导体结构的制备方法。
为了实现上述目的，一方面，本发明提供了一种半导体结构，包括：
衬底，所述衬底内设有多个沿第一方向延伸且沿第二方向排布的第一有源区，以及沿所述第二方向延伸的第二有源区；所述第一方向与所述第二方向相交；
第一多晶硅结构，位于各所述第一有源区上，且沿所述第二方向延伸，所述第一多晶硅结构与各所述第一有源区相交的部分作为各第一晶体管的栅极；
多个第二多晶硅结构，各所述第二多晶硅结构对应位于各所述第一有源区上，且沿所述第二方向间隔排布；各所述第二多晶硅结构与各所述第一有源区相交的部分作为各第二晶体管的栅极；其中，
与同一所述第一有源区对应的所述第一晶体管与所述第二晶体管共同构成一个第一存储单元，各所述第一存储单元的源区通过所述第二有源区连接。
在其中一个实施例中，所述第二有源区和各所述第一有源区同层设置。
在其中一个实施例中，所述半导体结构还包括位于所述第二有源区端部的互连结构；所述互连结构包括互连区域以及第一互连插塞；其中，所述互连区域的宽度尺寸大于所述第二有源区的宽度尺寸，其中，所述宽度尺寸为沿所述第一方向的宽度；所述第一互连插塞位于所述互连区域之上，与所述互连区域连接。
在其中一个实施例中，所述第一多晶硅结构的端部向远离所述互连结构的方向弯曲。
在其中一个实施例中，所述第一多晶硅结构的端部与所述互连结构之间的第一距离和所述第一多晶硅结构的中间区域与所述第二有源区的中间区域之间的第二距离相等。
在其中一个实施例中，所述半导体结构还包括：
第三多晶硅结构，位于各所述第一有源区上，且沿所述第二方向延伸，所述第三多晶硅结构与各所述第一有源区相交的部分作为各第三晶体管的栅极；
多个第四多晶硅结构，各所述第四多晶硅结构对应位于各所述第一有源区上，且沿所述第二方向间隔排布；各所述第四多晶硅结构与各所述第一有源区相交的部分作为各第四晶体管的栅极；其中，
与同一所述第一有源区对应的所述第三晶体管与所述第四晶体管共同构成一个第二存储单元；所述第一存储单元的源区同时作为所述第二存储单元的源区，且于同一所述第一有源区对应的所述第一存储单元与所述第二存储单元以所述第二有源区为中心呈镜像设置。
在其中一个实施例中，沿所述第一方向相邻设置的所述第一多晶硅结构与所述第二多晶硅结构之间的各部分所述第一有源区作为各所述第一存储单元的内部节点区域；
位于各所述第二多晶硅结构远离所述第二有源区的一侧的各部分所述第一有源区作为各所述第一存储单元的漏区；
位于所述第一多晶硅结构靠近所述第二有源区的一侧的各部分所述第一有源区作为各所述第一存储单元的源区。
在其中一个实施例中，所述半导体结构还包括：
多个第二互连插塞，各所述第二互连插塞位于所述第一多晶硅结构的端部之上；
多个第三互连插塞，各所述第三互连插塞位于各所述第一存储单元的漏区之上。
上述半导体结构，包括：衬底，所述衬底内设有多个沿第一方向延伸且沿第二方向排布的第一有源区，以及沿所述第二方向延伸的第二有源区；所述第一方向与所述第二方向相交；第一多晶硅结构，位于各所述第一有源区上，且沿所述第二方向延伸，所述第一多晶硅结构与各所述第一有源区相交的部分作为各第一晶体管的栅极；多个第二多晶硅结构，各所述第二多晶硅结构对应位于各所述第一有源区上，且沿所述第二方向间隔排布；各所述第二多晶硅结构与各所述第一有源区相交的部分作为各第二晶体管的栅极。其中，与同一所述第一有源区对应的所述第一晶体管与所述第二晶体管共同构成一个第一存储单元。各所述第一存储单元的源区通过所述第二有源区连接，从而在版图设计时可以无需考虑SL对应的互连插塞的孔径大小以及SL对应的金属互连线与WL对应的金属互连线之间的间距，从而能够减小存储单元的面积。
另一方面，本申请还提供了一种半导体结构的制备方法，其特征在于，包括：
提供衬底；
于所述衬底内形成多个第一有源区，各所述第一有源区沿第一方向延伸且沿第二方向排布；同时于所述衬底内形成沿所述第二方向延伸的第二有源区；所述第一方向与所述第二方向相交；
于各所述第一有源区之上形成第一多晶硅结构，所述第一多晶硅结构沿所述第二方向延伸；所述第一多晶硅结构作为各第一晶体管的栅极；
分别于各所述第一有源区之上对应形成多个第二多晶硅结构，各所述第二多晶硅结构沿所述第二方向间隔排布；各所述第二多晶硅结构与各所述第一有源区相交的部分作为各第二晶体管的栅极；其中，与同一所述第一有源区对应的所述第一晶体管与所述第二晶体管共同构成一个第一存储单元，各所述第一存储单元的源区通过所述第二有源区连接。
在其中一个实施例中，形成第二有源区的同时，所述方法还包括：于所述第二有源区的端部形成多个互连结构；所述互连结构包括互连区域以及第一互连插塞；其中，所述互连区域的宽度尺寸大于所述第二有源区的宽度尺寸，其中，所述宽度尺寸为沿所述第一方向的宽度；所述第一互连插塞位于所述互连区域之上，与所述互连区域连接。
在其中一个实施例中，形成所述第一多晶硅结构的同时，所述方法还包括：令所述第一多晶硅结构的端部向远离所述互连结构的方向弯曲。
在其中一个实施例中，形成所述第一多晶硅结构的同时，所述方法还包括：令所述第一多晶硅结构的端部与所述互连结构之间的第一距离和所述第一多晶硅结构的中间区域与所述第二有源区的中间区域之间的第二距离相等。
在其中一个实施例中，
所述于各所述第一有源区之上形成第一多晶硅结构的同时，还于各所述第一有源区之上形成第三多晶硅结构，所述第三多晶硅结构沿所述第二方向延伸，所述第三多晶硅结构与各所述第一有源区相交的部分作为各第三晶体管的栅极；
所述分别于各所述第一有源区之上对应形成多个第二多晶硅结构的同时，还于各所述第一有源区之上形成多个第四多晶硅结构，各所述第四多晶硅结构沿所述第二方向间隔排布；各所述第四多晶硅结构与各所述第一有源区相交的部分作为各第四晶体管的栅极；其中，与同一所述第一有源区对应的所述第三晶体管与所述第四晶体管共同构成一个第二存储单元；所述第一存储单元的源区同时作为所述第二存储单元的源区，且于同一所述第一有源区对应的所述第一存储单元与所述第二存储单元以所述第二有源区为中心呈镜像设置。
在其中一个实施例中，分别于各所述第一有源区之上对应形成多个第二多晶硅结构之后，所述方法还包括：
于沿所述第一方向相邻设置的所述第一多晶硅结构与所述第二多晶硅结构之间的各部分所述第一有源区内形成各所述第一存储单元的内部节点区域；
于各所述第二多晶硅结构远离所述第二有源区的一侧的各部分所述第一有源区内形成各所述第一存储单元的漏区；
于所述第一多晶硅结构靠近所述第二有源区的一侧的各部分所述第一有源区内形成各所述第一存储单元的源区。
在其中一个实施例中，形成各所述第一存储单元的源区之后，所述方法还包括：
于所述第一多晶硅结构的端部之上形成多个第二互连插塞；
于各所述第一存储单元的漏区之上形成多个第三互连插塞。
上述半导体结构的制备方法，通过于提供的所述衬底内形成多个第一有源区，各所述第一有源区沿第一方向延伸且沿第二方向排布；同时于所述衬底内形成沿所述第二方向延伸的第二有源区；所述第一方向与所述第二方向相交；于各所述第一有源区之上形成第一多晶硅结构，所述第一多晶硅结构沿所述第二方向延伸；所述第一多晶硅结构作为各第一晶体管的栅极；分别于各所述第一有源区之上对应形成多个第二多晶硅结构，各所述第二多晶硅结构沿所述第二方向间隔排布；各所述第二多晶硅结构与各所述第一有源区相交的部分作为各第二晶体管的栅极。其中，与同一所述第一有源区对应的所述第一晶体管与所述第二晶体管共同构成一个第一存储单元。各所述第一存储单元的源区通过所述第二有源区连接，从而在版图设计时可以无需考虑SL对应的互连插塞的孔径大小以及SL对应的金属互连线与WL对应的金属互连线之间的间距，从而能够减小存储单元的面积。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中提供的传统的OTP存储器的俯视结构示意图；
图2为一实施例中提供的传统的OTP存储器的在图1中A-A’方向的剖视结构示意图；
图3为一实施例中提供的半导体结构的制备方法的流程示意图；
图4为一实施例中提供的半导体结构的制备方法中步骤S102所得结构的俯视结构示意图；
图5为一实施例中提供的半导体结构的制备方法中步骤S103所得结构的俯视结构示意图；
图6为一实施例中提供的半导体结构的制备方法中步骤S104所得结构的俯视结构示意图；
图7为一实施例中提供的半导体结构的制备方法中形成多个互连结构后所得结构的俯视结构示意图；
图8为一实施例中提供的半导体结构的制备方法中令第一多晶硅结构的端部向远离互连结构的方向弯曲后所得结构的俯视结构示意图；
图9为一实施例中提供的半导体结构的制备方法中形成第三多晶硅结构以及多个第四多晶硅结构后所得结构的俯视结构示意图；
图10为一实施例中提供的半导体结构的制备方法中形成各第一存储单元的内部节点区域、漏区以及源区的流程示意图；
图11为一实施例中提供的半导体结构的制备方法中步骤S1003所得结构的俯视结构示意图；
图12为一实施例中提供的半导体结构的制备方法中步骤S1003所得结构在图11中B-B’方向的剖视结构示意图；
图13为一实施例中提供的半导体结构的制备方法中形成多个第二互连插塞以及多个第三互连插塞的流程示意图；
图14为一实施例中提供的半导体结构的制备方法中步骤S1302所得结构的俯视结构示意图。
附图标记说明：10-衬底，101-第一有源区，102-第二有源区，103-第一多晶硅结构，104-第二多晶硅结构，105-第三多晶硅结构，106-第四多晶硅结构，20-第一存储单元，201-第一存储单元的源区，202-第一存储单元的内部节点区域，203-第一存储单元的漏区，30-互连结构，301-互连区域，302-第一互连插塞，40-第二存储单元，401-第二存储单元的源区，402-第二存储单元的内部节点区域，403-第二存储单元的漏区，50-第二互连插塞，60-第三互连插塞，70-存储单元，701-存储单元的源区，702-存储单元的内部节点区域，703-存储单元的漏区，80-互连插塞。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、 第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。
传统的一次性可编程（One Time Programmable，OTP）存储器的结构示意图如图1以及图2所示，图2为图1中的OTP存储器沿A-A’方向的剖视结构示意图。其中，传统的OTP存储器中的一个存储单元70通常包括两个PMOS晶体管，各存储单元70包括存储单元的源区701、存储单元的内部节点区域702以及存储单元的漏区703，各存储单元的源区701通常通过互连插塞80连出至第一金属互连线（未示出）以作为各存储单元70的源线（Source line，SL）。然而，SL对应的互连插塞80本身的孔径不能过小，且SL对应的互连插塞80与靠近存储单元的源区701一侧的多晶硅结构之间需要保持一定的间距。另外，靠近存储单元的源区701一侧的多晶硅结构的端部通过互连插塞80连出至第二金属互连线（未示出）以作为各存储单元70的字线（Word line，WL），此时第一金属互连线与第二金属互连线之间也需要保持一定的间距以避免相互接触引起短路。受上述这些因素的制约，OTP存储器的存储单元的面积难以被进一步减小。
请参阅图3，本发明提供一种半导体结构的制备方法，包括如下步骤：
S101：提供衬底；
S102：于衬底内形成多个第一有源区，各第一有源区沿第一方向延伸且沿第二方向排布；同时于衬底内形成沿第二方向延伸的第二有源区；第一方向与第二方向相交；
S103：于各第一有源区之上形成第一多晶硅结构，第一多晶硅结构沿第二方向延伸；第一多晶硅结构作为各第一晶体管的栅极；
S104：分别于各第一有源区之上对应形成多个第二多晶硅结构，各第二多晶硅结构沿第二方向间隔排布；各第二多晶硅结构与各第一有源区相交的部分作为各第二晶体管的栅极；其中，与同一第一有源区对应的第一晶体管与第二晶体管共同构成一个第一存储单元，各第一存储单元的源区通过第二有源区连接。
其中，各第一存储单元的源区通过第二有源区连接，此时第二有源区作为各存储单元的源线（Source line，SL），在版图设计时只需考虑第二有源区的最小线宽即可，而第二有源区的最小线宽可以比如图1所示的传统技术中的SL的互连插塞的孔径要小，从而能够进一步地减小存储单元的面积。
上述半导体结构的制备方法，通过于提供的衬底内形成多个第一有源区，各第一有源区沿第一方向延伸且沿第二方向排布；同时于衬底内形成沿第二方向延伸的第二有源区；第一方向与第二方向相交；于各第一有源区之上形成第一多晶硅结构，第一多晶硅结构沿第二方向延伸；第一多晶硅结构作为各第一晶体管的栅极；分别于各第一有源区之上对应形成多个第二多晶硅结构，各第二多晶硅结构沿第二方向间隔排布；各第二多晶硅结构与各第一有源区相交的部分作为各第二晶体管的栅极。其中，与同一第一有源区对应的第一晶体管与第二晶体管共同构成一个第一存储单元。各第一存储单元的源区通过第二有源区连接，从而在版图设计时可以无需考虑SL对应的互连插塞的孔径大小以及SL对应的金属互连线与WL对应的金属互连线之间的间距，从而能够减小存储单元的面积。
另外，各第一晶体管的栅极之间的间距也是制约存储单元的面积的因素之一，在版图设计时，各第一晶体管的栅极之间的间距要求在尽量小的前提下不影响存储单元的正常工作。根据不同的制备工艺以及设计规则等因素的制约，各第一晶体管的栅极值之间的最小间距也将有所不同。以0.18um CMOS工艺，电源电压为5V 的设计规则为例，传统技术中，各第一晶体管的栅极受SL对应的互连插塞的孔径大小的限制，其最小间距为0.54um。而在本申请中，在各第一存储单元的源区通过第二有源区连接后，各第一晶体管的栅极之间的最小间距也可被进一步减小。在同一设计规则下，经本申请改进后的各第一晶体管的栅极之间的最小间距可减小至0.44um，从而能够进一步地减小存储单元的面积。
在上述步骤S101中，请参阅图3中的步骤S101以及图4，提供衬底10。
其中，衬底10的材料可以为本领域公知的任意合适的衬底10材料，例如可以为以下所提到的材料中的至少一种：硅(Si)、锗(Ge)、红磷、锗硅(SiGe)、碳硅(SiC)、碳锗硅(SiGeC)、砷化铟(InAs)、砷化镓(GaAs)、磷化铟(InP)或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅 (SOI)、绝缘体上层叠硅 (SSOI)、绝缘体上层叠锗化硅 (S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)，或者还可以为双面抛光硅片(Double Side PolishedWafers，DSP)，也可为氧化铝等的陶瓷基底、石英或玻璃基底等，本实施例在此不作限制。
在上述步骤S102中，请参阅图3中的步骤S102以及图4，于衬底10内形成多个第一有源区101，各第一有源区101沿第一方向延伸且沿第二方向排布；同时于衬底10内形成沿第二方向延伸的第二有源区102；第一方向与第二方向相交。
其中，第一方向可以为如图4中所示的竖直方向。当然，在其他的制备工艺以及应用环境中，第一方向还可以为其他合适的方向，本实施例在此不作限制；第二方向可以与第一方向相互垂直，第二方向可以为如图4中所示的水平方向。当然，在其他的制备工艺以及应用环境中，第二方向还可以为其他合适的方向，本实施例在此不作限制。
在上述步骤S103中，请参阅图3中的步骤S103以及图5，于各第一有源区101之上形成第一多晶硅结构103，第一多晶硅结构103沿第二方向延伸；第一多晶硅结构103作为各第一晶体管的栅极。
其中，第一晶体管可以为PMOS晶体管，也可以为NMOS晶体管，本实施例在此不做限制。在OTP存储器中，第一晶体管通常作为存储单元的选择晶体管，此时第一晶体管的栅极可以作为存储单元的选择栅（Select gate，SG）。
在上述步骤S104中，请参阅图3中的步骤S104以及图6，分别于各第一有源区101之上对应形成多个第二多晶硅结构104，各第二多晶硅结构104沿第二方向间隔排布；各第二多晶硅结构104与各第一有源区101相交的部分作为各第二晶体管的栅极；其中，与同一第一有源区101对应的第一晶体管与第二晶体管共同构成一个第一存储单元20，各第一存储单元的源区201通过第二有源区102连接。
其中，第二晶体管可以为PMOS晶体管，也可以为NMOS晶体管，本实施例在此不做限制。第一晶体管可以与第二晶体管的导电类型相同（例如第一晶体管与第二晶体管可以均为PMOS晶体管）。在OTP存储器中，第二晶体管通常作为存储单元的存储晶体管，其栅极悬空，用于数据存储，此时第二晶体管的栅极可以为存储单元的浮栅（Floating Gate，FG）。
示例性的，各第一存储单元的源区201通过第二有源区102连接时，第二有源区102可以作为各第一存储单元20的源线（Source line，SL）。可以理解的是，在进行版图设计时，为了减小各存储单元的面积，如图6所示的第二有源区102的最小线宽（即第二有源区102沿第一方向的宽度）需要尽可能的小，并需要保证各存储单元的源区能够通过第二有源区102连出。第二有源区102的最小线宽可以根据实际的制备工艺以及应用场景而确定，本实施例在此不作限制。
另外，为了便于理解本方案，图6中只使用虚线框示出了最左边的第一有源区101对应的第一存储单元20以及第一存储单元的源区201所在的位置，但应当理解的是，第一有源区101对应的第一存储单元20以及第一存储单元的源区201在其他的第一有源区101同样对应存在。
在一个实施例中，如图7所示，在执行上述步骤S102的同时，还可以包括如下步骤：于第二有源区102的端部形成多个互连结构30；互连结构30包括互连区域301以及第一互连插塞302；其中，互连区域301的宽度尺寸大于第二有源区102的宽度尺寸，其中，宽度尺寸为沿第一方向的宽度；第一互连插塞302位于互连区域301之上，与互连区域301连接。
其中，各存储单元的源区通过第二有源区102连出时，相对于传统技术中各存储单元的源区通过互连插塞连出的方式，第二有源区102的电阻通常比互连插塞中的填充金属的电阻大。而在OTP存储器的整体设计面积较大时，第二有源区102的长度也需要随之增长，若第二有源区102较长，则在第一存储单元20工作时，第二有源区102上会产生较大的压降。因此，在版图设计时，在第二方向上每隔若干个第一存储单元20即需要在第二有源区102的端部设计多个互连结构30。互连结构30包括如图7所示的互连区域301以及第一互连插塞302，使得第二有源区102的端部可以通过第一互连插塞302连出至金属互连线，以此避免第二有源区102上产生较大的压降。另外，各互连结构30之间间隔的第一存储单元20的数量可以根据实际的制备工艺以及应用场景确定，例如，若第二有源区102的线宽较宽，则可以间隔较多的第一存储单元20（例如32个或者64个）再设置互连结构30，若第二有源区102的线宽较窄，则可以间隔较少的第一存储单元20（例如16个）再设置互连结构30。当然，各互连结构30之间间隔的第一存储单元20的数量还可以为其他合适的数量，本实施例在此不做限制。
在上述实施例的基础上，在一个实施例中，如图8所示，在执行上述步骤S103的同时，还可以包括如下步骤：令第一多晶硅结构103的端部向远离互连结构30的方向弯曲。
在版图设计时，令第一多晶硅结构103的端部向如图8中所示的远离互连结构30的方向弯曲，从而在后续版图设计中，将第一多晶硅结构103连出的金属互连线（作为OTP存储器的字线）与将互连结构30连出的金属互连线之间的间距可以适量调宽，即在版图设计时，将第一多晶硅结构103连出的金属互连线与将互连结构30连出的金属互连线之间的间距可以不再受到金属互连线之间需要保持一定的间距的设计规则限制，从而能够进一步地减小存储单元的面积。以0.18um CMOS工艺的设计规则为例，在OTP存储器的工作电压为3.3V时，采用本实施例的半导体结构的制备方法设计出的OTP存储器，其存储单元的面积相对于传统的OTP存储器可减小22.73%；在OTP存储器的工作电压为5V时，采用本实施例的半导体结构的制备方法设计出的OTP存储器，其存储单元的面积相对于传统的OTP存储器可减小18.77%。
在上述实施例的基础上，在一个实施例中，请继续参阅图8，在执行上述步骤S103的同时，还可以包括如下步骤：令第一多晶硅结构103的端部与互连结构30之间的第一距离和第一多晶硅结构103的中间区域与第二有源区102的中间区域之间的第二距离相等。
在一个实施例中，如图9所示，在执行上述步骤S103的同时，还可以包括：于各第一有源区101之上形成第三多晶硅结构105，第三多晶硅结构105沿第二方向延伸，第三多晶硅结构105与各第一有源区101相交的部分作为各第三晶体管的栅极；在执行上述步骤S104的同时，还可以包括：于各第一有源区101之上形成多个第四多晶硅结构106，各第四多晶硅结构106沿第二方向间隔排布；各第四多晶硅结构106与各第一有源区101相交的部分作为各第四晶体管的栅极；其中，与同一第一有源区101对应的第三晶体管与第四晶体管共同构成一个第二存储单元40；第一存储单元的源区201同时作为第二存储单元的源区401，且于同一第一有源区101对应的第一存储单元20与第二存储单元40以第二有源区102为中心呈镜像设置。
在版图设计中，将同一第一有源区101对应的第二存储单元40与第一存储单元20以第二有源区102为中心呈镜像设置，从而第一存储单元的源区201同时可以作为第二存储单元的源区401，从而无需额外设计第二存储单元的源区401，从而能够进一步地减小版图设计面积。
其中，第三晶体管可以为PMOS晶体管，也可以为NMOS晶体管，本实施例在此不做限制。在OTP存储器中，第三晶体管通常作为存储单元的选择晶体管，此时第三晶体管的栅极可以作为存储单元的选择栅。
示例性的，第四晶体管可以为PMOS晶体管，也可以为NMOS晶体管，本实施例在此不做限制。第三晶体管可以与第四晶体管的导电类型相同（例如第三晶体管与第四晶体管可以均为PMOS晶体管）。在OTP存储器中，第四晶体管通常作为存储单元的存储晶体管，其栅极悬空，用于数据存储，此时第四晶体管的栅极可以为存储单元的浮栅。
另外，由于同一第一有源区101对应的第二存储单元40与第一存储单元20以第二有源区102为中心呈镜像设置，因此上述实施例中第一存储单元20的结构以及有益效果同样适用于第二存储单元40，本实施例在此不再赘述。
在一个实施例中，如图10所示，在上述步骤S104之后，半导体结构的制备方法还可以包括如下步骤：
S1001：于沿第一方向相邻设置的第一多晶硅结构与第二多晶硅结构之间的各部分第一有源区内形成各第一存储单元的内部节点区域；
S1002：于各第二多晶硅结构远离第二有源区的一侧的各部分第一有源区内形成各第一存储单元的漏区；
S1003：于第一多晶硅结构靠近第二有源区的一侧的各部分第一有源区内形成各第一存储单元的源区。
在步骤S1001中，请参阅图10中的步骤S1001以及图11和图12，于沿第一方向相邻设置的第一多晶硅结构103与第二多晶硅结构104之间的各部分第一有源区101内形成各第一存储单元的内部节点区域202。
其中，第一存储单元的内部节点区域202可以作为第一晶体管的漏区以及第二晶体管的源区。
另外，如图11以及图12所示，由于同一第一有源区101对应的第二存储单元40与第一存储单元20呈镜像设置，因此在执行上述步骤S1001的同时，还可以于沿第一方向相邻设置的第三多晶硅结构105与第四多晶硅结构106之间的各部分第一有源区101内形成各第二存储单元的内部节点区域402。其中，第二存储单元的内部节点区域402可以作为第三晶体管的漏区以及第四晶体管的源区。
在步骤S1002中，请参阅图10中的步骤S1002以及图11和图12，于各第二多晶硅结构104远离第二有源区102的一侧的各部分第一有源区101内形成各第一存储单元的漏区203。
其中，第一存储单元的漏区203可以作为第二晶体管的漏区。
另外，如图11以及图12所示，由于同一第一有源区101对应的第二存储单元40与第一存储单元20呈镜像设置，因此在执行上述步骤S1002的同时，还可以于各第四多晶硅结构106远离第二有源区102的一侧的各部分第一有源区101内形成各第二存储单元的漏区403。其中，第二存储单元的漏区403可以作为第四晶体管的漏区。
在步骤S1003中，请参阅图10中的步骤S1003以及图11和图12，于第一多晶硅结构103靠近第二有源区102的一侧的各部分第一有源区101内形成各第一存储单元的源区201。
其中，第一存储单元的源区201可以作为第一晶体管的源区。
另外，如图11以及图12所示，由于同一第一有源区101对应的第二存储单元40与第一存储单元20呈镜像设置，因此在执行上述步骤S1003的同时，还可以于第三多晶硅结构105靠近第二有源区102的一侧的各部分第一有源区101内形成各第二存储单元的源区401。其中，第二存储单元的源区401可以作为第四晶体管的源区。
在一个实施例中，如图13所示，在上述步骤S1003之后，半导体结构的制备方法还可以包括如下步骤：
S1301：于第一多晶硅结构的端部之上形成多个第二互连插塞；
S1302：于各第一存储单元的漏区之上形成多个第三互连插塞。
在步骤S1301中，请参阅图13中的步骤S1301以及图14，于第一多晶硅结构103的端部之上形成多个第二互连插塞50。
另外，如图14所示，由于同一第一有源区101对应的第二存储单元40与第一存储单元20呈镜像设置，因此在执行上述步骤S1301的同时，还可以于第三多晶硅结构105的端部之上形成多个第二互连插塞50。
在步骤S1302中，请参阅图13中的步骤S1302以及图14，于各第一存储单元的漏区203之上形成多个第三互连插塞60。
另外，如图14所示，由于同一第一有源区101对应的第二存储单元40与第一存储单元20呈镜像设置，因此在执行上述步骤S1302的同时，还可以于各第二存储单元的漏区403之上形成多个第三互连插塞60。
应该理解的是，虽然各个流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，各个流程图中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
本申请还提供了一种半导体结构，如图6所示，半导体结构包括：衬底10、第一多晶硅结构103以及多个第二多晶硅结构104；其中，衬底10内设有多个沿第一方向延伸且沿第二方向排布的第一有源区101，以及沿第二方向延伸的第二有源区102；第一方向与第二方向相交；第一多晶硅结构103，位于各第一有源区101上，且沿第二方向延伸，第一多晶硅结构103与各第一有源区101相交的部分作为各第一晶体管的栅极；多个第二多晶硅结构104，各第二多晶硅结构104对应位于各第一有源区101上，且沿第二方向间隔排布；各第二多晶硅结构104与各第一有源区101相交的部分作为各第二晶体管的栅极；其中，与同一第一有源区101对应的第一晶体管与第二晶体管共同构成一个第一存储单元20，各第一存储单元的源区201通过第二有源区102连接。
其中，各第一存储单元的源区201通过第二有源区102连接，此时第二有源区102作为各存储单元的源线（Source line，SL），在版图设计时只需考虑第二有源区102的最小线宽即可，而第二有源区102的最小线宽可以比如图1所示的传统技术中的SL的互连插塞的孔径要小，从而能够进一步地减小存储单元的面积。
上述半导体结构，包括：衬底10，衬底10内设有多个沿第一方向延伸且沿第二方向排布的第一有源区101，以及沿第二方向延伸的第二有源区102；第一方向与第二方向相交；第一多晶硅结构103，位于各第一有源区101上，且沿第二方向延伸，第一多晶硅结构103与各第一有源区101相交的部分作为各第一晶体管的栅极；多个第二多晶硅结构104，各第二多晶硅结构104对应位于各第一有源区101上，且沿第二方向间隔排布；各第二多晶硅结构104与各第一有源区101相交的部分作为各第二晶体管的栅极。其中，与同一第一有源区101对应的第一晶体管与第二晶体管共同构成一个第一存储单元20。各第一存储单元的源区201通过第二有源区102连接，从而在版图设计时可以无需考虑SL对应的互连插塞的孔径大小以及SL对应的金属互连线与WL对应的金属互连线之间的间距，从而能够减小存储单元的面积。
另外，各第一晶体管的栅极之间的间距也是制约存储单元的面积的因素之一，各第一晶体管的栅极之间的间距要求在尽量小的前提下不影响存储单元的正常工作。根据不同的制备工艺以及设计规则等因素的制约，各第一晶体管的栅极值之间的最小间距也将有所不同。以0.18um CMOS工艺，电源电压为5V 的设计规则为例，传统技术中，各第一晶体管的栅极受SL对应的互连插塞的孔径大小的限制，其最小间距为0.54um。而在本申请中，在各第一存储单元的源区201通过第二有源区102连接后，各第一晶体管的栅极之间的最小间距也可被进一步减小。在同一设计规则下，经本申请改进后的各第一晶体管的栅极之间的最小间距可减小至0.44um，从而能够进一步地减小存储单元的面积。
衬底10的材料可以为本领域公知的任意合适的衬底10材料，例如可以为以下所提到的材料中的至少一种：硅(Si)、锗(Ge)、红磷、锗硅(SiGe)、碳硅(SiC)、碳锗硅(SiGeC)、砷化铟(InAs)、砷化镓(GaAs)、磷化铟(InP)或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅 (SOI)、绝缘体上层叠硅 (SSOI)、绝缘体上层叠锗化硅 (S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)，或者还可以为双面抛光硅片(Double Side PolishedWafers，DSP)，也可为氧化铝等的陶瓷基底、石英或玻璃基底等，本实施例在此不作限制。
第一方向可以为如图6中所示的竖直方向。当然，在其他的制备工艺以及应用环境中，第一方向还可以为其他合适的方向，本实施例在此不作限制；第二方向可以与第一方向相互垂直，第二方向可以为如图6中所示的水平方向。当然，在其他的制备工艺以及应用环境中，第二方向还可以为其他合适的方向，本实施例在此不作限制。
第一晶体管可以为PMOS晶体管，也可以为NMOS晶体管，本实施例在此不做限制。在OTP存储器中，第一晶体管通常作为存储单元的选择晶体管，此时第一晶体管的栅极可以作为存储单元的选择栅（Select gate，SG）。
第二晶体管可以为PMOS晶体管，也可以为NMOS晶体管，本实施例在此不做限制。第一晶体管可以与第二晶体管的导电类型相同（例如第一晶体管与第二晶体管可以均为PMOS晶体管）。在OTP存储器中，第二晶体管通常作为存储单元的存储晶体管，其栅极悬空，用于数据存储，此时第二晶体管的栅极可以为存储单元的浮栅（Floating Gate，FG）。
各第一存储单元的源区201通过第二有源区102连接时，第二有源区102可以作为各第一存储单元20的源线（Source line，SL）。可以理解的是，在进行版图设计时，为了减小各存储单元的面积，如图6所示的第二有源区102的最小线宽（即第二有源区102沿第一方向的宽度）需要尽可能的小，并需要保证各存储单元的源区能够通过第二有源区102连出。第二有源区102的最小线宽可以根据实际的制备工艺以及应用场景而确定，本实施例在此不作限制。
在一个实施例中，第二有源区102和各第一有源区101同层设置。
在一个实施例中，如图7所示，半导体结构还包括位于第二有源区102端部的互连结构30；互连结构30包括互连区域301以及第一互连插塞302；其中，互连区域301的宽度尺寸大于第二有源区102的宽度尺寸，其中，宽度尺寸为沿第一方向的宽度；第一互连插塞302位于互连区域301之上，与互连区域301连接。
各存储单元的源区通过第二有源区102连出时，相对于传统技术中各存储单元的源区通过互连插塞连出的方式，第二有源区102的电阻通常比互连插塞中的填充金属的电阻大。而在OTP存储器的整体设计面积较大时，第二有源区102的长度也需要随之增长，若第二有源区102较长，则在第一存储单元20工作时，第二有源区102上会产生较大的压降。因此，在版图设计时，在第二方向上每隔若干个第一存储单元20即需要在第二有源区102的端部设计多个互连结构30。互连结构30包括如图7所示的互连区域301以及第一互连插塞302，使得第二有源区102的端部可以通过第一互连插塞302连出至金属互连线，以此避免第二有源区102上产生较大的压降。另外，各互连结构30之间间隔的第一存储单元20的数量可以根据实际的制备工艺以及应用场景确定，例如，若第二有源区102的线宽较宽，则可以间隔较多的第一存储单元20（例如32个或者64个）再设置互连结构30，若第二有源区102的线宽较窄，则可以间隔较少的第一存储单元20（例如16个）再设置互连结构30。当然，各互连结构30之间间隔的第一存储单元20的数量还可以为其他合适的数量，本实施例在此不做限制。
在一个实施例中，如图8所示，第一多晶硅结构103的端部向远离互连结构30的方向弯曲。
在版图设计时，令第一多晶硅结构103的端部向如图8中所示的远离互连结构30的方向弯曲，从而在后续版图设计中，将第一多晶硅结构103连出的金属互连线（作为OTP存储器的字线）与将互连结构30连出的金属互连线之间的间距可以适量调宽，即在版图设计时，将第一多晶硅结构103连出的金属互连线与将互连结构30连出的金属互连线之间的间距可以不再受到金属互连线之间需要保持一定的间距的设计规则限制，从而能够进一步地减小存储单元的面积。以0.18um CMOS工艺的设计规则为例，在OTP存储器的工作电压为3.3V时，采用本实施例的半导体结构的制备方法设计出的OTP存储器，其存储单元的面积相对于传统的OTP存储器可减小22.73%；在OTP存储器的工作电压为5V时，采用本实施例的半导体结构的制备方法设计出的OTP存储器，其存储单元的面积相对于传统的OTP存储器可减小18.77%。
在上述实施例的基础上，在一个实施例中，请继续参阅图8，第一多晶硅结构103的端部与互连结构30之间的第一距离和第一多晶硅结构103的中间区域与第二有源区102的中间区域之间的第二距离相等。
在一个实施例中，如图9所示，半导体结构还包括：第三多晶硅结构105以及多个第四多晶硅结构106。其中，第三多晶硅结构105位于各第一有源区101上，且沿第二方向延伸，第三多晶硅结构105与各第一有源区101相交的部分作为各第三晶体管的栅极；各第四多晶硅结构106对应位于各第一有源区101上，且沿第二方向间隔排布；各第四多晶硅结构106与各第一有源区101相交的部分作为各第四晶体管的栅极；其中，与同一第一有源区101对应的第三晶体管与第四晶体管共同构成一个第二存储单元40；第一存储单元的源区201同时作为第二存储单元的源区401，且于同一第一有源区101对应的第一存储单元20与第二存储单元40以第二有源区102为中心呈镜像设置。
在版图设计中，将同一第一有源区101对应的第二存储单元40与第一存储单元20以第二有源区102为中心呈镜像设置，从而第一存储单元的源区201同时可以作为第二存储单元的源区401，从而无需额外设计第二存储单元的源区401，从而能够进一步地减小版图设计面积。
其中，第三晶体管可以为PMOS晶体管，也可以为NMOS晶体管，本实施例在此不做限制。在OTP存储器中，第三晶体管通常作为存储单元的选择晶体管，此时第三晶体管的栅极可以作为存储单元的选择栅。
第四晶体管可以为PMOS晶体管，也可以为NMOS晶体管，本实施例在此不做限制。第三晶体管可以与第四晶体管的导电类型相同（例如第三晶体管与第四晶体管可以均为PMOS晶体管）。在OTP存储器中，第四晶体管通常作为存储单元的存储晶体管，其栅极悬空，用于数据存储，此时第四晶体管的栅极可以为存储单元的浮栅。
另外，由于同一第一有源区101对应的第二存储单元40与第一存储单元20以第二有源区102为中心呈镜像设置，因此上述实施例中第一存储单元20的实现原理以及有益效果同样适用于第二存储单元40，本实施例在此不再赘述。
在一个实施例中，如图11以及图12所示，沿第一方向相邻设置的第一多晶硅结构103与第二多晶硅结构104之间的各部分第一有源区101作为各第一存储单元的内部节点区域202；位于各第二多晶硅结构104远离第二有源区102的一侧的各部分第一有源区101作为各第一存储单元的漏区203；位于第一多晶硅结构103靠近第二有源区102的一侧的各部分第一有源区101作为各第一存储单元的源区201。
其中，第一存储单元的内部节点区域202可以作为第一晶体管的漏区以及第二晶体管的源区；第一存储单元的漏区203可以作为第二晶体管的漏区；第一存储单元的源区201可以作为第一晶体管的源区。
另外，如图11以及图12所示，由于同一第一有源区101对应的第二存储单元40与第一存储单元20呈镜像设置，因此第二存储单元的内部节点区域402可以作为第三晶体管的漏区以及第四晶体管的源区；第二存储单元的漏区403可以作为第四晶体管的漏区；第二存储单元的源区401可以作为第四晶体管的源区。
在一个实施例中，如图14所示，半导体结构还包括：多个第二互连插塞50以及多个第三互连插塞60。其中，各第二互连插塞50位于第一多晶硅结构103的端部之上；各第三互连插塞60位于各第一存储单元的漏区203之上。
如图14所示，由于同一第一有源区101对应的第二存储单元40与第一存储单元20呈镜像设置，因此也可以令多个第二互连插塞50位于第三多晶硅结构105的端部之上，且与第三多晶硅结构105的端部连接；并可以令多个第三互连插塞60位于各第二存储单元的漏区403之上，且与各第二存储单元的漏区403连接。
在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (15)
1.一种半导体结构，其特征在于，包括：
衬底，所述衬底内设有多个沿第一方向延伸且沿第二方向排布的第一有源区，以及沿所述第二方向延伸的第二有源区；所述第一方向与所述第二方向相交；
第一多晶硅结构，位于各所述第一有源区上，且沿所述第二方向延伸，所述第一多晶硅结构与各所述第一有源区相交的部分作为各第一晶体管的栅极；
多个第二多晶硅结构，各所述第二多晶硅结构对应位于各所述第一有源区上，且沿所述第二方向间隔排布；各所述第二多晶硅结构与各所述第一有源区相交的部分作为各第二晶体管的栅极；其中，
与同一所述第一有源区对应的所述第一晶体管与所述第二晶体管共同构成一个第一存储单元，各所述第一存储单元的源区通过所述第二有源区连接。
2.根据权利要求1所述的半导体结构，其特征在于，所述第二有源区和各所述第一有源区同层设置。
3.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括位于所述第二有源区端部的互连结构；所述互连结构包括互连区域以及第一互连插塞；其中，所述互连区域的宽度尺寸大于所述第二有源区的宽度尺寸，其中，所述宽度尺寸为沿所述第一方向的宽度；所述第一互连插塞位于所述互连区域之上，与所述互连区域连接。
4.根据权利要求3所述的半导体结构，其特征在于，所述第一多晶硅结构的端部向远离所述互连结构的方向弯曲。
5.根据权利要求3所述的半导体结构，其特征在于，所述第一多晶硅结构的端部与所述互连结构之间的第一距离和所述第一多晶硅结构的中间区域与所述第二有源区的中间区域之间的第二距离相等。
6.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：
第三多晶硅结构，位于各所述第一有源区上，且沿所述第二方向延伸，所述第三多晶硅结构与各所述第一有源区相交的部分作为各第三晶体管的栅极；
多个第四多晶硅结构，各所述第四多晶硅结构对应位于各所述第一有源区上，且沿所述第二方向间隔排布；各所述第四多晶硅结构与各所述第一有源区相交的部分作为各第四晶体管的栅极；其中，
与同一所述第一有源区对应的所述第三晶体管与所述第四晶体管共同构成一个第二存储单元；所述第一存储单元的源区同时作为所述第二存储单元的源区，且于同一所述第一有源区对应的所述第一存储单元与所述第二存储单元以所述第二有源区为中心呈镜像设置。
7.根据权利要求1所述的半导体结构，其特征在于，沿所述第一方向相邻设置的所述第一多晶硅结构与所述第二多晶硅结构之间的各部分所述第一有源区作为各所述第一存储单元的内部节点区域；
位于各所述第二多晶硅结构远离所述第二有源区的一侧的各部分所述第一有源区作为各所述第一存储单元的漏区；
位于所述第一多晶硅结构靠近所述第二有源区的一侧的各部分所述第一有源区作为各所述第一存储单元的源区。
8.根据权利要求7所述的半导体结构，其特征在于，所述半导体结构还包括：
多个第二互连插塞，各所述第二互连插塞位于所述第一多晶硅结构的端部之上；
多个第三互连插塞，各所述第三互连插塞位于各所述第一存储单元的漏区之上。
9.一种半导体结构的制备方法，其特征在于，包括：
提供衬底；
于所述衬底内形成多个第一有源区，各所述第一有源区沿第一方向延伸且沿第二方向排布；同时于所述衬底内形成沿所述第二方向延伸的第二有源区；所述第一方向与所述第二方向相交；
于各所述第一有源区之上形成第一多晶硅结构，所述第一多晶硅结构沿所述第二方向延伸；所述第一多晶硅结构作为各第一晶体管的栅极；
分别于各所述第一有源区之上对应形成多个第二多晶硅结构，各所述第二多晶硅结构沿所述第二方向间隔排布；各所述第二多晶硅结构与各所述第一有源区相交的部分作为各第二晶体管的栅极；其中，与同一所述第一有源区对应的所述第一晶体管与所述第二晶体管共同构成一个第一存储单元，各所述第一存储单元的源区通过所述第二有源区连接。
10.根据权利要求9所述的半导体结构的制备方法，其特征在于，形成第二有源区的同时，所述方法还包括：于所述第二有源区的端部形成多个互连结构；所述互连结构包括互连区域以及第一互连插塞；其中，所述互连区域的宽度尺寸大于所述第二有源区的宽度尺寸，其中，所述宽度尺寸为沿所述第一方向的宽度；所述第一互连插塞位于所述互连区域之上，与所述互连区域连接。
11.根据权利要求10所述的半导体结构的制备方法，其特征在于，形成所述第一多晶硅结构的同时，所述方法还包括：令所述第一多晶硅结构的端部向远离所述互连结构的方向弯曲。
12.根据权利要求10所述的半导体结构的制备方法，其特征在于，形成所述第一多晶硅结构的同时，所述方法还包括：令所述第一多晶硅结构的端部与所述互连结构之间的第一距离和所述第一多晶硅结构的中间区域与所述第二有源区的中间区域之间的第二距离相等。
13.根据权利要求9所述的半导体结构的制备方法，其特征在于，
所述于各所述第一有源区之上形成第一多晶硅结构的同时，还于各所述第一有源区之上形成第三多晶硅结构，所述第三多晶硅结构沿所述第二方向延伸，所述第三多晶硅结构与各所述第一有源区相交的部分作为各第三晶体管的栅极；
所述分别于各所述第一有源区之上对应形成多个第二多晶硅结构的同时，还于各所述第一有源区之上形成多个第四多晶硅结构，各所述第四多晶硅结构沿所述第二方向间隔排布；各所述第四多晶硅结构与各所述第一有源区相交的部分作为各第四晶体管的栅极；其中，与同一所述第一有源区对应的所述第三晶体管与所述第四晶体管共同构成一个第二存储单元；所述第一存储单元的源区同时作为所述第二存储单元的源区，且于同一所述第一有源区对应的所述第一存储单元与所述第二存储单元以所述第二有源区为中心呈镜像设置。
14.根据权利要求9所述的半导体结构的制备方法，其特征在于，分别于各所述第一有源区之上对应形成多个第二多晶硅结构之后，所述方法还包括：
于沿所述第一方向相邻设置的所述第一多晶硅结构与所述第二多晶硅结构之间的各部分所述第一有源区内形成各所述第一存储单元的内部节点区域；
于各所述第二多晶硅结构远离所述第二有源区的一侧的各部分所述第一有源区内形成各所述第一存储单元的漏区；
于所述第一多晶硅结构靠近所述第二有源区的一侧的各部分所述第一有源区内形成各所述第一存储单元的源区。
15.根据权利要求14所述的半导体结构的制备方法，其特征在于，形成各所述第一存储单元的源区之后，所述方法还包括：
于所述第一多晶硅结构的端部之上形成多个第二互连插塞；
于各所述第一存储单元的漏区之上形成多个第三互连插塞。
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