KR20100137616A - 플래시 메모리 소자 - Google Patents

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신민정
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주식회사 동부하이텍
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Abstract

본 발명은 플래시 메모리 소자를 제공하며, 이는 반도체 기판 상에 활성 영역을 정의하며 비트 라인과 평행한 방향으로 평행하게 형성된 복수의 소자 분리막 라인들과, 활성 영역에 상기 소자 분리막 라인들과 수직하게 워드 라인과 평행한 방향으로 형성된 복수개의 제어 게이트(control gate) 라인들과, 상기 제어 게이트(control gate) 라인을 기준으로 교번되도록 형성된 소스 영역 및 드레인 영역과, 상기 활성 영역에 공통 소스 영역이 형성되며, 상기 공통 소스 영역 내에는 소스 콘택이 정의되며, 상기 소스 콘택이 형성되는 활성 영역에 콘택은 교차되도록 배치되는 것을 특징으로 한다.
공통 소스, 플래시 메모리

Description

플래시 메모리 소자{Flash memory device}
본 발명은 반도체 소자에 관한 것으로, 특히 플래시 메모리 소자에 관한 것이다.
점차 메모리 반도체 소자의 고집적화가 진행됨에 따라 메모리 반도체 소자의 저장 용량은 점차 높아지고 있으며, 이를 위해 High Tech로 갈수록 보다 유닛 셀(Unit Cell)의 축소화가 진행되고 있다.
일반적으로, 메모리 소자의 기술 및 기능에 따라 10~40개의 셀(Cell)이 워드 라인(Word Line) 방향을 따라 공통 소스(Common Source)를 형성하여 사용하고 있으며, 적절한 제조 공정의 관리를 통해 셀(Cell) 개수를 증가시킬 수 있다.
그러나, 비트 라인(Bit Line) 방향으로는 컨트롤 게이트(Control Gate)의 사이즈(Size)를 고려할 때, 동일 기술에서는 비트 라인(Bit line) 방향의 사이즈(Size)는 조절할 수 없는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 셀 집적도를 증가시킬 수 있는 플래시 메모리 소자를 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 플래시 메모리 소자는 반도체 기판 상에 활성 영역을 정의하며 비트 라인과 평행한 방향으로 평행하게 형성된 복수의 소자 분리막 라인들과, 활성 영역에 상기 소자 분리막 라인들과 수직하게 워드 라인과 평행한 방향으로 형성된 복수개의 제어 게이트(control gate) 라인들과, 상기 제어 게이트(control gate) 라인을 기준으로 교번되도록 형성된 소스 영역 및 드레인 영역과, 상기 활성 영역에 공통 소스 영역이 형성되며, 상기 공통 소스 영역 내에는 소스 콘택이 정의되며, 상기 소스 콘택이 형성되는 활성 영역에 콘택은 교차되도록 배치되는 것을 특징으로 한다.
본 발명의 다른 특징에 따른 플래시 메모리 소자는 반도체 기판 상에 활성 영역을 정의하며 비트 라인과 평행한 방향으로 평행하게 형성된 복수의 소자 분리막 라인들과, 상기 활성 영역에 상기 소자 분리막 라인들과 수직하게 워드 라인과 평행한 방향으로 형성된 복수개의 제어 게이트(control gate) 라인들과, 상기 제어 게이트(control gate) 라인을 기준으로 교번되도록 형성된 소스 영역 및 드레인 영역과, 상기 활성 영역에 공통 소스 영역이 형성되며, 상기 공통 소스 영역 내에는 소스 콘택이 정의되며, 상기 소스 콘택이 형성되는 활성 영역에 콘택은 워드 라인 방향으로 공통 소스를 공유하는 셀을 1 비트 증가시킨 콘택 영역을 교차되도록 배치되는 것을 특징으로 한다.
본 발명의 실시 예에 따른 플래시 메모리 소자는 다음과 같은 효과가 있다.
소스 콘택이 활성 영역에서 교차되도록 배치함으로써 비트 라인(Bit Line) 방향의 셀 집적도를 증가시킬 수 있다.
또한, 셀을 워드 라인(Word Line) 방향(X축 방향)으로 1 비트만 증가시켜 배치함으로써 비트 라인(Bit Line) 방향의 집적도를 증가시킬 수 있다. 따라서, 설계의 유연성을 확보할 수 있는 효과를 갖는다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 1은 일반적인 메모리 반도체 소자에서 일반적으로 공통 소스(Common Source)를 형성하기 위해 사용되는 패턴을 나타낸 도면이다.
도 1을 참조하면, 반도체 기판(도시하지 않음) 상에는 소자 분리막에 해당하는 복수의 소자 분리막 라인(120)들이 형성되어 있으며, 소자 분리막 라인(120)들은 활성 영역을 정의한다.
반도체 기판(도시하지 않음)의 활성 영역에 소자 분리막 라인(120)들과 수직한 방향으로 즉, 워드 라인(Word Line)과 평행한 방향으로 복수개의 제어 게이 트(control gate) 라인들(130)이 형성되어 있다.
제어 게이트(control gate) 라인(130)을 기준으로 교번되도록 소스 영역(140) 및 드레인 영역(150)이 형성된다.
활성 영역에 공통 소스 영역이 형성되며, 워드 라인(Word Line) 방향(X축 방향)으로 10~40개의 단위 셀마다 소스 콘택이 배치될 수 있다.
이와 같은, 일반적인 공통 소스(Common Source)를 형성하기 위한 구조는 제어 게이트 라인들(130) 사이의 최소 간격을 고려하여야 하기 때문에 비트 라인(Bit Line) 방향(Y축 방향)으로 셀 영역의 집적도는 높이기 어려운 문제점이 있다.
비록 유닛 셀(Unit Cell) 자체의 사이즈(Size)를 줄이기 위해 고비용이 수반되는 상위 기술을 사용하지 않더라도, 동일 기술에서 공통 소스 형성 기법을 통해 비트 라인(Bit Line) 방향의 셀 사이즈(Cell Size)를 줄일 수 있는 기법을 소개한다.
도 2 및 도 3은 본 발명에 따른 메모리 반도체 소자에서 공통 소스(Common Source)를 형성하기 위해 사용되는 패턴을 나타낸 도면이다.
본 발명에서는 공통 소스(common source)의 구조가 주된 핵심 개념이므로 이들에 대해서만 중점적으로 설명하며, 그 밖에 설명되지 않은 부분들은 일반적인 NOR형 플래시 메모리 소자의 구조와 동일하다.
도 2를 참조하면, 반도체 기판(도시하지 않음) 상에는 소자 분리막에 해당하는 복수의 소자 분리막 라인들(220)이 비트 라인(Bit Line)과 평행한 방향으로 형성되어 있으며, 소자 분리막 라인들(220)은 활성 영역을 정의한다.
반도체 기판의 활성 영역에 소자 분리막 라인들(220)과 수직한 방향으로 즉, 워드 라인(Word Line)(X축 방향)과 평행한 방향으로 복수개의 제어 게이트(control gate) 라인들(230)이 형성되어 있다.
제어 게이트(control gate) 라인(230)을 기준으로 교번되도록 소스 영역(240) 및 드레인 영역(250)이 형성된다.
구체적으로, 활성 영역에 공통 소스 영역이 형성되며, 공통 소스 영역 내에는 소스 콘택(245)이 정의되며, 소스 콘택(245)이 형성되는 활성 영역(active area)에 콘택이 교차되도록 배치하여 형성한다.
그 밖에 도시하지 않았지만, 반도체 기판(도시하지 않음)에 웰(well)이 존재할 수도 있고, 반도체 기판과 제어 게이트(230) 사이에 플로팅(floating) 게이트나 유전체가 형성되어 있을 수 있다. 유전체는 ONO(Oxide-Nitride-Oxide)의 구조를 가질 수 있다.
이와 같이, 소스 콘택(245)이 활성 영역에서 교차되도록 배치함으로써 비트 라인(Bit Line) 방향의 셀 집적도를 증가시킬 수 있다. 도 1과 같은 공통 소스 영역을 포함하는 구조에서 제어 게이트(230) 간의 최소 간격은 0.3∼0.4㎛이었으나, 소스 콘택(245)을 교차되도록 배치함으로써 제어 게이트(230) 간의 간격을 0.05∼0.1㎛ 줄일 수 있다. 즉, 제어 게이트(230)는 0.2∼0.3㎛의 간격으로 형성된다.
이와 같은 구조는 소스 콘택(245)이 형성되는 활성 영역이 증가되나, 필요에 따라 도 3과 같이 워드 라인(Word Line) 방향(X축 방향)으로 공통 소스 영역을 공유하는 셀을 복수 비트로 교차되도록 형성시킴으로써 이를 해결할 수 있다. 즉, 셀을 워드 라인(Word Line) 방향(X축 방향)으로 1 비트만 증가시켜도 비트 라인(Bit Line) 방향의 집적도를 증가시킬 수 있다. 따라서, 설계의 유연성을 확보할 수 있는 효과를 갖는다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 일반적인 메모리 반도체 소자에서 일반적으로 공통 소스(Common Source)를 형성하기 위해 사용되는 패턴을 나타낸 도면이다.
도 2 및 도 3은 본 발명에 따른 메모리 반도체 소자에서 공통 소스(Common Source)를 형성하기 위해 사용되는 패턴을 나타낸 도면이다.
< 도면의 주요 부분에 대한 부호의 설명 >
220 : 소자 분리막 라인 230 : 제어 게이트
240 : 소스 영역 245 : 소스 콘택
250 : 드레인 영역

Claims (4)

  1. 반도체 기판 상에 활성 영역을 정의하며 비트 라인과 평행한 방향으로 평행하게 형성된 복수의 소자 분리막 라인들;
    상기 활성 영역에 상기 소자 분리막 라인들과 수직하게 워드 라인과 평행한 방향으로 형성된 복수개의 제어 게이트(control gate) 라인들;
    상기 제어 게이트(control gate) 라인을 기준으로 교번되도록 형성된 소스 영역 및 드레인 영역;
    상기 활성 영역에 공통 소스 영역이 형성되며,
    상기 공통 소스 영역 내에는 소스 콘택이 정의되며, 상기 소스 콘택이 형성되는 활성 영역에 콘택은 교차되도록 배치되는 것을 특징으로 하는 플래시 메모리 소자.
  2. 제 1 항에 있어서,
    상기 제어 게이트는 0.2∼0.3㎛의 간격으로 형성되는 것을 특징으로 하는 플래시 메모리 소자.
  3. 반도체 기판 상에 활성 영역을 정의하며 비트 라인과 평행한 방향으로 평행하게 형성된 복수의 소자 분리막 라인들;
    상기 활성 영역에 상기 소자 분리막 라인들과 수직하게 워드 라인과 평행한 방향으로 형성된 복수개의 제어 게이트(control gate) 라인들;
    상기 제어 게이트(control gate) 라인을 기준으로 교번되도록 형성된 소스 영역 및 드레인 영역;
    상기 활성 영역에 공통 소스 영역이 형성되며,
    상기 공통 소스 영역 내에는 소스 콘택이 정의되며, 상기 소스 콘택이 형성되는 활성 영역에 콘택은 워드 라인 방향으로 공통 소스를 공유하는 셀을 1 비트 증가시킨 콘택 영역을 교차되도록 배치되는 것을 특징으로 하는 플래시 메모리 소자.
  4. 제 3 항에 있어서,
    상기 제어 게이트는 0.2∼0.3㎛의 간격으로 형성되는 것을 특징으로 하는 플래시 메모리 소자.
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* Cited by examiner, † Cited by third party
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