KR100861370B1 - 센스 앰프의 패턴 배치방법 - Google Patents

센스 앰프의 패턴 배치방법 Download PDF

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Abstract

센스 앰프를 구성하고 있는 래치의 패턴 밀도에 의한 스페이서 두께의 비대칭성을 방지할 수 있는 센스 앰프의 패턴 배치방법은, 평행하게 배열된 복수 개의 게이트를 구비하는 단위 래치들이 일정 간격을 두고 다수 개 배열된 센스 앰프의 패턴 배치방법에 있어서, 단위 래치들 사이에, 보조 패턴을 배치하는 것을 특징으로 한다.
센스 앰프, 래치, 보조 패턴, 스페이서, 패턴 균일도

Description

센스 앰프의 패턴 배치방법{Method for arranging pattern of sense amplifier}
도 1은 디램(DRAM) 센스앰프와 이를 구성하는 래치 트랜지스터들의 배열을 나타내 보인 평면도이다.
도 2는 래치 트랜지스터의 게이트 사이의 간격이 다름으로 인한 스페이서의 비대칭성을 설명하기 위한 단면도이다.
도 3은 본 발명에 따른 센스 앰프의 래치 트랜지스터의 레이아웃하는 방법을 설명하기 위하여 도시한 평면도이다.
본 발명은 반도체 메모리소자의 제조방법에 관한 것으로, 특히 센스 앰프를 구성하고 있는 래치의 패턴 밀도에 의한 스페이서 두께의 비대칭성을 방지할 수 있는 센스 앰프의 패턴 배치방법에 관한 것이다.
최근, 반도체 제조기술이 발달하고 소자의 집적도가 증가함에 따라 트랜지스터의 사이즈는 감소하고 있다. 이로 인해 게이트의 측벽에 형성되는 스페이서(side wall)의 두께 균일도도 매우 중요한 요소가 되고 있다. 일반적으로 스페이서를 형 성하는 기술로써, 게이트 패턴을 형성한 반도체기판상의 전면에 절연막을 증착한 후 마스크없이 절연막을 에치백(etchback)하는 기법이 주로 사용되고 있다. 그런데, 스페이서를 형성하기 위하여 절연막을 증착할 때 게이트 등 스페이서가 형성될 패턴의 밀집도에 따라 그 증착 두께가 달라지는 현상이 나타난다. 즉, 게이트 패턴들 사이의 간격이 넓은 영역에서는 스페이서용 절연막이 두껍게 증착되고, 패턴 사이의 간격이 좁은 영역에서는 스페이서용 절연막이 얇게 증착되는 특성이 있다. 이러한 현상은 디램(DRAM)의 래치(latch) 트랜지스터에서도 나타난다.
디램(DRAM)을 비롯한 반도체 메모리장치는 다수의 메모리 셀에 데이터를 저장하거나 저장된 데이터를 읽어내기 위한 것으로서, 다수의 비트라인 및 워드라인, 그 비트라인 및 워드라인을 선택하기 위한 회로, 그리고 메모리 셀로부터 읽어낸 데이터를 감지하여 소정 레벨로 증폭하기 위한 센스앰프(sense amplifier) 등의 주변회로를 포함한다.
디램(DRAM)은 서로 평행하게 배치된 다수의 비트라인들을 가지고 있으며, 각각의 비트라인 쌍들이 접속된 플립플롭 형태의 센스앰프들을 구비하고 있다. 메모리 셀들은 하나의 트랜지스터와 하나의 캐패시터로 구성되며, 비트라인들과 워드라인들 사이에 접속된 메모리 셀들이 행과 열의 매트릭스 형태로 배열되어 있다.
센스앰프는 서로 대칭을 이루며 배열된 네 개 또는 여섯 개의 트랜지스터들로 구성되며, 디램(DRAM)에는 이러한 센스 앰프가 다수 개 구비된다.
도 1은 디램(DRAM) 센스앰프와 이를 구성하는 래치 트랜지스터들의 배열을 나타내 보인 평면도이다.
도 1을 참조하면, 활성영역(102)을 가로지르는 라인(line) 형태의 게이트 패턴들(104)이 일정 간격을 두고 평행하게 배열되어 있다. 상기 게이트 패턴(104) 양측의 활성영역(102)은 상기 게이트 패턴을 게이트로 하는 트랜지스터의 드레인 및 소스가 된다. 참조번호 "100"은 하나의 단위 래치를 나타내고, "106" 및 "108"은 상기 드레인 및 소스와 접촉된 드레인컨택 및 소스컨택을 나타낸다.
도시된 바와 같이, 두 개의 트랜지스터가 드레인컨택을 공유하면서 여섯 개의 트랜지스터가 하나의 단위 래치를 이루고 있으며, 이러한 단위 래치들이 일정 간격을 두고 대수 개 배열되어 있다. 그런데, 상기 게이트 패턴들은 일정 간격을 두고 배열되어 있지만, 단위 래치 내에서 인접하는 게이트 패턴 사이의 간격(참조부호 a)과, 이웃하는 다른 래치의 게이트 패턴과의 간격(참조부호 b)이 서로 다르게 이루어져 있다. 이러한 구조로 인해, 스페이서를 형성하기 위하여 절연막을 증착할 때 게이트 패턴들 사이에 비대칭성이 발생하게 된다. 즉, 게이트 패턴 사이의 간격이 좁은 영역에서는 스페이서용 절연막이 얇게 증착되고, 반면에 게이트 패턴 사이의 간격이 넓은 영역에서는 스페이서용 절연막이 두껍게 증착되어 스페이서 형성 후 게이트 사이에 비대칭이 발생하게 된다.
도 2는 래치 트랜지스터의 게이트 사이의 간격이 다름으로 인한 스페이서의 비대칭성을 설명하기 위한 단면도이다.
도시된 바와 같이, 단위 래치 내에서 인접하고 있는 게이트 사이에 형성되는 스페이서(210)보다 이웃 래치의 게이트와의 사이에 형성되는 스페이서(220)가 항상 두껍게 형성되는 경향이 있다. 이는 게이트 패턴들 사이의 밀집도에 기인한 것으 로, 래치 트랜지스터에서는 스페이서의 두께에 따라 트랜지스터의 성능변화가 크게 나타나기 때문에, 이러한 스페이서의 비대칭으로 인해 소자의 특성이 열화되는 문제점이 나타나고 있다.
본 발명이 이루고자 하는 기술적 과제는 센스 앰프를 구성하고 있는 래치의 패턴 밀도에 의한 스페이서 두께의 비대칭성을 방지할 수 있는 센스 앰프의 패턴 배치방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명에 따른 센스 앰프의 패턴 배치방법은, 평행하게 배열된 복수 개의 게이트를 구비하는 단위 래치들이 일정 간격을 두고 다수 개 배열된 센스 앰프의 패턴 배치방법에 있어서, 상기 단위 래치들 사이에, 보조 패턴을 배치하는 것을 특징으로 한다.
본 발명에 있어서 상기 보조 패턴은, 같은 래치 내의 게이트 패턴간의 간격과 이웃하는 래치의 게이트간의 간격이 같아지도록 배치할 수 있다.
상기 보조 패턴의 폭은, 같은 래치 내의 게이트 패턴간의 간격과 이웃하는 래치의 게이트간의 간격이 같아지도록 하는 폭일 수 있다.
상기 보조 패턴은 상기 게이트 패턴과 동일한 형태를 가질 수 있다.
상기 보조 패턴은, 라인(line) 패턴 또는 해머 헤드(hammer head)를 갖는 라인 패턴일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.
디램(DRAM) 소자의 센스 앰프는 라인 형태의 두 개의 게이트 패턴이 평행하게 배열된 단위 래치가 일정한 간격을 두고 다수 개 배열되어 이루어진다. 이때, 단위 래치를 이루고 있는 두 게이트 패턴 사이의 간격과, 이웃하는 래치의 게이트 패턴과의 간격에는 차이가 있다. 이로 인해 게이트 측벽에 스페이서를 형성하기 위하여 절연막을 증착할 때 절연막의 증착 두께가 달라지고, 이로 인해 게이트 양측에서의 스페이서의 두께가 다르게 형성됨으로써 소자의 특성이 열화되는 문제점이 있었다. 본 발명은 이러한 문제를 해소하기 위하여 게이트 패턴 사이의 간격이 넓은 영역, 즉 이웃하는 단위 래치들 사이에 보조 패턴을 삽입함으로써 패턴 간격이 좁은 영역과 동일한 조건이 되도록 하는 것에 그 특징이 있다.
도 3은 본 발명에 따른 센스 앰프의 래치 트랜지스터를 레이아웃하는 방법을 설명하기 위하여 도시한 평면도이다.
도 3을 참조하면, 활성영역(302)을 가로지르는 라인(line) 형태의 게이트 패턴들(304)이 일정 간격을 두고 평행하게 배열되어 있다. 상기 게이트 패턴(304) 양측의 활성영역은 상기 게이트 패턴을 게이트로 하는 트랜지스터의 드레인 및 소스가 된다. 참조번호 "306" 및 "308"은 상기 드레인 및 소스와 접촉된 드레인컨택 및 소스컨택을 각각 나타낸다.
상기 게이트 패턴(304)은 두 개의 게이트 패턴이 하나의 단위 래치(300)를 이루고 있으며, 각 단위 래치들 사이에는 보조 패턴(310)이 배치된다. 상기 보조 패턴(310)은 게이트 패턴들(304) 사이의 간격을 균일하게 하기 위하여 삽입된 것으로, 그 폭은 인접 래치의 게이트 패턴과의 간격(c)을 동일 래치 내의 인접 게이트 패턴 사이의 간격(a)과 동일해지도록 조절될 수 있으므로, 상기 게이트 패턴(304)의 폭과 다를 수 있다. 상기 보조 패턴(310)은 게이트 패턴 사이의 간격을 균일하게 하여 상기 게이트의 측벽에 형성되는 스페이서의 두께를 균일하게 하기 위하여 삽입되는 것이기 때문에, 실제로 반도체기판 상에 패턴이 구현되지 않도록 그 크기가 조절되어야 한다.
그리고, 상기 보조 패턴(310)은 예를 들어, 도시된 것처럼 해머 헤드(hammer nead)를 갖는 라인(line) 패턴으로 상기 게이트 패턴(304)과 동일한 구조를 가질 수 있으며, 경우에 따라서는 일반적인 라인(line) 형태의 패턴이 될 수도 있다.
이렇게 단위 래치들 사이에 보조 패턴을 배치한 상태에서 사진식각 공정을 통해 게이트를 패터닝하고 그 측벽에 스페이서를 형성하면, 게이트들 사이의 간격이 균일하기 때문에 균일한 두께로 스페이서가 형성된다. 따라서, 트랜지스터의 특성 및 센스 앰프의 특성이 개선될 수 있다.
지금까지 설명한 바와 같이 본 발명에 의한 센스 앰프의 패턴 배치방법에 따르면, 단위 래치들 사이에 보조 패턴을 배치함으로써 게이트들 사이의 간격이 균일하여 균일한 두께로 스페이서를 형성할 수 있으며, 트랜지스터의 특성 및 센스 앰 프의 특성을 개선할 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (5)

  1. 평행하게 배열된 복수 개의 게이트를 구비하는 단위 래치들이 일정 간격을 두고 다수 개 배열된 센스 앰프의 패턴 배치방법에 있어서,
    상기 단위 래치들 사이에, 같은 래치 내의 게이트 패턴간의 간격과 이웃하는 래치의 게이트 패턴간의 간격이 같아지도록 보조 패턴을 배치하는 것을 특징으로 하는 센스 앰프의 패턴 배치방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 보조 패턴의 폭은, 같은 래치 내의 게이트 패턴간의 간격과 이웃하는 래치의 게이트간의 간격이 같아지도록 하는 폭인 것을 특징으로 하는 센스 앰프의 패턴 배치방법.
  4. 제1항에 있어서,
    상기 보조 패턴은 상기 게이트 패턴과 동일한 형태를 갖는 것을 특징으로 하는 센스 앰프의 패턴 배치방법.
  5. 제1항에 있어서, 상기 보조 패턴은,
    라인(line) 패턴 또는 해머 헤드(hammer head)를 갖는 라인 패턴인 것을 특징으로 하는 센스 앰프의 패턴 배치방법.
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Citations (3)

* Cited by examiner, † Cited by third party
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KR980012438A (ko) * 1996-07-15 1998-04-30 김광호 더미(Dummy) 패턴을 갖는 반도체 메모리 장치
JP2002050696A (ja) * 2000-08-02 2002-02-15 Matsushita Electric Ind Co Ltd 半導体集積回路装置の製造方法、および半導体集積回路装置
KR20070000242A (ko) * 2005-06-27 2007-01-02 삼성전자주식회사 반도체 메모리 소자

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