DE102016100100A1

DE102016100100A1 - Halbleitervorrichtungsstruktur und Verfahren zu ihrer Herstellung

Info

Publication number: DE102016100100A1
Application number: DE102016100100.7A
Authority: DE
Inventors: Chen-Yi Lee; Shih-Fen Huang; Pei-Lun Wang; Dah-Chuen Ho; Yu-Chang Jong; Mohammad Al-Shyoukh; Alexander Kalnitsky
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2015-11-30
Filing date: 2016-01-04
Publication date: 2017-06-01
Anticipated expiration: 2036-01-05
Also published as: TWI602280B; CN106816438B; US20170154882A1; DE102016100100B4; CN106816438A; US10319719B2; US9666574B1; US20170243865A1; TW201719861A

Abstract

Einige Ausführungsformen der vorliegenden Offenbarung stellen eine Halbleitervorrichtung bereit. Die Halbleitervorrichtung umfasst einen ersten Transistor, der einen ersten Schwellenspannungspegel aufweist. Der erste Transistor umfasst eine Gate-Struktur. Die Gate-Struktur umfasst eine erste Komponente, die einen ersten Leitfähigkeittyp umfasst. Ein zweiter Transistor hat einen zweiten Schwellenspannungspegel, der von dem ersten Schwellenspannungspegel verschieden ist. Der zweite Transistor umfasst eine Gate-Struktur. Die Gate-Struktur umfasst eine zweite Komponente, die den ersten Leitfähigkeittyp umfasst. Mindestens eine zusätzliche Komponente befindet sich über der zweiten Komponente. Die mindestens eine zusätzliche Komponente umfasst einen zweiten Leitfähigkeittyp, der dem ersten Leitfähigkeittyp entgegengesetzt ist. Der erste Transistor und der zweite Transistor sind dergestalt gekoppelt, dass die Anzahl der mindestens einen zusätzlichen Komponente durch eine gewünschte Spannungsdifferenz zwischen dem ersten Schwellenspannungspegel und dem zweiten Schwellenspannungspegel bestimmt wird.

Description

HINTERGRUND
Ein Feldeffekttransistor (FET) weist eine Schwellenspannung auf. Die Schwellenspannung ist ein Mindest-Gate-zu-Source-Spannungsunterschied, der einen Leitungspfad zwischen Source/Drain-Anschlüssen erzeugen kann.
In dem FET ist ein Gate (oder eine Gate-Struktur) vorgesehen. Das Gate steuert den Leitungspfad durch Anlegen von Spannungen an einen Kanal. Wenn die Spannungen an dem Gate anliegen, so fließen elektrische Ströme durch den Kanal. Wenn die Spannungen nicht mehr an dem Gate anliegen, so fließen auch keine elektrischen Ströme mehr durch den Kanal. Die Spannung, die den FET einschaltet, ist die Schwellenspannung. Es können FETs mit verschiedenen Schwellenspannungen kombiniert werden, um eine Referenzspannung für verschiedene Anwendungen zu erzeugen.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es wird darauf hingewiesen, dass gemäß der gängigen Praxis in der Industrie verschiedene Strukturelemente nicht maßstabsgetreu gezeichnet sind. Die Abmessungen veranschaulichter Strukturelemente können im Interesse der Übersichtlichkeit der Besprechung nach Bedarf vergrößert oder verkleinert werden.
1 ist eine Draufsicht einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
2 ist ein Schaltbild von beispielhaften Referenzspannungskreisen in der in 1 veranschaulichten Halbleitervorrichtung.
3A bis 3C sind Querschnittsansichten einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
4 ist ein Arbeitsablauf eines Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
5 bis 10 sind einige Querschnittsansichten von Operationen in einem Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
11 bis 13 sind einige Querschnittsansichten von Operationen in einem Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einigen Ausführungsformen.
DETAILLIERTE BESCHREIBUNG
Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des hier besprochenen Gegenstandes bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann die Ausbildung eines ersten Strukturelements über oder auf einem zweiten Strukturelement in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die ersten und zweiten Strukturelemente in direktem Kontakt ausgebildet sind, und können auch Ausführungsformen umfassen, bei denen zusätzliche Strukturelemente zwischen den ersten und zweiten Strukturelementen ausgebildet sein können, so dass die ersten und zweiten Strukturelemente nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb”, „unter”, „unterer”, „oberhalb”, „oberer” und dergleichen, im vorliegenden Text verwendet werden, um die Beschreibung zu vereinfachen, um die Beziehung eines Elements oder Strukturelements zu einem oder mehreren anderen Elementen oder Strukturelementen zu beschreiben, wie in den Figuren veranschaulicht. Die räumlich relativen Begriffe sollen neben der in den Figuren gezeigten Ausrichtung noch weitere Ausrichtungen der Vorrichtung während des Gebrauchs oder Betriebes umfassen. Die Vorrichtung kann auch anders ausgerichtet (90 Grad gedreht oder anders ausgerichtet) sein, und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden.
Ein Feldeffekttransistor (FET), wie zum Beispiel ein Positivkanal-Metalloxidhalbleiter-Feldeffekttransistor (PMOS), ein Negativkanal-Metalloxidhalbleiter-Feldeffekttransistor (NMOS) oder ein FinFET, können eine Schwellenspannung aufweisen. Die Schwellenspannung ist ein Mindest-Gate-zu-Source-Spannungsdifferenzial, das einen Leitungspfad zwischen Source/Drain-Anschlüssen erzeugen kann. Der Leitungspfad kann ein leitfähiger Kanal in einer Kanalregion sein.
In n-Kanal-Enhancement Mode-Bauelementen, wie zum Beispiel NMOS, ist eine positive Gate-zu-Source-Spannung zum Bilden des leitfähigen Pfades notwendig. Eine positive Spannung zieht frei floatende Elektronen innerhalb eines Korpus des n-Kanal-Enhancement Mode-Bauelements in Richtung eines Gate, wodurch ein leitfähiger Kanal entsteht. Ladungsträger, wie zum Beispiel Elektronen, werden nahe an das Gate gezogen, um Dotandenionen entgegenzuwirken, die dem Korpus hinzugefügt wurden. Dadurch entsteht eine Region ohne mobile Träger, die als eine Verarmungsregion bezeichnet wird, und die positive Spannung an dem Gate, wenn dies geschieht, ist die Schwellenspannung des FET. Wird die Gate-zu-Source-Spannung erhöht, so werden mehr Elektronen in Richtung des Gate gezogen. Das Gate ist dann in der Lage, den leitfähigen Kanal von der Source zum Drain zu bilden. Diesen Prozess nennt man „Inversion”.
Wenn eine Gate-Spannung unter der Schwellenspannung liegt, so wird ein Transistor, wie zum Beispiel der FET, abgeschaltet, und es fließt kein Strom vom Drain zur Source des Transistors. Wenn die Gate-Spannung über der Schwellenspannung liegt, so wird der Transistor eingeschaltet. Es gibt viele Elektronen in einem Kanal an der Grenzfläche, wodurch ein widerstandsarmer Kanal gebildet wird, wo Ladung vom Drain zur Source fließen kann. Bei Spannungen, die signifikant über der Schwelle liegen, nennt man diese Situation „starke Inversion”. Bei Spannungen, die nur knapp über der Schwellenspannung liegen, nennt man diese Situation „schwache Inversion”.
Transistoren, die verschiedene Schwellenspannungen aufweisen, können in einem Stromkreis, wie einem Referenzspannungskreis, dergestalt miteinander gekoppelt werden, dass eine Spannungsdifferenz zwischen den verschiedenen Schwellenspannungen eine Referenzspannung sein kann.
In vielen Anwendungen wird weithin eine präzise und stabile Referenzspannung in digitalen und analogen Schaltkreisen verwendet, wie in Analog-Digital(A/D)- und Digital-Analog(D/A)-Wandlern, Spannungsreglern, DRAM- und Flash-Speicher und anderen Kommunikationsvorrichtungen. Die Entwicklungen zum Erreichen von Flächenverkleinerung, niedrigem Stromverbrauch und geringer Empfindlichkeit für Versorgungsspannung und Temperatur werden verstärkt.
Die Referenzspannung kann durch ein Transistorpaar des gleichen Typs erzeugt werden, mit Ausnahme eines entgegengesetzten Dotierungstyps ihrer Gates. Bei identischen Drainströmen kann die Spannungsdifferenz nahe bei einem Bandabstand von Silizium liegen. Schaltkreise können eine positive oder eine negative Spannungsreferenz aufweisen.
Das Absenken eines Pegels der Referenzspannung kann helfen, den Stromverbrauch in dem Referenzspannungskreis zu senken, während das Erhöhen des Pegels der Referenzspannung helfen kann, die Empfindlichkeit für Spannungsschwankungen zu minimieren, die durch Rauschen von einer Versorgungsspannung oder Temperatur induziert werden.
1 veranschaulicht eine Draufsicht einer Halbleitervorrichtung 100, die mehrere Referenzspannungskreise und Nicht-Referenzspannungskreise umfasst. Die Halbleitervorrichtung 100 umfasst eine Anzahl N von Referenzspannungskreisen. Zum Beispiel sind die Referenzspannungskreise als Vref-1 bis Vref-N veranschaulicht. Die Halbleitervorrichtung 100 kann eine Anzahl M von Nicht-Referenzspannungskreisen umfassen. Zum Beispiel sind die Nicht-Referenzspannungskreise als Nicht-Ref-1 bis Nicht-Ref-M dargestellt. In einigen Ausführungsformen ist die Anzahl N gleich der Anzahl M. In einigen Ausführungsformen hat jeder Referenzspannungskreis eine andere Referenzspannung als der andere Referenzspannungskreis. Jeder Referenzspannungskreis stellt eine Referenzspannung für mindestens einen Nicht-Referenzspannungskreis bereit.
In der vorliegenden Offenbarung hat die Halbleitervorrichtung 100 mindestens zwei verschiedene Referenzspannungen (d. h. zwei verschiedene Arten von Referenzspannungskreisen), die für die Nicht-Referenzspannungskreise ausgelegt sind. Jedoch können die verschiedenen Arten von Referenzspannungskreisen auch mittels einer identischen oder einer teilweisen Operation gebildet werden, die zum Bilden der Nicht-Referenzspannungskreise ohne eine zusätzliche Maske oder Operation verwendet werden. Durch verschiedene Kombinationen der Operationen, die für die Nicht-Referenzspannungskreise ausgelegt sind, kann der Designer verschiedene gewünschte Bereiche zuweisen, um verschiedene Arten von Referenzspannungskreisen (Vref-1, 2 ...) zu gestalten, um verschiedene Optionen für die Nicht-Referenzspannungskreise (Nicht-Ref-1, 2 ...) bereitzustellen.
Eine Schnittansicht 40 umfasst einen der Referenzspannungskreise. 2 ist eine vergrößerte Ansicht der Schnittsansicht 40 in 1. Der Referenzspannungskreis Vref-N umfasst das Koppeln mindestens zweier Transistoren (M1 und M2) zum Erzeugen eines Referenzspannungspegels. Die Transistoren können ein planarer MOS oder ein FinFET sein. Wenn beide Transistoren M1 und M2 eingeschaltet werden, so kann eine Differenz von Schwellenspannungspegeln zwischen M1 und M2 detektiert werden, um den Referenzspannungspegel VREF-N auszugeben. In der vorliegenden Offenbarung umfasst jeder Referenzspannungskreis ein Transistorpaar wie M1 und M2 in Vref-N. Zum Beispiel hat der Referenzspannungskreis Vref-1 ein Transistorpaar, M11 und M12, das einen Referenzspannungspegel VREF-1 generiert. Der Referenzspannungskreis Vref-2 hat ein Transistorpaar, M21 und M22, das einen Referenzspannungspegel VREF-2 generiert. In der vorliegenden Offenbarung sind mindestens zwei verschiedene VREF für die Vorrichtung 100 ausgelegt.
Wir nehmen die Referenzspannungskreise Vref-1 und Vref-2 als ein Beispiel. Um mindestens zwei verschiedene VREF zu haben, gibt es mindestens drei verschiedene Schwellenspannungskombinationen für die Transistoren M11, M12, M21 und M22 (M11 = M21, M12 ≠ M22), (M11 ≠ M21, M12 = M22) oder (M11 ≠ M21, M12 ≠ M22). Es versteht sich, dass, wenn eine Anzahl N von verschiedenen VREF erforderlich ist, die Kombinationen der Transistorpaare in der Vorrichtung 100 sehr zahlreich sein können. Jedoch können in der vorliegenden Offenbarung unabhängig davon, wie viele verschiedene VREF erforderlich sind, alle Kombinationen der Transistorpaare realisiert werden, indem man die Operationen verwendet, die für Nicht-Referenzspannungskreise ausgelegt sind.
In einigen Ausführungsformen werden Operationen zum Herstellen einiger Gates in dem Nicht-Referenzspannungskreis verwendet, um das Transistorpaar in einem Referenzspannungskreis zu bilden. In einigen Ausführungsformen kann ein Gate eines Transistors eines Referenzspannungskreises (identische oder teilweise) Komponenten umfassen, die zum Bilden eines Gates eines Nicht-Referenzspannungskreises ausgelegt sind. Das Wort „Komponente” meint im Sinne der vorliegenden Offenbarung einen Film oder Filmstapel eines Gates in einem Transistor. Das Gate kann ein planares Gate für eine größere Geometrie sein, wie zum Beispiel N40 oder darüber, oder ein Verbund-Gate, wie zum Beispiel ein Metall-Gate für einen Knoten einer höherentwickelten Technologie, wie zum Beispiel N28 oder darüber. Die Komponente jedes Referenzspannungskreises wird gebildet, während eine Komponente in einem oder mehreren Nicht-Referenzspannungskreisen gebildet wird. Die Eigenschaften, wie zum Beispiel Leitfähigkeittyp oder Dicke der Komponente in dem Referenzspannungskreis, können mit einer entsprechenden Komponente identisch sein, die für einen Nicht-Referenzspannungskreis in derselben Vorrichtung ausgelegt ist. Jedoch kann die Anordnung, wie zum Beispiel die Stapelfolge oder die Abmessungen, anders sein.
Wir nehmen M1 und M2 in Schaltkreis Vref-N als ein Beispiel. Eine α-Komponente von M1 wird gebildet, während eine α-Komponente in einem Transistor in Schaltkreis Nicht-Ref-1 gebildet wird, und eine β-Komponente von M1 wird gebildet, während eine β-Komponente in einem Transistor in Schaltkreis Nicht-Ref-1 gebildet wird. Eine β-Komponente von M2 wird gebildet, während eine β-Komponente in einem Transistor in Schaltkreis Nicht-Ref-1 gebildet wird, und eine δ-Komponente von M2 wird gebildet, während eine δ-Komponente in einem Transistor in Schaltkreis Nicht-Ref-3 gebildet wird. Darum hat M1 eine Gate-Struktur, die α und β umfasst, und M2 hat eine Gate-Struktur, die β und δ umfasst. Durch Differenzieren der Austrittsarbeit von α, β und δ kann eine erwünschte Referenzspannung Vref-1 erzeugt werden. Die Differenzierung kann durch eine Auswahl einer zuvor festgelegten Komponente realisiert werden, die für einen Nicht-Referenzspannungskreis ausgelegt ist.
Die gleiche Methodologie kann auch auf das Bilden verschiedener Referenzspannungsanwendungen ausgeweitet werden (zum Beispiel einige für Niedrigstromverbrauchsanwendungen und einige für Hochspannungsanwendungen), indem man verschiedene zuvor festgelegte Komponenten auswählt, die für verschiedene Gates eines oder mehrerer Nicht-Referenzspannungskreises ausgelegt sind. Zum Beispiel ist eine Halbleitervorrichtung ähnlich der Vorrichtung 100 in 1 dafür ausgelegt, mindestens drei verschiedene Referenzspannungskreise, Vref-1, Vref-2 und Vref-3, zu haben. Die Ausgangsreferenzspannung von Vref-1 liegt zwischen etwa 0,1 und 350 mV, die Ausgangsreferenzspannung von Vref-2 reicht von etwa 350 bis 700 mV, und die Ausgangsreferenzspannung von Vref-3 liegt zwischen etwa 700 mV und 1,0 V. Um drei verschiedene Referenzspannungskreise zu haben, die in derselben Vorrichtung 100 entwickelt sind, ohne zusätzliche Masken oder Arbeitsschritte zu erfordern, können die Fertigungsschritte für den einen oder die mehreren Nicht-Referenzspannungskreise verwendet werden, während die Referenzspannungskreise Vref-1, Vref-2 und Vref-3 gebildet werden. Zum Beispiel können einige zuvor festgelegte Fertigungsschritte für einen oder mehrere Nicht-Referenzspannungskreise mehrere verschiedene Komponenten für ihre Transistoren erzeugen, wobei die verschiedenen Komponenten mindestens α1, α2, α3, α4, β1, β2, β3, β4 haben können. Die Komponenten αx und βx sind die Elemente, die dafür verwendet werden, die Gate-Struktur in einem oder mehreren Nicht-Referenzspannungskreisen zu gestalten.
Wenn die gewünschte Schwellenspannung von M11 in Vref-1 konfiguriert werden kann, indem man eine Gate-Struktur ausbildet, die die Komponenten α1 und β1 aufweist, dann werden die Operationen zum Herstellen von α1 und β1 in einem entsprechenden Nicht-Referenzspannungskreis verwendet, dergestalt, dass α1 und β1 in Vref-1 gebildet werden, während α1 und β1 in einem entsprechenden Nicht-Referenzspannungskreis gebildet werden. In einigen Ausführungsformen kann das Ausbilden von M11 realisiert werden, indem man lediglich die Maske zum Herstellen des entsprechenden Nicht-Referenzspannungskreises überarbeitet, ohne eine weitere Maske hinzuzufügen. Durch Anwenden der gleichen Methodologie können Komponenten von Gates in anderen Transistoren gebildet werden, indem man verschiedene Kombinationen von α1, α2, α3, α4, β1, β2, β3, β4 auswählt, um verschiedene Gate-Strukturen zu bilden, um verschiedene Schwellenspannungen zu erhalten, um verschiedene Referenzspannungskreise zu bilden.
3A bis 3C sind Querschnittsansichten einer Ausführungsform, die drei verschiedene Referenzspannungskreise umfasst, die drei verschiedene Kombinationen von Transistorpaaren umfassen, um drei verschiedene Referenzspannungen zu erzeugen. Jede Zeichnung hat zwei Gates, die dem Transistorpaar, wie in 2 gezeigt, für einen anderen Referenzspannungskreis entsprechen, und jedes Transistorpaar hat eine andere Referenzspannung als das andere Transistorpaar. In der vorliegenden Ausführungsform hat jedes Transistorpaar einen ersten Transistor. Da der erste Transistor jedes Transistorpaares eine gleiche Schwellenspannung und Struktur hat, werden sie alle als Transistor 700 bezeichnet. Darüber hinaus hat jedes Transistorpaar einen zweiten Transistor 80x (800, 801 oder 802). In der vorliegenden Ausführungsform Transistoren 800, 801 und 802 jeder hat einen andere Schwellenspannung als das anderen. In einigen Ausführungsformen wird der erste Transistor als Basistransistor bezeichnet, und der zweite Transistor wird als Fliptransistor bezeichnet. Die Komponenten in dem Basistransistor haben nur einen intrinsischen oder einen ersten Leitfähigkeittyp (wie zum Beispiel n-Typ). Die Komponenten in dem Fliptransistor können einen intrinsischen, einen ersten Leitfähigkeittyp (wie zum Beispiel n-Typ) und einen zweiten Leitfähigkeittyp, der dem ersten Leitfähigkeittyp entgegengesetzt ist, haben. Alle drei Transistorpaare werden gebildet, während einige Komponenten eines Gate (oder mehrerer Gates) von mindestens einem Nicht-Referenzspannungskreis, der in der Zeichnung nicht gezeigt ist, gebildet werden.
In 3A haben die Transistoren 700 und 800 jeweils ein Halbleitersubstrat 35. Der Transistor 700 hat eine erste Schwellenspannung. Der Transistor 800 hat eine zweite Schwellenspannung. Die zweite Schwellenspannung ist von der ersten Schwellenspannung verschieden. Der Transistor 700 oder 800 umfasst eine Basismetall-Gate-Schicht 30. In einigen Ausführungsformen ist die Basismetall-Gate-Schicht 30 eine negative Metall-Gate-Schicht, die einen negativen Dotanden (der als „n-Typ” bezeichnete) umfasst. Des Weiteren umfasst der Transistor 800 eine Flip-Metall-Gate-Schicht 31 über der Basismetall-Gate-Schicht 30. Die Flip-Metall-Gate-Schicht 31 umfasst einen Leitfähigkeittyp-Dotanden, der dem Leitfähigkeittyp-Dotanden der Basismetall-Gate-Schicht 30 entgegengesetzt ist. In einigen Ausführungsformen umfasst die Flip-Metall-Gate-Schicht 31 einen positiven Dotanden (als „p-Typ” bezeichnet).
In einigen Ausführungsformen hat der Transistor 700 des Weiteren ein erstes Gate-Metall 20, das auf der Basismetall-Gate-Schicht 30 angeordnet ist. Ein zweites Gate-Metall 21 ist optional auf dem ersten Gate-Metall 20 angeordnet. Die Basismetall-Gate-Schicht 30 befindet sich zwischen dem ersten Gate-Metall 20 und dem Halbleitersubstrat 35. Eine Gate-Füllschicht 19 befindet sich über der Basismetall-Gate-Schicht 30. In einigen Ausführungsformen befindet sich die Gate-Füllschicht 19 auf dem zweiten Gate-Metall 21. Die Gate-Füllschicht 19 kann leitfähiges Material enthalten, wie zum Beispiel Wolfram, Aluminium oder Kupfer. Die Gate-Metalle, wie zum Beispiel das erste Gate-Metall 20 und das zweite Gate-Metall 21, sind zwischen der Gate-Füllschicht 19 und der Basismetall-Gate-Schicht 30 angeordnet. Der Gate-Abstandshalter 15 ist an der Gate-Dielektrikumschicht 17 angebracht. Eine Nitridschicht 28 ist an dem Gate-Abstandshalter 15 angebracht und bedeckt die Oberseite des Halbleitersubstrats 35. Eine ILD-Schicht 29 befindet sich auf der Nitridschicht 28. Die Gate-Metalle, wie zum Beispiel das erste Gate-Metall 20 und das zweite Gate-Metall 21, bilden eine elektrische Kopplung zwischen der Gate-Füllschicht 19 und der Basismetall-Gate-Schicht 30. In einigen Ausführungsformen umfasst die Basismetall-Gate-Schicht 30, die Flip-Metall-Gate-Schicht 31, das erste Gate-Metall 20 oder das zweite Gate-Metall 21 Materialien, wie zum Beispiel Tantalnitrid (TaN), Titannitrid (TiN), Tantal (Ta) oder Titan (Ti). In einigen Ausführungsformen umfasst die Basismetall-Gate-Schicht 30, die Flip-Metall-Gate-Schicht 31, das erste Gate-Metall 20 oder das zweite Gate-Metall 21 Dicken in einem Bereich von ungefähr 0,5 Ångström bis etwa 50 Ångström. Die Flip-Metall-Gate-Schicht 31 hat einen anderen Leitfähigkeittyp als die Basismetall-Gate-Schicht 30. Wenn zum Beispiel die Basismetall-Gate-Schicht 30 vom n-Typ ist, so ist die Flip-Metall-Gate-Schicht 31 vom p-Typ.
In 3B umfasst der Transistor 801 im Vergleich zum Transistor 800 in 3A eine zusätzliche Flip-Metall-Gate-Schicht 32, um einen Referenzspannungskreis mit einer Referenzspannung zu bilden, die von der in 3A verschieden ist. Das erste Gate-Metall 20 befindet sich auf der Flip-Metall-Gate-Schicht 32. Die Flip-Metall-Gate-Schicht 32 befindet sich zwischen der Flip-Metall-Gate-Schicht 31 und dem ersten Gate-Metall 20. Die Flip-Metall-Gate-Schichten 32 und 31 haben den gleichen Leitfähigkeittyp (p-Typ oder n-Typ). In einigen Ausführungsformen hat die Flip-Metall-Gate-Schicht 32 eine ähnliche Struktur und Zusammensetzung wie die Flip-Metall-Gate-Schicht 31.
Eine Akkumulierung von positiven Ladungsteilchen durch Hinzufügung einer weiteren Flip-Metall-Gate-Schicht 32 kann die Schwellenspannung des Transistors 801 zu einer Schwellenspannung ändern, die von der des Transistors 800 verschieden ist. Jedoch wird eine weitere Flip-Metall-Gate-Schicht 32 gebildet, während eine gleiche Komponente in einem Nicht-Referenzspannungskreis gebildet wird.
In 3C umfasst der Transistor 802 im Vergleich zu Transistor 801 in 3B eine zusätzliche Flip-Metall-Gate-Schicht 33. Die zusätzliche Flip-Metall-Gate-Schicht 33 befindet sich zwischen der Flip-Metall-Gate-Schicht 32 und dem Gate-Metall, wie zum Beispiel dem ersten Gate-Metall 20. Die Flip-Metall-Gate-Schichten 32 und 33 haben einen gleichen Leitfähigkeittyp (p-Typ oder n-Typ). In einigen Ausführungsformen hat die Flip-Metall-Gate-Schicht 32 eine ähnliche Struktur und Zusammensetzung wie die Flip-Metall-Gate-Schicht 33. Ähnlich der Flip-Metall-Gate-Schicht 32 wird eine weitere Flip-Metall-Gate-Schicht 33 gebildet, während eine gleiche Komponente in einem Nicht-Referenzspannungskreis gebildet wird.
Der Fliptransistor kann verschiedene mögliche Schwellenspannungspegel aufweisen, wenn eine unterschiedliche Anzahl von Flip-Metall-Gate-Schichten eingearbeitet werden. Die verschiedenen Schwellenspannungspegel entsprechen der Anzahl von Flip-Metall-Gate-Schichten. In einigen Ausführungsformen, wenn alle Flip-Metall-Gate-Schichten einander ähneln, unterscheiden sich die Schwellenspannungspegel um ein zuvor festgelegtes Inkrement voneinander.
In 4 ist ein beispielhaftes Herstellungsverfahren für die Halbleitervorrichtung 100 in 1 veranschaulicht. In Operation 410 wird ein Halbleitersubstrat 35 empfangen. Einige beispielhafte Ausführungsformen für Operation 410 sind in 5 veranschaulicht. Operation 420 bildet mehrere erste Transistoren. Jeder erste Transistor hat eine Basis-Gate-Struktur in – und befindet sich in – einem entsprechenden Referenzspannungskreis. Der erste Transistor hat einen Basisschwellenspannungspegel durch Ausbilden einer Basisschicht, wie zum Beispiel einer Basismetall-Gate-Schicht 30, die einen ersten Leitfähigkeittyp umfasst. Einige beispielhafte Ausführungsformen für Operation 420 sind in 6 veranschaulicht.
Operation 430 bildet mehrere zweite Transistoren. Jeder zweite Transistor hat eine Flip-Gate-Struktur und befindet sich in einem entsprechenden Referenzspannungskreis. Jeder zweite Transistor ist mit einem entsprechenden ersten Transistor gekoppelt, der in Operation 420 ausgebildet wurde. Die Flip-Gate-Struktur umfasst mindestens eine Flip-Schicht, die einen zweiten Leitfähigkeitstyp aufweist, der dem ersten Leitfähigkeittyp entgegengesetzt ist. Jeder zweite Transistor hat eine andere Schwellenspannung als der andere, und die Schwellenspannungsdifferenzierung wird durch die verschiedenen Kombinationen der Flip-Schicht bestimmt. Einige beispielhafte Ausführungsformen für Operation 430 sind in den 7 bis 9 veranschaulicht. Transistor 800 hat eine Flip-Schicht 31, Transistor 801 hat Flip-Schichten 31 und 32, und Transistor 802 hat Flip-Schichten 31, 32 und 33. Ein optionales Gate-Metall 20 kann darauf angeordnet werden.
In 10 wird die Gate-Füllschicht 19 so gebildet, dass sie das erste Gate-Metall 20 bedeckt. Die Gate-Füllschicht 19 kann durch Abscheidung gebildet werden, wie zum Beispiel CVD (Chemisches Aufdampfen), PVD (Physikalisches Aufdampfen) oder ALD (Atomschichtabscheidung) usw.
In 11 wird eine CMP-Operation ausgeführt, um überschüssige Gate-Füllschicht 19 zu entfernen, um eine planare Fläche herzustellen und die dielektrische Schicht 29 freizulegen. Die Oberseiten des Gate-Metalls und einer dielektrischen Schicht 29 können koplanar sein.
In 12 umfasst der Referenzspannungskreis Vref-1 oder der Referenzspannungskreis Vref-2 einen Basistransistor 700, wie zum Beispiel den ersten Transistor, und einen Fliptransistor 802, wie den zweiten Transistor. Der Referenzspannungskreis Vref-1 umfasst Transistoren 700 und die Gate-Struktur 802, die auf dem Halbleitersubstrat 35 ausgebildet sind. Der Referenzspannungskreis Vref-2 umfasst die Transistoren 700 und 801, die auf dem Halbleitersubstrat 35 ausgebildet sind.
In 13 kann eine leitfähige Schicht 39 über den Gate-Strukturen und der dielektrischen Schicht 29 gebildet werden, um die Transistoren 700 und 802 zu koppeln, um einen Abschnitt des Referenzspannungskreises Vref-1 zu bilden. Die leitfähige Schicht 39 wird ebenfalls strukturiert, um 700 und 801 zu koppeln, um einen Abschnitt des Referenzspannungskreises Vref-2 zu bilden.
Einige Ausführungsformen der vorliegenden Offenbarung stellen eine Halbleitervorrichtung bereit. Die Halbleitervorrichtung umfasst einen ersten Transistor, der, einen ersten Schwellenspannungspegel aufweist. Der erste Transistor umfasst eine Gate-Struktur. Die Gate-Struktur umfasst eine erste Komponente, die einen ersten Leitfähigkeittyp aufweist. Ein zweiter Transistor ist dafür konfiguriert, einen zweiten Schwellenspannungspegel zu enthalten, der von dem ersten Schwellenspannungspegel verschieden ist. Der zweite Transistor umfasst eine Gate-Struktur. Die Gate-Struktur umfasst eine zweite Komponente, die den ersten Leitfähigkeittyp hat. Mindestens eine zusätzliche Komponente befindet sich über der zweiten Komponente. Die mindestens eine zusätzliche Komponente hat einen zweiten Leitfähigkeittyp im Verhältnis zu dem ersten Leitfähigkeittyp. Der erste Transistor und der zweite Transistor sind dergestalt gekoppelt, dass die Anzahl der mindestens einen zusätzlichen Komponente durch eine gewünschte Spannungsdifferenz zwischen dem ersten Schwellenspannungspegel und dem zweiten Schwellenspannungspegel bestimmt wird.
In einigen Ausführungsformen der vorliegenden Offenbarung ist der erste Leitfähigkeittyp ein n-Typ.
In einigen Ausführungsformen der vorliegenden Offenbarung ist der erste Transistor oder der zweite Transistor ein FinFET.
In einigen Ausführungsformen der vorliegenden Offenbarung umfasst die erste Komponente TaN, TiN, Ta oder Ti.
In einigen Ausführungsformen der vorliegenden Offenbarung umfasst die zweite Komponente TaN, TiN, Ta oder Ti.
In einigen Ausführungsformen der vorliegenden Offenbarung umfasst die mindestens eine zusätzliche Komponente TaN, TiN, Ta oder Ti.
In einigen Ausführungsformen der vorliegenden Offenbarung haben die erste Komponente und die zweite Komponente im Wesentlichen die gleiche Dicke.
In einigen Ausführungsformen der vorliegenden Offenbarung hat die erste Komponente, die zweite Komponente oder die dritte Komponente eine Dicke in einem Bereich von ungefähr 0,5 Ångström bis etwa 50 Ångstrom.
Einige Ausführungsformen der vorliegenden Offenbarung stellen eine Halbleitervorrichtung bereit. Die Halbleitervorrichtung umfasst einen ersten Referenzspannungskreis, der einen ersten Transistor umfasst, der eine erste Gate-Struktur umfasst. Die erste Gate-Struktur umfasst eine erste Schicht, die einen ersten Leitfähigkeittyp hat. Ein zweiter Transistor ist dafür konfiguriert, einen Schwellenspannungspegel zu enthalten, der sich von dem des ersten Transistors unterscheidet. Der zweite Transistor umfasst eine zweite Gate-Struktur. Die zweite Gate-Struktur umfasst eine zweite Schicht, die den ersten Leitfähigkeittyp umfasst. Eine dritte Schicht befindet sich über der zweiten Schicht. Die dritte Schicht umfasst einen zweiten Leitfähigkeittyp, der dem ersten Leitfähigkeittyp entgegengesetzt ist. Der erste Transistor und der zweite Transistor sind gekoppelt, um eine erste Referenzspannung für einen ersten Nicht-Referenzkreis in der Halbleitervorrichtung bereitzustellen. Ein zweiter Referenzspannungskreis umfasst einen dritten Transistor, der eine dritte Gate-Struktur aufweist. Die dritte Gate-Struktur umfasst eine vierte Schicht, die einen ersten Leitfähigkeittyp umfasst. Ein vierter Transistor ist dafür konfiguriert, einen Schwellenspannungspegel zu enthalten, von dem des dritten Transistors verschieden ist. Der zweite Transistor umfasst eine vierte Gate-Struktur. Die vierte Gate-Struktur umfasst eine fünfte Schicht, die den ersten Leitfähigkeittyp umfasst. Eine sechste Schicht befindet sich über der fünften Schicht. Die sechste Schicht hat einen zweiten Leitfähigkeittyp, der dem ersten Leitfähigkeittyp entgegengesetzt ist. Der dritte Transistor und der vierte Transistor sind gekoppelt, um eine zweite Referenzspannung für einen zweiten Nicht-Referenzkreis in der Halbleitervorrichtung bereitzustellen, und die zweite Referenzspannung ist von der ersten Referenzspannung verschieden.
In einigen Ausführungsformen der vorliegenden Offenbarung umfasst der vierte Transistor des Weiteren eine siebente Schicht über der sechsten Schicht, und die siebente Schicht hat den zweiten Leitfähigkeittyp.
In einigen Ausführungsformen der vorliegenden Offenbarung umfasst die Halbleitervorrichtung mindestens einen zusätzlichen Referenzspannungskreis, und der mindestens eine zusätzliche Referenzspannungskreis stellt eine Referenzspannung bereit, die von der ersten Referenzspannung und der zweiten Referenzspannung verschieden ist.
In einigen Ausführungsformen der vorliegenden Offenbarung umfasst die Halbleitervorrichtung einen Nicht-Referenzkreis, und mindestens eine Schicht des ersten oder des zweiten Referenzspannungskreises wird durch eine Schicht in einer Gate-Struktur des Nicht-Referenzkreises bestimmt.
In einigen Ausführungsformen der vorliegenden Offenbarung umfasst die Halbleitervorrichtung einen Nicht-Referenzkreis, und mindestens eine Schicht des dritten oder des vierten Referenzspannungskreises wird durch eine Schicht in einer Gate-Struktur des Nicht-Referenzkreises bestimmt.
In einigen Ausführungsformen der vorliegenden Offenbarung haben die erste Schicht und die zweite Schicht im Wesentlichen die gleiche Dicke.
In einigen Ausführungsformen der vorliegenden Offenbarung haben die erste Schicht und die vierte Schicht im Wesentlichen die gleiche Dicke.
Einige Ausführungsformen der vorliegenden Offenbarung stellen ein Verfahren zur Herstellung einer Halbleitervorrichtung bereit. Das Verfahren umfasst Folgendes: Empfangen eines Substrats; Ausbilden mehrerer Referenzspannungskreise auf dem Substrat, wobei jeder der mehreren Referenzspannungskreise eine andere Referenzspannung bereitstellt; und Ausbilden mehrerer Nicht-Referenzkreise auf dem Substrat. Die mehreren Referenzspannungskreise werden gleichzeitig mit den mehreren Nicht-Referenzkreisen gebildet.
In einigen Ausführungsformen der vorliegenden Offenbarung umfasst jeder der mehreren Referenzspannungskreise ein Transistorpaar, wobei das Transistorpaar einen Basistransistor und einen Fliptransistor umfasst.
In einigen Ausführungsformen der vorliegenden Offenbarung umfasst das Verfahren des Weiteren das Auswählen einer Komponentenbildungsoperation für einen der mehreren Nicht-Referenzkreise, um eine Komponente in einem der mehreren Referenzspannungskreise zu bilden.
In einigen Ausführungsformen der vorliegenden Offenbarung umfasst das Verfahren des Weiteren das Bestimmen einer Kombination von Komponenten in einem Transistor eines der mehreren Referenzspannungskreise gemäß einer Bildungsoperation für einen der mehreren Nicht-Referenzkreise.
In einigen Ausführungsformen der vorliegenden Offenbarung umfasst das Verfahren des Weiteren das Bilden einer anderen Kombination von Komponenten entsprechend einem jeden der mehreren Referenzspannungskreise.
Das oben Dargelegte umreißt Merkmale verschiedener Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann ist klar, dass er die vorliegende Offenbarung ohne Weiteres als Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile wie bei den im vorliegenden Text vorgestellten Ausführungsformen zu erreichen. Dem Fachmann sollte auch klar sein, dass solche äquivalenten Bauformen nicht das Wesen und den Schutzumfang der vorliegenden Offenbarung verlassen, und dass er verschiedene Änderungen, Substituierungen und Modifizierungen an der vorliegenden Erfindung vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims

Halbleitervorrichtung, die Folgendes umfasst: einen ersten Transistor, der einen ersten Schwellenspannungspegel aufweist, wobei der erste Transistor eine Gate-Struktur umfasst, wobei die Gate-Struktur Folgendes umfasst: eine erste Komponente, die einen ersten Leitfähigkeittyp aufweist; einen zweiten Transistor, der einen zweiten Schwellenspannungspegel aufweist, der anders als der erste Schwellenspannungspegel ist, wobei der zweite Transistor eine Gate-Struktur aufweist, wobei die Gate-Struktur Folgendes umfasst: eine zweite Komponente, die den ersten Leitfähigkeittyp aufweist; mindestens eine zusätzliche Komponente, die über der zweiten Komponente angeordnet ist, wobei die mindestens eine zusätzliche Komponente einen zweiten Leitfähigkeittyp aufweist, der dem ersten Leitfähigkeittyp entgegengesetzt ist, und der erste Transistor und der zweite Transistor dergestalt gekoppelt sind, dass die Anzahl der mindestens einen zusätzlichen Komponente durch eine gewünschte Spannungsdifferenz zwischen dem ersten Schwellenspannungspegel und dem zweiten Schwellenspannungspegel bestimmt wird.
Halbleitervorrichtung nach Anspruch 1, wobei der erste Leitfähigkeittyp ein n-Typ ist.
Halbleitervorrichtung nach Anspruch 1 oder 2, wobei der erste Transistor oder der zweite Transistor ein FinFET ist.
Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei die erste Komponente TaN, TiN, Ta oder Ti umfasst.
Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei die zweite Komponente TaN, TiN, Ta oder Ti umfasst.
Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei die mindestens eine zusätzliche Komponente TaN, TiN, Ta oder Ti umfasst.
Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei die erste Komponente und die zweite Komponente im Wesentlichen die gleiche Dicke haben.
Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei die erste Komponente, die zweite Komponente oder die dritte Komponente eine Dicke in einem Bereich von ungefähr 0,5 Ångström bis etwa 50 Ångström haben.
Halbleitervorrichtung, die Folgendes umfasst: einen ersten Referenzspannungskreis, der Folgendes umfasst: einen ersten Transistor, der eine erste Gate-Struktur aufweist, wobei die erste Gate-Struktur Folgendes umfasst: eine erste Schicht, die einen ersten Leitfähigkeittyp aufweist; einen zweiten Transistor, der einen Schwellenspannungspegel aufweist, der sich von dem des ersten Transistors unterscheidet, wobei der zweite Transistor eine zweite Gate-Struktur aufweist, wobei die zweite Gate-Struktur Folgendes umfasst: eine zweite Schicht, die den ersten Leitfähigkeittyp aufweist; eine dritte Schicht, die über der zweiten Schicht angeordnet ist, wobei die dritte Schicht einen zweiten Leitfähigkeittyp aufweist, der dem ersten Leitfähigkeittyp entgegengesetzt ist, wobei der erste Transistor und der zweite Transistor gekoppelt sind, um eine erste Referenzspannung für einen ersten Nicht-Referenzkreis in der Halbleitervorrichtung bereitzustellen; einen zweiten Referenzspannungskreis, der Folgendes umfasst: einen dritten Transistor, der eine dritte Gate-Struktur aufweist, wobei die dritte Gate-Struktur Folgendes umfasst: eine vierte Schicht, die einen ersten Leitfähigkeittyp hat; einen vierten Transistor, der einen Schwellenspannungspegel aufweist, der anders ist als der des dritten Transistors, wobei der zweite Transistor eine vierte Gate-Struktur aufweist, wobei die vierte Gate-Struktur Folgendes umfasst: eine fünfte Schicht, die den ersten Leitfähigkeittyp aufweist; eine sechste Schicht, die über der fünften Schicht angeordnet ist, wobei die sechste Schicht einen zweiten Leitfähigkeittyp aufweist, der dem ersten Leitfähigkeittyp entgegengesetzt ist, wobei der dritte Transistor und der vierte Transistor gekoppelt sind, um eine zweite Referenzspannung für einen zweiten Nicht-Referenzkreis in der Halbleitervorrichtung bereitzustellen, und die zweite Referenzspannung anders ist als die erste Referenzspannung.
Halbleitervorrichtung nach Anspruch 9, wobei der vierte Transistor des Weiteren eine siebente Schicht über der sechsten Schicht umfasst, und die siebente Schicht den zweiten Leitfähigkeittyp aufweist.
Halbleitervorrichtung nach Anspruch 9 oder 10, die des Weiteren mindestens einen zusätzlichen Referenzspannungskreis umfasst, wobei der mindestens eine zusätzliche Referenzspannungskreis eine Referenzspannung bereitstellt, die anders ist als die erste Referenzspannung und die zweite Referenzspannung.
Halbleitervorrichtung nach einem der Ansprüche 9 bis 11, die des Weiteren einen Nicht-Referenzkreis umfasst, wobei mindestens eine Schicht des ersten oder des zweiten Referenzspannungskreises durch eine Schicht in einer Gate-Struktur des Nicht-Referenzkreises bestimmt wird.
Halbleitervorrichtung nach einem der Ansprüche 9 bis 11, die des Weiteren einen Nicht-Referenzkreis umfasst, wobei mindestens eine Schicht des dritten oder des vierten Referenzspannungskreises durch eine Schicht in einer Gate-Struktur des Nicht-Referenzkreises bestimmt wird.
Halbleitervorrichtung nach einem der Ansprüche 9 bis 13, wobei die erste Schicht und die zweite Schicht im Wesentlichen die gleiche Dicke haben.
Halbleitervorrichtung nach einem der Ansprüche 9 bis 14, wobei die erste Schicht und die vierte Schicht im Wesentlichen die gleiche Dicke haben.
Verfahren zur Herstellung einer Halbleitervorrichtung, das Folgendes umfasst: Empfangen eines Substrats; Ausbilden mehrerer Referenzspannungskreise auf dem Substrat, wobei jeder der mehreren Referenzspannungskreise eine andere Referenzspannung bereitstellt; und Ausbilden mehrerer Nicht-Referenzkreise auf dem Substrat, wobei die mehreren Referenzspannungskreise gleichzeitig mit den mehreren Nicht-Referenzkreisen gebildet werden.
Verfahren nach Anspruch 16, wobei jeder der mehreren Referenzspannungskreise ein Transistorpaar umfasst, wobei das Transistorpaar einen Basistransistor und einen Fliptransistor umfasst.
Verfahren nach Anspruch 16 oder 17, das des Weiteren das Auswählen eines Komponentenbildungs-Vorgangs für einen der mehreren Nicht-Referenzkreise umfasst, um eine Komponente in einem der mehreren Referenzspannungskreise zu bilden.
Verfahren nach einem der Ansprüche 16 bis 18, das des Weiteren das Bestimmen einer Kombination von Komponenten in einem Transistor eines der mehreren Referenzspannungskreise gemäß einer Bildungsoperation für einen der mehreren Nicht-Referenzkreise umfasst.
Verfahren nach einem der Ansprüche 16 bis 19, das des Weiteren das Bilden einer anderen Kombination von Komponenten für jeden der mehreren Referenzspannungskreise umfasst.