DE3943738C2 - Verfahren zur Herstellung eines MIS-Transistors - Google Patents

Verfahren zur Herstellung eines MIS-Transistors

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Description

Die Erfindung betrifft ein Verfahren zur Herstellung eines MIS Transistors (Metall-Isolator-Semiconductor mit Kanaldo­ tierung.
MIS Transistoren mit Kanaldotierung sind aus der DE-OS-20 47 777 bekannt. Gemäß diesem Stand der Technik werden in den Kanalbereich des Transistors Störstellen eines dem Halblei­ tersubstrat entgegengesetzten Leitungstyps ionenimplantiert um die Schwellenspannung zu erniedrigen, bzw. solche dessel­ ben Leitungstyps, um die Schwellenspannung heraufzusetzen. Auf diese Weise läßt sich durch die Kanaldotierung die Schwellenspannung beeinflussen.
Bei MIS Vorrichtungen mit Kanaldotierung wird die Schwellen­ spannung im allgemeinen über die Menge der zur Kanaldotierung implantierten Ionen in bezug auf die Störstellendichte des Substrats gesteuert. Das heißt, die Kanaldotierung zur Steu­ erung der Schwellenspannung durch selektives Implantieren von Störstellenionen in die Kanalzone eines MIS Transistors macht in bester Weise Gebrauch von der guten Steuerungsfähigkeit einer Dotierung mit niedriger Dichte. Dabei wird die Schwel­ lenspannung nach Maßgabe der Speisespannung bestimmt, und der untere Grenzwert der Schwellenspannung wird nach Maßgabe des Ruhestromverbrauchs festgelegt. Dagegen wird bei der Menge der zur Einstellung der Schwellenspannung in den Kanal implantierten Störstellenionen ausschließlich die Schwellen­ spannung, nicht aber der sogenannte Swing berücksichtigt, der einen großen Einfluß auf den Ruhestromverbrauch ausübt. Unter "Swing" versteht man die Änderung der Schwellenspannung, die erforderlich ist, um den Wert des Drainstroms im Subschwel­ lenspannungsbereich um eine Größenordnung zu ändern. Der Swing und der Drainstrom, der fließt, wenn die Gatespannung 0 V ist, das heißt der Sperrstrom, sind im einzelnen in der Druckschrift "Physics of Semiconductor Devices" von Sze. S.M., herausgegeben von John Wiley Interscience (1981) erläutert.
Wenn die Menge der zur Kanaldotierung implantierten Ionen ausschließlich im Hinblick auf die Schwellenspannung ohne Berücksichtigung des Swings bestimmt wird, wie dies bei her­ kömmlichen Herstellungsverfahren der Fall ist, dann nimmt der Swing einen großen Wert an und der Sperrstrom nimmt zu, wodurch der Ruhestromverbrauch extrem ansteigt. Diese Tendenz ist besonders ausgeprägt bei einem MIS Transistor mit einem kurzen Kanal.
Da ein geringer Stromverbrauch immer wichtiger wird und die Nachfrage nach ICs hoher Integration und hoher Kapazität immer mehr zunimmt, ist die Verminderung des Ruhestromver­ brauchs durch Reduzierung des Sperrstroms zu einem sehr wich­ tigen Ziel geworden.
Die Druckschrift IBM J. Res. Develop., Jan. 1975, S. 50-59 berichtet über eine Untersuchung, deren Ziel es war, bei der Auslegung von n-Kanal MOSFETs mit Kanaldotierung einen Kom­ promiß für drei Parameter zu finden, der zum einen zu einer niedrigen Substratempfindlichkeit und zum anderen zu einem geringen Swingwert führt. Bei den Parametern handelt es sich um die Kanalimplantationsenergie, die Kanalimplantationsdosis und die Substratvorspannung. Unter der Substratempfindlich­ keit wird verstanden, daß die Gateschwellenspannung möglichst unabhängig von Änderungen der Source-Substrat-Spannung sein soll. Die Untersuchungen in dieser Druckschrift beziehen sich speziell auf MOSFETs mit einer Gateschwellenspannung von 1 V und einem Substratvorspannungsbereich von 0 bis -1 V. Dieser Untersuchung läßt sich entnehmen, daß das vertikale Dotie­ rungsprofil unter dem Gateoxid in Abhängigkeit sowohl der Implantierungsenergie als auch -dosis Einfluß auf den Swing­ wert hat. Bei dieser Untersuchung wird davon ausgegangen, daß zunächst Störstellen implantiert und danach durch Wärmebe­ handlung diffundiert werden, so daß ein ursprünglich durch die Implantation auftretendes Gaußsches Profil nach der Dif­ fusion zu einem von der Gaußschen Verteilung abweichenden Profil wird.
Aufgabe der Erfindung ist es, ein Verfahren zur Herstellung eines MIS Transistors zu schaffen, bei dem es möglich ist, die Menge der zur Kanaldotierung implantierten Ionen unter Berücksichtigung des Swings so zu bestimmen, daß der Anstieg des Ruhestromverbrauchs aufgrund eines erhöhten Sperrstroms auf einen geringen Wert reguliert wird.
Diese Aufgabe wird erfindungsgemäß durch ein Verfahren gemäß Patentanspruch 1 gelöst.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unter­ ansprüchen gekennzeichnet.
Ein Ausführungsbeispiel der Erfindung wird nachfolgend anhand der Zeichnungen im einzelnen erläutert. Es zeigen:
Fig. 1 in einer grafischen Darstellung den Zusammenhang zwi­ schen der Menge der zur Kanaldotierung implantierten Ionen, der Schwellenspannung und der Swing-Kennlinie bei der Ausführungsform der Erfindung,
Fig. 2 in einer grafischen Darstellung den Zusammenhang zwi­ schen der Tiefe und der Störstellendichte der n-Wanne für verschiedene Mengen von zur Kanaldotierung implantierten Ionen,
Fig. 3 Kennlinien, die den Zusammenhang zwischen dem Swing­ wert und dem Sperrstrom eines nach dem erfindungsge­ mäßen Verfahren hergestellten MIS Transistors wieder­ geben,
Fig. 4 Kennlinien von Gatespannung und Drainstrom, die den Zusammenhang zwischen dem Swingwert und dem Sperr­ strom entsprechend Fig. 1 wiedergeben, und
Fig. 5 eine grafische Darstellung des Zusammenhangs zwischen dem Sperrstrom und dem Ruhestromverbrauch eines MIS Transistors zur Erläuterung der Erfindung.
Ein Ausführungsbeispiel der Erfindung soll unter Bezugnahme auf einige Kennlinien beschrieben werden. Als Beispiel dient ein MIS Transistor mit einem p-Kanal und einem Gate aus p⁺ polykristallinem Si. Der MIS Transistor hat eine Kanaldotie­ rungsstruktur, bei der der Kanal mit Bor dotiert ist, das heißt mit Störstellen des ersten Leitungstyps, die hetero­ polar sind, in bezug auf eine n-Wanne mit Störstellen des zweiten Leitungstyps auf einem p-Siliziumsubstrat des ersten Leitungstyps.
Fig. 2 zeigt das Ergebnis der Simulation des Profils der Störstellendichte in Richtung der Tiefe der n-Wanne, die man erhält, wenn man die Menge der zur Kanaldotierung implantier­ ten Ionen von (1) 0 bis (5) 2,5 × 10¹² cm-2 variiert, während die Beschleunigungsenergie bei der Implantierung konstant bleibt. In Fig. 2 ist auf der Abszisse die Tiefe der n-Wanne und auf der Ordinate die Störstellendichte der n-Wanne aufge­ tragen.
Wie aus Fig. 2 hervorgeht, nimmt die Störstellendichte der n- Wanne in der Mitte, wo die Spitzen (A, B) der Störstellenver­ teilung bei der Implantation auftreten, allmählich ab, wenn die Menge der implantierten Ionen gesteigert wird. Als Folge davon werden die Vertiefungen A und B gebildet. Wenn eine bestimmte Ionenmenge implantiert wird, treten die Spitzen von Bor, das heißt dem p-leitenden Dotierstoff, in der n-Wanne auf, und diese Spitzen C und D werden mit zunehmender Menge der implantierten Ionen höher, was zur Ausbildung der soge­ nannten vergrabenen Kanalanordnung führt.
Fig. 1 zeigt die Meßdaten des Zusammenhangs zwischen der Schwellenspannung und dem Wert des Swings (gestrichelt gezeichnet), die sich für die Mengen von für die Kanaldotie­ rung implantierten Ionen bei dem MIS Transistor ergeben, die für die Simulation von Fig. 2 benutzt wurden. In Fig. 1 ist auf der Abszisse die Menge der zur Kanaldotierung implantier­ ten Ionen und auf der Ordinate die Schwellenspannung (links) und der Swingwert (rechts) aufgetragen.
Wie aus Fig. 1 hervorgeht, nimmt die Schwellenspannung mono­ ton mit der Zunahme der implantierten Ionenmenge zu, während der Swingwert mit zunehmender Ionenmenge bis zu einem Minimum bei einer bestimmten Menge implantierter Ionen abnimmt und danach mit weiterer Zunahme der implantierten Ionenmenge wie­ der zunimmt.
Ein Vergleich der Fig. 1 und 2 zeigt, daß der Swing den nied­ rigsten Wert in der Nähe des tiefsten Einbruchs der Störstel­ lendichte der n-Wanne, die in Fig. 2 gezeigt ist, annimmt, wo Ionen mit einer Dosis von 7,5 × 10¹¹ cm-2 implantiert werden.
Fig. 3 ist eine Kennlinie des Drainstroms über der Gatespan­ nung, die zur Errechnung des Swingwerts gemessen wurde. Auf der Abszisse ist die Gatespannung im Subschwellenspannungsbe­ reich und auf der Ordinate der Logarithmus des Drainstroms aufgetragen. Fig. 3 steht nicht direkt im 1 : 1 Verhältnis mit den Ergebnissen von Fig. 1, sondern zeigt den Zusammenhang zwischen dem Swingwert und dem Sperrstrom eines p-Kanal MIS Transistors mit einer Schwellenspannung (VTH) von -0,5 V. Die Kurven 1, 2 und 3 in Fig. 3 entsprechen je einem von drei p- Kanal Transistoren mit einer Schwellenspannung von Vth = -0,5 V aber unterschiedlichen Swingwerten, abhängig von der Kombi­ nation der Menge von in die n-Wanne implantierten Ionen und der Menge der zur Kanaldotierung implantierten Ionen.
In Fig. 3 zeigen die ausgezogenen Linien Meßwerte. Unter Bezug auf die Kurve 1 zum Beispiel stellt der Bereich des Punkts N eine durch die Grenzen der verwendeten Meßapparatur bedingte Sättigung dar. Die gestrichelte Linie wurde durch Extrapolation des geraden Linienabschnitts, der die Punkte L und M in der Kurve 1 verbindet, in die Zone von VG = 0 erhal­ ten und nähert die Ergebnisse durch eine gerade Linie an. In ähnlicher Weise sind die gestrichelten Linien der Kurven 2 und 3 entsprechend erhaltene geradlinige Näherungen.
Der Swingwert ist der Kehrwert des Gradienten der geraden Näherungslinien. Die Kurven 1, 2 und 3 entsprechen Transisto­ ren mit Swingwerten von 100, 90 bzw. 80 mV/Dekade.
Aus Fig. 3 geht klar hervor, daß, wenn die Schwellenspannung beispielsweise -0,5 V ist, der Sperrstrom, der durch die Marke o gekennzeichnet ist, umso mehr reduziert werden kann, je geringer der Swingwert ist.
Die Beziehung zwischen dem Swingwert und dem Sperrstrom, die Fig. 1 entspricht, soll nun unter Bezug auf die Kennlinie von Gatespannung und Drainstrom in Fig. 4 erläutert werden. In Fig. 4 ist auf der Abszisse die Gatespannung und auf der Ordinate der Logarithmus des Drainstroms aufgetragen. Die ausgezogenen Linien zeigen die Meßwerte, und die gestrichel­ ten Linien sind Näherungsgeraden.
Die Kurven 1, 2 und 3 in Fig. 4 erhält man, wenn die Menge der Kanaldotierungsionen in Fig. 1 0,8 x 10¹¹ cm-2 bzw. 1,4 × 10¹² cm-2 ist. Die Swingwerte und die Schwellenspannungen VTH entsprechen 105 und -0,8 V, 85 und -0,5 V bzw. 88 und -0,2 V. Die Swingwerte sind aus dem Kehrwert des Gradienten der Näherungsgeraden in gleicher Weise wie in Fig. 3 berech­ net. Die Schwellenspannung ist die Gatespannung, bei der der Logarithmus des Drainstroms ID - 10-7 A) -7 ist, das heißt beispielsweise, daß die Schwellenspannung für die Kurve 1-0,8 V ist.
Wie Fig. 4 zeigt, verschieben sich, wenn die Schwellenspan­ nung VTH von -0,8 V zu -0,2 V mit einer Zunahme der Menge der Kanaldotierungsionen verringert wird, die Kennlinien von rechts nach links, das heißt von 1 nach 3, so daß der Sperr­ strom positiv ansteigt. Daher ist eine Erhöhung des Absolut­ werts der Schwellenspannung VTH sehr wirkungsvoll für die Reduzierung des Sperrstroms. Es ist jedoch aufgrund verschie­ dener Beschränkungen nicht immer möglich, die Schwellenspan­ nung VTH zu erhöhen. In Fig. 4 ergeben sich erfindungsgemäß optimale Bedingungen für die Verringerung des Sperrstroms, wenn die Schwellenspannung VTH = -0,5 V beträgt, durch Wahl einer Menge von Kanaldotierungsionen, die den Swingwert ver­ ringern. Zur Erzielung einer Schwellenspannung von beispiels­ weise -0,5 V werden verschiedene Kombinationen von Störstel­ lendichte in der Wanne (wenn keine Wanne vorhanden ist, im Substrat) und der Menge von Kanaldotierungsionen berücksich­ tigt. Unter diesen Kombinationen ermöglicht die Auswahl der Menge von Kanaldotierungsionen, bei der der Swingwert nahezu auf ein Minimum reduziert wird, die Reduktion des Sperr­ stroms.
Fig. 5 zeigt den Zusammenhang zwischen dem Sperrstrom und dem Ruhestromverbrauch eines Transistors eines ICs für Uhren und soll der Erläuterung der Erfindung dienen. Auf der Abszisse in Fig. 5 ist der Logarithmus des Drainstroms für eine Gate­ spannung von 0 V, also der Sperrstrom aufgetragen, während auf der Ordinate der Logarithmus des Ruhestromverbrauchs auf­ getragen ist. Es wurden der Sperrstrom und der Ruhestromver­ brauch von fünf IC Transistoren mit verschiedenen Schwellen­ spannungen VTH von -0,3 bis -0,7 V gemessen. Aus Fig. 5 geht hervor, daß der Sperrstrom und der Ruhestromverbrauch in kon­ stantem Verhältnis zueinander stehen. Wenn also der Swing auf einen niedrigen Wert begrenzt wird, ist es möglich, die Erhö­ hung des Sperrstroms auf die kleinste Grenze zu beschränken und damit den Ruhestrom zu verringern, was den Stromverbrauch insgesamt senkt.
Wie oben beschrieben, ist der Swingwert bei einer vorgegebe­ nen Schwellenspannung vorzugsweise so gering wie möglich. Der günstige Bereich des Swingwerts soll nachfolgend konkreter eingegrenzt werden.
Bei den Transistoren für ICs für Uhren, entsprechend den in Fig. 5, betrachtet man allgemein solche als gut, deren Ruhe­ strom nicht mehr als 10-8 A beträgt. Der Logarithmus des Sperrstroms liegt dann bei etwa -12,4 bis -12,5. Der Loga­ rithmus des Sperrstroms in den ICs für Uhren gemäß Fig. 5 sollte daher vorzugsweise kleiner als etwa -12,4 bis -12,5 sein. Die Transistoren, die zur Ermittlung der Daten für Fig. 3 benutzt wurden, hatten ähnliche Kennlinien wie die Transi­ storen gemäß Fig. 5.
Aus Fig. 3 geht hervor, daß unter den p-Kanal Transistoren mit einer Schwellenspannung von VTH = -0,5 V aber verschie­ denen Swingwerten, die Transistoren, deren Logarithmus des Sperrstroms kleiner als -12,4 bis -12,5 ist, einen Swingwert von weniger als etwa 98 bis 95 mV/Dekade haben.
Als Ergebnis der Untersuchung von Transistoren mit anderen Kennlinien zur Errechnung von deren optimalem Swingwert ergab sich, daß ein Swingwert etwas unterhalb von 100 mV/Dekade oder weniger günstig für die Verminderung des Ruhestromver­ brauchs ist. Besonders günstig erweist sich ein Swingwert von nicht mehr als 90 und einigen mV/Dekade.
Transistoren mit dem minimalen Swingwert oder einer Annähe­ rung an diesen führen zum geringsten Ruhestromverbrauch. All­ gemein gilt, daß selbst wenn der Swingwert nicht der minimal­ ste ist, er vorzugsweise nicht mehr als 90 und einige mV/Dekade oder etwas weniger als 100 mV/Dekade oder weniger sein sollte.
Durch Anwenden der auf obige Weise erzielten Ergebnisse auf Fig. 1 kann man sagen, daß der Swingwert vorzugsweise in einem Bereich vom Minimum bis zu 15% über dem Minimum reicht.
Bei der beschriebenen Ausführungsform wurde von einem p-Kanal MIS Transistor mit einer n-Wanne als Beispiel ausgegangen. Die vorliegende Erfindung ist aber in gleicher Weise auch anwendbar auf MIS Transistoren ohne Wanne und n-Kanal MIS Transistoren. Obwohl bei der Ausführungsform p⁺-leitendes Polysilizium als Gateelektrode verwendet wurde, können dafür auch, Polyzide mit einer Schichtstruktur aus Polysilizium und einem Silizid eines noch beschriebenen feuerfesten Metalls, Silizide jenes feuerfesten Metalls, feuerfeste Metalle wie Ti, W, Ta, Mo, Nb und Pt, Aluminium, eine Aluminiumlegierung aus Aluminium mit Si oder Cu verwendet werden. Beschrieben wurde Bor als Kanaldotierstoff, jedoch Elemente der Gruppen IIIA und VA können ebenso verwendet werden.
Wie voranstehend beschrieben, erlaubt das erfindungsgemäße Verfahren zur Herstellung einer Halbleitervorrichtung des MIS Typs mit einer Kanaldotierungsstruktur den Anstieg des Drain­ stroms der bei einer Gatespannung von 0 V fließt, also des Sperrstroms, dadurch auf ein Minium zu beschränken, daß die Menge der zur Kanaldotierung implantierten Ionen so gesteuert wird, daß die Änderung der Gatespannung, die erforderlich ist, um den Wert des Drainstroms im Subschwellenspannungsbe­ reich um eine Größenordnung zu ändern, der Swingwert also, 90 und einige mV/Dekade oder etwas unterhalb von 100 mV/Dekade oder weniger ist oder im Bereich des Minimums bis zu einem Überschuß von 15% über dem Minimum liegt.

Claims (6)

1. Verfahren zur Herstellung eines MIS Transistors mit Kanaldotierung der eine aus einem Halbleitersubstrat oder einer Wanne mit n-Störstellen gebildete erste Zone, p-lei­ tende Source- und Drainzonen, die in der ersten Zone mit einem Abstand zwischen Sourcezone und Drainzone ausgebildet sind, und eine p-leitende Gateelektrode, die. über der ersten Zone zwischen der Sourcezone und der Drainzone ausgebildet ist, aufweist, wobei eine Kanaldotierungsstruktur zur Einfüh­ rung von Störstellen in die erste Zone zwischen der Source­ zone und der Drainzone vorgesehen ist, gekennzeichnet durch folgende Schritte:
  • a) Ermitteln des Profils der Störstellendichte in der ersten Zone über die Tiefe der ersten Zone mit der Menge der zur Kanaldotierung implantierten Ionen, die die Kanaldotierungsstruktur bildet, als Parameter,
  • b) Ermitteln der jeweiligen Änderung der Gatespannung (nachfolgend als Swingwert bezeichnet), die erforderlich ist, um den Wert des Drainstroms im Subschwellenspannungsbereich der Gatespannung-Drainstrom-Kennlinie um eine Größenordnung zu ändern, für die im Schritt a) erhaltenen Profile, und
  • c) Implantieren von Ionen in den Kanal mit einer Dosis, die nach Maßgabe der Schritte a) und b) zu einem Profil der Störstellendichte in der ersten Zone führt, bei dem der Swingwert einen möglichst geringen Wert annimmt.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Menge der zur Kanaldotierung implantierten Ionen so ausgewählt wird, daß der Swingwert ein Minimum annimmt.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Menge der implantierten Kanaldotierungsionen so aus­ gewählt wird, daß der Swingwert im Bereich des Minimums bis zu einem Überschuß von etwa 15% über dem Minimum liegt.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Menge der implantierten Kanaldotierungsionen so aus­ gewählt wird, daß der Swingwert 90 und einige mV/Dekade oder etwas weniger als 100 mV/Dekade oder weniger beträgt.
5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Gateelektrode aus Polysilizium besteht.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Kanaldotierungsionen vom p Leitungs­ typ sind.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5407849A (en) * 1992-06-23 1995-04-18 Imp, Inc. CMOS process and circuit including zero threshold transistors
US5427964A (en) * 1994-04-04 1995-06-27 Motorola, Inc. Insulated gate field effect transistor and method for fabricating
US5482878A (en) * 1994-04-04 1996-01-09 Motorola, Inc. Method for fabricating insulated gate field effect transistor having subthreshold swing
US5441906A (en) * 1994-04-04 1995-08-15 Motorola, Inc. Insulated gate field effect transistor having a partial channel and method for fabricating
US5457060A (en) * 1994-06-20 1995-10-10 Winbond Electronics Corporation Process for manufactuirng MOSFET having relatively shallow junction of doped region
US5559050A (en) * 1994-06-30 1996-09-24 International Business Machines Corporation P-MOSFETS with enhanced anomalous narrow channel effect
FR2794898B1 (fr) 1999-06-11 2001-09-14 France Telecom Dispositif semi-conducteur a tension de seuil compensee et procede de fabrication

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2047777A1 (de) * 1969-09-30 1971-04-15 Sprague Electric Co Oberflachenfeldeffekttransistor mit einstellbarer Schwellspannung

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4112455A (en) * 1977-01-27 1978-09-05 The United States Of America As Represented By The Secretary Of The Navy Field-effect transistor with extended linear logarithmic transconductance
JPS568879A (en) * 1979-07-03 1981-01-29 Nec Corp Insulating gate field effect transistor
JPS5833870A (ja) * 1981-08-24 1983-02-28 Hitachi Ltd 半導体装置
US4514893A (en) * 1983-04-29 1985-05-07 At&T Bell Laboratories Fabrication of FETs
JPS62105464A (ja) * 1985-11-01 1987-05-15 Hitachi Ltd 半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2047777A1 (de) * 1969-09-30 1971-04-15 Sprague Electric Co Oberflachenfeldeffekttransistor mit einstellbarer Schwellspannung

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
RIDEOUT et al: "Device Design Considerations for Ion Implanted n-Channel MOSFETs", in IBM f. Res.Develop., Jan. 1975, S. 50-59 *

Also Published As

Publication number Publication date
NL191868B (nl) 1996-05-01
KR890012395A (ko) 1989-08-26
JPH02367A (ja) 1990-01-05
KR930008533B1 (ko) 1993-09-09
JP2666403B2 (ja) 1997-10-22
DE3900147C2 (de) 1996-02-08
NL191868C (nl) 1996-09-03
NL8803143A (nl) 1989-08-01
US5270235A (en) 1993-12-14
DE3900147A1 (de) 1989-07-20

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