KR930008533B1 - 반도체장치의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 본 발명의 실시예에 의한 채널도프 이온 주입량과 역치전압 및 스윙 특성 관계의 도시도.
제 2 도는 채널도프 이온 주입량을 변화시킨 경우의 n벽 깊이와 n벽 불순물 농도의 관계를 도시하는 선도.
제 3 도는 본 발명의 방법에 의한 MIS 트랜지스터의 스윙값과 차단전류의 관계를 도시하는 특성도.
제 4 도는 제 1 도에 대응하는 스윙값과 차단전류의 관계를 도시하는 게이트 전압-드레인 전류의 특성도.
제 5 도는 본 발명을 설명하기 위한 MIS 트랜지스터의 차단 전류와 정시의 소비전류와의 관계도.
[산업상의 이용분야]
본 발명은 채널도프를 갖는 MIS(Metal Insulator Semiconductor)형 반도체 장치의 제조 방법에 관한 것이다.
[종래의 기술]
일반적으로 채널도프를 갖는 MIS형 반도체 장치에 있어서, 역치 전압은 기판의 불순물 농도에 대한 채널도프 이온 주입량에 의해 제어된다. 즉, MIS 트랜지스터의 채널 영역에 불순물 이온을 선택적으로 주입하여 역치 전압의 제어를 행하는 채널도프는, 저농도 도핑의 제어성의 좋은 점을 살린 것이다. 이 경우, 역치 전압은, 사용하는 전원 전압에 의해, 또한 그 하한값은 정지시 소지전류등의 제약에 의해 결정되고 있다. 그러나 이 경우, 역치전압을 결정하는 채널도프 이온 주입은, 정지시 소비전류에 큰 영향을 주는 "스윙(swing)"에 대해서 고려하여, 결정되어 있는 것은 아니고, 단지 역치 전압에 맞추어 주므로서 결정 되고 있다. 상기 스윙이란 서브스레숄드 영역으로 드레인 전류를 1자리 변화시키는데에 필요한 게이트 전압 변화량을 지칭하는 것이다.
또한, 상기 스윙 및 게이트 전압이 OV일때의 드레인 전류 즉 차단전류에 대해서는 1981년 Sze, S.M. 존 윌리 인터사이언스에 의해 간행된 "반도체 장치의 물리학"에 상세히 설명되어 있다.
그러나, 상기와 같은 종래의 제조 방법은 단지 역치 전압의 맞추어주는 것만을 고려하여, 스윙을 고려 하지 아니하고 채널도프 이온 주입량을 결정한 경우에는 스윙이 큰 값으로 되어, 차단전류가 증가하여 정지시 소비 전류가 극단으로 증가한다. 이 경향은 단채널 MIS형 트랜지스터만큼 현저하게 나타난다.
상기 문제점에 대해서, 최근에서는, IC로의 고집적, 고기능화로의 요구와 함께, 저소비 전력화가 엄격하게 요구되고 있으며, 차단전류의 저감에 의한 정지시 소비전류의 저감은 매우 중요한 논제로 되어 있다.
본 발명은 상기 문제점을 해결하기 위해 행해진 것으로, 그 목적은 스윙을 고려하여, 차단전류의 증가에 의한 정지시 소비전류의 증가를 적게 억제한 채널도프 이온 주입량을 갖는 MIS형 반도체 장치의 제조방법을 제공하는 것이다.
본 발명에 따르는 반도체 장치의 제조방법은, 소스/드레인 영역간의 제 1 영역에, 채널도프를 갖는 MIS형 반도체 장치에 적용이 되는 것으로, 채널도프 이온 주입량을 바꾸었을때의 제 1 의 영역 깊이에 대한 제 1 의 영역 불순물 농도의 분포특성을 구해, 이 분포 특성에 의하여, 서브스레숄드 영역에 있어서 드레인 전류를 시뮬레이션 하므로서 스윙값 계산등에 의해 구하거나 또는 게이트 전압-드레인 전류 특성을 실측하므로서 상기 스윙을 산출하여 이 스윙값이 최소값 또는 극소값으로 되는 채널도프 이온량을 제 1 의 영역의 불순물 농도에 따라 채택하여 채널부에 주입하는 방법을 사용하므로서 상기 문제점을 해결할 수 있다.
본 발명의 일실시예를 제 1 의 도전형의 P형 Si기판에 형성된 제 2 의 도전형 불순물을 갖는 n벽에 대해, 붕소 즉 n벽과는 이극형의 제 1 의 불순물이 도프된 채널도프를 갖는 P+다결정 Si게이트 P채널 MIS형 트랜지스터를 예로 하여 본 발명의 방법에 적용한 제 2 도, 3 도를 참조로 하여 설명한다.
제 2 도는 채널도프 이온 주입공정에 있어서, 가속 에네르기를 일정하게 하여 주입량 1을 주입하지 않고 5의 2.5×1012cm-2까지 변화시킨 경우의 n벽의 깊이 방향의 불순물 농도 프로파일의 시뮬레이션 결과이다. 제 2 도에 있어서 횡축은 n벽 깊이이며, 종축은 n벽 불순물 농도이다.
제 2 도에서는 극형의 불순물 채널도프의 경우, 이온 주입량의 증가에 따라, 이온 주입시의 불순물 분포와 피크위치를 중립으로 하여, n벽의 불순물 농도가 서서히 감소하여 오목한 부분 A, B가 형성되는 것을 명백하게 보여준다. 그래서 어떤 일정 이온 주입량에 있어서, 붕소 즉 P형의 피크가 n벽내에 나타나, 이 이피크 C, D는 주입량의 증가에 따라 커져서, 말하자면 버리드 채널(buried channel) 구조로 된다.
제 1 도는, 제 2 도에 도시한 시뮬레이션에 사용한 MIS 트랜지스터의 채널도프 이온 주입량에 대응하는 역치 전압과 스윙(점선)의 관계의 실측 데이타를 도시하는 곡선이다. 제 1 도에 있어서, 붕소의 채널도프 이온 주입량을 횡축으로 하여, 종축에 역치전압(좌)과 스윙의 값(우)을 도시하고 있다.
제 1 도에서는 채널도프 이온 주입량의 증가에 대해서, 역치 전압은 단조롭게 증가하는데 대해서, 스윙은 주입량의 증가와 함께 감소하여, 어느 일정한 주입량에서 극소(제 1 도의 E점)으로 되어, 그 이상의 주입량에 대해서는 증가의 경향을 명백하게 도시한다.
제 1 도와 제 2 도의 비교로부터, 제 2 도에 있어서 n벽 불순물 농도의 오목함이 최대가 되는 채널도프 이온 주입량(7.5×1011cm-2)의 부근에 있어서, 가장 스윙값이 작은것을 알 수 있다.
여기에서, 제 3 도에 스윙값을 산출하기 위해서 측정한 게이트 전압에 대한 드레인 전류 특성선도를 도시한다. 횡축은 서브스레숄드 영역에 있어서 게이트 전압, 종축은 드레인 전류의 대수를 표시한다. 제 3 도는 제 1 도의 결과와는 직접 1대 1로 대응하고 있지는 아니하나 스윙값과 차단 전류의 관계를 표시하는 것이며, 역치전압(VTH)-0.5V의 P채널 MIS 트랜지스터에 대해서 구한 결과이다. 즉, 제 3 도에 있어서, 1, 2, 3의 곡선은, n벽의 이온 주입량과 채널도프의 이온 주입량의 조합에 의해 VTH가 모두 -0.5V이나 다른 스윙값을 표시하는 P채널 트랜지스터의 3가지 예에 대응하는 것이다.
또한, 제 3 도에 있어서, 실선은 실측값이나, 예를들어 곡선(1)에 대해서보면, 점 N의 영역은 측정장치의 한정한계에 의해 포화 부분이다. 점선은 곡선(1)의 점 L과 점 M을 연결하는 직선부분을 게이트 전압 VG=0의 영역까지 외삽하여 직선으로 근사한 것이다. 곡선(2), (3)에 대해서도 동일하게 하여 근사 직선이 구해진다.
스윙값은 이들의 근사직선의 구배를 구해서, 그 역수로서 결정된 것이며, 1, 2, 3의 곡선은 스윙값이 각각 100, 90, 80mV/decade의 특성을 갖는 트랜지스터의 3가지 예에 대응하는 것이다.
제 3 도에서, 예를들자면 역치가 -0.5V의 경우에 스윙이 적은 면이 0표로 표시한 차단 전류가 저감할 수 있는 것을 알 수 있다.
다음에, 더욱 구체적으로 제 1 도에 대응하는 스윙값과 차단전류의 관계를 제 4 도의 게이트 전압-드레인 전류의 특성곡선에 의해 설명을 한다. 도면에 있어서, 횡축은 게이트 전압, 종축은 드레인 전류의 대수이다. 또한, 실선은 실측값, 점선은 근사직선이다.
제 4 도의 각 특성곡선 1, 2, 3은 제 3 도의 각각 채널도프 이온량 0(1), 8×1011cm-2(2), 1.4×1012cm-2(3)의 경우의 특성곡선이며, 스윙 값과 역치전압 VTH이 각각 150, -0.8V, 85, -0.5V, 88, -0.2V에 대응하고 있다. 또한, 스윙값의 산출법은 제 3 도에서 설명한 것과 같이, 근사직선의 구배의 역수에서 구한 것이다. 또한, 역치 전압은 드레인 전류(ID=10-7A)의 대수가 -7인때의 게이트 전압의 값이며, 예를들자면, 곡선 I에서는 -0.8V로 되어 있다.
제 4 도에 도시한 바와 같이, 단계(1)에서 단계(2)로와 같이, 채널도프 이온량의 증가와 함께 역치전압 VTH이 -0.8V에서 -0.2V까지 감소해가면, 특성곡선은 1에서 3으로 우에서 좌로 이동되기 때문에 차단전류는 확실하게 증대하게 되어, 차단전류의 저감에 대해서는 VTH의 절대값을 크게하는 것이 가장 효과적이 된다. 그러나, VTH는 여러가지의 제약으로 반드시 절대값을 크게할 수 없으므로, 제 4 도의 경우는 VTH를 -0.5V의 경우에 있어서 스윙값을 적게하는 채널도프 이온량의 선정에 의해 차단전류를 적게 할 수 있는 가장 적합한 조건이 얻을 수 있는 것이, 본 발명의 제조 방법의 특징이라 할 수 있다. 곧, 여기에서 가령 -0.5V의 VTH를 얻으려는 경우에는, 벽의 불순물 농도(벽이 없는 경우는 기판농도)와 채널도프 이온량의 조합에 의해 여러가지의 제작법이 생각되나, 스윙값이 최소에 가까운 채널도프 이온량을 선정하므로서, 차단전류의 저감이 가능해지는 것이다.
제 5 도는 시계용 IC의 트랜지스터를 예로 취해서 차단전류와 정지시 소비전류의 관계를 도시하는 곡선이며 본 발명을 설명하기 위한 것이다. 그래서 횡축에 게이트 전압 0V인때의 드레인 전류 즉 차단전류의 대수, 종축은 정지시 소비전류의 대수를 도시한다. 각 측정점은 역치 전압 VTH이 -0.3 내지 0.7V사이의 트랜지스터에 대해서 5종류의 VTH의 다른 IC를 대상으로 한 것이며, 차단 전류와 정지시 소비전류와는 어느 일정한 관계로 대응하는 것을 알 수 있다. 즉, 스윙값이 적게 억제되면, 차단 전류의 증가를 최소한으로 억제할 수가 있고, 또한 그 결과로서 제 5 도에 도시한 바와같이 정지시 소비전류의 저감에 의한 저소비 전력화가 꾀해진다.
앞에서, 어떤 소망의 역치전압에 있어서 스윙값은 가급적 작은편이 좋다고 설명을 하여 왔다. 여기에서는, 또다시 스윙값으로서의 바람직한 범위를 규정하기 위한 설명을 하기로 한다.
먼저, 제 5 도에 도시한 시계용 IC의 트랜지스터에 있어서, 통상적으로 정지시 소비전류가 108(A) 이하의 것을 일반적으로 고품질의 것으로 하고 있다. 이때의 차단전류의 대수는 -12.4 내지 -12.5정도이다. 따라서, 제 5 도에 도시한 시계용 IC에서는, 차단전류의 대수는 -12.4 내지 -12.5정도보다 작은 것이 바람직하다 할 수 있다.
그래서, 제 3 도에 있어서 데이타를 취해서 트랜지스터는, 제 5 도에 도시한 트랜지스터와 특성이 가장 흡사한 것을 사용하고 있다.
거기에서, 제 3 도의 역치전압의 -0.5V로 스윙값이 각각 다른 P채널 트랜지스터중, 차단전류의 대수가 -12.4 내지 -12.5보다 적은 P채널 트랜지스터의 스윙값은, 거의 98 내지 95mV/decade보다 적은 값을 취하는 것을 알 수 있다.
또한, 다른 특성을 갖는 트랜지스터를 동일하게 하여 조사하여 가장 적합한 스윙값을 산출하면, 역시 약 100이하가 정지시 소비전류를 작게 하므로서 좋은 결과가 얻어진다. 다시말하면, 90수mV/decade 이하가 좋다는 결과이다.
따라서, 이상으로 말할 수 있는 것은 스윙값을 극력 적게하는 트랜지스터는, 정지시 소비전류가 가장 적은 것으로 된다. 그래서, 일반적으로는 스윙이 되도록 적지않는 90수mV/decade 이하 또는 100mV/decade 약 이하인 것이 바람직하다고 할 수 있다.
예를들자면, 상기 제 1 도에 적용하여 생각해보면, 스윙값은 그 최소값을 포함하는 약 15% 오우버 이내의 값을 취하는 것이 바람직하다 할 수 있다.
또한 본 실시예는, n벽을 갖는 채널 P채널 MIS형 트랜지스터를 예로하여 설명을 하였으나 벽을 갖지 않는 MIS형 트랜지스터라도 좋고, 또다시 n채널 MIS형 트랜지스터에 대해서도 똑같게 적용하는 것이 가능하다. 또한 본 실시예는, 게이트 전극으로서 P+폴리실리콘을 에로하여 설명하였으나, 게이트 전극재료로서는 n+폴리실리콘, 폴리실리콘과 후술한 고융점금융의 실리사이드(silicide)와의 적층구조인 폴리사이드, 후술한 고융점 금융의 실리사이드, Ti, W, Ta, Mo, Nb, Pt등의 고융점금속, 알루미늄, 알루미늄과 Si 또는 Cu를 합금화한 알루미늄 합금 등에 대해서도 똑같이 적용할 수가 있다. 또한, 채널도프에 사용하는 이온 종류에 대해서도 ⅢA족 및 ⅤA족의 원소면 똑같이 적용이 된다.
[발명의 효과]
이상 상술한 바와같이 본 발명에 의하면, 채널도프를 갖는 MIS형 반도체 장치의 제조방법에 있어서, 서브스레숄드 영역에서 드레인 전류를 1자리 변화시키는데 필요한 게이트 전압값, 즉 스윙값이 90수mV/decade 이하 또는 100mV/decade 약 이하의 값, 혹은 최소값을 포함하는 최소값의 약 15% 오우버 이내의 값이 되는 채널도프 이온 주입량을 갖도록 이온주입을 하므로서 게이트 전압의 0V시의 드레인 전류, 즉 차단 전류의 증가를 최소한으로 억제하는 일이 가능해지기 때문에, 정지시 소비전류의 저감에 의한 저소비 전력화가 도모되는 효과가 있다.
Claims (5)
- 제 1 의 도전형의 불순물을 갖는 반도체 기판 또는 벽으로 형성이 되는 제 1 의 영역과, 이 제 1 의 영역내에 서로 이격하여 형성되고 제 1 의 도전형과 반대 도전형의 제 2 의 도전형의 불순물을 갖는 소스/드레인 영역과, 상기 소스/드레인 영역간의 상기 제 1 의 영역 상벙에 형성이 되는 게이트 전극으로 형성이 되며, 상기 소스/드레인 영역간의 상기 제 1 의 영역에 불순물을 도입하는 채널도프 구조의 반도체 장치의 제조 방법에 있어서, 상기 채널도프 구조를 형성하는 채널도프 이온의 주입량을 파라미터로 하는 상기 제 1 의 영역 깊이에 대한 제 1 의 영역 불순물 농도의 분포특성을 구하고, 이 분포 특성에 의거하여, 서브스레숄드영역에 있어서, 드레인 전류를 1자리 변화시키는데에 필요한 게이트 전압 변화량(이하 이것을 스윙값이라 함)을 게이트 전압 드레인 전류 특성에서 산출하여, 상기 스윙값을 90수mV/decade 이하 또는 100mV/decade 이하로 하는 상기 채널도프 이온의 주입량을 상기 제 1 의 영역 불순물 농도에 따라서 채택하여 채널부에 도입하므로서, 상기 채널도프 구조의 MIS 트랜지스터를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서, 상기 채널도프 이온의 주입량은, 상기 스윙값을 최소값을 포함하는 최소값의 약 15% 오우버 이내로 하는 값임을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서, 상기 게이트 전극은 제 2 의 도전형의 폴리실리콘으로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서, 상기 채널도프 이온의 제 2 의 도전형인 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서, 상기 게이트 전극은 제 2 의 도전형 폴리실리콘으로 형성이 되며, 또한 상기 채널도프 이온이 제 2 의 도전형인 것을 특징으로 하는 반도체 장치의 제조 방법.
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