DE112011100438B4 - Invertereinheit und Verfahren - Google Patents

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Abstract

Invertereinheit, die Folgendes umfasst:einen ersten Nanodraht, der mit dem Kontakt einer Spannungsquelle und einem Massekontakt verbunden ist, wobei es sich bei dem ersten Nanodraht um einen Silicium-Nanodraht handelt;eine erste p-leitende Feldeffekttransistor(pFET)-Einheit, die eine auf dem ersten Nanodraht angeordnete Gate-Elektrode aufweist; undeine erste n-leitende Feldeffekttransistor(nFET)-Einheit, die eine auf dem ersten Nanodraht angeordnete Gate-Elektrode aufweist.

Description

  • GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung betrifft Halbleiternanodraht-Feldeffekttransistoren.
  • BESCHREIBUNG DER ZUGRUNDE LIEGENDEN TECHNIK
  • Ein Nanodraht-Feldeffekttransistor (FET) enthält dotierte Bereiche aus Nanodraht, die den Kanalbereich berühren und als Source- und Drain-Bereich der Einheit dienen. FETs können unter Verwendung komplementärer Metalloxid-Halbleiter-Verfahren hergestellt werden, um eine Vielfalt an integrierten Schaltkreisen zu bilden.
  • Die US 2008 / 0 210 981 A1 und der Aufsatz „Fabrication of high performance topgate complementary inverter using a single carbonnanotube and via a simple process“ von Z Zhang et al, APPLIED PHYSICS LETTERS . JUNE 2007, 90, 223116, offenbaren Schaltungsstrukturen unter Verwendung solcher Nanodraht-FETs.
  • KURZDARSTELLUNG
  • Gemäß einer Ausführungsform der vorliegenden Erfindung enthält eine Invertereinheit einen ersten Nanodraht, der mit dem Kontakt einer Spannungsquelle und einem Massekontakt verbunden ist, eine erste p-leitende Feldeffekttransistor-Einheit (pFET) mit einer auf dem ersten Nanodraht angeordneten Gate-Elektrode und eine erste n-leitende Feldeffekttransistor-Einheit (nFET) mit einer auf dem ersten Nanodraht angeordneten Gate-Elektrode.
  • Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung beinhaltet ein Verfahren zum Bilden einer Invertereinheit das Bilden eines ersten Nanodrahts, das Bilden einer ersten p-leitenden Feldeffekttransistor-Einheit (pFET) mit einer auf dem ersten Nanodraht angeordneten Gate-Elektrode, das Bilden einer ersten n-leitenden Feldeffekttransistor-Einheit (nFET) mit einer auf dem ersten Nanodraht angeordneten Gate-Elektrode und das elektrische Verbinden der Gate-Elektrode der ersten pFET-Einheit mit der Gate-Elektrode der ersten nFET-Einheit.
  • Gemäß einem erläuternden Beispiel zur vorliegenden Erfindung enthält eine Speichereinheit einen ersten Nanodraht, der mit einem ersten Bitleitungskontakt und einem Massekontakt verbunden ist, einen ersten Feldeffekttransistor (FET) mit einer auf dem ersten Nanodraht angeordneten Gate-Elektrode, einen zweiten FET mit einer auf dem ersten Nanodraht angeordneten Gate-Elektrode, einen zweiten Nanodraht, der mit dem Kontakt einer Spannungsquelle und einem ersten Eingangskontakt verbunden ist, einen dritten FET mit einer auf dem zweiten Nanodraht angeordneten Gate-Elektrode, einen dritten Nanodraht, der mit dem Kontakt der Spannungsquelle und einem zweiten Eingangskontakt verbunden ist, einen vierten FET mit einer auf dem dritten Nanodraht angeordneten Gate-Elektrode, einen vierten Nanodraht, der mit dem Kontakt einer zweiten Bitleitung und dem Massekontakt verbunden ist, einen fünften FET mit einer auf dem vierten Nanodraht angeordneten Gate-Elektrode und einen sechsten FET mit einer auf dem vierten Nanodraht angeordneten Gate-Elektrode.
  • Gemäß einem erläuternden Beispiel zur vorliegenden Erfindung beinhaltet ein Verfahren zum Bilden einer Speichereinheit das Bilden eines ersten Nanodrahts, der mit einem ersten Bitleitungskontakt und einem Massekontakt verbunden ist, das Bilden eines ersten Feldeffekttransistors (FET) mit einer auf dem ersten Nanodraht angeordneten Gate-Elektrode, das Bilden eines zweiten FET mit einer auf dem ersten Nanodraht angeordneten Gate-Elektrode, das Bilden eines zweiten Nanodrahts, der mit dem Kontakt einer Spannungsquelle und einem ersten Speicherkontakt verbunden ist, das Bilden eines dritten FET mit einer auf dem zweiten Nanodraht angeordneten Gate-Elektrode, das Bilden eines dritten Nanodrahts, der mit dem Kontakt der Spannungsquelle und einem zweiten Speicherkontakt verbunden ist, das Bilden eines vierten FET mit einer auf dem dritten Nanodraht angeordneten Gate-Elektrode, das Bilden eines vierten Nanodrahts, der mit dem Kontakt einer zweiten Bitleitung und dem Massekontakt verbunden ist, das Bilden eines fünften FET mit einer auf dem vierten Nanodraht angeordneten Gate-Elektrode und das Bilden eines sechsten FET mit einer auf dem vierten Nanodraht angeordneten Gate-Elektrode.
  • Weitere Merkmale und Vorteile werden durch die Techniken der vorliegenden Erfindung realisiert. Hierin werden weitere Ausführungsformen und Aspekte der Erfindung ausführlich beschrieben und als Teil der beanspruchten Erfindung angesehen. Zum besseren Verständnis der Erfindung mit den Vorteilen und den Merkmalen wird auf die Beschreibung und die Zeichnungen verwiesen.
  • Figurenliste
  • Der als Erfindung angesehene Gegenstand wird in den Ansprüchen im Anhang der Beschreibung ausführlich dargelegt und ausdrücklich beansprucht. Die obigen sowie weitere Merkmale und Vorteile der Erfindung werden aus der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen klar, wobei:
    • 1 ein Schaubild eines Beispiels eines Inverterschaltkreises nach dem Stand der Technik veranschaulicht.
    • 2 ein Schaubild eines statischen Arbeitsspeicherschaltkreises (static random access memory, SRAM) veranschaulicht.
    • 3 eine beispielhafte Ausführungsform eines Nanodraht-Inverterschaltkreises veranschaulicht.
    • 4 eine beispielhafte Ausführungsform eines Nanodraht-SRAM-Schaltkreises veranschaulicht.
  • DETAILLIERTE BESCHREIBUNG
  • Eine integrierte Schaltung kann eine Anzahl verschiedener Arten von Feldeffekttransistor(FET)-Einheiten enthalten, die aus Nanodrahtkanal-FET gebildet werden können. Ein Nanodrahtkanal-FET enthält einen Nanodraht, beispielsweise einen Silicium-Nanodraht, der mit einem Sourcebereich und einem Drain-Bereich sowie mit einer Gate-Elektrode verbunden ist, die die Nanodrähte vollständig (oder teilweise) umgibt. Der Kanal entsteht an der Oberfläche der Nanodrähte unterhalb der Gate-Elektrode (oder innerhalb des Volumens der Nanodrähte, wenn deren Durchmesser kleiner als ungefähr 5 nm ist). Wenn die Gate-Elektrode den Nanodraht vollständig umgibt, wird die Einheit als Gate-all-around(GAA)-FET bezeichnet. Wenn die Gate-Elektrode die Nanodrähte teilweise umgibt, wie in dem Fall, da der Nanodraht an einem Isolator angebracht ist, wird die Einheit als Omega-Gate-FET bezeichnet. Nanodraht-FETs können hergestellt werden, um zum Beispiel nFET- und pFET-Einheiten zu bilden. Die nFET- und pFET-Einheiten können so geschaltet werden, dass sie eine Vielfalt von integrierten Schaltkreiseinheiten bilden, zum Beispiel Inverter und statische Arbeitsspeicher (SRAM). Generell ist es wünschenswert, dass FETs in Schaltkreiseinheiten aufeinander abgestimmt sind, indem sie zum Beispiel ähnliche Schwellenspannungen und einen ähnlichen Steuerstrom aufweisen.
  • Nanodraht-FET-Einheiten, die auf einem Wafer gebildet werden, können eine Anzahl von Nanodrähten enthalten. Der Fertigungsprozess kann zum Beispiel das Bilden eines Nanodrahtes, beispielsweise eines Silicium-Nanodrahtes, auf einem Substrat mit verdecktem Oxid (buried oxide, BOX) unter Verwendung eines isotropen Ätzprozesses beinhalten. Der Ätzprozess führt zu einem elliptischen (darunter auch kreisförmig) geformten Nanodraht, der oberhalb des Substrats aufgehängt oder teilweise auf dem Substrat angeordnet sein kann. Auf dem Nanodraht wird eine metallische oder aus Polysilicium bestehende Gate-Elektrodenstruktur gebildet. Angrenzend an die Gate-Elektrodenstruktur werden ein Source- und ein Drain-Bereich gebildet, und zum Verbinden der Source-, Drain- und Gate-Elektrodenstruktur mit anderen Einheiten können Kontakte gebildet werden.
  • Der Fertigungsprozess kann zu einzelnen Nanodrähten mit unterschiedlichen Eigenschaften führen, zum Beispiel kann sich der Durchmesser eines Nanodrahts auf einem Wafer aufgrund der Lage des betreffenden Nanodrahts auf dem Wafer von dem Durchmesser eines anderen Nanodrahts unterscheiden. Obwohl sich die Durchmesser von zwei verschiedenen Nanodrähten auf dem Wafer voneinander unterscheiden können, bleibt der Durchmesser jedes einzelnen Nanodrahts innerhalb einer erwünschten Toleranz üblicherweise konstant.
  • Integrierte Schaltkreiseinheiten wie beispielsweise SRAM und Inverter enthalten eine Anzahl von pFET- und nFET-Einheiten, die auf Nanodrähten angebracht sind, welche auf einem Wafer angeordnet sind. Da die Eigenschaften der Nanodrähte (z.B. die Durchmesser der Nanodrähte) die Funktionsweise der Einheiten beeinflussen, ist es wünschenswert, die Einheiten so anzuordnen, dass die Auswirkungen der unterschiedlichen Eigenschaften der Nanodrähte verringert werden.
  • 1 zeigt ein Schaubild eines Inverters nach dem Stand der Technik, der eine pFET-Einheit 101 enthält, die mit einer nFET-Einheit 103 verbunden ist. Die Einheit 101 ist mit dem Kontakt einer Spannungsquelle (Vdd) 106, einem Eingangskontakt (A) 102 und einem Ausgangskontakt (Q) 104 verbunden. Die Einheit 102 ist mit einem Massekontakt (Vss) 108, A und Q verbunden.
  • 2 zeigt ein Schaubild eines beispielhaften statischen Arbeitsspeicher(SRAM)-Schaltkreises nach dem Stand der Technik. Der SRAM enthält eine erste nFET-Einheit (M6) 201, die mit einem ersten Bitleitungskontakt (BL) 202, einem ersten Ausgangskontakt (Q) 204 und einem Wortleitungskontakt (WL) 206 verbunden ist. Eine zweite nFET-Einheit (M3) 203 ist mit dem Kontakt Q 204, einem Massekontakt (Vss) 208 und einem zweiten Ausgangskontakt (Q) 210 verbunden. Eine erste pFET-Einheit (M4) 205 ist mit dem Kontakt Q 204, dem Kontakt Q 210 und dem Kontakt einer Spannungsquelle (Vdd) 212 verbunden. Eine zweite pFET-Einheit (M2) 207 ist mit dem Kontakt Vdd 212, dem Kontakt Q 204 und dem Kontakt Q 210 verbunden. Eine dritte nFET-Einheit (M1) 209 ist mit dem Kontakt Vss 208, dem Kontakt Q 204 und dem Kontakt Q 210 verbunden. Eine vierte nFET-Einheit (M5) 211 ist mit einem zweiten Bitleitungskontakt (BL) 212, dem Kontakt WL 206 und dem Kontakt Q 210 verbunden.
  • Gemäß der obigen Erörterung weisen die Nanodrähte auf einem Wafer unterschiedliche Durchmesser auf, die Leistungsparameter der auf den Nanodrähten angeordneten Gate-Elektroden beeinflussen. Die Leistungsfähigkeit von integrierten Schaltkreisen, darunter zum Beispiel die Beispiele von 1 und 2 nach dem Stand der Technik, kann verbessert werden, wenn bestimmte FETs in den Einheiten gleiche Eigenschaften aufweisen. Wenn integrierte Schaltkreise so entworfen werden, dass bestimmte FETs einen Nanodraht gemeinsam nutzen, kann somit die Leistungsfähigkeit der Schaltkreise durch die Verwendung besser abgestimmter Einheiten mit gemeinsamem Nanodraht verbessert werden.
  • 3 veranschaulicht eine beispielhafte Ausführungsform eines Nanodraht-Inverterschaltkreises 300, der mit Nanodrahteinheiten, beispielsweise mit Silicium-Nanodrahteinheiten, hergestellt wird, die in der beschriebenen Weise auf einem Substrat gebildet werden. Der Schaltkreis 300 enthält einen ersten Nanodraht 320, der mit dem Kontakt einer Spannungsquelle (Vdd) 306 und einem Massekontakt (Vss) 308 verbunden ist. Eine pFET-Einheit 301 und eine nFET-Einheit 303 weisen Gate-Elektrodenbereiche (G) auf, die auf dem ersten Nanodraht 320 angeordnet sind. Die Drain-Bereiche (D) der Einheiten 301 und 303 sind mit einem Ausgangskontakt (Q) 304 verbunden. Der Sourcebereich (S) der Einheit 301 ist mit dem Kontakt Vdd 306 und der Sourcebereich (S) der Einheit 303 mit dem Kontakt Vss 308 verbunden. Die Gate-Elektroden der Einheiten 301 und 303 sind mit einem Eingangskontakt (A) 302 verbunden. Die dargestellte Ausführungsform beinhaltet einen zweiten Inverterschaltkreis 350, der dem Inverterschaltkreis 300 gleichartig ist. Der Inverterschaltkreis 350 ist auf einem zweiten Nanodraht 321 gebildet. Ein Kontakt A 302 des zweiten Inverterschaltkreises 350 ist durch ein Bauteil 352, beispielsweise durch ein Siliciumbauteil 352, mit dem Kontakt Q 304 verbunden. Die Anordnung des Inverterschaltkreises 300 auf dem ersten Nanodraht 320 verbessert die Leistungsfähigkeit des Schaltkreises 300, indem die FET-Einheiten 301 und 303 auf demselben Nanodraht angeordnet werden, was zu gleichartigen Leistungsparametern der FET-Einheiten 301 und 303 führt. Ähnliche Vorteile werden durch die Anordnung des zweiten Inverterschaltkreises 350 erzielt.
  • 4 veranschaulicht eine beispielhafte Ausführungsform eines Nanodraht-SRAM-Schaltkreises 400, der ähnlich wie oben beschrieben mit Nanodrahteinheiten, beispielsweise mit Silicium-Nanodrahteinheiten, hergestellt wird. Der Schaltkreis 400 enthält einen ersten Nanodraht 420, der mit einem Bitleitungskontakt (BL) 402 und einem ersten Massekontakt (Vss) 408a verbunden ist. Auf dem ersten Nanodraht 420 wird eine erste nFET-Einheit (M6) 401 gebildet, die mit dem Kontakt BL 402, einem ersten Ausgangskontakt (Q) 404 und einem ersten Wortleitungskontakt (WL) 406a verbunden ist. Auf dem ersten Nanodraht 420 wird eine zweite nFET-Einheit (M3) 403 gebildet, die mit dem Kontakt Q 404, dem ersten Kontakt Vss 408a und einem zweiten Ausgangskontakt (Q) 410 verbunden ist. Ein zweiter Nanodraht 421 ist mit dem Kontakt Q 404 und dem Kontakt einer ersten Spannungsquelle (Vdd) 412a verbunden. Auf dem zweiten Nanodraht 421 ist eine erste pFET-Einheit (M4) 405 gebildet und mit dem Kontakt Q 404, dem Kontakt Q 410 und dem Kontakt Vdd 212 verbunden. Ein dritter Nanodraht 422 ist mit dem zweiten Kontakt Vdd 412b und dem Kontakt Q 410 verbunden. Auf dem dritten Nanodraht 422 ist eine zweite pFET-Einheit (M2) 407 gebildet und mit dem Kontakt Vdd 412b, dem Kontakt Q 404 und dem Kontakt Q 410 verbunden. Ein vierter Nanodraht 423 ist mit dem zweiten Kontakt Vss 408b und dem Bitleitungskontakt (BL) 412 verbunden. Eine dritte nFET-Einheit (M1) 409 ist mit dem zweiten Kontakt Vss 208b, dem Kontakt Q 404 und dem Kontakt Q 410 verbunden. Eine vierte nFET-Einheit (M5) 411 ist mit dem Bitleitungskontakt (BL) 412, einem zweiten Kontakt WL 406b und dem Kontakt Q 410 verbunden. Ein Bauteil 452, beispielsweise durch ein Siliciumbauteil 452, kann zum Verbinden des ersten Nanodrahts 420 mit dem Kontakt Q 404 und ein Bauteil 453, beispielsweise durch ein Siliciumbauteil 453, kann zum Verbinden des vierten Nanodrahts 423 mit dem Kontakt Q 410 gebildet werden.
  • Obwohl die veranschaulichten Ausführungsformen zwei Ausführungsbeispiele abgestimmter FETs in integrierten Schaltkreisen beinhalten, können die oben beschriebenen Verfahren auf jede Art von integrierten Schaltkreisen angewendet werden, um die Leistungsfähigkeit von Schaltkreisen durch Anordnen einzelner FET-Einheiten auf einem bestimmten Nanodraht zu verbessern, sodass die FET-Einheiten auf ein und demselben Nanodraht gleichartige Leistungsparameter aufweisen.
  • Die hierin gebrauchten Begriffe dienen lediglich zur Beschreibung einzelner Ausführungsformen und sind nicht als Einschränkung der Erfindung zu verstehen. Die hierin gebrauchten Einzahlformen „ein“, „eine“ und „der, die, das“ sollen auch die Mehrzahlformen beinhalten, sofern aus dem Zusammenhang nicht eindeutig anderes hervorgeht. Ferner ist klar, dass die in dieser Beschreibung verwendeten Begriffe „umfasst“ und/oder „umfassend“ das Vorhandensein angegebener Merkmale, Ganzzahlen, Schritte, Operationen, Elemente und/oder Komponenten angeben, jedoch nicht das Vorhandensein oder das Hinzukommen eines oder mehrerer anderer Merkmale, Ganzzahlen, Schritte, Operationen, Elemente, Komponenten und/oder deren Gruppen ausschließen.
  • Die Beschreibung der vorliegenden Erfindung ist zur Veranschaulichung und Beschreibung dargelegt worden, erhebt jedoch nicht den Anspruch auf Vollständigkeit oder Beschränkung auf die Erfindung in der dargelegten Form. Dem Fachmann sind viele Änderungen und Varianten offensichtlich, ohne von der sachlich-gegenständlichen Reichweite und dem Wesensgehalt der Erfindung abzuweichen. Die Ausführungsform wurde so gewählt und beschrieben, dass die Grundgedanken der Erfindung und deren praktische Anwendung bestmöglich erläutert werden kann und dem Fachmann das Verständnis der Erfindung für verschiedene Ausführungsformen mit diversen Änderungen zu ermöglichen, die für den jeweils vorgesehenen Verwendungszweck geeignet sind.

Claims (10)

  1. Invertereinheit, die Folgendes umfasst: einen ersten Nanodraht, der mit dem Kontakt einer Spannungsquelle und einem Massekontakt verbunden ist, wobei es sich bei dem ersten Nanodraht um einen Silicium-Nanodraht handelt; eine erste p-leitende Feldeffekttransistor(pFET)-Einheit, die eine auf dem ersten Nanodraht angeordnete Gate-Elektrode aufweist; und eine erste n-leitende Feldeffekttransistor(nFET)-Einheit, die eine auf dem ersten Nanodraht angeordnete Gate-Elektrode aufweist.
  2. Invertereinheit nach Anspruch 1, wobei die Invertereinheit ferner einen dritten Kontakt enthält, der mit der Gate-Elektrode der ersten pFET-Einheit und der Gate-Elektrode der ersten nFET-Einheit verbunden ist.
  3. Invertereinheit nach Anspruch 1, wobei die Invertereinheit ferner Folgendes enthält: einen zweiten Nanodraht, der mit dem Kontakt der Spannungsquelle und dem Massekontakt verbunden ist; eine zweite p-leitende Feldeffekttransistor(pFET)-Einheit, die eine auf dem zweiten Nanodraht angeordnete Gate-Elektrode aufweist; und eine zweite n-leitende Feldeffekttransistor(nFET)-Einheit, die eine auf dem zweiten Nanodraht angeordnete Gate-Elektrode aufweist.
  4. Invertereinheit nach Anspruch 3, wobei die Invertereinheit ferner einen vierten Kontakt enthält, der mit der Gate-Elektrode der zweiten pFET-Einheit und der Gate-Elektrode der zweiten nFET-Einheit verbunden ist.
  5. Invertereinheit nach Anspruch 4, wobei die Invertereinheit eine Verbindung zwischen dem vierten Kontakt und einem Drain-Bereich der ersten pFET-Einheit und einem Drain-Bereich der ersten nFET-Einheit beinhaltet.
  6. Invertereinheit nach Anspruch 1, wobei der erste Nanodraht oberhalb eines Substrats aufgehängt ist.
  7. Verfahren zum Bilden einer Invertereinheit, wobei das Verfahren die folgenden Schritte beinhaltet: Bilden eines ersten Nanodrahts; Bilden einer ersten p-leitenden Feldeffekttransistor(pFET)-Einheit, die eine auf dem ersten Nanodraht angeordnete Gate-Elektrode aufweist, wobei es sich bei dem ersten Nanodraht um einen Silicium-Nanodraht handelt; Bilden einer ersten n-leitenden Feldeffekttransistor(nFET)-Einheit, die eine auf dem ersten Nanodraht angeordnete Gate-Elektrode aufweist; und elektrisches Verbinden der Gate-Elektrode der ersten pFET-Einheit mit der Gate-Elektrode der ersten nFET-Einheit.
  8. Verfahren nach Anspruch 7, wobei das Verfahren ferner die folgenden Schritte beinhaltet: Bilden eines zweiten Nanodrahts; Bilden einer zweiten p-leitenden Feldeffekttransistor(pFET)-Einheit, die eine auf dem zweiten Nanodraht angeordnete Gate-Elektrode aufweist; Bilden einer zweiten n-leitenden Feldeffekttransistor(nFET)-Einheit, die eine auf dem zweiten Nanodraht angeordnete Gate-Elektrode aufweist; und elektrisches Verbinden der Gate-Elektrode der zweiten pFET-Einheit mit der Gate-Elektrode der zweiten nFET-Einheit, einem Drain-Bereich der ersten pFET-Einheit und einem Drain-Bereich der ersten nFET-Einheit.
  9. Verfahren nach Anspruch 7, wobei das Verfahren ferner das Verbinden eines Sourcebereichs der ersten pFET-Einheit mit dem Kontakt einer Spannungsquelle beinhaltet.
  10. Verfahren nach Anspruch 7, wobei das Verfahren ferner das Verbinden eines Sourcebereichs der ersten nFET-Einheit mit einem Massekontakt beinhaltet.
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