JP5944377B2 - 整合されたデバイスにおけるナノワイヤ回路 - Google Patents

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Description

本発明は、半導体ナノワイヤ電界効果トランジスタに関する。
ナノワイヤ電界効果トランジスタ（ＦＥＴ）は、チャネル領域に接触してデバイスのソース領域及びドレイン領域として機能する、ナノワイヤのドープされた部分を含む。ＦＥＴは、様々な集積回路を形成する相補型金属酸化膜半導体法を用いて製造することができる。
本発明の目的は、整合されたナノワイヤ電界効果トランジスタ・デバイスを提供することである
本発明の１つの実施形態によれば、インバータ・デバイスは、電圧源ノード及び接地ノードに接続された第１のナノワイヤと、第１のナノワイヤ上に配置されたゲートを有する第１のｐ型電界効果トランジスタ（ｐＦＥＴ）デバイスと、第１のナノワイヤ上に配置されたゲートを有する第１のｎ型電界効果トランジスタ（ｎＦＥＴ）デバイスとを含む。
本発明の代替的な実施形態によれば、インバータ・デバイスを形成するための方法は、第１のナノワイヤを形成することと、第１のナノワイヤ上に配置されたゲートを有する第１のｐ型電界効果トランジスタ（ｐＦＥＴ）デバイスを形成することと、第１のナノワイヤ上に配置されたゲートを有する第１のｎ型電界効果トランジスタ（ｎＦＥＴ）デバイスを形成することと、第１のｐＦＥＴデバイスのゲートを第１のｎＦＥＴデバイスのゲートに電気的に接続することとを含む。
本発明の別の代替的な実施形態によれば、メモリ・デバイスは、第１のビット線ノード及び接地ノードに接続された第１のナノワイヤと、第１のナノワイヤ上に配置されたゲートを有する第１の電界効果トランジスタ（ＦＥＴ）と、第１のナノワイヤ上に配置されたゲートを有する第２のＦＥＴと、電圧源ノード及び第１の入力ノードに接続された第２のナノワイヤと、第２のナノワイヤ上に配置されたゲートを有する第３のＦＥＴと、電圧源ノード及び第２の入力ノードに接続された第３のナノワイヤと、第３のナノワイヤ上に配置されたゲートを有する第４のＦＥＴと、第２のビット線ノード及び接地ノードに接続された第４のナノワイヤと、第４のナノワイヤ上に配置されたゲートを有する第５のＦＥＴと、第４のナノワイヤ上に配置されたゲートを有する第６のＦＥＴとを含む。
本発明のさらに別の代替的な実施形態によれば、メモリ・デバイスを形成するための方法は、第１のビット線ノード及び接地ノードに接続された第１のナノワイヤを形成することと、第１のナノワイヤ上に配置されたゲートを有する第１の電界効果トランジスタ（ＦＥＴ）を形成することと、第１のナノワイヤ上に配置されたゲートを有する第２のＦＥＴを形成することと、電圧源ノード及び第１のストレージ・ノードに接続された第２のナノワイヤを形成することと、第２のナノワイヤ上に配置されたゲートを有する第３のＦＥＴを形成することと、電圧源ノード及び第２のストレージ・ノードに接続された第３のナノワイヤを形成することと、第３のナノワイヤ上に配置されたゲートを有する第４のＦＥＴを形成することと、第２のビット線ノード及び接地ノードに接続された第４のナノワイヤを形成することと、第４のナノワイヤ上に配置されたゲートを有する第５のＦＥＴを形成することと、第４のナノワイヤ上に配置されたゲートを有する第６のＦＥＴを形成することとを含む。
さらなる特徴及び利点は、本発明の技術を通して認識される。本発明の他の実施形態及び態様は、本明細書において詳細に説明され、特許請求される本発明の一部と見なされる。本発明を利点及び特徴と共により良く理解するために、説明及び図面を参照されたい。
本発明と見なされる主題は、本明細書の結びの部分にある特許請求の範囲において個々に示され、明確に特許請求される。本発明の、前述及び他の特徴及び利点は、以下の詳細な説明を添付図面と関連して読めば明らかである。
インバータ回路の従来技術の例を示す線図である。 静的ランダム・アクセス・メモリ（ＳＲＡＭ）回路の従来技術の例を示す線図である。 ナノワイヤ反転回路の例示的な実施形態を示す図である。 ナノワイヤＳＲＡＭ回路の例示的な実施形態を示す図である。
集積回路は、ナノワイヤ・チャネルＦＥＴから形成することができる多数の異なる型式の電界効果トランジスタ（ＦＥＴ）デバイスを含むことができる。ナノワイヤ・チャネルＦＥＴは、ソース領域及びドレイン領域に接続するシリコン・ナノワイヤ、並びにナノワイヤを完全に（又は部分的に）囲むゲートを含む。チャネルは、ゲートの下のナノワイヤの表面に（又は、直径約５ｎｍ未満のナノワイヤについてはナノワイヤのバルクの中に）形成する。ゲートがナノワイヤを完全に囲む場合には、デバイスは、ゲート・オール・アラウンド（ＧＡＡ）ＦＥＴと呼ばれる。ナノワイヤが絶縁体に取り付けられている場合のように、ゲートがナノワイヤを部分的に囲む場合には、デバイスは、オメガ・ゲートＦＥＴと呼ばれる。ナノワイヤＦＥＴは、例えばｎＦＥＴデバイス及びｐＦＥＴデバイスを形成するように製造することができる。ｎＦＥＴデバイスおよびｐＦＥＴデバイスを接続して、例えばインバータ及び静的ランダム・アクセス・メモリ（ＳＲＡＭ）といった様々な集積回路デバイスを形成することができる。回路デバイス内では、ＦＥＴは、例えば同様の閾値電圧及び駆動電流を有することによって、整合されることが一般に望ましい。
ウェハ上に形成されるナノワイヤＦＥＴデバイスは、任意の数のナノワイヤを含むことができる。製造プロセスは、例えば、等方性エッチングプロセスを用いて埋め込み酸化膜（ＢＯＸ）基板上にシリコン・ナノワイヤを形成することを含むことができる。エッチングプロセスの結果、楕円（円柱を含む）形状のナノワイヤが得られ、これは、基板の上に懸架されることもあり、又は部分的に基板上に配置されることもある。金属又は多結晶シリコンのゲート構造がナノワイヤ上に形成される。ソース領域及びドレイン領域がゲート構造に隣接して形成され、ソース、ドレイン及びゲート構造体を他のデバイスに接続するためにコンタクトを形成することができる。
製造プロセスの結果、異なる性質を有する個別のナノワイヤがもたらされることがあり、例えば、個々のナノワイヤのウェハ上での位置により、ウェハ上の１つのナノワイヤの直径が別のナノワイヤの直径と異なることがある。あるウェハ上の２つの異なるナノワイヤの直径は異なっていてもよいが、各々の個別のナノワイヤの直径は、典型的には一定であり、所望の許容差内に留まる。
例えばＳＲＡＭ及びインバータといった集積回路デバイスは、ウェハ上に配列されたナノワイヤ上に配置された多数のｐＦＥＴデバイスおよびｎＦＥＴデバイスを含む。ナノワイヤの性質（例えば、ナノワイヤの直径）がデバイスの動作に影響するので、ナノワイヤの性質における差異の影響が低減されるようにデバイスを配列することが望ましい。
図１は、ｎＦＥＴデバイス１０３に接続されたｐＦＥＴデバイス１０１を含むインバータの従来技術の例の線図を示す。デバイス１０１は、ソース電圧ノード（Ｖｄｄ）１０６と、入力ノード（Ａ）１０２と、出力ノード（Ｑ）１０４とに接続される。デバイス１０３は、接地ノード（Ｖｓｓ）１０８と、Ａと、Ｑとに接続される。
図２は、静的ランダム・アクセス・メモリ（ＳＲＡＭ）回路の従来技術の例の線図を示す。ＳＲＡＭは、第１のビット線ノード（ＢＬ）２０２と、第１の出力ノード（Ｑ）２０４と、ワード線ノード（ＷＬ）２０６とに接続された、第１のｎＦＥＴデバイス（Ｍ６）２０１を含む。第２のｎＦＥＴデバイス（Ｍ３）２０３は、Ｑノード２０４と、接地ノード（Ｖｓｓ）２０８と、第２の出力ノード
Figure 0005944377
２１０とに接続される。
Figure 0005944377
は、以降「Ｑバー」とも記載する。第１のｐＦＥＴデバイス（Ｍ４）２０５は、Ｑノード２０４と、Ｑバー・ノード２１０と、電圧源ノード（Ｖｄｄ）２１２とに接続される。第２のｐＦＥＴデバイス（Ｍ２）２０７は、Ｖｄｄノード２１２と、Ｑノード２０４と、Ｑバー・ノード２１０とに接続される。第３のｎＦＥＴデバイス（Ｍ１）２０９は、Ｖｓｓノード２０８と、Ｑノード２０４と、Ｑバー・ノード２１０とに接続される。第４のｎＦＥＴデバイス（Ｍ５）２１１は、第２のビット線ノード
Figure 0005944377
２１２と、ＷＬノード２０６と、Ｑバー・ノード２１０とに接続される。
Figure 0005944377
は、以降「ＢＬバー」とも記載する。
上述のように、ウェハ上のナノワイヤは、ナノワイヤ上に配置されたゲートの性能特性に影響を及ぼす、異なる直径を有することがある。例えば図１及び図２の先行技術の例を含む集積回路の性能は、デバイス内の個別のＦＥＴが同様の特性を有するときには、改善され得る。従って、個別のＦＥＴが共通のナノワイヤを共有するように集積回路を設計することで、共通のワイヤにおいてより良く整合したデバイスの使用を通じて回路の性能を改善することができる。
図３は、上述のように基板上に形成されるシリコン・ナノワイヤ・デバイスを用いて製造されるナノワイヤ反転回路３００の例示的な実施形態を示す。回路３００は、ソース電圧ノード（Ｖｄｄ）３０６及び接地ノード（Ｖｓｓ）３０８に接続された第１のナノワイヤ３２０を含む。ｐＦＥＴデバイス３０１及びｎＦＥＴデバイス３０３は、第１のナノワイヤ３２０上に配置されたゲート領域（Ｇ）を有する。デバイス３０１及びデバイス３０３のドレイン領域（Ｄ）は、出力ノード（Ｑ）３０４に接続される。デバイス３０１のソース領域（Ｓ）は、Ｖｄｄ３０６ノードに接続され、デバイス３０３のソース領域（Ｓ）は、Ｖｓｓノード３０８に接続される。デバイス３０１及びデバイス３０３のゲートは、入力ノード（Ａ）３０２に接続される。図示された実施形態は、反転回路３００と同様の第２の反転回路３５０を含む。反転回路３５０は、第２のナノワイヤ３２１上に形成される。第２の反転回路３５０のＡノード３０２は、シリコン部材３５２でＱノード３０４に接続される。第１のナノワイヤ３２０上の反転回路３００の配列は、同じナノワイヤ上にＦＥＴデバイス３０１及び３０３を配置した結果として同様の性能特性を有するＦＥＴデバイス３０１及び３０３が得られることにより、回路３００の性能を改善する。同様の利点が、第２の反転回路３５０の配列によって得られる。
図４は、上記と同様の方法でシリコン・ナノワイヤ・デバイスを用いて製造されるナノワイヤＳＲＡＭ回路４００の例示的な実施形態を示す。回路４００は、ビット線ノード（ＢＬ）４０２及び第１の接地ノード（Ｖｓｓ）４０８ａに接続された第１のナノワイヤ４２０を含む。第１のｎＦＥＴデバイス（Ｍ６）４０１は、第１のナノワイヤ４２０上に形成され、ＢＬノード４０２と、第１の出力ノード（Ｑ）４０４と、第１のワード線ノード（ＷＬ）４０６ａとに接続される。第２のｎＦＥＴデバイス（Ｍ３）４０３は、第１のナノワイヤ４２０上に形成され、Ｑノード４０４と、第１のＶｓｓ４０８ａと、第２の出力ノード（Ｑバー）４１０とに接続される。第２のナノワイヤ４２１は、Ｑノード４０４及び第１の電圧源ノード（Ｖｄｄ）４１２ａに接続される。第１のｐＦＥＴデバイス（Ｍ４）４０５は、第２のナノワイヤ４２１上に形成され、Ｑノード４０４と、Ｑバー・ノード４１０と、Ｖｄｄノード４１２ａとに接続される。第３のナノワイヤ４２２は、第２のＶｄｄノード４１２ｂ及びＱバー・ノード４１０に接続される。第２のｐＦＥＴデバイス（Ｍ２）４０７は、第３のナノワイヤ４２２上に形成され、Ｖｄｄノード４１２ｂと、Ｑノード４０４と、Ｑバー・ノード４１０とに接続される。第４のナノワイヤ４２３は、第２のＶｓｓノード４０８ｂと、ビット線ノード（ＢＬバー）４１２とに接続される。第３のｎＦＥＴデバイス（Ｍ１）４０９は、第２のＶｓｓノード４０８ｂと、Ｑノード４０４と、Ｑバー・ノード４１０とに接続される。第４のｎＦＥＴデバイス（Ｍ５）４１１は、ビット線ノード（ＢＬバー）４１２と、第２のＷＬノード４０６ｂと、Ｑバー・ノード４１０とに接続される。シリコン部材４５２を形成して、第１のナノワイヤ４２０をＱノード４０４に接続することができ、シリコン部材４５３を形成して、第４のナノワイヤ４２３をＱバー・ノード４１０に接続することができる。
図示された実施形態は、集積回路における整合されたＦＥＴの実装の２つの例を含むが、上述の方法を任意の型式の集積回路に適用し、個別のＦＥＴデバイスをある特定のナノワイヤ上に配列して、同じナノワイヤ上のＦＥＴデバイスが同様の性能特性を有するようにすることによって、回路性能を改善することができる。
本明細書において用いられる用語は、特定の実施形態を説明する目的のためのものにすぎず、本発明を限定することを意図するものではない。本明細書で用いられるとき、単数形「１つの（ａ）」、「１つの（ａｎ）」及び「その（ｔｈｅ）」は、文脈が明らかにそうでないことを示していない限り、複数形も含むことが意図されている。本明細書で用いられるとき、「含む」及び／又は「含んでいる」という用語は、提示された特徴、整数、ステップ、動作、要素、及び／又は構成要素が存在することを特定するものであるが、１つ又は複数の他の特徴、整数、ステップ、動作、要素、構成要素、及び／又はそれらのグループの存在又は追加を排除するものではないことがさらに理解されるであろう。
以下の特許請求の範囲における全ての「手段又はステップと機能との組み合わせ（ミーンズ又はステップ・プラス・ファンクション）」要素の対応する構造、材料、行為及び均等物は、その機能を、明確に特許請求されているように他の特許請求された要素と組み合わせて実行するための、いかなる構造、材料又は行為をも含むことが意図される。本発明の例示的な実施形態の説明は、例示及び説明の目的で提示されたものであるが、網羅的であることを意図するものではなく、本発明を開示された形態に限定することを意図するものでもない。本発明の範囲及び精神から逸脱することのない多くの変更及び変形が、当業者には明らかであろう。実施形態は、本発明の原理及び実際の用途を最も良く説明するため、及び、当業者が本発明を種々の変更を有する種々の実施形態について企図される特定の使用に適したものとして理解することを可能にするために、選択及び記載された。
ここに示される図は、単なる例にすぎない。本発明の精神から逸脱することなく、ここに説明されるこれらの図又はステップ（若しくは動作）に対する多くの変形があり得る。例えば、ステップは、異なる順序で実行することができ、又はステップを付加し、削除し、若しくは変更することができる。これら変形の全てが、本発明の特許請求の範囲の一部と考えられる。
本発明に対する好ましい実施形態を説明してきたが、当業者であれば、現在においても将来においても、以下の特許請求の範囲内に含まれる種々の改良及び強化を行ない得ることが理解されるであろう。これらの特許請求の範囲は、最初に記述された本発明に関する適正な保護を維持するように解釈されるべきである。
３００、３５０：ナノワイヤ反転回路
１０１、３０１：ｐＦＥＴデバイス
１０２、３０２：入力ノード（Ａ）
１０３、３０３：ｎＦＥＴデバイス
１０４、３０４：出力ノード（Ｑ）
１０６、３０６：ソース電圧ノード（Ｖｄｄ）
１０８、３０８：接地ノード（Ｖｓｓ）
３２０：第１のナノワイヤ
３２１：第２のナノワイヤ
３５２：シリコン部材
４００：ナノワイヤＳＲＡＭ回路
２０１、４０１：第１のｎＦＥＴデバイス（Ｍ６）
２０２、４０２：第１のビット線ノード（ＢＬ）
２０３、４０３：第２のｎＦＥＴデバイス（Ｍ３）
２０４、４０４：第１の出力ノード（Ｑ）
２０５、４０５：第１のｐＦＥＴデバイス（Ｍ４）
２０６、４０６ａ、４０６ｂ：ワード線ノード
２０７、４０７：第２のｐＦＥＴデバイス（Ｍ２）
２０８、４０８ａ、４０８ｂ：接地ノードＶｓｓ
２０９、４０９：第３のｎＦＥＴデバイス（Ｍ１）
２１０、４１０：第２の出力ノード（Ｑバー）
２１１、４１１：第４のｎＦＥＴデバイス（Ｍ５）
４１２ａ、４１２ｂ：電圧源ノード（Ｖｄｄ）
２１２、４１２：第２のビット線ノード（ＢＬバー）
４２０：第１のナノワイヤ
４２１：第２のナノワイヤ
４２２：第３のナノワイヤ
４２３：第４のナノワイヤ
４５２、４５３：シリコン部材

Claims (5)

  1. 電圧源ノード及び接地ノードに接続された第１のナノワイヤと、
    前記第１のナノワイヤ上に配置されたゲートを有する第１のｐ型電界効果トランジスタ（ｐＦＥＴ）デバイスと、
    前記第１のナノワイヤ上に配置されたゲートを有する第１のｎ型電界効果トランジスタ（ｎＦＥＴ）デバイスと、
    前記第１のｐＦＥＴデバイスの前記ゲート及び前記第１のｎＦＥＴデバイスの前記ゲートに接続された第３のノードと、
    前記電圧源ノード及び前記接地ノードに接続された第２のナノワイヤと、
    前記第２のナノワイヤ上に配置されたゲートを有する第２のｐ型電界効果トランジスタ（ｐＦＥＴ）デバイスと、
    前記第２のナノワイヤ上に配置されたゲートを有する第２のｎ型電界効果トランジスタ（ｎＦＥＴ）デバイスと、
    前記第２のｐＦＥＴデバイスの前記ゲート及び前記第２のｎＦＥＴデバイスの前記ゲートに接続された第４のノードと、
    前記第４のノードと前記第１のｐＦＥＴデバイスのドレイン領域及び前記第１のｎＦＥＴデバイスのドレイン領域との間の接続と、
    を含み、
    前記ナノワイヤは、円柱形状を有すると共に、個別のＦＥＴが共有のナノワイヤを共有する
    インバータ・デバイス。
  2. 前記ナノワイヤは、シリコン・ナノワイヤである、請求項１に記載のデバイス。
  3. 前記ナノワイヤは、基板の上に懸架される、請求項１に記載のデバイス。
  4. インバータ・デバイスを形成するための方法であって、
    第１のナノワイヤを形成することと、
    前記第１のナノワイヤ上に配置されたゲートを有する第１のｐ型電界効果トランジスタ（ｐＦＥＴ）デバイスを形成することと、
    前記第１のナノワイヤ上に配置されたゲートを有する第１のｎ型電界効果トランジスタ（ｎＦＥＴ）デバイスを形成することと、
    前記第１のｐＦＥＴデバイスの前記ゲートを前記第１のｎＦＥＴデバイスの前記ゲートに電気的に接続することと、
    第２のナノワイヤを形成することと、
    前記第２のナノワイヤ上に配置されたゲートを有する第２のｐ型電界効果トランジスタ（ｐＦＥＴ）デバイスを形成することと、
    前記第２のナノワイヤ上に配置されたゲートを有する第２のｎ型電界効果トランジスタ（ｎＦＥＴ）デバイスを形成することと、
    前記第２のｐＦＥＴデバイスの前記ゲートを、前記第２のｎＦＥＴデバイスの前記ゲートと、前記第１のｐＦＥＴデバイスのドレイン領域と、前記第１のｎＦＥＴデバイスのドレイン領域とに電気的に接続することと、
    前記第１のｐＦＥＴデバイスのソース領域を電圧源ノードに接続することと、
    前記第１のｎＦＥＴデバイスのソース領域を接地ノードに接続することと、
    を含み、
    前記ナノワイヤは、円柱形状を有すると共に、個別のＦＥＴが共有のナノワイヤを共有する
    方法。
  5. 前記ナノワイヤは、基板の上に懸架される、請求項４に記載の方法。
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