CN111033721B - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN111033721B
CN111033721B CN201780094075.2A CN201780094075A CN111033721B CN 111033721 B CN111033721 B CN 111033721B CN 201780094075 A CN201780094075 A CN 201780094075A CN 111033721 B CN111033721 B CN 111033721B
Authority
CN
China
Prior art keywords
effect transistor
field effect
region
voltage
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201780094075.2A
Other languages
English (en)
Other versions
CN111033721A (zh
Inventor
上嶋和也
蒲原史朗
恩田道雄
长谷卓
西野辰郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to CN202311238705.2A priority Critical patent/CN117096160A/zh
Publication of CN111033721A publication Critical patent/CN111033721A/zh
Application granted granted Critical
Publication of CN111033721B publication Critical patent/CN111033721B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1207—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with devices in contact with the semiconductor body, i.e. bulk/SOI hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel

Abstract

在一实施方式的半导体器件中，将构成模拟电路的场效应晶体管形成于其上的SOI衬底的半导体层的厚度设置为2nm以上且24nm以下。

Description

半导体器件
技术领域
本发明涉及半导体器件，例如涉及有效适用于含有形成于SOI(Silicon OnInsulator，绝缘体上硅)衬底上的场效应晶体管的半导体器件的技术。
背景技术
日本特开2009-135140号公报(专利文献1)记载了如下技术：可同时实现含有形成于SOI衬底的第1场效应晶体管的逻辑电路的高速动作、和含有形成于SOI衬底的第2场效应晶体管的存储器电路的稳定动作。
日本特开2013-84766号公报(专利文献2)记载了有关形成于SOI区域的第1场效应晶体管、和形成于体区域(bulk region)的第2场效应晶体管并存的半导体器件的技术。
日本特开2013-219181号公报(专利文献3)记载了有关形成于SOI区域的第1场效应晶体管和形成于体区域的第2场效应晶体管并存的半导体器件的技术。
日本特开2016-18936号公报(专利文献4)记载了对形成于SOI衬底的场效应晶体管的栅极绝缘膜使用高介电常数膜的技术。
日本特开2012-29155号公报(专利文献5)记载了在SOI衬底上形成模拟电路和数字电路的技术。
现有技术文献
专利文献
专利文献1:日本特开2009-135140号公报
专利文献2:日本特开2013-84766号公报
专利文献3:日本特开2013-219181号公报
专利文献4:日本特开2016-18936号公报
专利文献5:日本特开2012-29155号公报
发明内容
例如，为了减少半导体器件的耗电，降低构成半导体器件的场效应晶体管的驱动电压具有效果。此处，为了降低场效应晶体管的驱动电压，使用所谓的“薄型BOX-SOI(SOTB：Silicon On Thin Buried oxide：薄氧化埋层覆硅)技术”具有效果。另一方面，半导体器件含有数字电路、模拟电路等。并且，本发明人研究的结果表明：尤其是在对模拟电路使用“SOTB技术”的情况下，为了改善构成模拟电路的场效应晶体管的特性，需要对其结构和/或使用方法等进行各种设计研究。
其他问题和新的特征将通过本说明书的记载及附图得以明确。
在一实施方式的半导体器件中，将构成模拟电路的场效应晶体管形成于其上的SOI衬底的半导体层的厚度设为2nm以上且24nm以下。
发明效果
根据一实施方式，能够提高半导体器件的特性，并实现半导体器件的低耗电化。
附图说明
图1是表示使用了场效应晶体管和恒流源的模拟放大电路的一例的图。
图2是说明图1所示的模拟放大电路的增益(放大率)依存于场效应晶体管的饱和特性的图。
图3是说明图1所示的模拟放大电路的增益(放大率)依存于场效应晶体管的饱和特性的图。
图4是说明在形成于埋入绝缘层上的厚度较厚的半导体层上形成栅电极的栅极长度较长的场效应晶体管的情况下，难以发生场效应晶体管的饱和特性的劣化的机制的图。
图5是说明在形成于埋入绝缘层上的厚度较厚的半导体层上形成栅电极的栅极长度较短的场效应晶体管的情况下发生饱和特性的劣化的机制的图。
图6是说明在形成于埋入绝缘层上的厚度较薄的半导体层上形成场效应晶体管的情况下，难以发生饱和特性的劣化的机制的图。
图7是表示实施方式1的半导体器件的器件结构的示意性的剖视图。
图8的(a)是表示在体衬底上形成栅电极的栅极长度为60nm的场效应晶体管的情况下漏极电压与漏极电流的关系的图表，图8的(b)是表示在半导体层的厚度为24nm的SOI衬底上形成栅电极的栅极长度为60nm的场效应晶体管的情况下的漏极电压与漏极电流的关系的图表，图8的(c)是表示在半导体层的厚度为12nm的SOI衬底上形成栅电极的栅极长度为60nm的场效应晶体管的情况下的漏极电压与漏极电流的关系的图表。
图9的(a)是在使图1中说明的模拟放大电路低电压驱动的情况下，记入了对模拟放大电路施加的具体电压的电路图，图9的(b)是表示场效应晶体管的栅电极的栅极长度与图9的(a)所示的模拟放大电路的增益的关系的图表。
图10的(a)是在使图1中说明的模拟放大电路以与图9的(a)的动作条件相比高电压驱动的情况下，记入了对模拟放大电路施加的具体电压的电路图，图10的(b)是表示场效应晶体管的栅电极的栅极长度与图10的(a)所示的模拟放大电路的增益的关系的图表。
图11是示意性地表示差分放大器的功能及电路构成的图。
图12是表示实施方式2的多个场效应晶体管的器件结构的剖视图。
图13是表示逐次比较型A/D转换器的电路构成的电路框图。
具体实施方式
在以下实施方式中，为方便起见，在需要时，会分割成多个部分或实施方式来进行说明，但除了特意明示的情况外，它们并非彼此毫无关系，存在一者是另一者的一部分或全部的变形例、详情说明、补充说明等关系。
此外，在以下实施方式中，在提到要素的数等(包含个数、数值、量、范围等)的情况下，除了特意明示的情况及原理上限定于特定的数的情况等之外，不限于该特定的数，可以是特定的数以上或以下。
进一步，在以下实施方式中，除了特意明示的情况及原理上被认为明显是必须的情况等之外，其构成要素(也包括要素步骤等)并不一定是必须的，这是不言而喻的。
同样地，在以下实施方式中，在提到构成要素等的形状、位置关系等时，除了特意明示的情况及原理上被认为明显并非如此的情况等之外，也包括实质上与该形状等近似或类似的情形等。此点对于上述数值及范围来讲也同样。
此外，在用于说明实施方式的所有图中，原则上讲，对同一部件标注同一附图标记并省略对其的重复说明。另外，为了使附图更易理解，有时在俯视图中也会标注影线。
(实施方式1)
＜SOI技术的有用性＞
从削减半导体器件的制造成本的观点出发，期望从一片半导体晶片取得的半导体芯片的个数较多，为了使来自一片半导体晶片的半导体芯片的取得数增加，进行了场效应晶体管的精细化。并且，场效应晶体管的精细化要求能够实现场效应晶体管的驱动电压(漏极电压和栅极电压)的下降。因而，场效应晶体管的精细化与通过降低场效应晶体管的驱动电压而能够实现半导体器件的低耗电化密切相关。
关于此点，例如，与在体衬底(半导体衬底)上形成场效应晶体管的情况相比，在由支承衬底、形成于支承衬底上的埋入绝缘层、和形成于埋入绝缘层上的半导体层构成的SOI衬底上形成场效应晶体管的情况下，能够提高场效应。这是因为在形成于SOI衬底上的场效应晶体管中，来自漏极的环绕电场被埋入绝缘层遮挡，因此，形成于半导体层的沟道仅由栅极电场控制。由此，能够减小因漏极电场致使导通/截止比明显劣化的“短沟道效应”。另外，基于栅极电场的沟道的控制性上升也意味着能够使栅极电压减小。即，意味着能够实现含有场效应晶体管的半导体器件的低耗电化。由此可知：像这样，从实现半导体器件的低耗电化的观点来看，SOI技术是有用的技术。换句话说，SOI技术是适于降低场效应晶体管的驱动电压的技术，因此，通过使用SOI技术，能够推进场效应晶体管的精细化。此处，半导体器件中含有数字电路、模拟电路，但本发明人讨论的结果明确了：尤其是在对模拟电路使用SOI技术的情况下，为了提高模拟电路的特性，需要在改善构成模拟电路的场效应晶体管的特性方面花费工夫，因此，在下文中，将就该点来进行说明。
＜模拟放大电路＞
图1是表示使用了场效应晶体管和恒流源的模拟放大电路的一例的图。如图1所示，模拟放大电路例如具备由电流镜电路构成的恒流源CS、和场效应晶体管Q。具体而言，在模拟放大电路中，在电源端子VDD与接地端子VSS之间，恒流源CS与场效应晶体管Q串联连接。即，场效应晶体管Q的漏极D与恒流源CS连接，另一方面，场效应晶体管Q的源极S与接地端子VSS连接。此时，场效应晶体管Q的栅电极G作为模拟放大电路的输入端子IT发挥作用，场效应晶体管Q的漏极D与恒流源CS之间的连接节点作为模拟放大电路的输出端子OT发挥作用。在像这样构成的模拟放大电路中，首先，如图1所示，对场效应晶体管Q的栅电极G施加栅极电压Vgs，并对场效应晶体管Q的漏极D施加漏极电压Vds。该情况下，场效应晶体管构成为在饱和区动作。并且，对像这样进行导通动作的场效应晶体管Q的栅电极G施加输入电压ΔVgs。于是，场效应晶体管Q的漏极电流会变化，但在图1所示的模拟放大电路中，因与场效应晶体管Q串联地连接有恒流源CS，所示即使对场效应晶体管Q施加输入电压ΔVgs，也由恒流源CS控制为场效应晶体管Q的漏极电流一定。具体而言，即使对场效应晶体管Q施加输入电压ΔVgs，通过恒流源CS，也以场效应晶体管Q的漏极电流一定的方式，使场效应晶体管Q的漏极电压Vds变化为Vds+ΔVds。其结果是，从模拟放大电路的输出端子OT输出漏极电压(Vds+ΔVds)。通过以上方式，在图1所示的模拟放大电路中，与输入到输入端子IT的输入电压ΔVgs对应地，从输出端子OT输出的漏极电压(输出电压)变化ΔVds。此时，对于输入电压ΔVgs而言，漏极电压(输出电压)的变化量即ΔVds越大则模拟放大电路的增益越提高。
＜饱和特性的重要性＞
接下来，参照图2和图3来说明在图1所示的模拟放大电路中，模拟放大电路的增益(放大率)依存于场效应晶体管Q的饱和特性。在图2中，首先，假设场效应晶体管Q处于饱和区中的“A”状态。并且，对处于该“A”状态的场效应晶体管Q的栅电极施加输入电压ΔVgs。此处，在将传输电导设为gm时，场效应晶体管Q的漏极电流变化gm×ΔVgs，场效应晶体管Q从“A”状态变化为“B”状态。此时，在图1所示的模拟放大电路中，恒流源CS与场效应晶体管Q串联连接，因此，由恒流源CS控制为场效应晶体管Q的漏极电流一定。其结果是，在图2中，场效应晶体管Q从“B”状态变化为“C”状态。像这样，在图1所示的模拟放大电路中，在对场效应晶体管Q的栅电极施加输入电压ΔVgs时，场效应晶体管Q从“A”状态变化为“C”状态，其结果是，场效应晶体管Q的漏极电压变化ΔVds。即，在图1所示的模拟放大电路中，在对输入端子IT输入输入电压ΔVgs时，与输入电压ΔVgs对应地，输出电压变化ΔVds。此时，图1所示的模拟放大电路的增益使用ΔVds/ΔVgs来定义。因而，与输入电压ΔVgs对应的输出电压的变化(ΔVds)越大，则图1所示的模拟放大电路的增益越大。关于此点，在图3中示出了与图2相比，在场效应晶体管Q的饱和区，相对于漏极电压Vds的变化，漏极电流Ids的变化较少的特性。该情况下，通过比较图2和图3可知，在对场效应晶体管Q施加相同的输入电压ΔVgs的情况下，漏极电压的变化(ΔVds)较大。换句话说，在场效应晶体管Q的饱和区，越是相对于漏极电压Vds的变化，漏极电流Ids的变化较小的特性，则图1所示的模拟放大电路的增益越大。并且，在场效应晶体管Q的饱和区，相对于漏极电压Vds的变化，漏极电流Ids的变化较少意味着场效应晶体管Q的饱和特性良好。因而，可知图1所示的模拟放大电路的增益依存于场效应晶体管Q的饱和特性，场效应晶体管Q的饱和特性越好，则图1所示的模拟放大电路的增益越大。由此，可知在模拟放大电路所使用的场效应晶体管Q中，提高场效应晶体管Q的饱和特性很重要。例如，在数字电路所使用的场效应晶体管中，使其以在饱和区导通动作而在亚阈值区截止动作的方式切换动作即可，因此，数字电路的特性几乎不受场效应晶体管的饱和特性的斜率的影响。与此相对，在上述模拟放大电路中，模拟放大电路的增益很大程度上依存于场效应晶体管Q的饱和特性的斜率，因此，场效应晶体管Q的饱和特性会对模拟放大电路的特性造成重大的影响。因而，在模拟放大电路所使用的场效应晶体管Q中，从提高以模拟放大电路的增益为代表的特性的观点出发，使场效应晶体管Q的饱和特性良好是重要的。
＜在改善饱和特性方面下工夫的必要性＞
如上所述，为了提高以模拟放大电路的增益为代表的特性，使场效应晶体管的饱和特性良好是重要的。并且，本发明人新发现了如下见解：在形成于SOI衬底上的场效应晶体管中，为了改善与模拟放大电路的特性提高直接相关的场效应晶体管的饱和特性，尤其需要对构成SOI衬底的半导体层的厚度进行设计研究，因此，以下，对该新的见解进行说明。
首先，在形成于SOI衬底上的场效应晶体管的栅电极的栅极长度较长的情况下，为了使场效应晶体管的饱和特性良好，对构成SOI衬底的半导体层的厚度进行设计研究的必要性下降。例如，图4是说明在形成于埋入绝缘层BOX上的厚度T1较厚的半导体层SL上形成栅电极GE的栅极长度L1较长的场效应晶体管的情况下，难以发生场效应晶体管的饱和特性的劣化的机制的图。在图4的左侧，SOI衬底由支承衬底SUB、形成于支承衬底SUB上的埋入绝缘层BOX、和形成于埋入绝缘层BOX上的半导体层(硅层，SOI层)SL构成。并且，在SOI衬底的半导体层SL中，场效应晶体管的源极区域SR与场效应晶体管的漏极区域DR隔开间隔地形成。此时，由源极区域SR和漏极区域DR夹着的半导体区域成为沟道形成区域CH，在该沟道形成区域CH上形成有场效应晶体管的栅极绝缘膜GOX。进一步，在该栅极绝缘膜GOX上形成有场效应晶体管的栅电极GE。
另外，如图4所示，栅极长度L1是沿着从源极区域SR及漏极区域DR中的一者朝向另一者的方向的栅电极GE的长度。
此处，在图4的右侧，示出了与栅极绝缘膜GOX相接的沟道形成区域CH的正面附近区域的电子的电势、和与埋入绝缘层BOX相接的沟道形成区域CH的背面附近区域的电子的电势。首先，在着眼于与栅极绝缘膜GOX相接的沟道形成区域CH的正面附近区域的电子的电势时，在场效应晶体管的截止动作时，在源极区域SR与沟道形成区域CH之间形成有势垒V1。同样地，在着眼于与埋入绝缘层BOX相接的沟道形成区域CH的背面附近区域的电子的电势时，在场效应晶体管截止动作时，在源极区域SR与沟道形成区域CH之间也形成有势垒V1。
接着，在场效应晶体管导通动作时，在与栅极绝缘膜GOX相接的沟道形成区域CH的正面附近形成有反转层，因此，在与栅极绝缘膜GOX相接的沟道形成区域CH的正面附近区域，形成于源极区域SR与沟道形成区域CH之间的势垒V1消失，电子经由沟道形成区域CH从源极区域SR向漏极区域DR流动。另一方面，在与埋入绝缘层BOX相接的沟道形成区域CH的背面附近区域没有形成反转层，因此，在与埋入绝缘层BOX相接的沟道形成区域CH的背面附近区域，形成于源极区域SR与沟道形成区域CH之间的势垒V1基本得到维持，其结果是，电子不经由沟道形成区域CH从源极区域SR向漏极区域DR流动。此时，在栅电极GE的栅极长度L1较长的场效应晶体管中，因为栅极长度L1较长，所以形成于源极区域SR与沟道形成区域CH之间的势垒V1难以受到施加于漏极区域DR的漏极电压(Vds)的影响。其结果是，在栅电极GE的栅极长度L1较长的场效应晶体管的饱和区，从栅电极GE远离的位置处的漏极电流的增加被抑制，因此，场效应晶体管的饱和特性变得良好。换句话说，在栅电极GE的栅极长度较长的场效应晶体管中，为了使场效应晶体管的饱和特性良好而对构成SOI衬底的半导体层的厚度进行设计研究的必要性降低。
与此相对，在因场效应晶体管的精细化而场效应晶体管的栅电极GE的栅极长度变短时，短沟道效应显现化。即，根据缩放规则(scaling principle)，实现场效应晶体管的精细化意味着实现场效应晶体管的驱动电压(漏极电压和栅极电压)的低电压化。然而，在栅电极GE的栅极长度缩短时，短沟道效应显现化，因而即使仅基于缩放规则实现驱动电压(漏极电压、栅极电压)的低电压化，也难以使精细化了的场效应晶体管的饱和特性良好。即，在精细化了的栅极长度较短的场效应晶体管中，为了使场效应晶体管的饱和特性良好，需要对构成SOI衬底的半导体层的厚度进行设计。以下就该点进行说明。
图5是说明在形成于埋入绝缘层BOX上的厚度T2较厚(例如，比25nm大)的半导体层SL上形成有栅电极GE的栅极长度L2较短的场效应晶体管的情况下发生饱和特性的劣化的机制的图。在图5的左侧，示出了场效应晶体管的示意性的剖面结构。在图5的左侧，SOI衬底由支承衬底SUB、形成于支承衬底SUB上的埋入绝缘层BOX、和形成于埋入绝缘层BOX上的半导体层(硅层，SOI层)SL构成。并且，在SOI衬底的半导体层SL中，场效应晶体管的源极区域SR与场效应晶体管的漏极区域DR隔开间隔地形成。此时，由源极区域SR和漏极区域DR夹着的半导体区域成为沟道形成区域CH，在该沟道形成区域CH上形成有场效应晶体管的栅极绝缘膜GOX。进一步，在该栅极绝缘膜GOX上形成有场效应晶体管的栅电极GE。
另外，如上所述，栅极长度L2是沿着从源极区域SR及漏极区域DR中的一者朝向另一者的方向的栅电极GE的长度。
此处，在图5的右侧，示出了与栅极绝缘膜GOX相接的沟道形成区域CH的正面附近区域的电子的电势、和与埋入绝缘层BOX相接的沟道形成区域CH的背面附近区域的电子的电势。首先，在着眼于与栅极绝缘膜GOX相接的沟道形成区域CH的正面附近区域的电子的电势时，在场效应晶体管截止动作时，在源极区域SR与沟道形成区域CH之间形成势垒V1。同样地，在着眼于与埋入绝缘层BOX相接的沟道形成区域CH的背面附近区域的电子的电势时，在场效应晶体管截止动作时，在源极区域SR与沟道形成区域CH之间也形成有势垒V1。
接着，在场效应晶体管的导通动作时，因为在与栅极绝缘膜GOX相接的沟道形成区域CH的正面附近形成有反转层，所以在与栅极绝缘膜GOX相接的沟道形成区域CH的正面附近区域，形成于源极区域SR与沟道形成区域CH之间的势垒V1消失，电子经由沟道形成区域CH从源极区域SR向漏极区域DR流动。另一方面，在与埋入绝缘层BOX相接的沟道形成区域CH的背面附近区域没有形成反转层，因此，在与埋入绝缘层BOX相接的沟道形成区域CH的背面附近区域，被认为形成于源极区域SR与沟道形成区域CH之间的势垒V1基本得到维持，被认为电子不经由沟道形成区域CH从源极区域SR向漏极区域DR流动。然而，在精细化了的场效应晶体管中，即使仅基于缩放规则使驱动电压(漏极电压和栅极电压)低电压化，因栅电极GE的栅极长度L2较短，导致形成于源极区域SR与沟道形成区域CH之间的势垒易于受到施加于漏极区域DR的漏极电压的影响。在像这样在形成于埋入绝缘层BOX上的厚度T2较厚的半导体层SL上形成栅电极GE的栅极长度L2较短的场效应晶体管的情况下，在从栅电极GE离开的位置，形成于源极区域SR与沟道形成区域CH之间的势垒受到漏极电压的影响较大，其结果是，势垒变小(短沟道效应)。由此，在场效应晶体管导通动作时，和与栅极绝缘膜GOX相接的沟道形成区域CH的正面附近区域的电子的电势相比，与埋入绝缘层BOX相接的沟道形成区域CH的背面附近区域的电子的电势较低。其结果是，在栅电极GE的栅极长度L2较短的场效应晶体管的饱和区，在从栅电极GE远离的位置产生漏极电流的增加，因此，场效应晶体管的饱和特性劣化。换句话说，在栅电极GE的栅极长度L2较短的场效应晶体管中，即使仅实现基于缩放规则的驱动电压(漏极电压和栅极电压)的低电压化，也会因短沟道效应显现化而发生场效应晶体管的饱和特性的劣化。换句话说，为了使场效应晶体管的饱和特性良好而对构成SOI衬底的半导体层SL的厚度进行设计的必要性变高。
图6是说明在形成于埋入绝缘层BOX上的厚度T3(＜T2)的较薄的半导体层SL上形成有场效应晶体管的情况下难以发生饱和特性的劣化的机制的图。在图6的左侧示出了场效应晶体管的示意性的剖面结构。在图6的左侧，SOI衬底由支承衬底SUB、形成于支承衬底SUB上的埋入绝缘层BOX、和形成于埋入绝缘层BOX上的半导体层(硅层，SOI层)SL构成。并且，在SOI衬底的半导体层SL中，场效应晶体管的源极区域SR与场效应晶体管的漏极区域DR隔开距离地形成。此时，由源极区域SR和漏极区域DR夹着的半导体区域成为沟道形成区域CH，在该沟道形成区域CH上形成有场效应晶体管的栅极绝缘膜GOX。进一步，在该栅极绝缘膜GOX上形成有场效应晶体管的栅电极GE。
此处，在图6的右侧，示出了与栅极绝缘膜GOX相接的沟道形成区域CH的正面附近区域的电子的电势、和与埋入绝缘层BOX相接的沟道形成区域CH的背面附近区域的电子的电势。首先，在着眼于与栅极绝缘膜GOX相接的沟道形成区域CH的正面附近区域的电子的电势时，在场效应晶体管截止动作时，在源极区域SR与沟道形成区域CH之间形成势垒V1。同样地，在着眼于与埋入绝缘层BOX相接的沟道形成区域CH的背面附近区域的电子的电势时，在场效应晶体管截止动作时，在源极区域SR与沟道形成区域CH之间形成势垒V1。
接着，在场效应晶体管导通动作时，在与栅极绝缘膜GOX相接的沟道形成区域CH的正面附近形成有反转层，因此，在与栅极绝缘膜GOX相接的沟道形成区域CH的正面附近区域，形成于源极区域SR与沟道形成区域CH之间的势垒V1消失，电子经由沟道形成区域CH从源极区域SR向漏极区域DR流动。另一方面，在与埋入绝缘层BOX相接的沟道形成区域CH的背面附近区域，没有形成反转层，因此，在与埋入绝缘层BOX相接的沟道形成区域CH的背面附近区域，形成于源极区域SR与沟道形成区域CH之间的势垒V1基本得到维持，其结果是，电子不经由沟道形成区域CH从源极区域SR向漏极区域DR流动。
此处，在形成于埋入绝缘层BOX上的厚度T3的较薄的半导体层SL上形成场效应晶体管的情况下，SOI衬底中的半导体层SL较薄，其结果是，漏极区域DR的接合深度变浅。这意味着由栅电极GE控制的沟道形成区域CH的电荷量变大(电荷共享模式)。换句话说，在形成于厚度T3较薄的半导体层SL(其形成于埋入绝缘层BOX上)上的场效应晶体管中，基于栅电极GE的控制性提高。因而，在形成于厚度T3较薄的半导体层SL上的场效应晶体管中，在从栅电极GE离开的位置，基于栅电极GE的控制性也提高，其结果是，施加于漏极区域DR的漏极电压(Vds)的影响变小。因而，在形成于埋入绝缘层BOX上的厚度较薄的半导体层上形成场效应晶体管的情况下，在从栅电极GE离开的位置，形成于源极区域SR与沟道形成区域CH之间的势垒被维持。其结果是，在形成于埋入绝缘层BOX上的厚度较薄的半导体层SL上形成栅电极GE的栅极长度L2短的场效应晶体管时，在场效应晶体管的饱和区，从栅电极GE离开的位置处的漏极电流的增加被抑制，因此，场效应晶体管的饱和特性变得良好。
从以上内容可知，基于本发明人新发现的见解即定性的机制的说明来看，即使实现基于缩放规则的驱动电压(漏极电压和栅极电压)的低电压化，也能够抑制因短沟道效应的显现化而引起的场效应晶体管的饱和特性的劣化的发生。即，能够通过对构成SOI衬底的半导体层的厚度进行设计研究来实现场效应晶体管的精细化(驱动电压的低电压化)，同时也抑制短沟道效应的显现化。换句话说，基于本发明人新发现的见解即定性的机制的说明来看，可知在形成于SOI衬底上且栅电极的栅极长度较短的场效应晶体管中，能够改善与模拟放大电路的特性提高直接相关的场效应晶体管的饱和特性。那么，以下，就对构成SOI衬底的半导体层的厚度进行设计研究的本实施方式1的技术思想进行说明。
＜器件结构＞
图7是表示本实施方式1的半导体器件的器件结构的示意性剖视图。在图7中，图示了n沟道型场效应晶体管形成区域R1和p沟道型场效应晶体管形成区域R2，在n沟道型场效应晶体管形成区域R1形成有n沟道型场效应晶体管Qn，另一方面，在p沟道型场效应晶体管形成区域R2形成有p沟道型场效应晶体管Qp。
首先，对n沟道型场效应晶体管Qn的器件结构进行说明。在图7中，在由支承衬底SUB、埋入绝缘层BOX、和半导体层SL构成的SOI衬底上形成有元件隔离区域STI，在由该元件隔离区域STI划分出的n沟道型场效应晶体管形成区域R1形成有n沟道型场效应晶体管Qn。该n沟道型场效应晶体管Qn具有：形成于SOI衬底的半导体层SL的源极区域SR1；和形成于SOI衬底的半导体层SL内，且与源极区域SR1隔开距离地形成的漏极区域DR1。此时，如图7所示，源极区域SR1由n型半导体区域NR、和与n型半导体区域NR相比杂质浓度小的n型半导体区域即外延区域EX1构成。同样地，漏极区域DR1由n型半导体区域NR、和与n型半导体区域NR相比杂质浓度小的n型半导体区域即外延区域EX1构成。并且，n沟道型场效应晶体管Qn具有：由源极区域SR1和漏极区域DR1夹着的沟道形成区域CH1；形成于沟道形成区域CH1上的栅极绝缘膜GOX1；和形成于栅极绝缘膜GOX1上的栅电极GE1。进一步，在栅电极GE1的两侧的侧壁，形成有侧壁间隔件SW。此外，在栅电极GE1的正面、源极区域SR1的正面、和漏极区域DR1的正面形成有硅化物膜。以覆盖像这样构成的n沟道型场效应晶体管Qn的方式形成层间绝缘膜IL，并形成贯通该层间绝缘膜IL的多个插塞PLG。多个插塞PLG中的1个与源极区域SR电连接，并且多个插塞PLG中的另外1个与漏极区域DR电连接。进一步，在位于形成有n沟道型场效应晶体管Qn的SOI衬底的半导体层SL的下层的支承衬底SUB内，形成有由p型半导体区域构成的p型阱PWL，以包围该p型阱PWL的方式，在SOI衬底的支承衬底SUB形成有由n型半导体区域构成的n型阱NWL。形成于p型阱PWL的一部分上的埋入绝缘层BOX和半导体层SL被除去。此时，p型阱PWL的一部分与将形成于支承衬底SUB上的层间绝缘膜IL贯通的插塞PLG电连接，在p型阱PWL的一部分的正面形成有硅化物膜。
接下来，对p沟道型场效应晶体管Qp的器件结构进行说明。在图7中，在由支承衬底SUB、埋入绝缘层BOX、和半导体层SL构成的SOI衬底中形成有元件隔离区域STI，在由该元件隔离区域STI划分出的p沟道型场效应晶体管形成区域R2形成有p沟道型场效应晶体管Qp。该p沟道型场效应晶体管Qp具有：形成于SOI衬底的半导体层SL的源极区域SR2；和形成于SOI衬底的半导体层SL内且与源极区域SR2隔开间隔地形成的漏极区域DR2。此时，如图7所示，源极区域SR2由p型半导体区域PR、和与p型半导体区域PR相比杂质浓度小的p型半导体区域即外延区域EX2构成。同样地，漏极区域DR2由p型半导体区域PR、和与p型半导体区域PR相比杂质浓度小的p型半导体区域即外延区域EX2构成。并且，p沟道型场效应晶体管Qp具有：由源极区域SR2和漏极区域DR2夹着的沟道形成区域CH2；形成于沟道形成区域CH2上的栅极绝缘膜GOX2；和形成于栅极绝缘膜GOX2上的栅电极GE2。进一步，在栅电极GE2的两侧的侧壁形成有侧壁间隔件SW。此外，在栅电极GE2的正面、源极区域SR2的正面、和漏极区域DR2的正面形成有硅化物膜。以覆盖像这样构成的p沟道型场效应晶体管Qp的方式，形成层间绝缘膜IL，并形成贯通该层间绝缘膜IL的多个插塞PLG。多个插塞PLG中的1个与源极区域SR2电连接，并且多个插塞PLG中另外1个与漏极区域DR2电连接。进一步，在位于形成有p沟道型场效应晶体管Qp的SOI衬底的半导体层SL下层的支承衬底SUB内，形成有由n型半导体区域构成的n型阱NWL。形成于n型阱NWL的一部分上的埋入绝缘层BOX和半导体层SL被除去。此时，n型阱NWL的一部分与将形成于支承衬底SUB上的层间绝缘膜IL贯通的插塞PLG电连接，在n型阱NWL的一部分的正面形成有硅化物膜。
以如上方式，在SOI衬底的n沟道型场效应晶体管形成区域R1形成有本实施方式1的n沟道型场效应晶体管Qn，且在SOI衬底的p沟道型场效应晶体管形成区域R2形成有本实施方式1的p沟道型场效应晶体管Qp。
此处，包括栅极绝缘膜GOX1、栅电极GE1、沟道形成区域CH1、源极区域SR1、和漏极区域DR1的n沟道型场效应晶体管Qn为模拟电路的构成要素。该模拟电路至少包括1个以上的n沟道型场效应晶体管Qn，SOI衬底的半导体层SL的厚度为2nm以上且24nm以下。此时，例如栅电极GE1的栅极长度为100nm以下。该情况下，施加于n沟道型场效应晶体管Qn的源极区域SR1的电位与施加于漏极区域DR1的电位的差的绝对值为0.4V以上且1.2V以下。此时，0.4V以上即下限值的条件根据在饱和区使用场效应晶体管的条件来决定，另一方面，1.2V以下即上限值的条件根据场效应晶体管不引起击穿的条件来决定。此外，n沟道型场效应晶体管Qn的沟道形成区域CH1内的导电型杂质的杂质浓度大于1×1017/cm3且小于等于1×1018/cm3。
从使饱和特性良好的观点出发，更优选为SOI衬底的半导体层SL的厚度为例如8nm以上且12nm以下。例如栅电极GE1的栅极长度为150nm以下。该情况下，施加于n沟道型场效应晶体管Qn的源极区域SR1的电位与施加于漏极区域DR1的电位的差的绝对值为0.4V以上且1.6V以下。此时，0.4V以上即下限值的条件根据在饱和区使用场效应晶体管的条件来决定，另一方面，1.6V以下即上限值的条件根据场效应晶体管不引起击穿的条件来决定。此外，n沟道型场效应晶体管Qn的沟道形成区域CH1内的导电型杂质的杂质浓度为1×1017/cm3以下。
同样地，包括栅极绝缘膜GOX2、栅电极GE2、沟道形成区域CH2、源极区域SR2、和漏极区域DR2的p沟道型场效应晶体管Qp也为模拟电路的构成要素。该模拟电路至少包括1个以上的p沟道型场效应晶体管Qp，SOI衬底的半导体层SL的厚度为2nm以上且24nm以下。此时，例如栅电极GE2的栅极长度为100nm以下。该情况下，施加于p沟道型场效应晶体管Qp的源极区域SR2的电位与施加于漏极区域DR2的电位的差的绝对值为0.4V以上且1.2V以下。此时，0.4V以上即下限值的条件根据在饱和区使用场效应晶体管的条件来决定，另一方面，1.2V以下即上限值的条件根据场效应晶体管不引起击穿的条件来决定。此外，p沟道型场效应晶体管Qp的沟道形成区域CH2内的导电型杂质的杂质浓度大于1×1017/cm3且小于等于1×1018/cm3。
从使饱和特性良好的观点出发，更优选为SOI衬底的半导体层SL的厚度为例如8nm以上且12nm以下。例如，栅电极GE2的栅极长度为150nm以下。该情况下，施加于p沟道型场效应晶体管Qp的源极区域SR2的电位与施加于漏极区域DR2的电位的差的绝对值为0.4V以上且1.6V以下。此时，0.4V以上即下限值的条件根据在饱和区使用场效应晶体管的条件来决定，另一方面，1.6V以下即上限值的条件根据场效应晶体管不引起击穿的条件来决定。此外，p沟道型场效应晶体管Qp的沟道形成区域CH2内的导电型杂质的杂质浓度为1×1017/cm3以下。
此外，SOI衬底的埋入绝缘层BOX的厚度为10nm以上且20nm以下，在SOI衬底的支承衬底SUB上形成有位于n沟道型场效应晶体管Qn的沟道形成区域CH1的下方、且与埋入绝缘层BOX相接的p型阱PWL。另一方面，在SOI衬底的支承衬底SUB还形成有位于p沟道型场效应晶体管Qp的沟道形成区域CH2的下方，且与埋入绝缘层BOX相接的n型阱NWL。
＜实施方式1的特征＞
＜＜第1特征点＞＞
接下来，对本实施方式1的特征点进行说明。本实施方式1的第1特征点是：形成有构成模拟电路的场效应晶体管的SOI衬底的半导体层的厚度为2nm以上且24nm以下。由此，能够提高构成模拟电路的场效应晶体管的饱和特性。其结果是，能够提高以模拟电路的增益为代表的电路特性。
例如，图8的(a)是表示在体衬底上形成栅电极的栅极长度为60nm的场效应晶体管的情况下，对栅电极施加0.5V～1.2V的范围的栅极电压时的漏极电压(Vds)与漏极电流(Ids)的关系的图表。此外，图8的(b)是表示在半导体层(硅层)的厚度为24nm的SOI衬底上形成栅电极的栅极长度为60nm的场效应晶体管的情况下，对栅电极施加0.5V～1.2V范围的栅极电压时的漏极电压(Vds)与漏极电流(Ids)的关系的图表。进一步，图8的(c)是表示在半导体层(硅层)的厚度为12nm的SOI衬底上形成栅电极的栅极长度为60nm的场效应晶体管的情况下，对栅电极施加0.5V～1.2V范围的栅极电压时的漏极电压(Vds)与漏极电流(Ids)的关系的图表。
首先，从图8的(a)～图8的(c)来看，可知图8的(c)所示的表示漏极电压与漏极电流的关系的图表中的场效应晶体管的饱和特性最优异。此外，图8的(b)所示的表示漏极电压与漏极电流的关系的图表中的场效应晶体管的饱和特性比图8的(c)所示的表示漏极电压与漏极电流的关系的图表中的场效应晶体管的饱和特性差。另一方面，在漏极电压为1.2V以下的区域，图8的(b)所示的表示漏极电压与漏极电流的关系的图表中的场效应晶体管的饱和特性优于图8的(a)所示的表示漏极电压与漏极电流的关系的图表中的场效应晶体管的饱和特性。因而，与在半导体层的厚度为24nm的SOI衬底上形成场效应晶体管的情况和/或在体衬底上形成场效应晶体管的情况相比，在半导体层的厚度为12nm的SOI衬底上形成场效应晶体管的情况下，能够使场效应晶体管的饱和特性优异。换句话说，可知为了提高栅电极的栅极长度被精细化为60nm左右的场效应晶体管的饱和特性，优选在半导体层的厚度为12nm的SOI衬底上形成场效应晶体管。
从以上结果可掌握的基本思想是：与在体衬底上形成短沟道效应显现化的精细化的场效应晶体管相比，在SOI衬底上形成更易提高场效应晶体管的饱和特性，且越是在SOI衬底的半导体层(硅层)的厚度薄的SOI衬底上形成场效应晶体管，则越易于提高场效应晶体管的饱和特性。尤其是在从提高电路特性的观点来看场效应晶体管的饱和特性很重要的模拟电路中，在半导体层(硅层)的厚度较薄的SOI衬底上形成构成模拟电路的场效应晶体管是有用的。
这样的本实施方式1的基本思想能够例如通过采用本实施方式1的第1特征点来具体化，该第1特征点为将形成有构成模拟电路的场效应晶体管的SOI衬底的半导体层的厚度设置为2nm以上且24nm以下。本实施方式1的第1特征点尤其能够通过适用于栅电极的栅极长度被精细化为150nm以下的、短沟道效应易于显现化的场效应晶体管来有效地抑制场效应晶体管的饱和特性的劣化。由此，根据本实施方式1的第1特征点，能够在实现构成模拟电路的场效应晶体管的精细化的同时，提高对模拟电路的电路特性具有重大影响的饱和特性。
与体衬底相比，SOI衬底尤其适用于实现场效应晶体管的低电压驱动(漏极电压和栅极电压)的衬底结构，因此，在SOI衬底上形成场效应晶体管的情况下，能够使场效应晶体管精细化。换句话说，在构成模拟电路的场效应晶体管形成于SOI衬底时，能够实现场效应晶体管的低电压驱动，因而能够实现场效应晶体管的精细化。此时，在场效应晶体管精细化时，可以认为短沟道效应易于显现化，对模拟电路的电路特性具有重大影响的饱和特性易于劣化。关于此点，通过采用本实施方式1的第1特征点，即使是短沟道效应易于显现化的被精细化的场效应晶体管，也能够提高场效应晶体管的饱和特性。像这样，根据本实施方式1的第1特征点，能够在实现构成模拟电路的场效应晶体管的精细化的同时，提高对模拟电路的电路特性具有重大影响的饱和特性。
图9的(a)是在使图1中说明的模拟放大电路低电压驱动的情况下，记入了对模拟放大电路施加的具体电压的电路图。在图9的(a)中，对电源端子VDD施加了1.6V的电压，且对接地端子VSS施加了0V的电压。此外，在图9的(a)中，对场效应晶体管Q的栅电极G(输入端子IT)施加了0.6V的电压，且对场效应晶体管Q的漏极D(输出端子OT)施加了0.8V的电压。尤其是，在本实施方式1中，在SOI衬底上形成场效应晶体管，能够进行场效应晶体管的低电压驱动，因此，即使在图9的(a)所示的低电压下，也能够使模拟放大电路动作。
此处，在图9的(a)中，在对场效应晶体管Q的栅电极施加0.6V的电压(偏压基准点)的状态下施加输入电压(输入信号电压)时，以0.8V为偏压基准点，从与场效应晶体管Q的漏极D连接的输出端子OT输出例如0.8V±0.5V的输出电压(输出信号电压)。此时，在采用具有图8的(c)所示的电流电压特性的场效应晶体管来作为场效应晶体管Q时，图8的(c)所示的场效应晶体管至施加1.6V为止的漏极电压时不引发击穿，因此，可知在图9的(a)所示的条件的范围内不发生击穿且具有良好的饱和特性，因此，在图9的(a)所示的低电压下，成为与使模拟放大电路动作时相适合的场效应晶体管。
另一方面，在采用具有图8的(b)所示的电流电压特性的场效应晶体管来作为场效应晶体管Q时，图8的(b)所示的场效应晶体管至施加1.2V为止的漏极电压时不引发击穿，因此，在图9的(a)所示的条件的范围内，以输出0.8V±0.4V的输出电压(输出信号电压)的方式进行使用的情况下，不发生击穿且具有良好的饱和特性，因此，可知在图9的(a)所示的低电压下，虽然有所限定，但成为能够在使模拟放大电路动作时使用的场效应晶体管。
图9的(b)是表示场效应晶体管的栅电极的栅极长度与图9的(a)所示的模拟放大电路的增益的关系的图表。此处，图9的(b)所示的折线图(1)是表示使用形成于体衬底上的场效应晶体管构成图9的(a)所示的模拟放大电路的情况下的栅极长度与增益的关系的图表。另一方面，图9的(b)所示的折线图(2)是表示使用形成于半导体层(硅层)的厚度为24nm的SOI衬底上的场效应晶体管构成图9的(a)所示的模拟放大电路的情况下的栅极长度与增益的关系的图表。此外，图9的(b)所示的折线图(3)是表示使用形成于半导体层(硅层)的厚度为12nm的SOI衬底上的场效应晶体管构成图9的(a)所示的模拟放大电路的情况下的栅极长度与增益的关系的图表。在图9的(b)中，相对于表示使用形成于体衬底上的场效应晶体管的情况下的栅极长度与增益的关系的折线图(1)，表示使用形成于半导体层(硅层)的厚度为24nm的SOI衬底上的场效应晶体管的情况下的栅极长度与增益的关系的折线图(2)中，使栅极长度变化时的增益的变化显著变大。进一步，相对于表示使用形成于体衬底上的场效应晶体管的情况下的栅极长度与增益的关系的折线图(1)，表示使用形成于半导体层(硅层)的厚度为12nm的SOI衬底上的场效应晶体管的情况下的栅极长度与增益的关系的折线图(3)中，使栅极长度变化时的增益的变化更显著变大。这是因为与形成于体衬底上的场效应晶体管的饱和特性相比，形成于半导体层(硅层)的厚度为24nm的SOI衬底上的场效应晶体管的饱和特性、和/或形成于半导体层(硅层)的厚度为12nm的SOI衬底上的场效应晶体管的饱和特性良好。因而，从图9的(b)所示的结果来看，在使栅电极的栅极长度相同的情况下，与使用形成于体衬底上的场效应晶体管相比，使用形成于半导体层的厚度为24nm的SOI衬底上的场效应晶体管、和/或形成于半导体层的厚度为12nm的SOI衬底上的场效应晶体管时能够使模拟放大电路的增益变大。换句话说，与使用形成于体衬底上的场效应晶体管相比，使用形成于半导体层(硅层)的厚度为24nm的SOI衬底上的场效应晶体管、和/或形成于半导体层(硅层)的厚度为12nm的SOI衬底上的场效应晶体管时，能够提高模拟放大电路的电路特性。由此可知，在形成有构成模拟放大电路的场效应晶体管的SOI衬底的半导体层的厚度为24nm以下的情况下，能够提高模拟放大电路的电路特性。但是，在形成有构成模拟放大电路的场效应晶体管的SOI衬底的半导体层的厚度小于2nm的情况下，SOI衬底本身的制造困难。由此，在形成有构成模拟放大电路的场效应晶体管的SOI衬底的半导体层的厚度为2nm以上且24nm以下的情况下，能够得到在确保制造SOI衬底本身的容易性的同时，提高模拟放大电路的电路特性这样的显著的效果。
换个角度来看，例如在图9的(b)中，在使用形成于体衬底上的场效应晶体管并将模拟放大电路的增益设计为“46”的情况下，根据折线图(1)，需要将栅电极的栅极长度设为400nm(0.4μm)。与此相对，在图9的(b)中，在使用形成于半导体层(硅层)的厚度为12nm的SOI衬底上的场效应晶体管并将模拟放大电路的增益设计为“46”的情况下，根据折线图(3)，将栅电极的栅极长度设为90nm(0.09μm)即可。因而，意味着使用形成于半导体层(硅层)的厚度为12nm的SOI衬底上的场效应晶体管来构成模拟放大电路的情况下的场效应晶体管的平面尺寸能够缩小为使用形成于体衬底上的场效应晶体管来构成模拟放大电路的情况下的场效应晶体管的平面尺寸的5％左右。像这样，在使用本实施方式1的场效应晶体管来构成图9的(a)所示的模拟放大电路时，能够大幅减小场效应晶体管的占用面积，由此，能够实现含有模拟放大电路的半导体器件的精细化。换句话说，在采用本实施方式1的第1特征点时，在使本实施方式1的场效应晶体管的平面尺寸形成为与形成于体衬底上的场效应晶体管的平面尺寸相同的情况下，能够实现模拟放大电路的电路特性的提高。另一方面，在采用本实施方式1的第1特征点时，在使由本实施方式1的场效应晶体管构成的模拟放大电路的增益与由形成于体衬底的场效应晶体管构成的模拟放大电路的增益相同的情况下，能够实现包含模拟放大电路的半导体器件的小型化。另外，只要实现半导体器件的小型化，就能够减少用于驱动电路的电流，因此，也能够实现半导体器件的低耗电化。
接下来，图10的(a)是使图1中说明的模拟放大电路在与图9的(a)的动作条件相比高电压驱动的情况下，记入了对模拟放大电路施加的具体电压的电路图。在图10的(a)中，对电源端子VDD施加有3.0V的电压，且对接地端子VSS施加有0V的电压。此外，在图10的(a)中，对场效应晶体管Q的栅电极G(输入端子IT)施加有1.1V的电压，且对场效应晶体管Q的漏极D(输出端子OT)施加有1.5V的电压。
此处，在图10的(a)中，在对场效应晶体管Q的栅电极施加1.1V(偏压基准点)的电压的状态下施加输入电压(输入信号电压)时，以1.5V为偏压基准点，从与场效应晶体管Q的漏极D连接的输出端子OT输出例如1.5V±1.0V的输出电压(输出信号电压)。此时，在采用具有图8的(c)所示的电流电压特性的场效应晶体管来作为场效应晶体管Q时，图8的(c)所示的场效应晶体管至施加有1.6V为止的漏极电压的情况下不引发击穿，但在其以上的漏极电压下，引发击穿，因此，在图10的(a)所示的条件范围中，在以输入1.5V±0.1V的输出电压(输出信号电压)的方式进行使用的情况下，不发生击穿且具有良好的饱和特性。由此，即使在图10的(a)所示的高电压驱动的情况下，虽然有所限定，但具有图8的(c)所示的电流电压特性的场效应晶体管也成为能够在使模拟放大电路动作时使用的场效应晶体管。
另一方面，在采用具有图8的(b)所示的电流电压特性的场效应晶体管作为场效应晶体管Q时，图8的(b)所示的场效应晶体管在施加有超过1.2V的漏极电压的情况下引发击穿。由此，在使具有图8的(b)所示的电流电压特性的场效应晶体管在如图10的(a)所示的高电压驱动的情况下，无法在使模拟放大电路动作时使用。
图10的(b)是表示场效应晶体管的栅电极的栅极长度与图10的(a)所示的模拟放大电路的增益的关系的图表。此处，图10的(b)所示的折线图(1)是表示使用形成于体衬底上的场效应晶体管来构成图10的(a)所示的模拟放大电路的情况下的栅极长度与增益的关系的图表。另一方面，图10的(b)所示的折线图(2)是表示使用形成于半导体层(硅层)的厚度为24nm的SOI衬底上的场效应晶体管来构成图10的(a)所示的模拟放大电路的情况下的栅极长度与增益的关系的图表。此外，图10的(b)所示的折线图(3)是表示使用形成于半导体层(硅层)的厚度为12nm的SOI衬底上的场效应晶体管来构成图10的(a)所示的模拟放大电路的情况下的栅极长度与增益的关系的图表。
在图10的(b)中，相对于表示使用形成于体衬底上的场效应晶体管的情况下的栅极长度与增益的关系的折线图(1)，表示使用形成于半导体层(硅层)的厚度为24nm的SOI衬底上的场效应晶体管的情况下的栅极长度与增益的关系的折线图(2)为同等水平，这与图9的(b)不同。这是因为：如由图8的(b)的虚线包围的区域所示，在形成于半导体层(硅层)的厚度为24nm的SOI衬底的场效应晶体管中，在漏极电压超过1.0V时发生击穿，源极区域与漏极区域之间的电阻(rds)下降。即因为：在将源极区域与漏极区域之间的电阻设为“rds”、传输电导设为“gm”时，模拟放大电路的增益可用“rds”דgm”来表示，因此，在发生击穿，源极区域与漏极区域之间的电阻(rds)下降时，模拟放大电路的增益下降。
另一方面，相对于表示使用形成于体衬底的场效应晶体管的情况下的栅极长度与增益的关系的折线图(1)，表示使用形成于半导体层(硅层)的厚度为12nm的SOI衬底上的场效应晶体管的情况下的栅极长度与增益的关系的折线图(3)中，使栅极长度变化时的增益的变化显著变大。这是因为：如图8的(c)所示，在漏极电压的较广的范围内，与形成于体衬底的场效应晶体管的饱和特性相比，形成于半导体层(硅层)的厚度为12nm的SOI衬底上的场效应晶体管的饱和特性良好。
因而，在范围较广的漏极电压的范围内，从提高模拟放大电路的增益的观点出发，优选为形成有构成模拟放大电路的场效应晶体管的SOI衬底的半导体层的厚度为12nm以下。另一方面，在SOI衬底的半导体层的厚度小于8nm时，源极区域与漏极区域之间的电阻(rds)变得过高，因此，优选为形成有构成模拟放大电路的场效应晶体管的SOI衬底的半导体层的厚度为8nm以上。从以上内容来看，尤其是从在范围较广的漏极电压的范围内提高模拟放大电路的电路特性的观点出发，优选为形成有构成模拟放大电路的场效应晶体管的SOI衬底的半导体层的厚度为8nm以上且12nm以下。
＜＜第2特征点＞＞
接下来，本实施方式1的第2特征点在于：形成于SOI衬底上的场效应晶体管的沟道形成区域内的导电型杂质的杂质浓度为1×1018/cm3以下，优选为3×1017/cm3，更优选为1×1017/cm3以下。具体而言，本实施方式1的第2特征点在于：例如在图7中，包含于n沟道型场效应晶体管Qn的沟道形成区域CH1的p型杂质(硼等)的杂质浓度为1×1018/cm3以下，优选为1×1017/cm3以下。同样地，本实施方式1的第2特征点在于：例如在图7中，包含于p沟道型场效应晶体管Qp的沟道形成区域CH2的n型杂质(磷和/或砷)的杂质浓度为1×1018/cm3以下，优选为1×1017/cm3以下。由此，例如在模拟电路包含多个n沟道型场效应晶体管Qn的情况下，能够在多个n沟道型场效应晶体管Qn彼此之间降低包含于沟道形成区域CH1的p型杂质的杂质浓度的偏差。例如存在作为模拟电路的构成要素而包含差分放大器的情况，该差分放大器构成为含有具有彼此相同的特性的多个n沟道型场效应晶体管Qn。
具体而言，图11是示意性地表示差分放大器的功能及电路构成的图。例如，差分放大器包括输入端子“A”和输入端子“B”，且具有在输入到输入端子“A”的输入信号比输入到输入端子“B”的输入信号大的情况下，从输出端子“OUT”输出“1”，在其他情况下从输出端子“OUT”输出“0”的功能。具有这样的功能的差分放大器如图11所示，由偏压部、差分放大部、放大部、和输出部构成。并且，在着眼于差分放大部时，n沟道型场效应晶体管Q1的栅电极与输入端子“A”连接，且n沟道型场效应晶体管Q2的栅电极与输入端子“B”连接。此时，要求n沟道型场效应晶体管Q1和n沟道型场效应晶体管Q2为同一特性。即，优选为n沟道型场效应晶体管Q1的阈值电压与n沟道型场效应晶体管Q2的阈值电压相同。其原因在于：在输入到输入端子“A”的输入信号和输入到输入端子“B”的输入信号相等的情况下，需要从输出端子“OUT”输出“0”。即，在n沟道型场效应晶体管Q1的阈值电压与n沟道型场效应晶体管Q2的阈值电压不同时，即使输入到输入端子“A”的输入信号与输入到输入端子“B”的输入信号相等，也可能因阈值电压的偏差而引起误动作。并且，例如为了使n沟道型场效应晶体管Q1的阈值电压与n沟道型场效应晶体管Q2的阈值电压相等，需要使包含于n沟道型场效应晶体管Q1的沟道形成区域的p型杂质的杂质浓度与包含于n沟道型场效应晶体管Q2的沟道形成区域的p型杂质的杂质浓度相等。关于此点，在使包含于沟道形成区域的p型杂质的杂质浓度变高时，杂质浓度的偏差变大，因而n沟道型场效应晶体管Q1的阈值电压与n沟道型场效应晶体管Q2的阈值电压的偏差变大。于是，在本实施方式1中，将包含于n沟道型场效应晶体管Q1的沟道形成区域的p型杂质的杂质浓度设置为1×1018/cm3以下，优选为设置为1×1017/cm3以下。同样地，在本实施方式1中，将包含于n沟道型场效应晶体管Q1的沟道形成区域的p型杂质的杂质浓度设置为1×1018/cm3以下，优选设置为1×1017/cm3以下。由此，根据本实施方式1的第2特征点，能够例如降低包含于差分放大器的n沟道型场效应晶体管Q1和n沟道型场效应晶体管Q2各自的沟道形成区域所含有的p型杂质的杂质浓度的偏差。由此，根据本实施方式1的第2特征点，能够缩小n沟道型场效应晶体管Q1的阈值电压与n沟道型场效应晶体管Q2的阈值电压的偏差，从而能够提高差分放大器的动作可靠性。
＜＜第2特征点导致的副作用＞＞
但是，在采用将形成于SOI衬底上的场效应晶体管的沟道形成区域内的导电型杂质的杂质浓度设置为1×1018/cm3以下，优选设置为1×1017/cm3以下这样的本实施方式1的第2特征点时，会产生场效应晶体管的阈值电压下降这样的副作用。这样的场效应晶体管的阈值电压的下降会招致亚阈值漏电流(subthreshold leakage current)的增加，从而会增加半导体器件的耗电。因而，为了抑制亚阈值漏电流的增加，需要抑制场效应晶体管的阈值电压的下降，为了维持形成于SOI衬底上的场效应晶体管的阈值电压，需要提高包含于场效应晶体管的沟道形成区域内的导电型杂质的杂质浓度。于是，在本实施方式1中，实施了抑制因采用第2特征点而诱发的阈值电压下降这样的副作用的设计。即，在本实施方式1中，作为抑制亚阈值漏电流增加的手段，实施不依赖提高包含于场效应晶体管的沟道形成区域内的导电型杂质的杂质浓度的、采用代替手段的设计。
＜＜抑制副作用的对策1＞＞
抑制副作用的对策1的基本思想是：在SOI衬底的支承衬底的部分中的、位于形成于SOI衬底上的场效应晶体管的沟道形成区域的下方且与埋入绝缘层相接的部分形成阱区域，对该阱区域施加背栅电压。由此，即使采用将包含于场效应晶体管的沟道形成区域的导电型杂质的杂质浓度设置为1×1018/cm3以下，优选设置为1×1017/cm3以下这一本实施方式1的第2特征点，也能够通过施加于阱区域的背栅电压来抑制场效应晶体管的亚阈值漏电流的增加。具体而言，例如在图7中，在位于形成于SOI衬底上的n沟道型场效应晶体管Q1的沟道形成区域CH1的下方且与埋入绝缘层BOX相接的部分形成p型阱PWL，对该p型阱PWL施加由负偏压构成的背栅电压。由此，通过背栅电压，n沟道型场效应晶体管Q1的沟道形成区域CH1的电势被抬升，其结果是，能够抑制n沟道型场效应晶体管Q1的亚阈值漏电流的增加。尤其是在本实施方式1中在从n沟道型场效应晶体管Q1的非动作时至动作时能够施加背栅电压。
另外，作为从非动作时至动作时持续施加背栅电压之外的例子，还能够构成为仅在非动作时施加背栅电压，在动作时不施加背栅电压。由此，能够抑制未使用时的漏电流，并且能够在动作时提高低阈值状态下的驱动电流。
此外，也能够在非动作时施加背栅电压，且在动作时分时地施加背栅电压或不施加背栅电压。进一步，也可以构成为在动作时施加背栅电压，且在非动作时仅对某个区域施加背栅电压，而对其他区域不施加背栅电压。
同样地，例如，在图7中，在位于形成于SOI衬底上的p沟道型场效应晶体管Q2的沟道形成区域CH2的下方且与埋入绝缘层BOX相接的部分形成n型阱NWL，对该n型阱NWL施加由正偏压构成的背栅电压。由此，能够通过背栅电压来抑制p沟道型场效应晶体管Q2的亚阈值漏电流的增加。尤其是在本实施方式1中能够在从p沟道型场效应晶体管Q2的非动作时至动作时施加背栅电压。
另外，作为从非动作时至动作时持续施加背栅电压之外的例子，也可以构成为仅在非动作时施加背栅电压，在动作时不施加背栅电压。由此，能够抑制未使用时的漏电流，并且在动作时能够提高低阈值状态下的驱动电流。
此外，也可以在非动作时施加背栅电压，且在动作时分时地施加背栅电压或不施加背栅电压。进一步，也可以构成为在动作时施加背栅电压，且在非动作时仅对某个区域施加背栅电压，而对其他区域不施加背栅电压。
此处，在本实施方式中，采用埋入绝缘层BOX的厚度为10nm以上且20nm以下的SOTB技术。由此，在本实施方式1的对策1中，能够通过基于对阱区域施加的背栅电压的场效应晶体管的沟道的电势控制，来抑制不必要的漏电流。
＜＜抑制副作用的对策2＞＞
接着，抑制副作用的对策2的基本思想是：利用所谓的“费米能级钉扎效应(FermiLevel Pinning)”来抑制场效应晶体管的阈值电压的下降。“费米能级钉扎效应”是如下所示的现象。例如，在着眼于n沟道型场效应晶体管的情况下，对栅电极使用n型多晶硅膜。此时，在对栅极绝缘膜添加例如铪和/或铝等介电常数比氧化硅膜高的元素时，n型多晶硅膜的费米能级改变的现象。具体而言，通常情况下，n型多晶硅膜的费米能级位于传导带附近，在对栅极绝缘膜添加铪和/或铝时，n型多晶硅膜的费米能级改变至价带侧。这意味着n沟道型场效应晶体管的阈值电压上升。通常在构成栅电极的n型多晶硅膜的费米能级位于传导带附近的情况下，能够确保设计值的阈值电压，在发生上述“费米能级钉扎效应”时，n沟道型场效应晶体管的阈值电压会从设计值向变高的方向偏离。因而，通常会驱使人们抑制“费米能级钉扎效应”。
然而，本发明人实现了构思的转变，着眼于在发生“费米能级钉扎效应”时，n沟道型场效应晶体管的阈值电压上升这一点，有意引发“费米能级钉扎效应”来抑制因采用上述本实施方式1的第2特征点而造成阈值电压下降这一副作用。即，作为抑制副作用的对策2，在本实施方式1中，构成为使n沟道型场效应晶体管的栅极绝缘膜含有例如以铪和/或铝为代表的介电常数比氧化硅膜高的元素。由此，根据本实施方式1，能够有意引发“费米能级钉扎效应”，其结果是，能够有效地抑制n沟道型场效应晶体管的阈值电压的下降。
同样地，例如在着眼于p沟道型场效应晶体管的情况下，对栅电极使用p型多晶硅膜。此时，在对栅极绝缘膜添加例如介电常数比氧化硅膜高的元素时，p型多晶硅膜的费米能级改变(“费米能级钉扎效应”)。具体而言，通常情况下，p型多晶硅膜的费米能级位于价带附近，但在对栅极绝缘膜添加介电常数比氧化硅膜高的元素时，p型多晶硅膜的费米能级改变至传导带侧。因而，在p沟道型场效应晶体管中，也能够有意地引发“费米能级钉扎效应”，其结果是，能够有效地抑制p沟道型场效应晶体管的阈值电压的下降。
(实施方式2)
在本实施方式2中，对在同一SOI衬底上形成构成模拟电路的场效应晶体管和构成数字电路的场效应晶体管的例子进行说明。
＜对场效应晶体管所要求的特性的不同＞
对构成模拟电路的场效应晶体管所要求的特性和对构成数字电路的场效应晶体管所要求的特性不同。具体而言，对构成模拟电路的场效应晶体管要求饱和特性良好、源极与漏极之间的耐压和栅极绝缘膜的耐压高。另一方面，在数字电路中，因频繁实施构成数字电路的场效应晶体管的切换，所以对构成数字电路的场效应晶体管要求高速的切换特性。像这样，在构成模拟电路的场效应晶体管和构成数字电路的场效应晶体管中，所要求的特性不同。由此，构成模拟电路的场效应晶体管的器件结构和构成数字电路的场效应晶体管的器件结构必然不同。在下文中，对在同一SOI衬底上形成的构成模拟电路的场效应晶体管和构成数字电路的场效应晶体管的器件结构进行说明。
＜器件结构＞
图12是表示本实施方式2的多个场效应晶体管的器件结构的剖视图。具体而言，在图12中，在模拟电路形成区域ACR1形成有构成模拟电路的n沟道型场效应晶体管Qn1a，而在数字电路形成区域DCR1形成有构成数字电路的n沟道型场效应晶体管Qn1b。另外，作为构成要素，模拟电路不仅包括n沟道型场效应晶体管Qn1a还包括p沟道型场效应晶体管，并且，作为构成要素，数字电路也是不仅包括n沟道型场效应晶体管Qn1b，也包括p沟道型场效应晶体管，但在图12中进行了省略。此处，SOI衬底的半导体层(硅层)SL的厚度为2nm以上且24nm以下。
＜＜n沟道型场效应晶体管Qn1a的器件结构＞＞
在图12中，在SOI衬底的模拟电路形成区域ACR1形成有n沟道型场效应晶体管Qn1a。n沟道型场效应晶体管Qn1a具有：形成于SOI衬底的半导体层(硅层)SL的源极区域SR1a；和形成于SOI衬底的半导体层(硅层)SL且与源极区域SR1a隔开间隔形成的漏极区域DR1a。此时，源极区域SR1a由n型半导体区域NR1a和与该n型半导体区域NR1a相比杂质浓度低的外延区域EX1a构成。同样地，漏极区域DR1a也由n型半导体区域NR1a和与该n型半导体区域NR1a相比杂质浓度低的外延区域EX1a构成。并且，n沟道型场效应晶体管Qn1a具有：夹在源极区域SR1a与漏极区域DR1a之间的沟道形成区域CH1a；形成于沟道形成区域CH1a上的栅极绝缘膜GOX1a；和形成于栅极绝缘膜GOX1a上的栅电极GE1a。此处，在栅电极GE1a的两侧的侧壁形成有侧壁间隔件SW。另一方面，在SOI衬底的支承衬底SUB，形成有位于n沟道型场效应晶体管Qn1a的沟道形成区域CH1a的下方且与埋入绝缘层BOX相接的p型阱PWL1a。构成为能够对该p型阱PWL1a例如施加由负偏压构成的背栅电压。以上述方式，在SOI衬底的模拟电路形成区域ACR1形成有本实施方式2的n沟道型场效应晶体管Qn1a。
＜＜n沟道型场效应晶体管Qn1b的器件结构＞＞
接着，在图12中，在SOI衬底的数字电路形成区域DCR1形成有n沟道型场效应晶体管Qn1b。n沟道型场效应晶体管Qn1b具有：形成于SOI衬底的半导体层(硅层)SL的源极区域SR1b；和形成于SOI衬底的半导体层(硅层)SL且与源极区域SR1b隔开距离形成的漏极区域DR1b。此时，源极区域SR1b由n型半导体区域NR1b和与该n型半导体区域NR1b相比杂质浓度低的外延区域EX1b构成。同样地，漏极区域DR1b也由n型半导体区域NR1b和与该n型半导体区域NR1b相比杂质浓度低的外延区域EX1b构成。并且，n沟道型场效应晶体管Qn1b具有：夹在源极区域SR1b和漏极区域DR1b之间的沟道形成区域CH1b；形成于沟道形成区域CH1b上的栅极绝缘膜GOX1b；和形成于栅极绝缘膜GOX1b上的栅电极GE1b。此处，在栅电极GE1b的两侧的侧壁形成有侧壁间隔件SW。另一方面，在SOI衬底的支承衬底SUB形成有位于n沟道型场效应晶体管Qn1b的沟道形成区域CH1b的下方且与埋入绝缘层BOX相接的p型阱PWL1b。构成为能够对该p型阱PWL1b施加例如由负偏压构成的背栅电压。以如上方式，在SOI衬底的数字电路形成区域DCR1形成有本实施方式2的n沟道型场效应晶体管Qn1b。
＜＜不同点＞＞
以如上方式构成的n沟道型场效应晶体管Qn1a和n沟道型场效应晶体管Qn1b因模拟电路和数字电路各自所要求的特性的不同而在器件结构方面存在不同点。在下文中，对n沟道型场效应晶体管Qn1a和n沟道型场效应晶体管Qn1b的不同点进行说明。
首先，第1不同点是：n沟道型场效应晶体管Qn1a中的源极区域SR1a与漏极区域DR1a之间的绝缘耐压比n沟道型场效应晶体管Qn1b中的源极区域SR1b与漏极区域DR1b之间的绝缘耐压大。这是因为与数字电路相比，模拟电路中要求的绝缘耐压高。因而，如图12所示，在本实施方式2中，n沟道型场效应晶体管Qn1a的栅电极GE1a的栅极长度比n沟道型场效应晶体管Qn1b的栅电极GE1b的栅极长度长。
其次，第2不同点是：n沟道型场效应晶体管Qn1a中的栅极绝缘膜GOX1a的绝缘耐压比n沟道型场效应晶体管Qn1b中的栅极绝缘膜GOX1b的绝缘耐压大。这是因为与数字电路相比，模拟电路中要求的绝缘耐压高。因而，如图12所示，在本实施方式2中，n沟道型场效应晶体管Qn1a的栅极绝缘膜GOX1a的厚度比n沟道型场效应晶体管Qn1b的栅极绝缘膜GOX1b的厚度厚。
再次，第3不同点是：例如在数字电路中，对于构成数字电路的n沟道型场效应晶体管Qn1b要求具有高速切换特性。因此，对构成数字电路的n沟道型场效应晶体管Qn1b要求电流驱动力较大。因而，需要使构成数字电路的n沟道型场效应晶体管Qn1b的阈值电压比构成模拟电路的n沟道型场效应晶体管Qn1a的阈值电压低。作为实现该第3不同点的一例，能够使构成n沟道型场效应晶体管Qn1a的栅电极GE1a的导体膜的构成材料与构成n沟道型场效应晶体管Qn1b的栅电极GE1b的导体膜的构成材料不同。由此，能够使n沟道型场效应晶体管Qn1a的栅电极GE1a的功函数与n沟道型场效应晶体管Qn1b的栅电极GE1b的功函数不同。其结果是，能够使构成数字电路的n沟道型场效应晶体管Qn1b的阈值电压与构成模拟电路的n沟道型场效应晶体管Qn1a的阈值电压不同。
＜电路例＞
本实施方式2中的半导体器件在同一SOI衬底上形成有构成模拟电路的n沟道型场效应晶体管Qn1a和构成数字电路的n沟道型场效应晶体管Qn1b。这样的混装有模拟电路和数字电路的本实施方式2中的半导体器件例如能够适用于由模拟电路和数字电路构成的A/D转换器的构成。在下文中，对能够适用本实施方式2中的半导体器件的A/D转换器的构成进行说明。
图13是表示逐次比较型A/D转换器的电路构成的电路框图。在图13中，逐次比较型A/D转换器具有：基于采样时钟输入模拟输入电压Vin的采样保持电路；比较由采样保持电路采样保持的输入电压和基准电压的比较器；和基于时钟生成逐次比较时钟的逐次比较时钟生成部。进一步，逐次比较型A/D转换器具有逐次比较寄存器(SAR)、DA转换器、和输出寄存器。像这样构成的逐次比较型A/D转换器通过比较器比较例如由DA转换器产生的第1电压(例如，设为FS/2)和由采样保持电路采样保持的输入电压“Vin”。并且，在输入电压＞第1电压(FS/2)的情况下，使最高位比特为“1”，另一方面，在输入电压＜第1电压(FS/2)的情况下，使最高位比特为“0”。然后，DA转换器产生第2电压(FS/2+FS/4)的电压，用比较器比较该第2电压和输入电压，并基于比较结果决定最高位的下一位的比特。通过反复进行这样的动作，从输出寄存器输出与输入电压对应的数字输出。逐次比较型A/D转换器以此种方式动作。
这样的逐次比较型A/D转换器包含例如以采样保持电路为代表的模拟电路和以逐次比较寄存器(SAR)为代表的数字电路。因而，混装有模拟电路和数字电路的本实施方式2的半导体器件能够适用于例如由模拟电路和数字电路构成的逐次比较型A/D转换器的构成。
＜第2特征点产生的副作用＞
在本实施方式2的半导体器件中，也采用形成于SOI衬底上的n沟道型场效应晶体管Qn1a的沟道形成区域CH1a内的导电型杂质的杂质浓度为1×1018/cm3以下，优选为1×1017/cm3以下这样的所述实施方式1的第2特征点。同样地，在本实施方式2中，采用形成于SOI衬底上的n沟道型场效应晶体管Qn1b的沟道形成区域CH1b内的导电型杂质的杂质浓度为1×1018/cm3以下，优选为1×1017/cm3以下这样的所述实施方式1的第2特征点。该情况下，如所述实施方式1中也说明过那样，会产生场效应晶体管的阈值电压下降这样的副作用。
＜抑制副作用的对策1＞
抑制副作用的对策1的基本思想是：在SOI衬底的支承衬底的部分中的、位于形成于SOI衬底上的场效应晶体管(n沟道型场效应晶体管Qn1a、n沟道型场效应晶体管Qn1b)的沟道形成区域(CH1a，CH1b)的下方，且与埋入绝缘层BOX相接的部分形成p型阱(PWL1a，PWL1b)，对该p型阱(PWL1a，PWL1b)施加背栅电压。由此，即使采用了包含于场效应晶体管(n沟道型场效应晶体管Qn1a，n沟道型场效应晶体管Qn1b)的沟道形成区域(CH1a，CH1b)的导电型杂质的杂质浓度为1×1018/cm3以下，优选为1×1017/cm3以下这一第2特征点，也能够通过施加于p型阱PWL的背栅电压，抑制场效应晶体管(n沟道型场效应晶体管Qn1a，n沟道型场效应晶体管Qn1b)的阈值电压的下降。
＜抑制副作用的对策2＞
接着，抑制副作用的对策2的基本思想是：与所述实施方式1同样，利用所谓的“费米能级钉扎效应”来抑制场效应晶体管的阈值电压的下降。此处，在本实施方式2中，例如构成模拟电路的n沟道型场效应晶体管Qn1a的栅极绝缘膜GOX1a构成为包含介电常数比氧化硅膜高的材料(High-k)，另一方面，构成数字电路的n沟道型场效应晶体管Qn1b的栅极绝缘膜GOX1b能够由氧化硅膜构成。该情况下，能够使构成模拟电路的n沟道型场效应晶体管Qn1a的阈值电压高于构成数字电路的n沟道型场效应晶体管Qn1b的阈值电压。
进一步，在数字电路中，为了降低构成数字电路的n沟道型场效应晶体管Qn1b处的亚阈值漏电流，也能够使构成数字电路的n沟道型场效应晶体管Qn1b的栅极绝缘膜GOX1b构成为含有介电常数比氧化硅膜高的材料。此时，优选为例如构成模拟电路的n沟道型场效应晶体管Qn1a的栅极绝缘膜GOX1a中的“High-k材料”的含有量比构成数字电路的n沟道型场效应晶体管Qn1a的栅极绝缘膜GOX1b中的“High-k材料”含有量少。以下，对其理由进行说明。
例如，“费米能级钉扎效应”可理解为如下现象：在对由氧化硅膜构成的栅极绝缘膜添加以铪和/或铝为代表的“High-k材料”时，由于在栅极绝缘膜中形成固定电荷(氧空穴)，栅极绝缘膜与栅电极的界面处的电子的分布变化，费米能级改变。即，在对栅极绝缘膜添加“High-k材料”时，会形成固定电荷。并且，通过对该固定电荷捕获电子或电子脱离，而发生电子的移动，从而发生电噪声。因而，对栅极绝缘膜添加的“High-k材料”越多，则形成于栅极绝缘膜中的固定电荷的个数越多。这意味着对栅极绝缘膜添加的“High-k材料”越多，则电噪声成分越多。
关于此点，与数字电路相比，模拟电路易于受到噪声的影响。尤其是在本实施方式2中，通过在SOI衬底上形成构成模拟电路的场效应晶体管，实现了低电压驱动。这意味着模拟电路中的信号成分变小。另一方面，即使实现低电压驱动，噪声成分也不会减少，因而，S/N比(信/噪比)变小。并且，在形成于栅极绝缘膜中的固定电荷变多时，电噪声成分进一步变多，导致S/N比进一步下降。因而，在本实施方式2中，为了抑制构成模拟电路的场效应晶体管的阈值电压的下降，采取对栅极绝缘膜添加“High-k材料”的对策，并且使添加至栅极绝缘膜中的“High-k材料”为最小限。由此，在本实施方式2中，构成模拟电路的场效应晶体管的栅极绝缘膜中的“High-k材料”的含有量比构成数字电路的场效应晶体管的栅极绝缘膜中的“High-k材料”的含有量少。由此，在构成模拟电路的场效应晶体管中，能够得到在抑制S/N比的下降的同时，能够抑制阈值电压的下降这样的显著的效果。
以上，基于由本发明人完成的发明的实施方式对发明进行了具体说明，但本发明不限定于所述实施方式，能够在不脱离其宗旨的范围内进行各种变更，这是不言自明的。
所述实施方式包括以下方式。
(附记1)
一种半导体器件，具有：
支承衬底；
绝缘层，其形成于所述支承衬底上；
半导体层，其形成于所述绝缘层上；
第1源极区域，其形成于所述半导体层内；
第1漏极区域，其形成于所述半导体层内，且与所述第1源极区域隔开间隔地形成；
第1沟道形成区域，其由所述第1源极区域和所述第1漏极区域夹着；
第1栅极绝缘膜，其形成于所述第1沟道形成区域上；和
第1栅电极，其形成于所述第1栅极绝缘膜上，
包含所述第1栅极绝缘膜、所述第1栅电极、所述第1沟道形成区域、所述第1源极区域和所述第1漏极区域的第1场效应晶体管为第1模拟电路的构成要素，
所述第1模拟电路至少包含1个以上的所述第1场效应晶体管，所述半导体层的厚度为2nm以上且24nm以下，
半导体器件具有：
第2源极区域，其形成于所述半导体层内，且与所述第1源极区域和所述第1漏极区域隔开间隔地形成；
第2漏极区域，其形成于所述半导体层内，且与所述第1源极区域、所述第1漏极区域和所述第2源极区域隔开间隔地形成；
第2沟道形成区域，其由所述第2源极区域和所述第2漏极区域夹着；
第2栅极绝缘膜，其形成于所述第2沟道形成区域上，且与所述第1栅极绝缘膜隔开间隔地形成；和
第2栅电极，其形成于所述第2栅极绝缘膜上，且与所述第1栅电极隔开间隔地形成，
包含所述第2栅极绝缘膜、所述第2栅电极、所述第2沟道形成区域、所述第2源极区域和所述第2漏极区域的第2场效应晶体管为第1数字电路的构成要素。
(附记2)
在附记1所述的半导体器件中，
所述第2沟道形成区域内的导电型杂质的杂质浓度为1×1017/cm3以下，
所述第1栅极绝缘膜含有介电常数比氧化硅膜高的材料，
所述第2栅极绝缘膜由氧化硅膜构成。
(附记3)
在附记1所述的半导体器件中，
所述第2沟道形成区域内的导电型杂质的杂质浓度为1×1017/cm3以下，
所述第1栅极绝缘膜含有介电常数比氧化硅膜高的材料，
所述第2栅极绝缘膜含有介电常数比氧化硅膜高的材料，
所述第1栅极绝缘膜中的所述材料的含有量比所述第2栅极绝缘膜中的所述材料的含有量少。
(附记4)
一种半导体器件，其具有：
支承衬底；
绝缘层，其形成于所述支承衬底上；
半导体层，其形成于所述绝缘层上；
第1源极区域，其形成于所述半导体层内；
第1漏极区域，其形成于所述半导体层内，且与所述第1源极区域隔开间隔地形成；
第1沟道形成区域，其由所述第1源极区域和所述第1漏极区域夹着；
第1栅极绝缘膜，其形成于所述第1沟道形成区域上；
第1栅电极，其形成于所述第1栅极绝缘膜上；
第2源极区域，其形成于所述半导体层内，且与所述第1源极区域和所述第1漏极区域隔开间隔地形成；
第2漏极区域，其形成于所述半导体层内，且与所述第1源极区域、所述第1漏极区域和所述第2源极区域隔开间隔地形成；
第2沟道形成区域，其由所述第2源极区域和所述第2漏极区域夹着；
第2栅极绝缘膜，其形成于所述第2沟道形成区域上，且与所述第1栅极绝缘膜隔开间隔地形成；和
第2栅电极，其形成于所述第2栅极绝缘膜上，且与所述第1栅电极隔开间隔地形成，
包含所述第1栅极绝缘膜、所述第1栅电极、所述第1沟道形成区域、所述第1源极区域和所述第1漏极区域的第1场效应晶体管为A/D转换器的模拟电路的构成要素，
包含所述第2栅极绝缘膜、所述第2栅电极、所述第2沟道形成区域、所述第2源极区域和所述第2漏极区域的第2场效应晶体管为A/D转换器的数字电路的构成要素，
所述半导体层的厚度为2nm以上且24nm以下。
(附记5)
在附记4所述的半导体器件中，
所述第1场效应晶体管的所述第1源极区域与所述第1漏极区域之间的绝缘耐压比所述第2场效应晶体管的所述第2源极区域与所述第2漏极区域之间的绝缘耐压大。
(附记6)
在附记4所述的半导体器件中，
所述第1栅极绝缘膜的膜厚比所述第2栅极绝缘膜的膜厚厚。
(附记7)
在附记4所述的半导体器件中，
所述第1栅电极的栅极长度比所述第2栅电极的栅极长度长。
(附记8)
在附记4所述的半导体器件中，
构成所述第1栅电极的第1导体膜的构成材料与构成所述第2栅电极的第2导体膜的构成材料不同。
附图标记说明
BOX 埋入绝缘层
CH1 沟道形成区域
CH2 沟道形成区域
DR1 漏极区域
DR2 漏极区域
GE1 栅电极
GE2 栅电极
GOX1 栅极绝缘膜
GOX2 栅极绝缘膜
NWL n型阱
PWL p型阱
SR1 源极区域
SR2 源极区域
SUB 支承衬底。

Claims (16)

1.一种半导体器件，其特征在于，具有：
支承衬底；
绝缘层，其形成于所述支承衬底上；
半导体层，其形成于所述绝缘层上；
第1源极区域，其形成于所述半导体层内；
第1漏极区域，其形成于所述半导体层内，且与所述第1源极区域隔开间隔地形成；
第1沟道形成区域，其由所述第1源极区域和所述第1漏极区域夹着；
第1栅极绝缘膜，其形成于所述第1沟道形成区域上；和
第1栅电极，其形成于所述第1栅极绝缘膜上，
包含所述第1栅极绝缘膜、所述第1栅电极、所述第1沟道形成区域、所述第1源极区域和所述第1漏极区域的第1场效应晶体管为第1模拟电路的构成要素，
所述第1模拟电路至少含有1个以上的所述第1场效应晶体管，
所述半导体层的厚度为2nm以上且24nm以下，
所述第1栅电极的栅极长度为100nm以下，
施加于所述第1源极区域的电位与施加于所述第1漏极区域的电位的差的绝对值为0.4V以上且1.2V以下。
2.如权利要求1所述的半导体器件，其特征在于，
所述第1沟道形成区域内的导电型杂质的杂质浓度比1×1017/cm3大且为1×1018/cm3以下。
3.如权利要求2所述的半导体器件，其特征在于，
所述第1模拟电路包含多个所述第1场效应晶体管。
4.如权利要求3所述的半导体器件，其特征在于，
所述第1模拟电路包含差分放大器，
所述差分放大器包含多个所述第1场效应晶体管。
5.如权利要求4所述的半导体器件，其特征在于，
所述绝缘层的厚度为10nm以上且20nm以下，
在所述支承衬底形成有位于所述第1沟道形成区域的下方且与所述绝缘层相接的第1阱区域。
6.如权利要求5所述的半导体器件，其特征在于，
所述第1栅极绝缘膜由氧化硅膜构成，
从所述第1场效应晶体管的非动作时至动作时，对所述第1阱区域施加有第1背栅电压。
7.如权利要求4所述的半导体器件，其特征在于，
所述第1栅极绝缘膜含有介电常数比氧化硅膜高的材料。
8.如权利要求7所述的半导体器件，其特征在于，
所述第1栅极绝缘膜由对氧化硅膜至少添加了铪和铝中的某个元素的膜构成。
9.一种半导体器件，其特征在于，具有：
支承衬底；
绝缘层，其形成于所述支承衬底上；
半导体层，其形成于所述绝缘层上；
第1源极区域，其形成于所述半导体层内；
第1漏极区域，其形成于所述半导体层内，且与所述第1源极区域隔开间隔地形成；
第1沟道形成区域，其由所述第1源极区域和所述第1漏极区域夹着；
第1栅极绝缘膜，其形成于所述第1沟道形成区域上；和
第1栅电极，其形成于所述第1栅极绝缘膜上，
包含所述第1栅极绝缘膜、所述第1栅电极、所述第1沟道形成区域、所述第1源极区域和所述第1漏极区域的第1场效应晶体管为第1模拟电路的构成要素，
所述第1模拟电路至少含有1个以上的所述第1场效应晶体管，
所述半导体层的厚度为8nm以上且12nm以下，
所述第1栅电极的栅极长度为150nm以下，
施加于所述第1源极区域的电位与施加于所述第1漏极区域的电位的差的绝对值为0.4V以上且1.6V以下。
10.如权利要求9所述的半导体器件，其特征在于，
所述第1沟道形成区域内的导电型杂质的杂质浓度为1×1017/cm3以下。
11.如权利要求10所述的半导体器件，其特征在于，
所述第1模拟电路包含多个所述第1场效应晶体管。
12.如权利要求11所述的半导体器件，其特征在于，
所述第1模拟电路包含差分放大器，
所述差分放大器包含多个所述第1场效应晶体管。
13.如权利要求12所述的半导体器件，其特征在于，
所述绝缘层的厚度为10nm以上且20nm以下，
在所述支承衬底形成有位于所述第1沟道形成区域的下方且与所述绝缘层相接的第1阱区域。
14.如权利要求13所述的半导体器件，其特征在于，
所述第1栅极绝缘膜由氧化硅膜构成，
从所述第1场效应晶体管的非动作时至动作时，对所述第1阱区域施加有第1背栅电压。
15.如权利要求12所述的半导体器件，其特征在于，
所述第1栅极绝缘膜含有介电常数比氧化硅膜高的材料。
16.如权利要求15所述的半导体器件，其特征在于，
所述第1栅极绝缘膜由对氧化硅膜至少添加了铪和铝中的某个元素的膜构成。
CN201780094075.2A 2017-11-14 2017-11-14 半导体器件 Active CN111033721B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202311238705.2A CN117096160A (zh) 2017-11-14 2017-11-14 半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2017/040912 WO2019097568A1 (ja) 2017-11-14 2017-11-14 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202311238705.2A Division CN117096160A (zh) 2017-11-14 2017-11-14 半导体器件

Publications (2)

Publication Number Publication Date
CN111033721A CN111033721A (zh) 2020-04-17
CN111033721B true CN111033721B (zh) 2023-10-20

Family

ID=66539470

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202311238705.2A Pending CN117096160A (zh) 2017-11-14 2017-11-14 半导体器件
CN201780094075.2A Active CN111033721B (zh) 2017-11-14 2017-11-14 半导体器件

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN202311238705.2A Pending CN117096160A (zh) 2017-11-14 2017-11-14 半导体器件

Country Status (4)

Country Link
US (2) US20200313000A1 (zh)
JP (1) JP6983905B2 (zh)
CN (2) CN117096160A (zh)
WO (1) WO2019097568A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7292171B2 (ja) * 2019-10-10 2023-06-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10978125B1 (en) * 2020-04-21 2021-04-13 Namlab Ggmbh Transistor with adjustable rectifying transfer characteristic

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013191760A (ja) * 2012-03-14 2013-09-26 Renesas Electronics Corp 半導体装置
CN106340516A (zh) * 2015-07-10 2017-01-18 瑞萨电子株式会社 半导体器件

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003124795A (ja) * 2001-10-12 2003-04-25 Hitachi Ltd 半導体集積回路およびその給電方法
JP2006303753A (ja) * 2005-04-19 2006-11-02 Renesas Technology Corp 半導体集積回路装置
EP2237314A3 (en) * 2006-07-13 2011-03-16 National University Corporation Tohoku University Semiconductor device
JP2008182004A (ja) * 2007-01-24 2008-08-07 Renesas Technology Corp 半導体集積回路
FR2930073B1 (fr) * 2008-04-11 2010-09-03 Centre Nat Rech Scient Procede de fabrication de transistors mosfet complementaires de type p et n, et dispositif electronique comprenant de tels transistors, et processeur comprenant au moins un tel dispositif.
KR101287733B1 (ko) * 2009-01-19 2013-07-19 가부시키가이샤 히타치세이사쿠쇼 반도체 장치 및 그 제조 방법과 반도체 기억 장치
JP2010251344A (ja) * 2009-04-10 2010-11-04 Hitachi Ltd 半導体装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013191760A (ja) * 2012-03-14 2013-09-26 Renesas Electronics Corp 半導体装置
CN106340516A (zh) * 2015-07-10 2017-01-18 瑞萨电子株式会社 半导体器件

Also Published As

Publication number Publication date
JP6983905B2 (ja) 2021-12-17
WO2019097568A1 (ja) 2019-05-23
CN111033721A (zh) 2020-04-17
US20200313000A1 (en) 2020-10-01
US20220406936A1 (en) 2022-12-22
CN117096160A (zh) 2023-11-21
JPWO2019097568A1 (ja) 2020-10-22

Similar Documents

Publication Publication Date Title
US9418993B2 (en) Device and method for a LDMOS design for a FinFET integrated circuit
TWI392059B (zh) 平面背閘極ｃｍｏｓ之高性能電容器
KR100659026B1 (ko) 반도체 기억장치
JP5775065B2 (ja) 明白に異なる閾値電圧を有するトランジスタを持つｓｏｉから製造する集積回路
US20220406936A1 (en) Semiconductor device
JP3456913B2 (ja) 半導体装置
KR100271745B1 (ko) 반도체 장치
US20080191788A1 (en) Soi mosfet device with adjustable threshold voltage
JP2000058842A (ja) 半導体装置
US8076707B1 (en) Pseudo-nonvolatile direct-tunneling floating-gate device
US20070262377A1 (en) Transistor Structure and Method of Manufacturing Thereof
US9614516B2 (en) Devices for shielding a signal line over an active region
US6674127B2 (en) Semiconductor integrated circuit
US10615176B2 (en) Ferro-electric complementary FET
JP2013191760A (ja) 半導体装置
JP7228020B2 (ja) 半導体装置
US11296701B2 (en) Single-polarity level shifter circuit and semiconductor device
KR20230043602A (ko) 산화물 반도체를 포함하는 cmos 로직 소자
IL302724A (en) Field effect transistor devices
CN109712984B (zh) Nor flash器件结构及其制造方法
US20220045683A1 (en) Logic circuit formed using unipolar transistor, and semiconductor device
JP3537431B2 (ja) 半導体装置
JP4577948B2 (ja) オフセットゲート型電界効果トランジスタ
US20220020683A1 (en) Semiconductor device
JP2010192753A (ja) 絶縁ゲート型電界効果トランジスタ回路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant