CN102280449A - 集成dmos和肖特基 - Google Patents

集成dmos和肖特基 Download PDF

Info

Publication number
CN102280449A
CN102280449A CN2010106245080A CN201010624508A CN102280449A CN 102280449 A CN102280449 A CN 102280449A CN 2010106245080 A CN2010106245080 A CN 2010106245080A CN 201010624508 A CN201010624508 A CN 201010624508A CN 102280449 A CN102280449 A CN 102280449A
Authority
CN
China
Prior art keywords
schottky diode
electric pressure
ndmos
pressure converter
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2010106245080A
Other languages
English (en)
Inventor
D·A·格德哈
M·D·丘奇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intersil Corp
Original Assignee
Intersil Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intersil Inc filed Critical Intersil Inc
Publication of CN102280449A publication Critical patent/CN102280449A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7817—Lateral DMOS transistors, i.e. LDMOS transistors structurally associated with at least one other device
    • H01L29/782—Lateral DMOS transistors, i.e. LDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

实施方案一般涉及包括扩散金属氧化物半导体(DMOS)场效应晶体管(FET)的电压转换器结构。实施方案包括在单个半导体芯片上的DMOS器件(例如，具有与基底隔离的主体的FETs)与肖特基二极管的组合。肖特基二极管可通过在DMOS器件的P型体区形成N型区域而被集成到DMOS器件的单元中。

Description

集成DMOS和肖特基
相关申请的交叉引用
本申请要求于2009年12月30日提交的临时美国专利申请序列号61/291,124的权益，其在此通过引用被完整地并入。
实施方案的描述
应注意到，附图的一些细节被简化而且被绘制成促进对本发明实施方案的理解，而不是维持严格的结构准确性、细节和比例。也应注意到，不是所有的制造步骤被说明，因为半导体制造的一般方法是众所周知的。
现在将对本教导的目前的实施方案(示范性实施方案)做详细参考，其实施例在附图中被说明。在任何可能的场合，将在全部附图中使用相同的参考数字来表示相同或类似的部分。
图1是包括在单个芯片上的低侧和高侧输出功率器件的电压转换器器件的实施方案的框图；
图2-3是描述根据本教导的实施方案的横截面；
图4是根据本教导的一个或多个实施方案的模拟掺杂浓度的图形表示；
图5是根据本教导的一个或多个实施方案的电流-漏极电压曲线；以及
图6是可根据本教导的实施方案形成的电子系统的框图。
实施方案一般涉及包括扩散金属氧化物半导体(DMOS)场效应晶体管(FET)的电压转换器结构。实施方案可包括在单个半导体芯片上与肖特基二极管合并的例如横向N沟道DMOS(NDMOS)器件、准垂直DMOS(QVDMOS)器件、具有与基底隔离的主体的FET等的组合。肖特基二极管可通过在DMOS器件的P型体区中形成N型区域而集成到不同DMOS器件的单元中。
图1示出根据实施方案的电压转换器10的框图。电压转换器10可包括带有停滞时间控制的金属氧化物半导体场效应晶体管(MOSFET)驱动器12和第二MOSFET芯片15，第二MOSFET芯片15包括一个或多个高侧电路器件14(例如，FET)和一个或多个低侧电路器件16(例如，FET30和肖特基二极管25)。肖特基二极管25可与FET30集成(如下面讨论的)。肖特基二极管25可以是结势垒肖特基二极管(JBS)(在此一般被称为JBS)。如将理解的，JBS可提供类似肖特基的正向传导以及类似PN二极管的反向阻塞电压。JBS可包括并联的PN结和肖特基结二极管。低侧器件16和高侧器件14可全部合并入单个半导体芯片(例如，硅、砷化镓等)中。在实施方案中，高侧器件14可电连接到VIN引出线，而低侧器件16可电连接到电源地线PGND。可包括也被称为输出级的各种其它封装引出线和管脚分配，例如图1中描述的那些。
应理解，实施方案在下面描述具有集成肖特基二极管的DMOS器件的形成。也应理解，虽然一般制造信息被包括，半导体制造技术是众所周知的而且可适合于正被使用的具体工艺。也应进一步理解，虽然肖特基二极管被显示为集成到电压转换器的单元中，肖特基二极管不必与每个单元集成。例如，对于30V的FET，肖特基单元可每隔五个FET单元被集成。此外，在此使用的单元可包括其中集成有或没有肖特基二极管的两个DMOS。
图2显示在DMOS中的集成JBS的两个半单元206的横截面。横截面说明半单元206的第一个202和半单元206的第二个204。如图2所示，与右侧的第二半单元204比较，左侧的第一半单元202被反转。应认识到，术语“左”和“右”对所示的说明是相对的。应进一步认识到，半单元中仅有一个完整地用参考数字标记，且当看图时为了清楚的目的相应的参考数字从剩下的侧面被移走。所显示的每个半单元206可包括P型基底200(其可具有在一侧或两侧202、204上的未显示的额外的材料)。P型基底200可包括例如硅、砷化镓等。高压N阱层(HVNW)210可在P型基底200上方形成(浓度：1e14-5e16cm-3；离顶表的深度0.5-3μm)。
JBS 25可包括在N2区260上方形成的肖特基金属253，其中N2区260可在HVNW210上方形成。肖特基金属253可形成JBS 25的阳极280。肖特基金属253可包括例如钛、钴、铂等。这些金属与硅紧密接触，并使用适当的温度操作形成金属硅化物TiSi2、CoSi2、PtSi2等和其组合。应认识到，可使用除了所列出的那些肖特基金属以外的肖特基金属。如图2所示，通过在P2阱220的相邻横向部分之间插入N2区260，JBS 25可集成到横向DMOS 30中。N2区260可以与P2阱220是大约相同的深度。
横向NDMOS 30可包括P型基底200和HVNW层210。P2阱220、P1阱215和N1阱225可在HVNW层210内形成。这些阱离基底200的表面可以有大约相同的深度。浅的P+阱250可在P2阱220中形成。P+阱250可包括约≤0.25μm的深度和约＞1×1019/cm3的浓度。浅的N+阱245可在P1阱215中形成。N+阱245可包括约≤0.25μm的深度和约＞1×1019/cm3的浓度。N1阱225可邻近P1阱215形成。在N1阱225中，N型双扩散漏极(NDDD)230可形成，而且在NDDD 230中，N+阱235可形成。
肖特基金属253可在N+阱245上方充当源极电极255且在P+阱250/P2阱220上方充当主体接触285。作为漏极电极265，相同的导体材料可用于源极255和阳极280以及主体285。漏极电极265也可充当JBS 25的阴极端子。在N+阱245的一部分上方，P1阱215和N1阱225例如多晶硅栅极240可形成。多晶硅栅极可以有约0.1到约1.0μm的厚度。应认识到，附图的简化使得N+不必在多晶硅下，而相反，在多晶硅下可以有NLDD区。
N1阱225和N2区260可以有在约1E15和约1E18之间的峰值浓度，在器件的表面(例如，在约0.0μm的深度)处的峰值为约1.0μm。根据工艺需要，N1阱225、N2区260和HVNW 210层可具有相同或不同的掺杂浓度。类似地，P1阱215和P2阱220可具有在约1E15和约1E18之间的峰值浓度，峰值在约0.0μm到约1.0μm的深度处。类似于N1阱225，HVNW210和N2区260，P1阱215和P2阱220可具有相同或不同的掺杂浓度。
如图2所示，当负电压关于源极和阳极280施加在漏极或阴极265上时，载流子流可跟随两个箭头270和275中的一个。箭头270对应于JBS 25的流动，而箭头275对应于在横向NDMOS 30中穿过漏极/主体PN二极管的流动。箭头270的流动可从阳极280(穿过肖特基金属253)穿过N2阱260，穿过HVNW层210到N1阱225，穿过NDDD浅阱230，且穿过N+阱235，结束于漏极电极265。注意，沿着这个路径，所有的区是N型或相同极性。相反，箭头275的流动可从主体电极285穿过P+250，穿过P2阱220，穿过P1阱215和N1阱225到NDDD浅阱230，到N+阱235，且结束于漏极电极265。在箭头275的方向上的电流流动是由于正向偏置PN二极管。使用所公开的实施方案，路径275中的电流被最小化，使得路径270中的电流占优势。这通过利用电流路径270中的JBS二极管(在253和260之间形成)和对于路径275的PN结二极管(例如在215和225之间形成)而实现。JBS二极管的正向开启电压被选择成小于PN结，而肖特基二极管的正向开启电压由金属的选择确定。例如，钛形成硅上肖特基二极管，其具有在0.2-0.3V之间的正向开启电压，与PN结的0.5-0.7V相反。由于这个事实，结合JBS和PN二极管是并联的观察，JBS二极管首先开启且大多数电流跟随270而不是275。JBS二极管从“开”切换到“关”比PN结快得多，所以如果我们固定PN结两端的电压，使得它不能开启，那么晶体管更快且更有效。
如图2所示，横向NDMOS器件230的栅极240可与JBS 25的阳极280共面。同样如所示，N2260、P2220、P1215和N1225在深度上大约是相等的，而且在器件的表面和HVNW层210之间形成并联的阱结构。
阱(例如，P1、P2、N1、N2等)的不同宽度可被调节以满足不同的处理和电压需要。例如，N2区260的宽度可被调节，以提供期望的开启电压(VON)和击穿电压(VBV)特征。如上所讨论的，JBS 25可集成到每个横向NDMOS单元中，但它不是必须这样。如果不集成到横向NDMOS单元中，那么P2220可以是单个连续的阱，N1225、NDDD 230和N+235也是。
图3示出根据本教导的另一个实施方案。图3显示具有准垂直扩散金属氧化物半导体(QVDMOS)器件的集成JBS的两个半单元306的横截面。横截面说明半单元306的第一个302和半单元306的第二个304。如图3所示，与右侧的第二半单元304比较，左侧的第一半单元302被反转。应认识到，术语“左”和“右”对所示的说明是相对的。应进一步认识到，半单元中仅有一个完整地用参考数字标记，且当看图时为了清楚的目的相应的参考数字从剩下的侧面被移走。所显示的每个半单元306可包括P型基底300(其可具有在两侧302、304上的未显示的额外的材料)。P型基底300可包括例如硅、砷化镓等。在P型基底300上方，N掩埋层(NBL)305可被形成，而且在NBL 305上方，高压N阱层(HVNW)310可被形成。NBL 305可具有约≥1×1018/cm3的浓度，而HVNW层310可具有约＜1×1017/cm3的浓度，按需要具有1到20μm的深度以与NBL 305连接。
如图3所示，JBS 25可包括可在N2区365上方形成的肖特基金属355，其中N2区365可在HVNW 310中形成。肖特基金属3551可形成JBS 25的阳极380。肖特基金属355可包括例如，钛、钴、铂等。这些金属与硅紧密接触，而且使用适当的温度操作形成金属硅化物TiSi2、CoSi2、PtSi2等和其组合。应认识到，可使用除了所列出的那些肖特基金属以外的肖特基金属。如图3所示，通过在P2阱320的部分之间插入N2区365，JBS 25可集成到横向QVDMOS 30中。N2区365可以与P2阱320是大约相同的深度。
QVDMOS 30可包括P型基底300、NBL 305和HVNW层310。P2阱320、P1阱315和N1阱325可在HVNW层310内形成。这些阱离半导体基底300的电路侧302的表面可以有大约相同的深度。P+阱350可在P2阱320中形成，而N+阱345可在P1阱315中形成。N1阱325可邻近P1阱315形成。另一个P1阱317可邻近N1阱325形成。在P1阱317中，附加的N+阱335和P+阱340可形成。另一个源极电极353和主体电极385可在N+阱335和P+阱340的上方形成。电极材料338可以与肖特基金属355是相同的。
浅沟道隔离(STI)区可邻近P1阱317和P+阱340形成。隔离可以可选地是不同的氧化物隔离技术，例如，硅的局部氧化(LOCOS)、聚缓冲LOCOS等。STI区也可邻近N+阱370，例如在P1阱317/P+阱340和N+阱370之间。在N+阱370上方，漏极电极375可形成。在可选的实施方案(未显示)中，附加的N型扩散区可在漏极电极375下形成。
肖特基金属355可在N+阱345上方充当源极电极353，且在P+阱350/P2阱320上方充当主体385。作为漏极电极375，相同的导体材料可用于源极353和阳极380。漏极电极375也可充当JBS 25的阴极端子。在P1阱315的一部分上方，N1阱325和P1阱315例如多晶硅栅极360可形成。多晶硅栅极可以有约0.1到约1.0μm的厚度。应认识到，附图的简化使得N+不必在多晶硅下，而相反，在多晶硅下可以有NLDD区。另一个源极电极353可在N+阱335的上方形成，且另一个主体电极可在P+阱340的上方形成。
N1阱325、HVNW 310和N2区365可以有在约1E15和约1E18cm-3之间的峰值浓度，在器件的表面(例如，在约0.0μm的深度)处的峰值为约1.0μm。根据工艺需要，N1阱325、N2区365和HVNW 310层可具有相同或不同的掺杂浓度。类似地，P1阱315、P1阱317和P2阱320可具有在约1E15和约1E18cm-3之间的峰值浓度，峰值在约0.0μm到约1.0μm的深度处。类似于N1阱325，HVNW 310和N2区365，P1阱315/317和P2阱320可具有相同或不同的掺杂浓度。应认识到，P1可以与P2相同，以使P1大到足以跨越P1和P2。
如图3所示，主要载流子的流动可跟随三个(或更多)箭头392、394和396。应认识到，按照对称性，392箭头的一半将转到未被编号的最左边的阴极端子。箭头392可对应于JBS 25的流动，而箭头394和396可对应于QVDMOS 30中漏极/主体PN二极管的流动。箭头392的流动可从阳极380(穿过肖特基金属355)穿过N2区365，穿过HVNW层310和NBL305到N+阱370，结束于漏极电极375。相反，箭头394的流动可从主体电极385到P+阱350，到P2阱320和P1阱315，到HVNW 310，到N+阱370，结束于漏极电极375。类似地，箭头396的流动可从主体电极338到P+340，到P阱317，到HVNW 310，到N+阱370，结束于漏极电极375。如可看到的，与图2中所示的横向NDMOS比较，QVDMOS 30具有大致垂直的流动。
如图3所示，QVDMOS器件30的栅极360可与JBS 25的阳极380共面。同样如所示，N2区365、P2阱320、P1阱315、317和N1阱325在深度上大约是相等的，而且在器件的表面、HVNW层310和NBL 305之间形成并联的阱结构。
阱(例如，P1、P2、N1、N2等)的不同宽度可被调节以满足不同的处理和电压需要。例如，N2区365的宽度可被调节，以提供期望的开启电压(VON)和击穿电压(VBV)特性。如上所讨论的，JBS 25可集成到每个QVDMOS 30单元中，但它不是必须这样。如果不集成到QVDMOS单元中，那么P2320可以是单个连续的阱。N+370可进一步被另一个STI隔离。例如，使用在370右侧的另一个STI，则可提供类似于385/353/360但通过375的中心被镜像的另一个源极/主体/栅极。
图4示出根据本发明的教导的对与横向NDMOS 30集成的JBS 25的掺杂浓度的示例性模拟。如所示，横向NDMOS 30具有漏极电极265、栅极240和源极电极255。同样显示的是横向NDMOS 30的主体285和JBS 25的阳极280。如所示，在栅极240和主体285之间是主要P型的410区域，在栅极240和源极255之间有小且浅的N型区415。相反，围绕主要P型的区域的区域是具有变化的N型浓度420的大区域。
图5显示比较例如图2的横向NDMOS的主体520中的总电流与集成肖特基二极管的阳极510的总电流的电流-电压(漏极)曲线。如所示，在第三象限中，肖特基电流510显著地高于主体电流520。换句话说，当NDMOS漏极偏置相对于主体和阳极是负的时，则JBS二极管传导大部分的电流，因为它在比漏极/主体PN结低的电压处开启。
在图6中，根据本教导，电压转换器器件可连同诸如一个或多个微处理器的其它半导体器件一起被连接到印刷电路板，例如，连接到计算机主板，以用作电子系统例如个人计算机、微型计算机、主机或另一电子系统的部分。电子系统630的特定的实施方案在图6的框图中被描述。电子系统630可包括电压转换器器件632，例如根据本教导的电压转换器器件。电压转换器器件632可包括第一芯片(例如，功率芯片)634和第二芯片(控制器芯片)640，该第一芯片具有低侧636和高侧638，低侧636包括例如LDMOS或包含集成肖特基二极管的横向NDMOS FET，高侧638包括例如在同一半导体基底上的LDMOS FET 638，该第二芯片包括控制器/稳压器。电子系统还可包括处理器642，其可以为微处理器、微控制器、嵌入式处理器、数字信号处理器中的一个或多个、或前述部件的两个或更多个的组合。电子系统630还可包括一个或多个存储器器件，例如静态随机存取存储器、动态随机存取存储器、只读存储器、闪存、或前述存储器的两个或更多个的组合。其它部件646也可被包括，这随着电子器件的类型而改变。电压转换器器件632、处理器642、存储器644和其它部件646可由电源(供电电源)648供电，该电源648可以是转换AC电源或DC电源，例如DC供电电源或电池。处理器642可通过至少一个第一数据总线650与电压转换器器件632电耦合或通信，通过至少一个第二数据总线654与存储器电耦合或通信，通过至少一个第三数据总线652与其它部件646电耦合或通信。因此，电子系统630可以是涉及电信、汽车工业、半导体试验和制造装备、消费电子设备、或消费或工业电子装备的实质上任何零件的器件。
对本领域普通技术人员将明显，前述工艺和因而生成的结构可被修改，以利用单个掩模步骤形成具有不同图案、宽度、和/或材料的各种半导体器件特征。示范性方法和因而生成的结构在下面被描述。
尽管陈述本教导的广泛范围的数值范围和参数是近似，但是在具体的实施例中陈述的数值尽可能准确地被报道。然而，任何数值本质上包含必然地由在它们各自的试验测量中发现的标准偏差产生的某些误差。此外，在此所公开的所有范围应被理解为包括其中包含的任何及所有的子范围。例如，“小于10”的范围可包括在最小值0和最大值10之间(并且包含0和10)的任何及所有的子范围，即，任何及所有的子范围具有等于或大于0的最小值和等于或小于10的最大值，例如1至5。在某些情况下，对参数所规定的数值可以采用负值。在这种情况下，被规定为“小于10”的范围的示例性值可采取负值，例如-1、-2、-3、-10、-20、-30等。
虽然本教导已经关于一个或多个实现被示出，但是可对所示出的实施例进行变更和/或修改而不偏离所附权利要求的精神和范围。另外，虽然本公开的特定特征可关于几个实现中的仅仅一个被描述，但是这种特征可与其它实现的一个或多个其它特征合并，如可能对任何给定或特定的功能所期望的和有利的。此外，在术语“包括(including)”、“包括(includes)”、“具有(haVing)”、“具有(has)”、“具有(with)”或其变化形式用在详细描述和权利要求中的程度上，这样的术语旨在以类似于术语“包括(comprising)”的方式是包括在内的。术语“...中的至少一个”用来指可被选择的所列项目中的一个或多个。如本文所使用的，关于一列项目的术语“...中的一个或多个”，例如A和B或A和/或B意指单独的A、单独B或者A和B。术语“...中的至少一个”用来指可被选择的所列项目中的一个或多个。另外，在此处的讨论和权利要求中，关于两种材料使用的术语“在...上”，一个在另一个上意指材料之间至少有一些接触，而“在...上方”意指材料接近，但可能有一个或多个另外的介入材料，使得接触是可能的，但不是必需的。“在...上”和“在...上方”都不暗示在此使用的任何方向性。术语“共形的”描述涂层材料，其中下层材料的角度由共形材料保持。术语“大约”表示所列的值可能有些改变，只要改变并不导致对示范性实施方案的工艺或结构的不一致。最后，“示范性的”表示描述被用作实施例，而不是暗示它是理想的。从在此公开的方法和结构的说明书和实践的考虑中，本教导的其它实施方案对本领域的技术人员将是明显的。意图是说明书和实施例只被看作是示范性的，本教导的真正范围和精神由下面的权利要求表示。
如在本申请中使用的相对位置的术语基于平行于晶片或基底的常规平面或工作表面的平面来定义，而不考虑晶片或基底的取向。如在本申请中使用的术语“水平的”或“横向的”被定义为平行于晶片或基底的常规平面或工作表面的平面，而不考虑晶片或基底的取向。术语“垂直的”是指垂直于水平面的方向。术语如“在...上”、“侧”(如在“侧壁”中的)、“更高”、“更低”、“在...上方”、“顶部”和“在...下”关于在晶片或基底的顶面上的常规平面或工作表面来定义，而不考虑晶片或基底的取向。意图是说明书和实施例只被看作是示范性的，本发明的真正范围和精神由下面的权利要求表示。
如在本申请中使用的相对位置的术语基于平行于晶片或基底的常规平面或工作表面的平面来定义，而不考虑晶片或基底的取向。如在本申请中使用的术语“水平的”或“横向的”被定义为平行于晶片或基底的常规平面或工作表面的平面，而不考虑晶片或基底的取向。术语“垂直的”是指垂直于水平面的方向。术语如“在...上”、“侧”(如在“侧壁”中的)、“更高”、“更低”、“在...上方”、“顶部”和“在...下”关于在晶片或基底的顶面上的常规平面或工作表面来定义，而不考虑晶片或基底的取向。

Claims (29)

1.一种半导体器件电压转换器，包括：
半导体芯片，其具有电路侧和非电路侧；以及
输出级，其在所述半导体芯片的所述电路侧上，所述输出级包括：
横向N型扩散金属氧化物半导体(NDMOS)器件，其具有与所述半导体芯片的所述非电路侧隔离的主体；以及
肖特基二极管，其被集成到所述半导体芯片中；
其中，所述肖特基二极管通过在所述NDMOS器件的P型体区中形成n型区域而被集成到所述NDMOS器件的单元中。
2.如权利要求1所述的半导体器件电压转换器，其中，在垂直于所述半导体芯片的所述电路侧的横截面中，所述NDMOS器件的栅极和所述肖特基二极管的阳极在平行于所述半导体芯片的所述电路侧的平面中是共面的。
3.如权利要求1所述的半导体器件电压转换器，其中，所述肖特基二极管包括：
阳极，其由所述NDMOS的源极金属形成；以及
阴极端子，其由所述NDMOS的漏极金属形成。
4.如权利要求3所述的半导体器件电压转换器，其中，所述肖特基二极管包括肖特基金属。
5.如权利要求4所述的半导体器件电压转换器，其中，所述肖特基金属包括钛、钴、铂中的至少一个，而且其中所述金属与硅的接触形成金属硅化物，所述金属硅化物包括TiSi2、CoSi2、PtSi2和其组合。
6.如权利要求1所述的半导体器件电压转换器，还包括：
所述输出级的输出包括所述NDMOS器件的漏极和所述肖特基二极管的阴极端子。
7.如权利要求1所述的半导体器件电压转换器，还包括：
第二横向NDMOS器件，其与所述第一横向NDMOS用电线并联地连接，以配置单个晶体管，而且其中所述肖特基二极管通过在所述第二NDMOS器件的P型体区中形成n型区域而被集成到所述第二横向NDMOS器件的单元中。
8.如权利要求1所述的半导体器件电压转换器，其中，所述肖特基二极管包括结势垒N型肖特基区。
9.如权利要求8所述的半导体器件电压转换器，其中，所述结势垒肖特基区具有被选择成优化所述电压转换器的开启电压(Von)特征和击穿电压特征的宽度。
10.如权利要求9所述的半导体器件电压转换器，其中，所述结势垒肖特基区具有与所述NDMOS器件的N型扩散区大约相等的掺杂浓度。
11.如权利要求1所述的半导体器件电压转换器，其中，通过所述肖特基二极管的电流路径优于通过漏极/主体PN结的电流路径。
12.如权利要求11所述的半导体器件电压转换器，其中，所述肖特基二极管首先开始传导，从而限制所述漏极/主体PN结两端的正向偏置电压，使得较少的少数载流子在所述PN结处产生，从而获得更快的转换速度。
13.一种半导体器件电压转换器，包括：
半导体芯片，其具有电路侧和非电路侧；以及
输出级，其在所述半导体芯片的所述电路侧上，所述输出级包括：
准垂直N型扩散金属氧化物半导体(QVDMOS)器件；
肖特基二极管，其被集成到所述半导体芯片中；以及
输出；
其中，所述肖特基二极管通过在所述QVDMOS器件的P型体区中形成n型区域而被集成到所述QVDMOS器件的单元中。
14.如权利要求13所述的半导体器件电压转换器，其中，在垂直于所述半导体芯片的所述电路侧的横截面中，所述NDMOS器件的栅极和所述肖特基二极管的阳极在平行于所述半导体芯片的所述电路侧的平面中是共面的。
15.如权利要求14所述的半导体器件电压转换器，其中，所述肖特基二极管包括肖特基金属。
16.如权利要求15所述的半导体器件电压转换器，其中，所述肖特基金属包括钛、钴、铂中的至少一个中，而且其中所述金属与硅的接触形成金属硅化物，所述金属硅化物包括TiSi2、CoSi2、PtSi2和其组合。
17.如权利要求13所述的半导体器件电压转换器，还包括：
第二QVDMOS器件，其与所述第一QVDMOS用电线并联地连接，以配置单个晶体管，而且其中所述肖特基二极管通过在所述第二QVDMOS器件的P型体区中形成n型区域而被集成到所述第二QVDMOS器件的单元中。
18.如权利要求13所述的半导体器件电压转换器，其中，所述QVDMOS器件的漏极与所述QVDMOS器件的源极、主体和栅极隔离开。
19.如权利要求13所述的半导体器件电压转换器，其中，所述肖特基二极管包括结势垒N型肖特基区。
20.如权利要求17所述的半导体器件电压转换器，其中，所述结势垒肖特基区具有选择成优化所述电压转换器的开启电压(Von)特征和击穿电压特征的宽度。
21.如权利要求20所述的半导体器件电压转换器，其中，所述结势垒肖特基区具有与所述NDMOS器件的N型扩散区大约相等的掺杂浓度。
22.如权利要求13所述的半导体器件电压转换器，其中，通过所述肖特基二极管的电流路径优于通过漏极/主体PN结的电流路径。
23.如权利要求22所述的半导体器件电压转换器，其中，所述肖特基二极管首先开始传导，从而限制所述漏极/主体PN结两端的正向偏置电压，使得较少的少数载流子在所述PN结处产生，从而获得更快的转换速度。
24.一种用于形成半导体器件电压转换器的方法，包括：
使用包括下列操作的方法在单个半导体芯片上形成输出级：
形成具有与所述半导体芯片的非电路侧隔离的主体的横向N型扩散金属氧化物半导体(NDMOS)器件；
形成集成到所述半导体芯片中的肖特基二极管；以及
形成所述输出级的输出；
将所述输出级的所述输出电连接到所述半导体芯片的非电路侧，
其中，所述肖特基二极管通过在所述NDMOS器件的P型体区中形成n型区域而被集成到所述NDMOS器件的单元中。
25.一种用于形成半导体器件电压转换器的方法，包括：
使用包括下列操作的方法在单个半导体芯片上形成输出级：
形成具有与所述半导体芯片的非电路侧隔离的主体的准垂直N型扩散金属氧化物半导体(QVDMOS)器件；
形成集成到所述半导体芯片中的肖特基二极管；以及
形成所述输出级的输出；
将所述输出级的所述输出电连接到所述半导体芯片的非电路侧，
其中，所述肖特基二极管通过在所述QVDMOS器件的P型体区中形成n型区域而被集成到所述QVDMOS器件的单元中。
26.一种电子系统，包括：
电压转换器器件，包括：
半导体芯片，其包括电路侧和非电路侧；
横向N型扩散金属氧化物半导体(NDMOS)器件，其具有与所述半导体芯片的所述非电路侧隔离的主体；
肖特基二极管，其被集成到所述半导体芯片中，其中，所述肖特基二极管通过在所述NDMOS器件的P型体区中形成n型区域而被集成到所述NDMOS器件的单元中；以及
输出级，其中，所述输出级被电连接到低侧NDMOS的漏极区；
处理器，其通过第一数据总线电耦合到所述电压转换器器件；
存储器，其通过第二数据总线电耦合到所述处理器；以及
电源，其给所述电压转换器器件、所述处理器和所述存储器供电。
27.如权利要求26所述的电子系统，其中，所述肖特基二极管以选自每单元、每隔一个单元和每隔五个单元的单元间隔被集成到所述NDMOS中。
28.一种电子系统，包括：
电压转换器器件，其包括：
半导体芯片，其包括电路侧和非电路侧；
准垂直N型扩散金属氧化物半导体(QVDMOS)器件，其具有与所述半导体芯片的所述非电路侧隔离的主体；
肖特基二极管，其被集成到所述半导体芯片中，其中，所述肖特基二极管通过在所述QVDMOS器件的P型体区中形成n型区域而被集成到所述QVDMOS器件的单元中；以及
输出级，其中，所述输出级被电连接到低侧NDMOS的漏极区；
处理器，其通过第一数据总线电耦合到所述电压转换器器件；
存储器，其通过第二数据总线电耦合到所述处理器；以及
电源，其给所述电压转换器器件、所述处理器和所述存储器供电。
29.如权利要求28所述的电子系统，其中，所述肖特基二极管以选自每单元、每隔一个单元和每隔五个单元的单元间隔被集成到所述QNDMOS中。
CN2010106245080A 2009-12-30 2010-12-30 集成dmos和肖特基 Pending CN102280449A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US29112409P 2009-12-30 2009-12-30
US61/291,124 2009-12-30
US12/944,836 2010-11-12
US12/944,836 US20110156810A1 (en) 2009-12-30 2010-11-12 Integrated dmos and schottky

Publications (1)

Publication Number Publication Date
CN102280449A true CN102280449A (zh) 2011-12-14

Family

ID=44186767

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2010106245080A Pending CN102280449A (zh) 2009-12-30 2010-12-30 集成dmos和肖特基

Country Status (4)

Country Link
US (1) US20110156810A1 (zh)
KR (1) KR20110079552A (zh)
CN (1) CN102280449A (zh)
TW (1) TW201138063A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111354794A (zh) * 2018-12-24 2020-06-30 东南大学 功率半导体器件及其制造方法
CN112670282A (zh) * 2019-10-16 2021-04-16 通嘉科技(深圳)有限公司 可阻挡逆电流的金属氧化物半导体晶体管

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110121387A1 (en) * 2009-11-23 2011-05-26 Francois Hebert Integrated guarded schottky diode compatible with trench-gate dmos, structure and method
US8492225B2 (en) * 2009-12-30 2013-07-23 Intersil Americas Inc. Integrated trench guarded schottky diode compatible with powerdie, structure and method
US20110156682A1 (en) * 2009-12-30 2011-06-30 Dev Alok Girdhar Voltage converter with integrated schottky device and systems including same
DE112013007772B3 (de) * 2012-09-06 2023-04-13 Mitsubishi Electric Corporation Halbleitervorrichtung
TWI521718B (zh) * 2012-12-20 2016-02-11 財團法人工業技術研究院 接面位障蕭特基二極體嵌於金氧半場效電晶體單元陣列之整合元件
CN105074921B (zh) * 2013-04-03 2017-11-21 三菱电机株式会社 半导体装置
US9331197B2 (en) 2013-08-08 2016-05-03 Cree, Inc. Vertical power transistor device
KR20150026531A (ko) 2013-09-03 2015-03-11 삼성전자주식회사 반도체 장치 그 제조 방법
US10868169B2 (en) 2013-09-20 2020-12-15 Cree, Inc. Monolithically integrated vertical power transistor and bypass diode
US9318597B2 (en) 2013-09-20 2016-04-19 Cree, Inc. Layout configurations for integrating schottky contacts into a power transistor device
US10600903B2 (en) * 2013-09-20 2020-03-24 Cree, Inc. Semiconductor device including a power transistor device and bypass diode
US9324807B1 (en) * 2015-07-10 2016-04-26 United Silicon Carbide, Inc. Silicon carbide MOSFET with integrated MOS diode
US9799763B2 (en) 2015-08-31 2017-10-24 Intersil Americas LLC Method and structure for reducing switching power losses
EP3151283A1 (en) * 2015-09-29 2017-04-05 Nexperia B.V. Vertical dmos bjt semiconductor device
TWI644430B (zh) * 2017-04-26 2018-12-11 世界先進積體電路股份有限公司 半導體裝置及其製造方法
US10170468B1 (en) 2017-06-28 2019-01-01 Vanguard International Semiconductor Corporation Semiconductor structure and method of manufacturing the same
CN111192917B (zh) * 2019-11-27 2023-08-18 成都芯源系统有限公司 一种横向场效应晶体管
CN111697057B (zh) * 2020-06-09 2022-07-15 杰华特微电子股份有限公司 半导体结构及其制造方法
CN117497601B (zh) * 2023-12-28 2024-05-07 深圳天狼芯半导体有限公司 平面型碳化硅晶体管的结构、制造方法及电子设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1973376A (zh) * 2004-06-23 2007-05-30 飞思卡尔半导体公司 Ldmos晶体管
JP2008124511A (ja) * 2008-02-12 2008-05-29 Renesas Technology Corp 半導体装置
CN101350351A (zh) * 2007-07-16 2009-01-21 台湾积体电路制造股份有限公司 半导体结构及其形成方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5365102A (en) * 1993-07-06 1994-11-15 North Carolina State University Schottky barrier rectifier with MOS trench
US5973367A (en) * 1995-10-13 1999-10-26 Siliconix Incorporated Multiple gated MOSFET for use in DC-DC converter
US6998678B2 (en) * 2001-05-17 2006-02-14 Infineon Technologies Ag Semiconductor arrangement with a MOS-transistor and a parallel Schottky-diode
US6621107B2 (en) * 2001-08-23 2003-09-16 General Semiconductor, Inc. Trench DMOS transistor with embedded trench schottky rectifier
US7285822B2 (en) * 2005-02-11 2007-10-23 Alpha & Omega Semiconductor, Inc. Power MOS device
US8283723B2 (en) * 2005-02-11 2012-10-09 Alpha & Omega Semiconductor Limited MOS device with low injection diode
US7566931B2 (en) * 2005-04-18 2009-07-28 Fairchild Semiconductor Corporation Monolithically-integrated buck converter
GB0520909D0 (en) * 2005-10-14 2005-11-23 Eco Semiconductors Ltd Power semiconductor devices
US7554154B2 (en) * 2006-07-28 2009-06-30 Alpha Omega Semiconductor, Ltd. Bottom source LDMOSFET structure and method
US20080246082A1 (en) * 2007-04-04 2008-10-09 Force-Mos Technology Corporation Trenched mosfets with embedded schottky in the same cell
US7750426B2 (en) * 2007-05-30 2010-07-06 Intersil Americas, Inc. Junction barrier Schottky diode with dual silicides
US7700977B2 (en) * 2007-06-21 2010-04-20 Intersil Americas Inc. Integrated circuit with a subsurface diode
CN101981694B (zh) * 2008-02-25 2016-02-24 Rjs科技公司 用于高动态范围图像传感器感测阵列的系统和方法
US8022474B2 (en) * 2008-09-30 2011-09-20 Infineon Technologies Austria Ag Semiconductor device
US8362552B2 (en) * 2008-12-23 2013-01-29 Alpha And Omega Semiconductor Incorporated MOSFET device with reduced breakdown voltage
US8168490B2 (en) * 2008-12-23 2012-05-01 Intersil Americas, Inc. Co-packaging approach for power converters based on planar devices, structure and method
US7791136B1 (en) * 2009-04-23 2010-09-07 Force Mos Technology Co., Ltd. Trench MOSFET having trench contacts integrated with trench Schottky rectifiers having planar contacts
US8193583B2 (en) * 2009-04-29 2012-06-05 Intersil Americas, Inc. Monolithic output stage with vertical high-side PMOS and vertical low-side NMOS interconnected using buried metal, structure and method
US20110121387A1 (en) * 2009-11-23 2011-05-26 Francois Hebert Integrated guarded schottky diode compatible with trench-gate dmos, structure and method
US8362555B2 (en) * 2009-11-24 2013-01-29 Intersil Americas Inc. Voltage converter and systems including same
US8368140B2 (en) * 2009-12-03 2013-02-05 Diodes Incorporated Trench MOS device with Schottky diode and method for manufacturing same
US8492225B2 (en) * 2009-12-30 2013-07-23 Intersil Americas Inc. Integrated trench guarded schottky diode compatible with powerdie, structure and method
US20110156682A1 (en) * 2009-12-30 2011-06-30 Dev Alok Girdhar Voltage converter with integrated schottky device and systems including same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1973376A (zh) * 2004-06-23 2007-05-30 飞思卡尔半导体公司 Ldmos晶体管
CN101350351A (zh) * 2007-07-16 2009-01-21 台湾积体电路制造股份有限公司 半导体结构及其形成方法
JP2008124511A (ja) * 2008-02-12 2008-05-29 Renesas Technology Corp 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111354794A (zh) * 2018-12-24 2020-06-30 东南大学 功率半导体器件及其制造方法
CN111354794B (zh) * 2018-12-24 2021-11-05 东南大学 功率半导体器件及其制造方法
CN112670282A (zh) * 2019-10-16 2021-04-16 通嘉科技(深圳)有限公司 可阻挡逆电流的金属氧化物半导体晶体管
CN112670282B (zh) * 2019-10-16 2023-02-28 通嘉科技(深圳)有限公司 可阻挡逆电流的金属氧化物半导体晶体管

Also Published As

Publication number Publication date
KR20110079552A (ko) 2011-07-07
US20110156810A1 (en) 2011-06-30
TW201138063A (en) 2011-11-01

Similar Documents

Publication Publication Date Title
CN102280449A (zh) 集成dmos和肖特基
US10229993B2 (en) LDMOS transistors including resurf layers and stepped-gates, and associated systems and methods
US9543451B2 (en) High voltage junction field effect transistor
US6894348B2 (en) Semiconductor device
CN107026207B (zh) 包括横向晶体管的半导体器件
US20090166736A1 (en) Lateral double difused metal oxide semiconductor transistor and method for manufacturing the same
US9780204B2 (en) DMOS transistor with trench schottky diode
US20080237707A1 (en) Semiconductor device
US9029921B2 (en) Self-bootstrapping field effect diode structures and methods
US10872823B2 (en) Device integrated with junction field effect transistor and method for manufacturing the same
CN111627985B (zh) 具有增大的击穿电压的高电压半导体器件及其制造方法
De Lima et al. Modeling and characterization of overlapping circular-gate MOSFET and its application to power devices
US7224025B2 (en) Isolated LDMOS IC technology
US8299526B2 (en) Integrated circuit utilizing trench-type power MOS transistor
CN108257950B (zh) 高压集成电路的高电压终端结构
US7619280B2 (en) Current sense trench type MOSFET with improved accuracy and ESD withstand capability
US20130228854A1 (en) Power field effect transistor
TWI575741B (zh) 高壓半導體裝置及其製造方法
US20230261116A1 (en) Semiconductor device with low pinch-off voltage and methods for manufacturing the same
US20230126337A1 (en) Semiconductor device with bootstrap diode
US9825170B2 (en) Semiconductor device comprising a transistor array and a termination region and method of manufacturing such a semiconductor device
JP2007134500A (ja) 双方向半導体装置
EP4184590A1 (en) Semiconductor device
CN111384176B (zh) 半导体元件
CN101777585B (zh) 结型场效应晶体管及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20111214