CN116417347A - 具有结型场板的dmos器件及其制造方法 - Google Patents

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许超奇
陈淑娴
李春旭
卢丽
刘斯扬
孙伟锋
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Abstract

本发明提供了一种具有结型场板的DMOS器件及其制造方法，漏区在半导体基底的表面，源区在第一沟槽的底部的半导体基底中，栅极在第一沟槽的底部，由此实现了纵向耐压，可以缩小整个器件的尺寸，降低导通电阻，极大的优化了耐压和导通电阻的关系。结型场板使得降低表面电阻的效果得到了提升，同时DMOS器件中的沟槽深度可以减小，从而减小了器件的深宽比，进而提高了提升耐压档位的可行性。所述DMOS器件中的源区和漏区均在同一表面引出，从而可以兼容CMOS器件的制造工艺。第二掺杂多晶硅层包括导电类型不同的第一子掺杂层和第二子掺杂层，由此，在N型栅极的情况下，P型掺杂层也能够直接连接栅极电位，提高了结型场板的功效。

Description

具有结型场板的DMOS器件及其制造方法
技术领域
本发明涉及半导体器件技术领域，特别涉及一种具有结型场板的DMOS器件及其制造方法。
背景技术
双扩散金属氧化物半导体(Double-diffused Metal-Oxide-Semiconductor，DMOS)器件是一种较典型且应用较为广泛的高压功率半导体器件。DMOS器件通过在源漏之间增加低掺杂的漂移区，使得电压绝大部分落在低掺杂漂移区上，从而提高了器件的耐压能力，使其可作为集成电路中的功率MOS器件。根据结构的不同，DMOS器件可分为横向(水平)双扩散MOS(Lateral Double-diffused MOS，LDMOS)和垂直(纵向)双扩散MOS(VerticalDouble-diffused MOS，VDMOS)两种。
LDMOS器件是一种市场需求大、发展前景广的射频功率器件。在射频无线通信领域，基站和长距离发射机几乎全部使用硅基LDMOS器件；此外，LDMOS器件还广泛应用于射频放大器，如HF(High Frequency，高频)、VHF(Very High Frequency，甚高频)和UHF(UltraHigh Frequency，超高频)通信系统、脉冲雷达、工业、科学和医疗应用、航空电子等领域。由于LDMOS器件具有高增益、高线性、高耐压、高输出功率和易与CMOS工艺兼容等优点，硅基LDMOS器件已成为射频半导体功率器件的一个新热点。
LDMOS器件的关键是实现高击穿电压(Breakdown Voltage，BV，亦称为耐压)和低导通电阻(Specific on-Resistance，Rdson)。现有技术中，只能通过增加漂移区尺寸来实现高击穿电压，这不仅使LDMOS器件的芯片面积增加、成本增大；更为严重的是，器件的导通电阻Rdson与耐压BV的关系可以表示为：Rdson∝BV2.5，即，增加漂移区尺寸会使得导通电阻增大，从而导致功耗急剧增加，且器件开关速度也随之降低。
因此，如何缓解耐压和导通电阻之间的矛盾，有效提高耐压或者降低导通电阻，成了本领域技术人员亟待解决的一个难题。
发明内容
本发明的目的在于提供一种具有结型场板的DMOS器件及其制造方法，以解决现有中的DMOS器件不能有效的提高耐压或者降低导通电阻的问题。
为解决上述技术问题，本发明提供一种具有结型场板的DMOS器件的制造方法，所述具有结型场板的DMOS器件的制造方法包括：
提供半导体基底，所述半导体基底中形成有第一沟槽；
在所述半导体基底上形成具有第一导电类型的第一掺杂多晶硅层，所述第一掺杂多晶硅层覆盖所述半导体基底和所述第一沟槽的表面；
对所述第一掺杂多晶硅层执行第一掺杂工艺和第二掺杂工艺，以在所述半导体基底的表面和所述第一沟槽的部分底面形成第二掺杂多晶硅层，所述第二掺杂多晶硅层包括具有第二导电类型的第一子掺杂层和位于所述第一子掺杂层上的具有第一导电类型的第二子掺杂层；
执行热处理工艺，以使得所述第一沟槽内的所述第二掺杂多晶硅层向所述第一沟槽的侧面延伸；
去除部分所述第二掺杂多晶硅层，露出所述第一沟槽的部分底面；
在所述第一沟槽的底部形成体区以及位于所述体区内的源区；
执行第三掺杂工艺，以在所述半导体基底的表面形成漏区并在所述第一掺杂多晶硅层的表面形成具有第二导电类型的第三子掺杂层，所述第一沟槽的侧面的所述第二掺杂多晶硅层、所述第一掺杂多晶硅层和所述第三子掺杂层作为结型场板，所述第一沟槽的侧面的所述第一子掺杂层作为栅极；以及
形成电连接所述源区的第一引出结构、电连接所述漏区和所述第三子掺杂层的第二引出结构和电连接所述栅极的第三引出结构。
可选的，在所述的具有结型场板的DMOS器件的制造方法中，所述提供半导体基底，所述半导体基底中形成有第一沟槽，包括：所述半导体基底中还形成有与所述第一沟槽连通的第二沟槽；
所述在所述半导体基底上形成具有第一导电类型的第一掺杂多晶硅层，所述第一掺杂多晶硅层覆盖所述半导体基底和所述第一沟槽的表面，包括：所述第一掺杂多晶硅层还覆盖所述第二沟槽的表面；
所述对所述第一掺杂多晶硅层执行第一掺杂工艺和第二掺杂工艺，以在所述半导体基底的表面和所述第一沟槽的部分底面形成第二掺杂多晶硅层，所述第二掺杂多晶硅层包括具有第二导电类型的第一子掺杂层和位于所述第一子掺杂层上的具有第一导电类型的第二子掺杂层，包括：还在所述第二沟槽的部分底面形成所述第二掺杂多晶硅层；
所述执行热处理工艺，以使得所述第一沟槽内的所述第二掺杂多晶硅层向所述第一沟槽的侧面延伸，包括：以使得所述第二沟槽内的所述第二掺杂多晶硅层向所述第二沟槽的侧面延伸；
在所述在所述第一沟槽的底部形成体区以及位于所述体区内的源区之后，在所述执行第三掺杂工艺，以在所述半导体基底的表面形成漏区并在所述第一掺杂多晶硅层的表面形成具有第二导电类型的第三子掺杂层，所述第一沟槽的侧面的所述第二掺杂多晶硅层、所述第一掺杂多晶硅层和所述第三子掺杂层作为结型场板，所述第一沟槽的侧面的所述第一子掺杂层作为栅极之前，还包括：去除所述第二沟槽的侧面的所述第一掺杂多晶硅层，所述第二沟槽内的所述第二掺杂多晶硅层作为栅极引出层，所述栅极引出层与所述栅极连接；以及
所述形成电连接所述源区的第一引出结构、电连接所述漏区和所述第三子掺杂层的第二引出结构和电连接所述栅极的第三引出结构，包括：所述第三引出结构通过与所述栅极引出层连接以实现与所述栅极电连接。
可选的，在所述的具有结型场板的DMOS器件的制造方法中，所述第一导电类型为P型，所述第二导电类型为N型，所述在所述半导体基底上形成具有第一导电类型的第一掺杂多晶硅层，包括：
在所述半导体基底上形成多晶硅层；以及
对所述多晶硅层执行P型掺杂工艺，以形成所述第一掺杂多晶硅层；
其中，所述第一掺杂多晶硅层的掺杂浓度为4E14atom/cm-3～1E16atom/cm-3，所述第一掺杂多晶硅层的厚度为0.15μm～0.35μm。
可选的，在所述的具有结型场板的DMOS器件的制造方法中，所述第一导电类型为P型，所述第二导电类型为N型，所述对所述第一掺杂多晶硅层执行第一掺杂工艺和第二掺杂工艺，包括：
所述第一掺杂工艺掺杂的是磷离子，掺杂浓度为1E17atom/cm-3～1E18atom/cm-3；所述第二掺杂工艺掺杂的是铟离子，掺杂浓度为1E20atom/cm-3～1E21atom/cm-3。
可选的，在所述的具有结型场板的DMOS器件的制造方法中，所述执行热处理工艺，以使得所述第一沟槽内的所述第二掺杂多晶硅层向所述第一沟槽的侧面延伸，还包括：
第一掺杂工艺的掺杂离子的扩散速度大于第二掺杂工艺的掺杂离子的扩散速度，以使得所述第一沟槽内的所述第一子掺杂层向所述第一沟槽的侧面的延伸长度较所述第二子掺杂层向所述第一沟槽的侧面的延伸长度长以及所述第二沟槽内的所述第一子掺杂层向所述第二沟槽的侧面的延伸长度较所述第二子掺杂层向所述第二沟槽的侧面的延伸长度长。
可选的，在所述的具有结型场板的DMOS器件的制造方法中，所述执行热处理工艺，以使得所述第一沟槽内的所述第二掺杂多晶硅层向所述第一沟槽的侧面延伸，还包括：
所述半导体基底表面的所述第二掺杂多晶硅层还覆盖所述第一沟槽的部分侧面和所述第二沟槽的部分侧面。
可选的，在所述的具有结型场板的DMOS器件的制造方法中，所述去除部分所述第二掺杂多晶硅层，露出所述第一沟槽的部分底面，包括：
形成第一图形化的光刻胶层，所述第一图形化的光刻胶层填充所述第二沟槽并延伸覆盖所述半导体基底上的一部分所述第二掺杂多晶硅层，暴露出所述第一沟槽以及所述半导体基底上的另一部分所述第二掺杂多晶硅层；以及
对所述第一沟槽内的部分所述第二掺杂多晶硅层以及所述半导体基底上的暴露出的所述第二掺杂多晶硅层执行刻蚀工艺，以去除所述第一沟槽内的部分所述第二掺杂多晶硅层以及所述半导体基底上的暴露出的所述第二掺杂多晶硅层。
可选的，在所述的具有结型场板的DMOS器件的制造方法中，所述第一导电类型为P型，所述第二导电类型为N型，所述在所述第一沟槽的底部形成体区以及位于所述体区内的源区，包括：
对所述第一沟槽的底部的所述半导体基底执行P型掺杂工艺，以在所述第一沟槽的底部的所述半导体基底中形成所述体区；以及
对部分所述体区执行N型掺杂工艺，以在所述体区内形成所述源区。
可选的，在所述的具有结型场板的DMOS器件的制造方法中，所述去除所述第二沟槽的侧面的所述第一掺杂多晶硅层，所述第二沟槽内的所述第二掺杂多晶硅层作为栅极引出层，所述栅极引出层与所述栅极连接，包括：
在所述第一沟槽和所述第二沟槽内填充硬掩膜层，所述硬掩膜层延伸覆盖所述半导体基底表面的所述第二掺杂多晶硅层；
利用湿法或者干法刻蚀工艺去除部分所述硬掩膜层，以暴露出所述半导体基底表面的所述第二掺杂多晶硅层；
利用干法刻蚀工艺去除所述半导体基底表面的所述第二掺杂多晶硅层；
形成第二图形化的光刻胶层，所述第二图形化的光刻胶层覆盖所述第一沟槽内的所述硬掩膜层以及所述第一掺杂多晶硅层；以及
利用干法刻蚀工艺去除所述第二沟槽的侧面的所述第一掺杂多晶硅层。
本发明还提供一种具有结型场板的DMOS器件，所述具有结型场板的DMOS器件包括：
半导体基底，所述半导体基底中形成有第一沟槽；
形成于所述第一沟槽的侧壁上的第一掺杂多晶硅层以及第二掺杂多晶硅层，所述第二掺杂多晶硅层较所述第一掺杂多晶硅层靠近所述第一沟槽的底部，所述第二掺杂多晶硅层包括第一子掺杂层和位于所述第一子掺杂层上的第二子掺杂层；形成于所述第一沟槽的侧壁上的第三子掺杂层，所述第三子掺杂层较所述第一掺杂多晶硅层靠近所述第一沟槽的顶部；所述第一沟槽内的所述第一子掺杂层作为栅极，所述第一沟槽内的所述第一掺杂多晶硅层、所述第二掺杂多晶硅层以及所述第三子掺杂层作为结型场板，其中，所述第一掺杂多晶硅层为第一导电类型，所述第一子掺杂层为第二导电类型，所述第二子掺杂层为第一导电类型，所述第三子掺杂层为第二导电类型；
形成于所述第一沟槽的底部的所述半导体基底中的体区以及位于所述体区内的源区；
形成于所述半导体基底表面的漏区；以及
电连接所述源区的第一引出结构、电连接所述漏区和所述第三子掺杂层的第二引出结构和电连接所述栅极的第三引出结构。
可选的，在所述的具有结型场板的DMOS器件中，所述半导体基底中还形成有与所述第一沟槽连通的第二沟槽，所述第二掺杂多晶硅层还覆盖所述第二沟槽的底面，所述第二沟槽内的所述第二掺杂多晶硅层作为栅极引出层，所述栅极引出层与所述栅极连接，所述第三引出结构通过与所述栅极引出层连接以实现与所述栅极电连接。
可选的，在所述的具有结型场板的DMOS器件中，所述第一沟槽内，从所述第一沟槽的底部向所述第一沟槽的槽口的方向，所述第二掺杂多晶硅层、所述第一掺杂多晶硅层以及所述第三子掺杂层依次相邻接触并覆盖于所述第一沟槽的侧面。
可选的，在所述的具有结型场板的DMOS器件中，所述第二子掺杂层位于所述第一子掺杂层内，在所述第一沟槽内，所述第一掺杂多晶硅层的底面和所述第一子掺杂层以及所述第二子掺杂层均相接。
可选的，在所述的具有结型场板的DMOS器件中，在第一方向上，所述第二沟槽与所述第一沟槽连通；在第二方向上，所述第二沟槽与所述第一沟槽相间隔，所述第一方向和所述第二方向相垂直。
可选的，在所述的具有结型场板的DMOS器件中，所述体区包围所述第一沟槽的底部。
在本发明提供的具有结型场板的DMOS器件及其制造方法中，漏区在半导体基底的表面，而源区在第一沟槽的底部的半导体基底中，栅极在第一沟槽的底部位置，由此相对于LDMOS的横向耐压改为了纵向耐压，从而可以缩小整个器件的尺寸，降低导通电阻，极大的优化了耐压和导通电阻的矛盾关系。进一步的，所述DMOS器件中形成有结型场板结构，由此降低表面电阻(Resurf)的效果得到了提升，同时，由于结型场板结构的存在，DMOS器件中的沟槽深度可以减小，从而减小了器件的深宽比，进而提高了提升耐压档位的可行性。更进一步的，所述DMOS器件中的源区和漏区均在同一表面引出，从而可以兼容CMOS器件的制造工艺。此外，第二掺杂多晶硅层包括第一子掺杂层和位于所述第一子掺杂层上的第二子掺杂层，所述第一子掺杂层和所述第二子掺杂层分别为不同的导电类型，由此，在N型栅极的情况下，P型掺杂层也能够直接连接栅极电位，从而提高了结型场板的功效。
附图说明
图1～图11是执行本发明实施例的具有结型场板的DMOS器件的制造方法中所形成的器件的结构示意图；
图12是图11所述的具有结型场板的DMOS器件中第二掺杂多晶硅层的俯视示意图；
图13和图14是本发明实施例中结型场板的工作示意图。
其中，附图标记说明如下：
100-半导体基底；102-第一沟槽；104-第二沟槽；106-漂移区；108-第一硬掩膜层；110-第一掺杂多晶硅层；112-第二掺杂多晶硅层；114a-第一子掺杂层；114b-第二子掺杂层；116-第一图形化的光刻胶层；118-体区；120-源区；122a-栅极；122b-栅极引出层；124-第二硬掩膜层；126-第二图形化的光刻胶层；128-漏区；130-第三子掺杂层；132-结型场板；134-第一引出结构；136-第二引出结构；138-第三引出结构；140-第二介质层。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下结合附图和具体实施例对本发明提出的具有结型场板的DMOS器件及其制造方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。
需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。
此外，在本发明的用语中，“第一”、“第二”等用语仅起到区分各结构/步骤的作用，并不说明这些结构/步骤之间有前后顺序关系。
本发明的核心思想在于，提供一种具有结型场板的DMOS器件及其制造方法，漏区在半导体基底的表面，而源区在第一沟槽的底部的半导体基底中，栅极在第一沟槽的底部位置，由此相对于LDMOS的横向耐压改为了纵向耐压，从而可以缩小整个器件的尺寸，降低导通电阻，极大的优化了耐压和导通电阻的矛盾关系。进一步的，所述DMOS器件中形成有结型场板结构，由此降低表面电阻(Resurf)的效果得到了提升，同时，由于结型场板结构的存在，DMOS器件中的沟槽深度可以减小，从而减小了器件的深宽比，进而提高了提升耐压档位的可行性。更进一步的，所述DMOS器件中的源区和漏区均在同一表面引出，从而可以兼容CMOS器件的制造工艺。此外，第二掺杂多晶硅层包括第一子掺杂层和位于所述第一子掺杂层上的第二子掺杂层，所述第一子掺杂层和所述第二子掺杂层分别为不同的导电类型，由此，在N型栅极的情况下，P型掺杂层也能够直接连接栅极电位，从而提高了结型场板的功效。
在本申请提供的具有结型场板的DMOS器件及其制造方法中，具体可以为N型DMOS器件，也可以为P型DMOS器件。在本申请具体实施例中，以N型DMOS器件为例作详细描述，根据对于N型DMOS器件的详细描述，本领域技术人员可以相应得到P型DMOS器件及其制造方法，本申请对此不再赘述。
请参考图1至图12，其为执行本发明实施例的具有结型场板的DMOS器件的制造方法中所形成的器件的结构示意图。
如图1所示，在本申请实施例中，首先，提供一半导体基底100，所述半导体基底100中形成有第一沟槽102和第二沟槽104。具体的，先提供一半导体基底100，接着，对所述半导体基底100执行掺杂工艺，以在所述半导体基底100中形成漂移区106，其中，所述漂移区106可采用已知的任何一种工艺形成。在本申请实施例中，接着，在所述半导体基底100的表面形成第一硬掩膜层108，所述第一硬掩膜层108具体可以为一叠层结构，例如，所述第一硬掩膜层108可以是一ONO(oxide-SIN-oxide，氧化层-氮化层-氧化层)的三层叠层结构。所述第一硬掩膜层108经过了图形化工艺，以暴露出部分的所述半导体基底100的表面。接着可通过对暴露出的所述半导体基底100执行刻蚀工艺，以形成所述第一沟槽102和所述第二沟槽104。所述第一沟槽102和所述第二沟槽104分别位于所述漂移区106的两侧，也即，所述漂移区106形成于所述第一沟槽102和所述第二沟槽104之间的所述半导体基底100中。进一步的，所述半导体基底100上形成有第一介质层(第一介质层在图1中未示出)，所述第一介质层覆盖所述半导体基底100、所述第一沟槽102和所述第二沟槽104的表面。所述第一介质层具体可以为氧化层、氮化层等。
接着，请参考图2，在所述半导体基底100上形成第一掺杂多晶硅层110，所述第一掺杂多晶硅层110覆盖所述半导体基底100的表面、所述第一沟槽102的表面和所述第二沟槽102的表面。具体的，在本申请实施例中，所述第一掺杂多晶硅层110覆盖所述第一硬掩膜层108的上表面、所述第一沟槽102的侧面和底面以及所述第二沟槽102的侧面和底面。即在本申请实施例中，所述第一掺杂多晶硅层110覆盖所述第一介质层。
优选的，所述第一掺杂多晶硅层110的厚度为0.15μm～0.35μm，例如，所述第一掺杂多晶硅层110的厚度可以为0.18μm、0.20μm、0.25μm、0.27μm或者0.33μm等。
在本申请实施例中，所述第一掺杂多晶硅层110具体可通过如下方式形成：在所述半导体基底100上形成多晶硅层(图2中未示出)，对所述多晶硅层执行P型掺杂工艺，以形成所述第一掺杂多晶硅层110。优选的，所述第一掺杂多晶硅层的掺杂浓度为4E14atom/cm-3～1E16atom/cm-3，例如可以为8E14atom/cm-3、1E15atom/cm-3、5E15atom/cm-3或者9E15atom/cm-3等；所述掺杂离子例如可以为硼(B)等。
接着，如图3所示，对所述第一掺杂多晶硅层110执行N型掺杂工艺和P型掺杂工艺，以在所述半导体基底100的表面、所述第一沟槽102的部分底面和所述第二沟槽104的部分底面形成第二掺杂多晶硅层112，所述第二掺杂多晶硅层112包括第一子掺杂层114a和位于所述第一子掺杂层114a上的第二子掺杂层114b。相应的，所述第一子掺杂层114a为N型，所述第二子掺杂层114b为P型。进一步的，相对于所述第一掺杂多晶硅层110，所述第二子掺杂层114b为重掺杂，即所述第一掺杂多晶硅层110为轻掺杂P型导电层，所述第二子掺杂层114b为重掺杂P型导电层。在本申请实施例中，可以采用普遍注入工艺对整个半导体基底100执行掺杂，由此可以降低工艺成本。其中，在所述第一沟槽102底部并且覆盖所述第一沟槽102侧面的所述第一掺杂多晶硅层110以及在所述第二沟槽104底部并且覆盖所述第二沟槽104侧面的所述第一掺杂多晶硅层110由于其上的第一掺杂多晶硅层110的阻挡作用，在对所述第一掺杂多晶硅层110执行N型掺杂工艺和P型掺杂工艺中，通常保持为所述第一掺杂多晶硅层110。
优选的，N型掺杂离子为磷离子，掺杂浓度为1E17atom/cm-3～1E18atom/cm-3，例如，掺杂浓度为2E17atom/cm-3、4E17atom/cm-3、5E17atom/cm-3或者7E17atom/cm-3等。P型掺杂离子为铟离子，掺杂浓度为1E20atom/cm-3～1E21atom/cm-3，例如，掺杂浓度为2E20atom/cm-3、3E20atom/cm-3、5E20atom/cm-3或者8E20atom/cm-3等。即在此，形成了重掺杂的第二子掺杂层114b。
接着，如图4所示，对所述第二掺杂多晶硅层112执行热处理工艺，所述第一沟槽102的底面和所述第二沟槽104的底面的所述第二掺杂多晶硅层112中的掺杂离子向所述第一掺杂多晶硅层110中扩散，以使得所述第一沟槽102的底面的所述第二掺杂多晶硅层112向所述第一沟槽102的侧面延伸，以及所述第二沟槽104的底面的所述第二掺杂多晶硅层112向所述第二沟槽104的侧面延伸。在本申请的实施例中，热处理工艺为退火工艺。在本申请的其他实施例中，热处理工艺也可以为其他高温处理工艺。
在本申请实施例中，N型掺杂离子的扩散速度较P型掺杂离子的扩散速度快，以使得所述第一沟槽102内的所述第一子掺杂层114a向所述第一沟槽102的侧面的延伸长度较所述第二子掺杂层114b向所述第一沟槽102的侧面的延伸长度长以及所述第二沟槽104内的所述第一子掺杂层114a向所述第二沟槽104的侧面的延伸长度较所述第二子掺杂层114b向所述第二沟槽104的侧面的延伸长度长。在本申请的其他实施例中，执行热处理工艺后，也可以是所述第一沟槽102内的所述第二子掺杂层114b的底壁及侧壁均被所述第一子掺杂层114a包围，所述第二沟槽104内的所述第二子掺杂层114b的底壁及侧壁均被所述第一子掺杂层114a包围。
其中，在本申请的用语中，用语“底壁”和用语“底面”等同，用语“侧壁”和用语“侧面”等同，盖因用语“表面”通常仅为此一种表达方式，而用语“底壁”和用语“底面”、用语“侧壁”和用语“侧面”通常均被混用，故而在本申请的用语中亦沿用了这一表达方式。
进一步的，所述第一沟槽102内的所述第一子掺杂层114a延伸至所述第一沟槽102的侧面，从而使得所述第一子掺杂层114a覆盖所述第一沟槽102的整个底面；所述第一沟槽102内的所述第二子掺杂层114b向所述第一沟槽102的侧面延伸但并不与所述第一沟槽102的侧面相接，从而使得所述第二子掺杂层114b位于所述第一子掺杂层114a内。
相应的，在本申请实施例中，所述第二沟槽104内的所述第一子掺杂层114a延伸至所述第二沟槽104的侧面，从而使得所述第一子掺杂层114a覆盖所述第二沟槽104的整个底面；所述第二沟槽104内的所述第二子掺杂层114b向所述第二沟槽104的侧面延伸但并不与所述第二沟槽104的侧面相接，从而使得所述第二子掺杂层114b位于所述第一子掺杂层114a内。
请继续参考图4，在本申请实施例中，在对所述第二掺杂多晶硅层112执行热处理工艺中，所述半导体基底100表面(在此具体为所述第一硬掩膜层108的表面)的所述第二掺杂多晶硅层112中的掺杂离子向所述第一掺杂多晶硅层110中扩散，以使得所述半导体基底100表面的所述第二掺杂多晶硅层112向所述第一沟槽102的侧面和所述第二沟槽104的侧面延伸，并覆盖所述第一沟槽102的部分侧面和所述第二沟槽104的部分侧面。即所述半导体基底100表面的所述第二掺杂多晶硅层112延伸覆盖了所述第一沟槽102顶部(侧面)和所述第二沟槽104顶部(侧面)。
具体的，在本申请实施例中，覆盖所述半导体基底100的上表面的所述第二掺杂多晶硅层112中的所述第一子掺杂层114a向所述第一沟槽102的侧面和所述第二沟槽104的侧面延伸，并覆盖所述第一沟槽102靠近顶部的部分侧面以及所述第二沟槽104靠近顶部的部分侧面。
接着，如图5所示，去除所述第一沟槽102的底面的部分所述第二掺杂多晶硅层112。保留所述第一沟槽102底面上靠近所述第一沟槽102侧面的所述第二掺杂多晶硅层112，其中，保留的(剩余的)所述第一子掺杂层114a作为栅极122a。在本申请的实施例中，所述栅极还包括所述第一子掺杂层114a与所述第一沟槽102表面的第一介质层(第一介质层在图5中未示出)。
需说明的是，从图5开始，所述第一沟槽102内的所述第一掺杂层114a作为了所述栅极122a，即，如果附图中同时出现了附图标记114a和附图标记122a，两者可能指向了同一结构；同时，在下文中，由于表达的需要，所述第一沟槽102内的所述第一掺杂层114a以及所述栅极122a可能会同时出现，均为实现不同的说明所需要。
请继续参考图5，在本申请实施例中，去除所述第一沟槽102的底面的部分所述第二掺杂多晶硅层112包括：形成第一图形化的光刻胶层116，所述第一图形化的光刻胶层116填充所述第二沟槽104并延伸覆盖所述半导体基底100上的一部分所述第二掺杂多晶硅层112(即覆盖靠近所述第二沟槽104的部分所述第二掺杂多晶硅层112)，暴露出所述第一沟槽102以及所述半导体基底100上的另一部分所述第二掺杂多晶硅层112(即暴露出靠近所述第一沟槽102的部分所述第二掺杂多晶硅层112)；对暴露出的所述第一沟槽102的底面的所述第二掺杂多晶硅层112(在此，所述第一沟槽102底面上靠近所述第一沟槽102侧面的所述第二掺杂多晶硅层112，由于其上覆盖有第一掺杂多晶硅层110(可相应参考图5)，故而未被暴露出)以及暴露出的所述半导体基底100上的所述第二掺杂多晶硅层112执行刻蚀工艺，以去除所述第一沟槽102的底面的部分所述第二掺杂多晶硅层112以及所述半导体基底100上的部分所述第二掺杂多晶硅层112。
在此，可以采用干法刻蚀工艺去除所述第一沟槽102的底面的部分所述第二掺杂多晶硅层112以及所述半导体基底100上的部分所述第二掺杂多晶硅层112，从而暴露出所述第一沟槽100底部的所述半导体基底100以及所述第一沟槽100内的所述第一掺杂多晶硅层110的上表面。在本申请的其他实施例中，也可以是，对暴露出的所述第一沟槽102的底面的所述第二掺杂多晶硅层112以及暴露出的所述半导体基底100上的所述第二掺杂多晶硅层112执行刻蚀工艺后，露出所述第一沟槽102的槽口边缘的所述第一硬掩膜层108和所述第一沟槽102的部分底面的半导体基底100，并保留所述第一沟槽102的侧面的第一掺杂多晶硅层110和所述第一沟槽102的侧面的所述第二掺杂多晶硅层112。所述第一沟槽102的侧面的所述第二掺杂多晶硅层112可以是位于所述第一沟槽102的侧面的，且位于第一掺杂多晶硅层110上部和下部的所述第二掺杂多晶硅层112(位于所述第一沟槽102的侧面的，且位于第一掺杂多晶硅层110上部的所述第二掺杂多晶硅层112在图5中未示出)；所述第一沟槽102的侧面的所述第二掺杂多晶硅层112也可以是位于所述第一沟槽102的侧面的，且仅位于第一掺杂多晶硅层110下部的所述第二掺杂多晶硅层112。
接着，如图6所示，在所述第一沟槽102的底部的所述半导体基底100中形成体区118以及位于所述体区118内的源区120。具体的，首先可以对所述第一沟槽102的底部的所述半导体基底100执行P型掺杂工艺，以在所述第一沟槽102的底部的所述半导体基底100中形成所述体区118。所述体区118可以仅与所述第一沟槽102的底面相邻接触；所述体区118也可以包围所述第一沟槽102的底部，也即所述体区118既与所述第一沟槽102的底面相邻接触又与所述第一沟槽102的部分侧面相邻接触。接着，对部分所述体区118执行N型掺杂工艺，以在所述体区118内形成所述源区120。在本申请实施例中，所述第一子掺杂层114a与所述源区120相接，即所述源区120延伸至所述第一子掺杂层114a正下方从而与所述第一子掺杂层114a相接。在执行N型掺杂工艺形成所述源区120的同时，所述第一沟槽102内的所述第一掺杂多晶硅层110的上表面也会被掺杂N型离子。在本申请实施例中，形成所述体区118和源区120之后，去除所述第一图形化的光刻胶层116。
在本申请实施例中，接着，如图8所示，去除所述第二沟槽104的侧面的所述第一掺杂多晶硅层110，所述第二沟槽104的底部的所述第二掺杂多晶硅层110作为栅极引出层122b。
需说明的是，从图8开始，所述第二沟槽104内的所述第二掺杂多晶硅层110作为了所述栅极引出层122b，即，如果附图中同时出现了附图标记110和附图标记122b，两者可能指向了同一结构；同时，在下文中，由于表达的需要，所述第二沟槽104内的所述第二掺杂多晶硅层110以及所述栅极引出层122b可能会同时出现，均为实现不同的说明所需要。
具体的，首先，如图7所示，在所述第一沟槽102和所述第二沟槽104内填充第二硬掩膜层124(为了与之前的第一硬掩膜层108相区别，在此称为第二硬掩膜层124)，所述第二硬掩膜层124延伸覆盖所述半导体基底100表面的所述第二掺杂多晶硅层124。在此，所述第二硬掩膜层124的材质为氧化层-氮化层-氧化层的叠层结构。在本申请实施例中，在去除所述第一沟槽102的底面的部分所述第二掺杂多晶硅层112的过程中，还去除了所述半导体基底100上的部分所述第二掺杂多晶硅层112并暴露出了部分所述第一硬掩膜层108，因而在此，所述第二硬掩膜层124还覆盖暴露出的部分所述第一硬掩膜层108。
接着，如图8所示，利用湿法或者干法刻蚀工艺去除部分所述第二硬掩膜层124，以暴露出所述半导体基底100表面的所述第二掺杂多晶硅层112。即在此，去除所述半导体基底100表面的所述第二硬掩膜层124，保留所述第一沟槽102和所述第二沟槽104内的所述第二硬掩膜层124，从而暴露出所述半导体基底100表面的所述第二掺杂多晶硅层112。
请继续参考图8，接着，利用干法刻蚀工艺去除所述半导体基底100表面的所述第二掺杂多晶硅层112。在此，暴露出所述半导体基底100表面的所述第一硬掩膜层108。在本申请实施例中，去除所述半导体基底100表面的所述第二掺杂多晶硅层112之后，还暴露出了所述第一沟槽102内的所述第一掺杂多晶硅层110和所述第一沟槽102内的所述第二硬掩膜层124。在本申请的其他实施例中，对于在执行刻蚀工艺得到图5所示结构中，在所述第一沟槽102侧壁且位于第一掺杂多晶硅层110上部保留有所述第二掺杂多晶硅层112的情形，利用干法刻蚀工艺去除所述半导体基底100表面的所述第二掺杂多晶硅层112后，则暴露出的是位于所述第一沟槽102的侧面的，且位于第一掺杂多晶硅层110上部的所述第二掺杂多晶硅层112(位于所述第一沟槽102的侧面的，且位于第一掺杂多晶硅层110上部的所述第二掺杂多晶硅层112在图8中未示出)和所述第一沟槽102内的所述第二硬掩膜层124。
接着，继续参考图8，形成第二图形化的光刻胶层126，所述第二图形化的光刻胶层126覆盖所述第一沟槽102，露出所述半导体基底100表面的所述第一硬掩膜层108和所述第二沟槽104。在本申请实施例中，所述第二图形化的光刻胶层126覆盖所述第一沟槽102内的所述第二硬掩膜层124以及所述第一掺杂多晶硅层110。在本申请的其他实施例中，也可以是所述第二图形化的光刻胶层126覆盖所述第一沟槽102内的所述第二硬掩膜层124以及位于所述第一沟槽102的侧面的，且位于第一掺杂多晶硅层110上部的所述第二掺杂多晶硅层112。接着，利用干法刻蚀工艺去除所述第二沟槽104的侧面的所述第一掺杂多晶硅层110，保留所述第二沟槽104的底部的所述第二掺杂多晶硅层112，所述第二沟槽104内保留的所述第二掺杂多晶硅层112作为所述栅极引出层122b。在本申请实施例中，形成所述栅极引出层122b之后，去除所述第二图形化的光刻胶层126。
在本申请实施例中，通过所述栅极引出层122b可以便于所述栅极122a的引出，从而简化工艺，提高所述DMOS器件的质量与可靠性。在本申请的其他实施例中，也可以不制作所述栅极引出层122b，则相应的，无需形成所述第二沟槽104，更无需在其中形成第一掺杂多晶硅层110、第二掺杂多晶硅层112等。
请参考图9，在本申请实施例中，进一步的，还包括在所述第二沟槽104内再次填充第二硬掩膜层124，以填满所述第二沟槽104。接着，对所述半导体基底100执行化学机械研磨(CMP)工艺，以去除所述第二图形化的光刻胶层126和所述半导体基底100表面的所述第一硬掩膜层108，暴露出所述半导体基底100以及所述第一掺杂多晶硅层110的上表面。在本申请的其他实施例中，暴露出的也可以是所述半导体基底100以及所述第一沟槽102内的位于第一掺杂多晶硅层110上部的所述第二掺杂多晶硅层112(位于所述第一沟槽102的侧面的，且位于第一掺杂多晶硅层110上部的所述第二掺杂多晶硅层112在图9中未示出)。其中，所述第二图形化的光刻胶层126和所述第一硬掩膜层108也可以通过两步工艺分别去除，例如，可以先通过剥离工艺去除所述第二图形化的光刻胶层126，再通过化学机械研磨工艺去除所述第一硬掩膜层108。
接着请参考图10，对所述半导体基底100和所述第一掺杂多晶硅层110执行掺杂工艺，以在所述半导体基底100的表面形成漏区128并在所述第一掺杂多晶硅层110的表面形成第三子掺杂层130，从而在所述第一沟槽102的侧面形成结型场板132。也即，所述第一沟槽102的底部侧面的所述第一子掺杂层114a既作为器件栅极，又与所述第一沟槽102的侧面的所述第二子掺杂层114b、所述第一掺杂多晶硅层110和所述第三子掺杂层130组合作为结型场板132。其中，所述漏区128位于所述第一沟槽102和所述第二沟槽104之间的所述半导体基底100中。
如图11所示，接着，形成电连接所述源区120的第一引出结构134、电连接所述漏区128的第二引出结构136和电连接所述栅极引出层122b的第三引出结构138，其中，所述第二引出结构136还电连接所述第三子掺杂层130。在本申请实施例中，所述第三引出结构138通过与所述栅极引出层122b连接以实现与所述栅极122a电连接。具体的，可以形成一第二介质层140，所述第二介质层140覆盖所述半导体基底100以及所述第二硬掩膜层124；接着，对所述第二介质层140以及所述第二硬掩膜层124执行刻蚀工艺，以形成暴露出所述源区120的第一开口(图11中未示出)、暴露出所述漏区128和第三子掺杂层130的第二开口(图11中未示出)以及暴露出所述栅极引出层122b的第三开口(图11中未示出)；接着，在所述第一开口、第二开口以及第三开口中填充导电层，从而形成所述第一引出结构134、第二引出结构136以及第三引出结构138。进一步的，所述第一开口、所述第二开口和所述第三开口可以通过不同的刻蚀步骤形成，例如，所述第二开口可以通过浅孔刻蚀步骤形成，所述第一开口和所述第三开口可以通过深孔刻蚀步骤形成。
请继续参考图11，相应的，本申请实施例还提供了一种具有结型场板的DMOS器件，具体的，所述具有结型场板的DMOS器件包括：半导体基底100，所述半导体基底100中形成有第一沟槽102；形成于所述第一沟槽102的侧壁上的第一掺杂多晶硅层110以及第二掺杂多晶硅层112，所述第二掺杂多晶硅层112较所述第一掺杂多晶硅层110靠近所述第一沟槽102的底部，所述第二掺杂多晶硅层112包括第一子掺杂层114a和位于所述第一子掺杂层114a上的第二子掺杂层114b；形成于所述第一沟槽102的侧壁上的第三子掺杂层130，所述第三子掺杂层130较所述第一掺杂多晶硅层110靠近所述第一沟槽102的顶部；所述第一沟槽102内的所述第一子掺杂层114a作为栅极122a，所述第一沟槽102内的所述第一掺杂多晶硅层110、所述第二掺杂多晶硅层112以及所述第三子掺杂层130构成结型场板132，其中，所述第一掺杂多晶硅层110为P型，所述第一子掺杂层114a为N型，所述第二子掺杂层114b为P型，所述第三子掺杂层130为N型；形成于所述第一沟槽102的底部的所述半导体基底100中的体区118以及位于所述体区118内的源区120；形成于所述半导体基底100表面的漏区128；以及电连接所述源区120的第一引出结构134、电连接所述漏区128的第二引出结构136和电连接所述栅极122a的第三引出结构138，其中，所述第二引出结构136还电连接所述第三子掺杂层130。
本申请的其他实施例中，从所述第一沟槽102的底部向所述第一沟槽102的槽口的方向，依次相邻接触并覆盖于所述第一沟槽102的侧面的所述第二掺杂多晶硅层112、所述第一掺杂多晶硅层110以及所述第三子掺杂层130构成结型场板132。
进一步的，所述第二沟槽104与所述第一沟槽102连通。相应的，请参考图12，其为图11所述的具有结型场板的DMOS器件沿AA’线的剖面俯视示意图，如图12所示，在本申请实施例中，在第一方向X上，所述第二沟槽104与所述第一沟槽102连通；在第二方向Y上，所述第二沟槽104与所述第一沟槽102相间隔，所述第一方向X与所述第二方向Y相垂直。即，所述第一沟槽102和所述第二沟槽104组成了类似“日”字型沟槽。所述第二掺杂多晶硅层112还覆盖所述第二沟槽104的底面，所述第二沟槽104内的所述第二掺杂多晶硅层112作为栅极引出层122b，所述栅极引出层122b与所述栅极122a连接，所述第三引出结构138通过与所述栅极引出层122b直接连接以实现与所述栅极122a电连接。
在本申请实施例中，所述第二子掺杂层114b位于所述第一子掺杂层114a内，在所述第一沟槽102内，所述第一掺杂多晶硅层110的底面和所述第一子掺杂层114a以及所述第二子掺杂层114b均相接。
进一步的，所述具有结型场板的DMOS器件还包括：形成于所述第一沟槽102和所述第二沟槽104之间的所述半导体基底100中的漂移区106。所述漏区128位于所述第一沟槽102和所述第二沟槽104之间的所述半导体基底100中。更进一步的，所述漏区128位于所述漂移区106内。在此，所述第一沟槽102、所述漂移区106和所述第二沟槽104沿着所述第二方向Y排布。
优选的，所述第一掺杂多晶硅层110为掺杂的多晶硅层并且掺杂浓度为4E14atom/cm-3～1E16atom/cm-3，所述第一掺杂多晶硅层110的厚度为0.15μm～0.35μm。所述第一子掺杂层114a为掺杂的多晶硅层并且掺杂离子为磷离子以及掺杂浓度为1E17atom/cm-3～1E18atom/cm-3；所述第二子掺杂层114b为掺杂的多晶硅层并且掺杂离子为铟离子以及掺杂浓度为1E20atom/cm-3～1E21atom/cm-3。
综上所述，在本发明提供的具有结型场板的DMOS器件及其制造方法中，漏区128在半导体基底100的表面，而源区120在第一沟槽102的底部的半导体基底100中，栅极122a在第一沟槽102的底部，由此相对于LDMOS的横向耐压改为了纵向耐压，从而可以缩小整个器件的尺寸，降低导通电阻，极大的优化了耐压和导通电阻的关系。进一步的，所述DMOS器件中形成有结型场板132，由此降低表面电阻(Resurf)的效果得到了提升，同时，由于结型场板132的存在，DMOS器件中的沟槽深度可以减小，从而减小了器件沟槽的深宽比，进而提高了提升耐压档位的可行性。也即，无需提高沟槽的深宽比就能实现DMOS器件的耐压档位的进一步提升，也不用会损失器件电流能力。更进一步的，所述DMOS器件中的源区120和漏区128均在同一表面引出，从而可以兼容CMOS器件的制造工艺。此外，第二掺杂多晶硅层112包括第一子掺杂层114a和位于所述第一子掺杂层114a上的第二子掺杂层114b，所述第一子掺杂层114a和所述第二子掺杂层114b的导电类型不同，由此，在N型栅极的情况下，P型掺杂层也能够直接连接栅极122电位，从而提高了结型场板132的功效。
进一步的，在此通过所述第二沟槽104与所述第一沟槽102在侧面设有连通沟槽，使得所述第二沟槽104内的第一子掺杂层114a和第二子掺杂层114b与所述第一沟槽102内的第一子掺杂层114a和第二子掺杂层114b电连接。这就使得栅极电压通过所述第三引出结构138添加至所述第二沟槽104内的第一子掺杂层114a和第二子掺杂层114b后，栅极电压可以通过所述第二沟槽104内第二子掺杂层114b和第一沟槽102内第二子掺杂层114b直接添加至第一沟槽102内的第一掺杂多晶硅层110。也即向第一沟槽102内的栅极结构添加栅极电压的同时，也直接对第一沟槽102内的第一掺杂多晶硅层110添加栅极电压，无需额外通过击穿PN结向第一沟槽102内的第一掺杂多晶硅层110传导栅极电压。由此，在N型栅极的情况下，P型掺杂层也能够直接连接栅极电位，从而提高了栅极的开关能力以及结型场板的功效。在本申请实施例中，图12的俯视示意图中，在所述半导体基底100所在平面内，所述第一沟槽102和所述第二沟槽104组成类似“日”字型沟槽。在本申请的其他实施例中，图12的俯视示意图中，在所述半导体基底100所在平面内，所述第一沟槽102和所述第二沟槽104也可以组成梳状型结构，梳状型结构包括梳齿部和连接所述梳齿部的梳柄部。
进一步的，请参考图13和图14，其为本发明实施例中结型场板的工作示意图。如图13所示，当栅极电压大于阈值电压时，(结型场板132中的)第一掺杂多晶硅层110会有正电荷，从而使得漂移区106会积累更多的电子，漂移区106电阻下降，从而使得电流能力得到了提升。如图14所示，当栅极电压等于0并且漏区电压大于0时，漏区128发生PN结反偏，而通过(结型场板132中的)第一掺杂多晶硅层110中的电势线可以调整漂移区106的电势线，让漂移区106的电势线能够更加均匀的分部在漂移区106，从而达到增加耐压的效果。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (15)

1.一种具有结型场板的DMOS器件的制造方法，其特征在于，所述具有结型场板的DMOS器件的制造方法包括：
提供半导体基底，所述半导体基底中形成有第一沟槽；
在所述半导体基底上形成具有第一导电类型的第一掺杂多晶硅层，所述第一掺杂多晶硅层覆盖所述半导体基底和所述第一沟槽的表面；
对所述第一掺杂多晶硅层执行第一掺杂工艺和第二掺杂工艺，以在所述半导体基底的表面和所述第一沟槽的部分底面形成第二掺杂多晶硅层，所述第二掺杂多晶硅层包括具有第二导电类型的第一子掺杂层和位于所述第一子掺杂层上的具有第一导电类型的第二子掺杂层；
执行热处理工艺，以使得所述第一沟槽内的所述第二掺杂多晶硅层向所述第一沟槽的侧面延伸；
去除部分所述第二掺杂多晶硅层，露出所述第一沟槽的部分底面；
在所述第一沟槽的底部形成体区以及位于所述体区内的源区；
执行第三掺杂工艺，以在所述半导体基底的表面形成漏区并在所述第一掺杂多晶硅层的表面形成具有第二导电类型的第三子掺杂层，所述第一沟槽的侧面的所述第二掺杂多晶硅层、所述第一掺杂多晶硅层和所述第三子掺杂层作为结型场板，所述第一沟槽的侧面的所述第一子掺杂层作为栅极；以及
形成电连接所述源区的第一引出结构、电连接所述漏区和所述第三子掺杂层的第二引出结构和电连接所述栅极的第三引出结构。
2.如权利要求1所述的具有结型场板的DMOS器件的制造方法，其特征在于，所述提供半导体基底，所述半导体基底中形成有第一沟槽，包括：所述半导体基底中还形成有与所述第一沟槽连通的第二沟槽；
所述在所述半导体基底上形成具有第一导电类型的第一掺杂多晶硅层，所述第一掺杂多晶硅层覆盖所述半导体基底和所述第一沟槽的表面，包括：所述第一掺杂多晶硅层还覆盖所述第二沟槽的表面；
所述对所述第一掺杂多晶硅层执行第一掺杂工艺和第二掺杂工艺，以在所述半导体基底的表面和所述第一沟槽的部分底面形成第二掺杂多晶硅层，所述第二掺杂多晶硅层包括具有第二导电类型的第一子掺杂层和位于所述第一子掺杂层上的具有第一导电类型的第二子掺杂层，包括：还在所述第二沟槽的部分底面形成所述第二掺杂多晶硅层；
所述执行热处理工艺，以使得所述第一沟槽内的所述第二掺杂多晶硅层向所述第一沟槽的侧面延伸，包括：以使得所述第二沟槽内的所述第二掺杂多晶硅层向所述第二沟槽的侧面延伸；
在所述在所述第一沟槽的底部形成体区以及位于所述体区内的源区之后，在所述执行第三掺杂工艺，以在所述半导体基底的表面形成漏区并在所述第一掺杂多晶硅层的表面形成具有第二导电类型的第三子掺杂层，所述第一沟槽的侧面的所述第二掺杂多晶硅层、所述第一掺杂多晶硅层和所述第三子掺杂层作为结型场板，所述第一沟槽的侧面的所述第一子掺杂层作为栅极之前，还包括：去除所述第二沟槽的侧面的所述第一掺杂多晶硅层，所述第二沟槽内的所述第二掺杂多晶硅层作为栅极引出层，所述栅极引出层与所述栅极连接；以及
所述形成电连接所述源区的第一引出结构、电连接所述漏区和所述第三子掺杂层的第二引出结构和电连接所述栅极的第三引出结构，包括：所述第三引出结构通过与所述栅极引出层连接以实现与所述栅极电连接。
3.如权利要求1或2所述的具有结型场板的DMOS器件的制造方法，其特征在于，所述第一导电类型为P型，所述第二导电类型为N型，所述在所述半导体基底上形成具有第一导电类型的第一掺杂多晶硅层，包括：
在所述半导体基底上形成多晶硅层；以及
对所述多晶硅层执行P型掺杂工艺，以形成所述第一掺杂多晶硅层；
其中，所述第一掺杂多晶硅层的掺杂浓度为4E14atom/cm-3～1E16atom/cm-3，所述第一掺杂多晶硅层的厚度为0.15μm～0.35μm。
4.如权利要求1或2所述的具有结型场板的DMOS器件的制造方法，其特征在于，所述第一导电类型为P型，所述第二导电类型为N型，所述对所述第一掺杂多晶硅层执行第一掺杂工艺和第二掺杂工艺，包括：
所述第一掺杂工艺掺杂的是磷离子，掺杂浓度为1E17atom/cm-3～1E18atom/cm-3；所述第二掺杂工艺掺杂的是铟离子，掺杂浓度为1E20atom/cm-3～1E21atom/cm-3。
5.如权利要求2所述的具有结型场板的DMOS器件的制造方法，其特征在于，所述执行热处理工艺，以使得所述第一沟槽内的所述第二掺杂多晶硅层向所述第一沟槽的侧面延伸，还包括：
第一掺杂工艺的掺杂离子的扩散速度大于第二掺杂工艺的掺杂离子的扩散速度，以使得所述第一沟槽内的所述第一子掺杂层向所述第一沟槽的侧面的延伸长度较所述第二子掺杂层向所述第一沟槽的侧面的延伸长度长以及所述第二沟槽内的所述第一子掺杂层向所述第二沟槽的侧面的延伸长度较所述第二子掺杂层向所述第二沟槽的侧面的延伸长度长。
6.如权利要求2所述的具有结型场板的DMOS器件的制造方法，其特征在于，所述执行热处理工艺，以使得所述第一沟槽内的所述第二掺杂多晶硅层向所述第一沟槽的侧面延伸，还包括：
所述半导体基底表面的所述第二掺杂多晶硅层还覆盖所述第一沟槽的部分侧面和所述第二沟槽的部分侧面。
7.如权利要求2所述的具有结型场板的DMOS器件的制造方法，其特征在于，所述去除部分所述第二掺杂多晶硅层，露出所述第一沟槽的部分底面，包括：
形成第一图形化的光刻胶层，所述第一图形化的光刻胶层填充所述第二沟槽并延伸覆盖所述半导体基底上的一部分所述第二掺杂多晶硅层，暴露出所述第一沟槽以及所述半导体基底上的另一部分所述第二掺杂多晶硅层；以及
对所述第一沟槽内的部分所述第二掺杂多晶硅层以及所述半导体基底上的暴露出的所述第二掺杂多晶硅层执行刻蚀工艺，以去除所述第一沟槽内的部分所述第二掺杂多晶硅层以及所述半导体基底上的暴露出的所述第二掺杂多晶硅层。
8.如权利要求1或2所述的具有结型场板的DMOS器件的制造方法，其特征在于，所述第一导电类型为P型，所述第二导电类型为N型，所述在所述第一沟槽的底部形成体区以及位于所述体区内的源区，包括：
对所述第一沟槽的底部的所述半导体基底执行P型掺杂工艺，以在所述第一沟槽的底部的所述半导体基底中形成所述体区；以及
对部分所述体区执行N型掺杂工艺，以在所述体区内形成所述源区。
9.如权利要求2所述的具有结型场板的DMOS器件的制造方法，其特征在于，所述去除所述第二沟槽的侧面的所述第一掺杂多晶硅层，所述第二沟槽内的所述第二掺杂多晶硅层作为栅极引出层，所述栅极引出层与所述栅极连接，包括：
在所述第一沟槽和所述第二沟槽内填充硬掩膜层，所述硬掩膜层延伸覆盖所述半导体基底表面的所述第二掺杂多晶硅层；
利用湿法或者干法刻蚀工艺去除部分所述硬掩膜层，以暴露出所述半导体基底表面的所述第二掺杂多晶硅层；
利用干法刻蚀工艺去除所述半导体基底表面的所述第二掺杂多晶硅层；
形成第二图形化的光刻胶层，所述第二图形化的光刻胶层覆盖所述第一沟槽内的所述硬掩膜层以及所述第一掺杂多晶硅层；以及
利用干法刻蚀工艺去除所述第二沟槽的侧面的所述第一掺杂多晶硅层。
10.一种具有结型场板的DMOS器件，其特征在于，所述具有结型场板的DMOS器件包括：
半导体基底，所述半导体基底中形成有第一沟槽；
形成于所述第一沟槽的侧壁上的第一掺杂多晶硅层以及第二掺杂多晶硅层，所述第二掺杂多晶硅层较所述第一掺杂多晶硅层靠近所述第一沟槽的底部，所述第二掺杂多晶硅层包括第一子掺杂层和位于所述第一子掺杂层上的第二子掺杂层；形成于所述第一沟槽的侧壁上的第三子掺杂层，所述第三子掺杂层较所述第一掺杂多晶硅层靠近所述第一沟槽的顶部；所述第一沟槽内的所述第一子掺杂层作为栅极，所述第一沟槽内的所述第一掺杂多晶硅层、所述第二掺杂多晶硅层以及所述第三子掺杂层作为结型场板，其中，所述第一掺杂多晶硅层为第一导电类型，所述第一子掺杂层为第二导电类型，所述第二子掺杂层为第一导电类型，所述第三子掺杂层为第二导电类型；
形成于所述第一沟槽的底部的所述半导体基底中的体区以及位于所述体区内的源区；
形成于所述半导体基底表面的漏区；以及
电连接所述源区的第一引出结构、电连接所述漏区和所述第三子掺杂层的第二引出结构和电连接所述栅极的第三引出结构。
11.如权利要求10所述的具有结型场板的DMOS器件，其特征在于，所述半导体基底中还形成有与所述第一沟槽连通的第二沟槽，所述第二掺杂多晶硅层还覆盖所述第二沟槽的底面，所述第二沟槽内的所述第二掺杂多晶硅层作为栅极引出层，所述栅极引出层与所述栅极连接，所述第三引出结构通过与所述栅极引出层连接以实现与所述栅极电连接。
12.如权利要求10或11所述的具有结型场板的DMOS器件，其特征在于，所述第一沟槽内，从所述第一沟槽的底部向所述第一沟槽的槽口的方向，所述第二掺杂多晶硅层、所述第一掺杂多晶硅层以及所述第三子掺杂层依次相邻接触并覆盖于所述第一沟槽的侧面。
13.如权利要求10或11所述的具有结型场板的DMOS器件，其特征在于，所述第二子掺杂层位于所述第一子掺杂层内，在所述第一沟槽内，所述第一掺杂多晶硅层的底面和所述第一子掺杂层以及所述第二子掺杂层均相接。
14.如权利要求11所述的具有结型场板的DMOS器件，其特征在于，在第一方向上，所述第二沟槽与所述第一沟槽连通；在第二方向上，所述第二沟槽与所述第一沟槽相间隔，所述第一方向和所述第二方向相垂直。
15.如权利要求10或11所述的具有结型场板的DMOS器件，其特征在于，所述体区包围所述第一沟槽的底部。
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