CN115985938A - 一种重离子注入型集成超结器件及制造方法 - Google Patents

Abstract

本发明提供一种重离子注入型集成超结器件及制造方法，包括：第一导电类型半导体衬底、第二导电类型漂移区、第一导电类型阱区、第一导电类型埋层和第二导电类型埋层，位于器件表面的多晶硅栅电极，第一介质氧化层、第二介质氧化层，亚微米超结位于第一导电类型埋层和第二导电类型埋层之间，在埋层注入后采用重离子注入并透过场氧化层形成；本发明基于重离子与轻离子的扩散系数不同，通过在漂移区内引入重离子注入的亚微米超结，能够在器件内部提供低阻通路，降低开态时的比导通电阻，且不受高温推结工艺的影响；此外通过优化热预算，能够形成扩散保护环，降低器件表面电场。

Description

一种重离子注入型集成超结器件及制造方法

技术领域

本发明属于半导体工艺制造技术领域，涉及一种重离子注入型集成超结器件及制造方法。

背景技术

高压LDMOS因其输入阻抗高、损耗低、开关速度快、安全工作区宽的特性和易于集成的特点，一直作为功率集成电路中的核心器件，广泛用于移动通信、汽车电子、LED照明等各个领域中。横向器件由于源极、栅极、漏极都在同一表面，易于通过内部连接与其他器件及电路集成，被广泛运用于功率集成电路中。横向器件设计中，要求器件具有高的击穿电压，低的比导通电阻。常用的技术包括横向超结和表面场降低(RESURF)技术，都是通过在漂移区中引入相反的电荷补偿层，在关态时与漂移区相互耗尽达到优化电场并增加漂移区掺杂浓度的目的，从而降低开态时的比导通电阻。但由于JFET效应的影响，常规超结的条宽不能做到很窄，浓度无法进一步提高，其对器件性能的改善已经越来越接近极限，如何提高超结的掺杂浓度，在保证耐压的同时进一步降低比导通电阻，是器件改进的核心问题。

发明内容

本发明针对背景技术的不足之处，提出一种重离子注入型集成超结器件及制造方法，在具有微米级超结埋层的基础上，在漂移区内引入重离子注入的亚微米超结，N型重离子可为砷，P型重离子可为二氟化硼。由于重离子与轻离子的扩散系数不同，重离子具有横扩系数小、补偿小的特点，亚微米超结的形貌不受高温生长栅氧化层的影响被破坏，因此可在栅氧化层生长前形成，且对其进行离子注入时，N型离子不受多晶的阻挡，更易保持亚微米超结的电荷平衡。重离子和轻离子的排布方式可以多样化，注入剂量的窗口值更大，其最终目的为保持耐压一定的条件下提高超结的浓度，进一步降低比导通电阻。此外，表面的微米级超结埋层能够在器件表面场引入新的电场峰，从而降低器件的表面电场峰值，且不影响器件耐压。

为实现上述发明目的，本发明技术方案如下：

一种重离子注入型集成超结器件，包括：

第一导电类型衬底11、第二导电类型漂移区21、第一导电类型阱区12、第二导电类型阱区22，第一导电类型埋层13、第二导电类型埋层23，第一导电类型top层14、第二导电类型top层24，第一导电类型埋层15、第二导电类型埋层25，第一导电类型重掺杂区16，第二导电类型重掺杂区A26和第二导电类型重掺杂区B 27，第一介质氧化层31、第二介质栅氧化层32，控制栅多晶硅电极41；

其中，第二导电类型漂移区21位于第一导电类型半导体衬底11上方，第一导电类型阱区12位于第二导电类型漂移区21中的左侧；第二导电类型阱区22位于第二导电类型漂移区21中的右侧，第二导电类型重掺杂区B27位于第二导电类型阱区22内部右上方，第一导电类型重掺杂区16和第二导电类型重掺杂区A 26位于第一导电类型阱区12中；第一介质氧化层31位于第二导电类型漂移区21上方，第二介质栅氧化层32位于第一导电类型阱区12上方且部分位于第二导电类型漂移区21上方；控制栅多晶硅电极41覆盖在第二介质栅氧化层32的上表面并部分延伸至第一介质氧化层31的上表面；第二导电类型漂移区21内的中部设有第一导电类型埋层13与第二导电类型埋层23，第二导电类型埋层23的底部和第一导电类型埋层13的上表面相接，两者共同构成微米超结；第二导电类型漂移区21内的顶部设有第二导电类型top层14与第一导电类型top层24，第一导电类型top层14的上表面与第二导电类型top层24的下表面相接，两者共同构成微米超结；第一导电类型埋层15和第二导电类型埋层25形成的亚微米超结位于第一导电类型top层14与第二导电类型埋层23之间，且第一导电类型埋层15和第二导电类型埋层25构成的超结之间有间距或连接在一起；其中重掺杂的掺杂浓度大于1E18 cm^-3。

作为优选方式，亚微米超结采用重离子注入，所采用N型重离子为砷，所采用P型重离子为二氟化硼。

作为优选方式，第一导电类型埋层13、第二导电类型埋层23、第一导电类型top层14、第二导电类型top层24、第一导电类型埋层15、第二导电类型埋层25均使用厚度大于6微米的光刻胶阻挡高能注入，并采用同一张掩模版，降低工艺成本。

作为优选方式，亚微米超结结深小于1μm，其浓度大于1e16cm^-3量级。

作为优选方式，亚微米超结在漂移区内进行多次注入。

作为优选方式，亚微米超结为半超结，其长度从源端到第二导电类型漂移区21的中间位置；或其长度从第二导电类型漂移区21的中间位置到漏端。

作为优选方式，亚微米超结和埋层在靠近漏端处分为多段。

作为优选方式，器件的微米超结与亚微米超结在垂直器件表面方向分为多段。

作为优选方式，所述器件第二导电类型漂移区21采用外延生长的方式形成。

作为优选方式，所述器件为SOI器件。

本发明还提供一种重离子注入型集成超结器件的制造方法，包括如下步骤：

步骤1：选择第一类导电类衬底11；

步骤2：在第一导电类型衬底11上方离子注入推结得到第二导电类型漂移区21；

步骤3：热氧化形成第一介质氧化层31，对器件表面进行隔离；

步骤4：在源漏区域分别注入第一导电类型杂质和第二导电类型杂质并推结，形成第二导电类型阱区22和第一导电类型阱区12；

步骤5：利用大于6微米厚的光刻胶阻挡，通过高能注入第一导电类型杂质和第二导电类型杂质；

步骤6：推结形成第一导电类型埋层13、第二导电类型埋层23、第一导电类型top层14、第二导电类型top层24、第一导电类型埋层15和第二导电类型埋层25；

步骤7：热氧化生长第二介质氧化层32，淀积多晶硅并刻蚀，形成控制栅多晶硅电极41；

步骤8：注入激活形成第一导电类型重掺杂区16和第二导电类型重掺杂区A26和第二导电类型重掺杂区B27。

本发明还提供第二种重离子注入型集成超结器件，包括：

第一导电类型衬底11、第二导电类型漂移区21、第一导电类型阱区12、第二导电类型阱区22，第一导电类型埋层13、第二导电类型埋层23，第一导电类型埋层15、第二导电类型埋层25，第一导电类型重掺杂区16，第二导电类型重掺杂区A26和第二导电类型重掺杂区B27，第一介质氧化层31、第二介质栅氧化层32，控制栅多晶硅电极41；

其中，第二导电类型漂移区21位于第一导电类型半导体衬底11上方，第一导电类型阱区12位于第二导电类型漂移区21中的左侧；第二导电类型阱区22位于第二导电类型漂移区21中的右侧，第二导电类型重掺杂区B27位于第二导电类型阱区22内部右上方，第一导电类型重掺杂区16和第二导电类型半导体接触区A26位于第一导电类型阱区12中；第一介质氧化层31位于第二导电类型漂移区21上方，第二介质栅氧化层32位于第一导电类型阱区12上方且部分位于第二导电类型漂移区21上方；控制栅多晶硅电极41覆盖在第二介质栅氧化层32的上表面并部分延伸至第一介质氧化层31的上表面；第二导电类型漂移区21内的中部设有第一导电类型埋层13与第二导电类型埋层23，第二导电类型埋层23的底部和第一导电类型埋层13的上表面相接，两者共同构成微米超结；第一导电类型埋层15与第二导电类型埋层25形成的亚微米超结位于第二导电类型漂移区21内部上方，且第一导电类型埋层15和第二导电类型埋层25构成的超结之间有间距或连接在一起；其中重掺杂的掺杂浓度大于1E18 cm^-3。

作为优选方式，第一导电类型埋层15向左右方向延伸至超过第二导电类型埋层25，第一导电类型埋层15为N型埋层。

作为优选方式，二极管、IGBT等功率半导体器件均可采用该制造方法。

作为优选方式，该制造方法可运用在碳化硅、氮化镓等第三代半导体器件。

本发明的有益效果为：

在具有微米级超结埋层的基础上，在漂移区内引入重离子注入的亚微米超结。微米级超结埋层主要起改善体内电场的作用，能够在LDMOS器件表面场引入新的电场峰，从而降低器件的表面电场峰值，提高器件的耐压。由于重离子与轻离子的扩散系数不同，重离子具有横扩系数小、补偿小的特点，亚微米超结的形貌不受高温生长栅氧化层的影响被破坏，因此可在栅氧化层生长前形成，且对其进行离子注入时，N型离子不受多晶的阻挡，更易保持亚微米超结的电荷平衡。此外，亚微米超结起提供低阻通路的作用，超结的条宽越窄，掺杂浓度越高，比导通电阻越低，在亚微米的条件下超结的浓度可以达到1E17量级，大幅降低器件比导通电阻。工艺方面，亚微米超结和微米超结埋层采用同一张版，利用场氧化层的阻挡作用，高能注入形成，不需要额外的掩模版次。

附图说明

图1(a)为实施例1的一种重离子注入型集成超结器件结构示意图；

图1(b)为实施例1的一种重离子注入型集成超结器件结构侧视图；

图2为实施例2的一种重离子注入型集成超结器件结构示意图；

图3(a)为实施例3的一种重离子注入型集成超结器件结构示意图；

图3(b)为实施例3的一种重离子注入型集成超结器件结构示意图；

图4为实施例4的一种重离子注入型集成超结器件结构示意图；

图5(a)为实施例5的一种重离子注入型集成超结器件结构示意图；

图5(b)为实施例5的一种重离子注入型集成超结器件结构侧视图；

图6为实施例6的一种重离子注入型集成超结器件结构示意图；

图7为实施例7的一种重离子注入型集成超结器件结构示意图；

图8为实施例8的一种重离子注入型集成超结器件结构示意图；

图9为实施例9的一种重离子注入型集成超结器件结构示意图；

图10(a)-图10(h)为实施例1所述器件的工艺流程示意图；

11为第一导电类型衬底，12为第一导电类型阱区，13为第一导电类型埋层，14为第一导电类型top层，15为第一导电类型埋层，16为第一导电类型重掺杂区，2为第二导电类型阱区，21为第二导电类型漂移区，22为第二导电类型阱区，23为第二导电类型埋层，24为第二导电类型top层，25为第二导电类型埋层，26为第二导电类型重掺杂区A,27为第二导电类型重掺杂区B，31为第一介质氧化层，32为第二介质栅氧化层，41为控制栅多晶硅电极。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

实施例1

实施例1所述的一种重离子注入型集成超结器件，如图1(a)和图1(b)所示，具体包括：

第一导电类型衬底11、第二导电类型漂移区21、第一导电类型阱区12、第二导电类型阱区22，第一导电类型埋层13、第二导电类型埋层23，第一导电类型top层14、第二导电类型top层24，第一导电类型埋层15、第二导电类型埋层25，第一导电类型重掺杂区16，第二导电类型重掺杂区A26和第二导电类型重掺杂区B 27，第一介质氧化层31、第二介质栅氧化层32，控制栅多晶硅电极41；

其中，第二导电类型漂移区21位于第一导电类型半导体衬底11上方，第一导电类型阱区12位于第二导电类型漂移区21中的左侧；第二导电类型阱区22位于第二导电类型漂移区21中的右侧，第二导电类型重掺杂区B27位于第二导电类型阱区22内部右上方，第一导电类型重掺杂区16和第二导电类型重掺杂区A 26位于第一导电类型阱区12中；第一介质氧化层31位于第二导电类型漂移区21上方，第二介质栅氧化层32位于第一导电类型阱区12上方且部分位于第二导电类型漂移区21上方；控制栅多晶硅电极41覆盖在第二介质栅氧化层32的上表面并部分延伸至第一介质氧化层31的上表面；第二导电类型漂移区21内的中部设有第一导电类型埋层13与第二导电类型埋层23，第二导电类型埋层23的底部和第一导电类型埋层13的上表面相接，两者共同构成微米超结；第二导电类型漂移区21内的顶部设有第二导电类型top层14与第一导电类型top层24，第一导电类型top层14的上表面与第二导电类型top层24的下表面相接，两者共同构成微米超结；第一导电类型埋层15和第二导电类型埋层25形成的亚微米超结位于第一导电类型top层14与第二导电类型埋层23之间，且第一导电类型埋层15和第二导电类型埋层25构成的超结之间有间距或连接在一起；其中重掺杂的掺杂浓度大于1E18 cm^-3。

其基本工作原理如下：以第一导电类型半导体材料为P型为例，在不加栅压的情况下，第二导电类型漂移区21与第一导电类型阱区12构成的PN结在反向电压Vd作用下开始耗尽，同时第一导电类型衬底11与第二导电类型漂移区21构成的PN结也在漏压下开始耗尽。同时，体内埋层微米级超结起到调制电场的作用，使得表面电场分布均匀，提高了器件的击穿电压。当栅极偏置电压Vg大于阈值电压时，第一导电类型阱区12靠近第二介质栅氧化层32的表面出现反型层电子，从而使得源漏导通。由于表面亚微米超结的存在，其表面的浓度大大提高，可达到1e17cm^-3量级，器件在保证了高耐压的同时，降低比导通电阻。此外，由于重离子相较于轻离子的扩散系数不同，亚微米超结的形貌并不受高温推结以及栅氧化层热生长的影响。综上所述，本发明所提出的一种重离子注入型集成超结器件及制造方法较常规结构具有更高的击穿电压和更低的比导通电阻，且工艺过程更优化。

优选的，亚微米超结采用重离子注入，所采用N型重离子为砷，所采用P型重离子为二氟化硼。

优选的，第一导电类型埋层13、第二导电类型埋层23、第一导电类型top层14、第二导电类型top层24、第一导电类型埋层15、第二导电类型埋层25均使用厚度大于6微米的光刻胶阻挡高能注入，并采用同一张掩模版，降低工艺成本。

优选的，亚微米超结结深小于1μm，其浓度大于1e16cm^-3量级。

优选的，亚微米超结在漂移区内进行多次注入。

如图10(a)-图10(h)所示，为本发明实施例1的工艺流程示意图，具体包括以下步骤：

步骤1：选择第一类导电类衬底11；

步骤2：在第一导电类型衬底11上方离子注入推结得到第二导电类型漂移区21；

步骤3：热氧化形成第一介质氧化层31，对器件表面进行隔离；

步骤4：在源漏区域分别注入第一导电类型杂质和第二导电类型杂质并推结，形成第二导电类型阱区22和第一导电类型阱区12；

步骤5：利用大于6微米厚的光刻胶阻挡，通过高能注入第一导电类型杂质和第二导电类型杂质；

步骤6：推结形成第一导电类型埋层13、第二导电类型埋层23、第一导电类型top层14、第二导电类型top层24、第一导电类型埋层15和第二导电类型埋层25；

步骤7：热氧化生长第二介质氧化层32，淀积多晶硅并刻蚀，形成控制栅多晶硅电极41；

步骤8：注入激活形成第一导电类型重掺杂区16和第二导电类型重掺杂区A26和第二导电类型重掺杂区B27。

实施例2

如图2所示，为实施例2的一种具有亚微米超结的横向功率半导体器件结构示意图，本例与实施例1的结构不同在于，所述器件的亚微米超结经过N次重离子注入形成，比导通电阻进一步降低，并且不需要增加额外的掩膜版次。其工作原理与实施例1基本相同。

实施例3

如图3(a)和图3(b)所示，为实施例3的一种具有亚微米超结的横向功率半导体器件结构示意图，本例与实施例1的结构不同在于，所述器件在引入亚微米超结降低比导的基础上，微米超结为半超结，其长度从源端到第二导电类型漂移区21的中间位置或其长度从第二导电类型漂移区21的中间位置到漏端。半超结的引入可以在关态下使表面场引入额外的电场峰值，使器件表面场更均匀，达到进一步优化器件电场的目的。其工作原理与实施例1基本相同。

实施例4

如图4所示，为实施例4的一种具有亚微米超结的横向功率半导体器件结构示意图，本例与实施例1的结构不同在于，所述器件在引入亚微米超结降低比导的基础上，微米超结和埋层在靠近漏端处分为多段，可以在关态下使表面场引入额外的电场峰值，使器件表面场更均匀，达到进一步优化器件电场的目的。其工作原理与实施例1基本相同。

实施例5

如图5(a)和图5(b)所示，为实施例5的一种具有亚微米超结的横向功率半导体器件结构示意图，本例与实施例1的结构不同在于，所述器件在引入亚微米超结降低比导的基础上，器件的微米超结与亚微米超结在垂直器件表面方向分为多段，关态下在表面场引入额外的电场峰值，进一步优化器件的表面电场。其工作原理与实施例1基本相同。

实施例6

如图6所示，为实施例6的一种具有亚微米超结的横向功率半导体器件结构示意图，包括：

第一导电类型衬底11、第二导电类型漂移区21、第一导电类型阱区12、第二导电类型阱区22，第一导电类型埋层13、第二导电类型埋层23，第一导电类型埋层15、第二导电类型埋层25，第一导电类型重掺杂区16，第二导电类型重掺杂区A26和第二导电类型重掺杂区B27，第一介质氧化层31、第二介质栅氧化层32，控制栅多晶硅电极41；

其中，第二导电类型漂移区21位于第一导电类型半导体衬底11上方，第一导电类型阱区12位于第二导电类型漂移区21中的左侧；第二导电类型阱区22位于第二导电类型漂移区21中的右侧，第二导电类型重掺杂区B27位于第二导电类型阱区22内部右上方，第一导电类型重掺杂区16和第二导电类型半导体接触区A26位于第一导电类型阱区12中；第一介质氧化层31位于第二导电类型漂移区21上方，第二介质栅氧化层32位于第一导电类型阱区12上方且部分位于第二导电类型漂移区21上方；控制栅多晶硅电极41覆盖在第二介质栅氧化层32的上表面并部分延伸至第一介质氧化层31的上表面；第二导电类型漂移区21内的中部设有第一导电类型埋层13与第二导电类型埋层23，第二导电类型埋层23的底部和第一导电类型埋层13的上表面相接，两者共同构成微米超结；第一导电类型埋层15与第二导电类型埋层25位于第二导电类型漂移区21内部上方，且第一导电类型埋层15和第二导电类型埋层25构成的超结之间有间距或连接在一起；其中重掺杂的掺杂浓度大于1E18 cm^-3。

所述器件的亚微米超结位于器件表面。其工作原理与实施例1基本相同。

实施例7

如图7所示，为实施例7的一种具有亚微米超结的横向功率半导体器件结构示意图，本例与实施例6的结构不同在于：第一导电类型埋层15向左右方向延伸至超过第二导电类型埋层25，第一导电类型埋层15为N型埋层。可以抑制三维JFET效应，从而降低比导通电阻。其工作原理与实施例1基本相同。

实施例8

如图8所示，为实施例8的一种具有亚微米超结的横向功率半导体器件结构示意图，本例与实施例1的结构不同在于，所述器件的漂移区由外延方式形成。其工作原理与实施例1基本相同。

实施例9

如图9所示，为实施例9的一种具有亚微米超结的横向功率半导体器件结构示意图，本例与实施例1的结构不同在于，所述器件为SOI器件，而非体硅器件。其工作原理与实施例1基本相同。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (13)

1.一种重离子注入型集成超结器件，其特征在于包括：

第一导电类型衬底(11)、第二导电类型漂移区(21)、第一导电类型阱区(12)、第二导电类型阱区(22)，第一导电类型埋层(13)、第二导电类型埋层(23)，第一导电类型top层(14)、第二导电类型top层(24)，第一导电类型埋层(15)、第二导电类型埋层(25)，第一导电类型重掺杂区(16)，第二导电类型重掺杂区A(26)和第二导电类型重掺杂区B(27)，第一介质氧化层(31)、第二介质栅氧化层(32)，控制栅多晶硅电极(41)；

其中，第二导电类型漂移区(21)位于第一导电类型半导体衬底(11)上方，第一导电类型阱区(12)位于第二导电类型漂移区(21)中的左侧；第二导电类型阱区(22)位于第二导电类型漂移区(21)中的右侧，第二导电类型重掺杂区B(27)位于第二导电类型阱区(22)内部右上方，第一导电类型重掺杂区(16)和第二导电类型重掺杂区A(26)位于第一导电类型阱区(12)中；第一介质氧化层(31)位于第二导电类型漂移区(21)上方，第二介质栅氧化层(32)位于第一导电类型阱区(12)上方且部分位于第二导电类型漂移区(21)上方；控制栅多晶硅电极(41)覆盖在第二介质栅氧化层(32)的上表面并部分延伸至第一介质氧化层(31)的上表面；第二导电类型漂移区(21)内的中部设有第一导电类型埋层(13)与第二导电类型埋层(23)，第二导电类型埋层(23)的底部和第一导电类型埋层(13)的上表面相接，两者共同构成微米超结；第二导电类型漂移区(21)内的顶部设有第二导电类型top层(14)与第一导电类型top层(24)，第一导电类型top层(14)的上表面与第二导电类型top层(24)的下表面相接，两者共同构成微米超结；第一导电类型埋层(15)和第二导电类型埋层(25)形成的亚微米超结位于第一导电类型top层(14)与第二导电类型埋层(23)之间，且第一导电类型埋层(15)和第二导电类型埋层(25)构成的超结之间有间距或连接在一起；其中重掺杂的掺杂浓度大于1E18 cm^-3。

2.根据权利要求1所述的一种重离子注入型集成超结器件，其特征在于：亚微米超结采用重离子注入，所采用N型重离子为砷，所采用P型重离子为二氟化硼。

3.根据权利要求1所述的一种重离子注入型集成超结器件，其特征在于：第一导电类型埋层(13)、第二导电类型埋层(23)、第一导电类型top层(14)、第二导电类型top层(24)、第一导电类型埋层(15)、第二导电类型埋层(25)均使用厚度大于6微米的光刻胶阻挡高能注入，并采用同一张掩模版，降低工艺成本。

4.根据权利要求1所述的一种重离子注入型集成超结器件，其特征在于：亚微米超结结深小于1μm，其浓度大于1e16cm^-3量级。

5.根据权利要求1所述的一种重离子注入型集成超结器件，其特征在于：亚微米超结在漂移区内进行多次注入。

6.根据权利要求1所述的一种重离子注入型集成超结器件，其特征在于：亚微米超结为半超结，其长度从源端到第二导电类型漂移区(21)的中间位置；或其长度从第二导电类型漂移区(21)的中间位置到漏端。

7.根据权利要求1所述的一种重离子注入型集成超结器件，其特征在于：亚微米超结和埋层在靠近漏端处分为多段。

8.根据权利要求1所述的一种重离子注入型集成超结器件，其特征在于：器件的微米超结与亚微米超结在垂直器件表面方向分为多段。

9.根据权利要求1所述的一种重离子注入型集成超结器件，其特征在于：所述器件第二导电类型漂移区(21)采用外延生长的方式形成。

10.根据权利要求1所述的一种重离子注入型集成超结器件，其特征在于：所述器件为SOI器件。

11.权利要求1所述的一种重离子注入型集成超结器件的制造方法，其特征在于包括如下步骤：

步骤1：选择第一类导电类衬底(11)；

步骤2：在第一导电类型衬底(11)上方离子注入推结得到第二导电类型漂移区(21)；

步骤3：热氧化形成第一介质氧化层(31)，对器件表面进行隔离；

步骤4：在源漏区域分别注入第一导电类型杂质和第二导电类型杂质并推结，形成第二导电类型阱区(22)和第一导电类型阱区(12)；

步骤5：利用大于6微米厚的光刻胶阻挡，通过高能注入第一导电类型杂质和第二导电类型杂质；

步骤6：推结形成第一导电类型埋层(13)、第二导电类型埋层(23)、第一导电类型top层(14)、第二导电类型top层(24)、第一导电类型埋层(15)和第二导电类型埋层(25)；

步骤7：热氧化生长第二介质氧化层(32)，淀积多晶硅并刻蚀，形成控制栅多晶硅电极(41)；

步骤8：注入激活形成第一导电类型重掺杂区(16)和第二导电类型重掺杂区A(26)和第二导电类型重掺杂区B(27)。

12.一种重离子注入型集成超结器件，其特征在于包括：

第一导电类型衬底(11)、第二导电类型漂移区(21)、第一导电类型阱区(12)、第二导电类型阱区(22)，第一导电类型埋层(13)、第二导电类型埋层(23)，第一导电类型埋层(15)、第二导电类型埋层(25)，第一导电类型重掺杂区(16)，第二导电类型重掺杂区A(26)和第二导电类型重掺杂区B(27)，第一介质氧化层(31)、第二介质栅氧化层(32)，控制栅多晶硅电极(41)；

其中，第二导电类型漂移区(21)位于第一导电类型半导体衬底(11)上方，第一导电类型阱区(12)位于第二导电类型漂移区(21)中的左侧；第二导电类型阱区(22)位于第二导电类型漂移区(21)中的右侧，第二导电类型重掺杂区B(27)位于第二导电类型阱区(22)内部右上方，第一导电类型重掺杂区(16)和第二导电类型半导体接触区A(26)位于第一导电类型阱区(12)中；第一介质氧化层(31)位于第二导电类型漂移区(21)上方，第二介质栅氧化层(32)位于第一导电类型阱区(12)上方且部分位于第二导电类型漂移区(21)上方；控制栅多晶硅电极(41)覆盖在第二介质栅氧化层(32)的上表面并部分延伸至第一介质氧化层(31)的上表面；第二导电类型漂移区(21)内的中部设有第一导电类型埋层(13)与第二导电类型埋层(23)，第二导电类型埋层(23)的底部和第一导电类型埋层(13)的上表面相接，两者共同构成微米超结；第一导电类型埋层(15)与第二导电类型埋层(25)位于第二导电类型漂移区(21)内部上方，且第一导电类型埋层(15)和第二导电类型埋层(25)构成的超结之间有间距或连接在一起；其中重掺杂的掺杂浓度大于1E18 cm^-3。

13.根据权利要求12所述的一种重离子注入型集成超结器件，其特征在于：第一导电类型埋层(15)向左右方向延伸至超过第二导电类型埋层(25)，第一导电类型埋层(15)为N型埋层。

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