JP5697115B2 - リセスゲート型炭化珪素電界効果トランジスタ - Google Patents
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- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims description 98
- 229910010271 silicon carbide Inorganic materials 0.000 title claims description 97
- 230000005669 field effect Effects 0.000 title claims description 11
- 239000004065 semiconductor Substances 0.000 claims description 43
- 239000012535 impurity Substances 0.000 claims description 26
- 239000000758 substrate Substances 0.000 claims description 15
- 230000015572 biosynthetic process Effects 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 7
- 238000000034 method Methods 0.000 description 27
- 238000004519 manufacturing process Methods 0.000 description 19
- 230000000694 effects Effects 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 239000007858 starting material Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- Manufacturing & Machinery (AREA)
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Description
この発明は、オン抵抗が低く、ゲート長の短縮に好適な炭化珪素電界効果トランジスタ、特にリセスゲート構造を用いた炭化珪素電界効果トランジスタに関する。
炭化珪素(ＳｉＣ)はシリコン(Ｓｉ)と比較してバンドギャップが広い、破壊電界強度が大きい、電子の飽和ドリフト速度が大きいなど優れた物性を有する。したがって、ＳｉＣを出発材料として用いることにより、Ｓｉの限界を超えた高耐圧で低抵抗の電力用半導体素子が作製できる。またＳｉＣにはＳｉと同様に熱酸化によって絶縁層を形成できるという特徴がある。これらのことから、ＳｉＣ単結晶を素材料とした高耐圧で低オン抵抗の絶縁ゲート型電界効果トランジスタ(以下ＭＩＳＦＥＴ、典型的にはＭＯＳＦＥＴとして知られている)が実現できると考えられ、数多くの研究開発が行われている。
また、ＳｉＣは過渡応答特性が優れていることも知られており、１００ｋＨｚを超える高周波領域での利用も可能となる。Ｓｉでは実現できないような高周波・高パワー密度を持つパワーＩＣの作製が可能となる。このような性能は、パワーＩＣのみならず、論理回路のＩＣ化にも好適である。
図１７に示すように、従来のＳｉＣ ＭＩＳＦＥＴは、ＳｉＣ基板２１、ＳｉＣ基板２１上に形成したｐ型エピタキシャル層からなるＳｉＣ半導体領域２２、ＳｉＣ半導体領域２２内に形成したｎ＋型のソース領域２３、ドレイン領域２４、ｐ型ＳｉＣ半導体領域２２表面のソース領域２３およびドレイン領域２４にまたがって形成したゲート絶縁膜２５、その上に設けたゲート電極２６、ＳｉＣ半導体領域２２表面上に形成した絶縁膜２７、絶縁膜２７に設けた開口部(コンタクト領域２８、２９)を通して形成したソース領域２３、ドレイン領域２４それぞれに電気的に接続するソース電極３０、ドレイン電極３１とからなり、例えば、ゲート長Ｌｇ(本願ではチャネル長と同じ。以下「ゲート長」と「チャネル長」は同義に扱う。)が３μｍ、ゲート酸化膜の厚さが４０ｎｍ、ソース、ドレイン領域厚さが３００ｎｍの寸法をもつ。かかるデバイスにおいては、寄生抵抗となるソース、ドレイン領域のシート抵抗は１３ｋΩ/□程度である。ＳｉＣ ＭＩＳＦＥＴでは、Ｓｉ ＭＩＳＦＥＴよりオン抵抗を２桁下げることができるとされており、デバイスの性能向上のためにはオン抵抗の低減が重要な要素となる。
また、ＭＩＳＦＥＴを作製しようとする場合、ＳｉＣプロセスでは、特許文献１に開示されているように非自己整合的に行われる。不純物のイオン注入後に行う活性化アニールの温度がＳｉプロセスに比べて高く(１６００℃程度)、ゲート酸化膜がその高温処理に耐えられないので、ゲート酸化膜、ゲート電極をイオン注入による不純物領域形成後に別途のマスク合せで形成することになるためである。
ＳｉＣ ＭＩＳＦＥＴでは、Ｓｉ ＭＩＳＦＥＴよりオン抵抗を２桁下げることができるとされており、デバイスの性能向上のためにはオン抵抗の低減が重要な要素となる。オン抵抗低減の端的なアプローチはゲート長(＝チャネル長)を短くすることであるが、一般的には、短かいゲート長のＭＩＳＦＥＴを作製する場合、ゲート長のみならずゲート絶縁膜(酸化膜)ならびにソース、ドレイン領域の厚さも併せて縮小(スケールダウン)する必要がある。ゲート長が３μｍ、ゲート酸化膜の厚さが４０ｎｍ、ソース、ドレイン領域厚さが３００ｎｍの寸法をもつ図１７に示すような従来のＳｉＣ ＭＩＳＦＥＴのゲート長を１μｍにしようとすると、ゲート酸化膜を１３ｎｍ、ソース、ドレイン領域厚さを１００ｎｍに縮小することになる。この結果、ゲート長が短くなる点ではオン抵抗は低減される一方で、オン抵抗を構成する他方の主要成分であるソース、ドレイン領域でのシート抵抗は１３ｋΩ/□から２０ｋΩ/□に増加してしまい、ゲート(チャネル)長短縮によるオン抵抗の低減効果が相殺されてしまうという問題があった。また、逆に、ソース、ドレイン領域をある程度の厚さを維持してゲート(チャネル)長を短くしていくと、シート抵抗成分は低くできても、短チャネル効果が発生しデバイスの閾値電圧(Ｖｔｈ)が不安定になるという問題に遭遇する恐れがあった。
また、ＭＩＳＦＥＴを作製しようとする場合、ＳｉＣプロセスでは、Ｓｉ ＭＩＳＦＥＴ製造プロセスで一般に用いられている自己整合技術を用いることができないため、特許文献１に開示されているように非自己整合的に行わざるを得ないという制約から、短ゲート(チャネル)長ＭＩＳＦＥＴの実現が困難である。すなわち、ＳｉＣプロセスでは、不純物のイオン注入後に行う活性化アニールの温度がＳｉプロセスに比べて高く(１５００℃程度)、ゲート絶縁膜がその高温処理に耐えられないので、ゲート絶縁膜、ゲート電極形成をイオン注入による不純物領域形成後に非自己整合的に行うことになるからである。
本発明は、上記問題に鑑み、オン抵抗の低いＳｉＣ ＭＩＳＦＥＴを提供するものであって、短チャネル長化を図った場合でも短チャネル効果を抑制できるＳｉＣ ＭＩＳＦＥＴを提供することを目的とするものである。
本発明は、上記目的を達成するためになされたもので、一主面を有する一導電型の炭化珪素半導体領域を含む基板と、上記一導電型の炭化珪素半導体領域内に一主面に接しかつ互いに離間して形成された一導電型とは反対導電型の予め定められた均一な不純物濃度を有するソース、ドレイン領域と、離間して形成されたソース、ドレイン領域の対向する端縁で挟まれた一導電型の炭化珪素半導体領域の一主面側に形成され、ソース領域に接する第１の側面と、ドレイン領域に接する第２の側面と、一主面から所定の深さに位置し第１および第２の側面に連続し離間形成されたソース、ドレイン領域を跨る様に接続する底面とからなる凹部と、ソース、ドレイン領域が接する一主面の一部を覆い、凹部の第１および第２の側面上および底面上に形成された絶縁膜と、絶縁膜上に形成されたゲート電極と、ソース、ドレイン領域に電気的に接続されたソース、ドレイン電極とを有し、ソース、ドレイン領域を接続する底面の主要部分に隣接する炭化珪素半導体領域部分でチャネル形成領域を構成し、凹部の底面の両端近傍におけるソース、ドレイン領域に跨った部分はソース、ドレイン領域と同じ均一な不純物濃度を有する薄い領域に接してなることを特徴とするリセスゲート型炭化珪素電界効果トランジスタを提供するものである。
本発明のリセスゲート型炭化珪素電界効果トランジスタによれば、次のような効果を奏する。
すなわち、リセスゲート構造の採用によりゲート電極に隣接するソース、ドレイン領域の厚さを選択的に薄く、もしくは実質ゼロにできるので、短チャネル効果を抑制でき、短ゲート長(チャネル長)によるオン抵抗の低いＳｉＣ ＭＩＳＦＥＴを得ることができる。ゲート電極隣接部から離れたソース、ドレイン領域は厚さは薄くしなくてすむので、ソース、ドレイン領域のシート抵抗上昇の恐れもなくなるため、この点でもデバイスのオン抵抗を低減できる。その結果、本発明によるＳｉＣ ＭＩＳＦＥＴは、パワーＩＣ、集積高速ロジック回路ＩＣ-の構成素子として好適なものとなる。
すなわち、リセスゲート構造の採用によりゲート電極に隣接するソース、ドレイン領域の厚さを選択的に薄く、もしくは実質ゼロにできるので、短チャネル効果を抑制でき、短ゲート長(チャネル長)によるオン抵抗の低いＳｉＣ ＭＩＳＦＥＴを得ることができる。ゲート電極隣接部から離れたソース、ドレイン領域は厚さは薄くしなくてすむので、ソース、ドレイン領域のシート抵抗上昇の恐れもなくなるため、この点でもデバイスのオン抵抗を低減できる。その結果、本発明によるＳｉＣ ＭＩＳＦＥＴは、パワーＩＣ、集積高速ロジック回路ＩＣ-の構成素子として好適なものとなる。
以下に、本発明を実施するための形態を図面に基づいて詳細に説明する。なお、実施の形態を説明する全図において、同一の機能を有する部材には同一の符号を付し、必要な場合以外の繰り返し説明は省略する。
[実施の形態１]
図１および図２は、実施の形態１にかかるＳｉＣ ＭＩＳＦＥＴを示すもので、図１が拡大断面図、図２が同じデバイスの平面図である(図１は図２の一点鎖線に沿った断面図)。ＳｉＣ基板１上にｐ型のＳｉＣ半導体領域２を形成した基体を準備し、ＳｉＣ半導体領域２内にその一主面に隣接し、離間・対向するｎ＋型のソース、ドレイン領域３、４を設ける。ここで、ＳｉＣ基板１は、ｐ型、ｎ型あるいは半絶縁性のいずれかであって、結晶面は、(０００１)Ｓｉ面、または(０００−１)Ｃ面とするか、あるいはその他の面方位であってもよい。また、ｐ型ＳｉＣ半導体領域２は、デバイスを構成する領域が形成される活性層であり、例えば不純物濃度が５×１０１５/ｃｍ３程度でドーピングされた１０μｍの厚さをもつエピタキシャル成長層からなる。ソース、ドレイン領域３、４の不純物濃度は約１×１０２０/ｃｍ３で、厚さは２５０ｎｍである。ソース、ドレイン領域３、４の離間距離(対向間隔)は１μｍであり、この距離が、すなわちゲート長Lg(チャネル長)を規定する。
[実施の形態１]
図１および図２は、実施の形態１にかかるＳｉＣ ＭＩＳＦＥＴを示すもので、図１が拡大断面図、図２が同じデバイスの平面図である(図１は図２の一点鎖線に沿った断面図)。ＳｉＣ基板１上にｐ型のＳｉＣ半導体領域２を形成した基体を準備し、ＳｉＣ半導体領域２内にその一主面に隣接し、離間・対向するｎ＋型のソース、ドレイン領域３、４を設ける。ここで、ＳｉＣ基板１は、ｐ型、ｎ型あるいは半絶縁性のいずれかであって、結晶面は、(０００１)Ｓｉ面、または(０００−１)Ｃ面とするか、あるいはその他の面方位であってもよい。また、ｐ型ＳｉＣ半導体領域２は、デバイスを構成する領域が形成される活性層であり、例えば不純物濃度が５×１０１５/ｃｍ３程度でドーピングされた１０μｍの厚さをもつエピタキシャル成長層からなる。ソース、ドレイン領域３、４の不純物濃度は約１×１０２０/ｃｍ３で、厚さは２５０ｎｍである。ソース、ドレイン領域３、４の離間距離(対向間隔)は１μｍであり、この距離が、すなわちゲート長Lg(チャネル長)を規定する。
本発明の各実施の形態に共通するのが、ＳｉＣ半導体領域に設けた凹部、凹部を覆うゲート絶縁膜およびその上に形成されるゲート電極からなるリセスゲート構造の存在である。実施の形態１では、凹部５がソース、ドレイン領域３、４の対向する端縁(半導体領域２の一主面上でのソース、ドレイン領域の終端)で挟まれた半導体領域２の一主面側に形成されており、ソース、ドレイン領域３、４に接する二つの側面と一主面から所定の深さに位置し二つの側面に連続し離間形成されたソース、ドレイン領域３、４を接続する底面から構成されている。この例では、凹部(リセス)は幅２μｍ、深さ１５０ｎｍで形成することができる。
ゲート絶縁膜６は、シリコン酸化膜を用いることができ、その厚さは例えば、１３ｎｍである。図１では、ゲート絶縁膜６として凹部(リセス)の底面と両側面上ならびにソース、ドレイン領域３、４の一部表面上にかけて一様な厚さのものを用いているが、これに限ることなく、例えば、ソース、ドレイン領域３、４の一部表面上のゲート絶縁膜を凹部内のそれより厚くしてもよい。これにより、ゲート電極とソース、ドレイン領域とのオーバラップによる容量の増加を抑制できる。
ゲート電極７は、ポリシリコン材料を用いることができ、ｎ型の不純物を１×１０２０/ｃｍ３程度ドーピングしたものを利用する。
図１の構造では、凹部５の底面の両端部近傍直下のソース、ドレイン領域３、４の一部が薄い領域３ａ、４ａとして存在している。また、ソース、ドレイン領域３、４のソース、ドレイン電極１１、１２直下の部分は比較的厚く維持されている。この結果、かかるＳｉＣ ＭＩＳＦＥＴでは、ゲート長(チャネル長)を短くしていっても短チャネル効果を抑制でき、オン抵抗の低減を可能とするという特徴をもつ。
ゲート絶縁膜６は、シリコン酸化膜を用いることができ、その厚さは例えば、１３ｎｍである。図１では、ゲート絶縁膜６として凹部(リセス)の底面と両側面上ならびにソース、ドレイン領域３、４の一部表面上にかけて一様な厚さのものを用いているが、これに限ることなく、例えば、ソース、ドレイン領域３、４の一部表面上のゲート絶縁膜を凹部内のそれより厚くしてもよい。これにより、ゲート電極とソース、ドレイン領域とのオーバラップによる容量の増加を抑制できる。
ゲート電極７は、ポリシリコン材料を用いることができ、ｎ型の不純物を１×１０２０/ｃｍ３程度ドーピングしたものを利用する。
図１の構造では、凹部５の底面の両端部近傍直下のソース、ドレイン領域３、４の一部が薄い領域３ａ、４ａとして存在している。また、ソース、ドレイン領域３、４のソース、ドレイン電極１１、１２直下の部分は比較的厚く維持されている。この結果、かかるＳｉＣ ＭＩＳＦＥＴでは、ゲート長(チャネル長)を短くしていっても短チャネル効果を抑制でき、オン抵抗の低減を可能とするという特徴をもつ。
絶縁膜８は、電極・配線形成用に基板１上に形成され、シリコンの酸化膜であってよい。基板１上の半導体領域２表面には、絶縁膜８の形成に先立ち、フィールド絶縁膜を形成しておくのが通常であるが、ここでは、図示を省略してある。
ソース電極１１およびドレイン電極１２が絶縁膜８に形成したコンタクト開口９、１０を通してソース、ドレイン領域３、４に電気的に接続される。コンタクト開口９、１０は、図２に示すように四角形状でそのサイズは２μｍ角である。また、図２におけるコンタクト開口のピッチは４μｍである。ゲート電極７は、ソース、ドレイン電極１１、１２とは別個の層で構成されているが、実際には、ゲート電極７は図２の平面図の上方に延伸し、そこで絶縁膜８に設けた別のコンタクト開口を通してソース、ドレイン電極と同じ材料のゲート引出し電極が形成される。
ソース電極１１およびドレイン電極１２が絶縁膜８に形成したコンタクト開口９、１０を通してソース、ドレイン領域３、４に電気的に接続される。コンタクト開口９、１０は、図２に示すように四角形状でそのサイズは２μｍ角である。また、図２におけるコンタクト開口のピッチは４μｍである。ゲート電極７は、ソース、ドレイン電極１１、１２とは別個の層で構成されているが、実際には、ゲート電極７は図２の平面図の上方に延伸し、そこで絶縁膜８に設けた別のコンタクト開口を通してソース、ドレイン電極と同じ材料のゲート引出し電極が形成される。
[実施の形態２]
図３は、実施の形態２にかかるＳｉＣ ＭＩＳＦＥＴを示す。このデバイスでは、ＳｉＣ半導体領域２の一主面を基準にして、凹部(リセス)１５の底面が位置する深さがソース、ドレイン領域の厚さとほぼ等しく選定されている。理想的には両者の深さ(厚さ)が同一であることが望ましいが、製造プロセス的には同一に合わせこむことが難しいので、凹部底面１５の深さをソース、ドレイン領域１３、１４の厚さよりごくわずかに小さくするように制御する。逆の関係になると、チャネル長が目標値より長くなってしまうからである。
この構造によれば、図１の３ａ、４ａに相当するソース、ドレイン領域の一部の厚さをさらに薄く、ほぼゼロにできるので、短チャネル効果の抑制効果がさらに高くなるという特徴をもつ。
図３は、実施の形態２にかかるＳｉＣ ＭＩＳＦＥＴを示す。このデバイスでは、ＳｉＣ半導体領域２の一主面を基準にして、凹部(リセス)１５の底面が位置する深さがソース、ドレイン領域の厚さとほぼ等しく選定されている。理想的には両者の深さ(厚さ)が同一であることが望ましいが、製造プロセス的には同一に合わせこむことが難しいので、凹部底面１５の深さをソース、ドレイン領域１３、１４の厚さよりごくわずかに小さくするように制御する。逆の関係になると、チャネル長が目標値より長くなってしまうからである。
この構造によれば、図１の３ａ、４ａに相当するソース、ドレイン領域の一部の厚さをさらに薄く、ほぼゼロにできるので、短チャネル効果の抑制効果がさらに高くなるという特徴をもつ。
[実施の形態３]
図４は、実施の形態３にかかるＳｉＣ ＭＩＳＦＥＴを示す。このデバイスでは、図１に示したデバイス構造に加えて、ＳｉＣ半導体領域２の一主面上でゲート電極７と重なるソース、ドレイン領域３、４の表面部分にｐ型のゲート容量緩和領域１７、１７をソース、ドレイン領域の端縁に沿って形成している。これらの領域１７、１７はそれぞれ、凹部(リセス)端から１μｍ程度横方向(半導体領域２の一主面と平行方向)に延在し、深さは約１００ｎｍである。不純物濃度は、１×１０１８/ｃｍ３である。この場合のゲート電極とソース、ドレイン領域との重なりによるゲート・ソース間およびゲート・ドレイン間の静電容量は、ゲートゲート絶縁膜の容量とｐｎ接合のビルトイン容量とが直列接続された合成容量で表わされるが、後者のほうが小さいので、合成容量は主として後者で決まり、ゲート電極重なり容量を低減でき、このような構造をもつＳｉＣ ＭＩＳＦＥＴは、高速ロジック回路や電力損失の少ないパワーエレクトロニクス回路の構成素子として有益に機能するという特徴をもつ。このＳｉＣ ＭＩＳＦＥＴは最良の実施の形態である。
図４は、実施の形態３にかかるＳｉＣ ＭＩＳＦＥＴを示す。このデバイスでは、図１に示したデバイス構造に加えて、ＳｉＣ半導体領域２の一主面上でゲート電極７と重なるソース、ドレイン領域３、４の表面部分にｐ型のゲート容量緩和領域１７、１７をソース、ドレイン領域の端縁に沿って形成している。これらの領域１７、１７はそれぞれ、凹部(リセス)端から１μｍ程度横方向(半導体領域２の一主面と平行方向)に延在し、深さは約１００ｎｍである。不純物濃度は、１×１０１８/ｃｍ３である。この場合のゲート電極とソース、ドレイン領域との重なりによるゲート・ソース間およびゲート・ドレイン間の静電容量は、ゲートゲート絶縁膜の容量とｐｎ接合のビルトイン容量とが直列接続された合成容量で表わされるが、後者のほうが小さいので、合成容量は主として後者で決まり、ゲート電極重なり容量を低減でき、このような構造をもつＳｉＣ ＭＩＳＦＥＴは、高速ロジック回路や電力損失の少ないパワーエレクトロニクス回路の構成素子として有益に機能するという特徴をもつ。このＳｉＣ ＭＩＳＦＥＴは最良の実施の形態である。
以下に、ｎ型のソース、ドレイン領域の表面にｐ型の容量緩和領域設けたことによる効果を数値実例をもとに補足説明する。
ゲート電極とソースまたはドレイン電極間の容量ＣＧＳ(ゲート・ソース間)、ＣＧＤ(ゲート・ドレイン間)は下式（１）で表わされる(ＣＧＳ、ＣＧＤいずれも同じなので、ここではＣＧＳについて言及する)。
ここで、ＣＯＸは、ゲート絶縁膜(酸化膜)を挟むゲート電極とゲート電極直下のｐ型容量緩和領域との間で構成されるＭＯＳ容量を示し、Ｃｂｉは、ｐ型容量緩和領域と隣接するｎ型ソース領域(ソース電極含む)との間のｐｎ接合で構成されるビルトイン容量を示す。式（１）中のＣＯＸ、Ｃｂｉはそれぞれ以下のように表わされる。
以下の数値の場合の実例を計算すると、
となり、この値は、容量緩和領域が存在しない場合の値（＝８０４ｎＦ）と比較すると、極めて低い値であることが分かる。
ゲート電極とソースまたはドレイン電極間の容量ＣＧＳ(ゲート・ソース間)、ＣＧＤ(ゲート・ドレイン間)は下式（１）で表わされる(ＣＧＳ、ＣＧＤいずれも同じなので、ここではＣＧＳについて言及する)。
[実施の形態４]
図５は、実施の形態４にかかるＳｉＣ ＭＩＳＦＥＴを示す。このデバイスでは、図３に示したデバイス構造に加えて、ＳｉＣ半導体領域２の一主面上でゲート電極７と重なるソース、ドレイン領域１３、１４の表面部分にｐ型の領域１７、１７をソース、ドレイン領域の端縁に沿って形成している。この場合も、実施の形態４と同様に、ゲート電極重なり容量を低減できる。
図５は、実施の形態４にかかるＳｉＣ ＭＩＳＦＥＴを示す。このデバイスでは、図３に示したデバイス構造に加えて、ＳｉＣ半導体領域２の一主面上でゲート電極７と重なるソース、ドレイン領域１３、１４の表面部分にｐ型の領域１７、１７をソース、ドレイン領域の端縁に沿って形成している。この場合も、実施の形態４と同様に、ゲート電極重なり容量を低減できる。
以下に、図４に示したＳｉＣ ＭＩＳＦＥＴを作製する方法について、図６〜図１２を参照しながら説明する。
まず、図６に示すように、ＳｉＣ基板１上にｐ型のＳｉＣ半導体領域２を形成したＳｉＣ基体を準備する。ここで、ＳｉＣ基板１は、ｐ型、ｎ型あるいは半絶縁性のいずれかであって、結晶面は、(０００１)Ｓｉ面、または(０００−１)Ｃ面とするか、あるいはその他の面方位であってもよい。また、ｐ型のＳｉＣ半導体領域２は、デバイスを構成する領域が形成される活性層であり、例えば不純物濃度が５×１０１５/ｃｍ３程度でドーピングされた１０μｍの厚さをもつエピタキシャル成長層からなる。
次いで、図７に示すように、ＳｉＣ半導体領域２の一主面に接して、対向・離間するｎ＋型のソース、ドレイン領域をＳｉＣ半導体領域２内に選択的に形成する。選択的に形成する手段としては、酸化膜などからなる絶縁膜をＳｉＣ半導体領域２の一主面上に形成し、フォトリソグラフィ技術によりソース、ドレイン領域３、４の形成予定領域上においてその絶縁膜を開口させてマスク(図示せず)を形成し、その後、ｎ型不純物として例えばＰ(リン)をイオン注入する方法を用いることができる。ソース、ドレイン領域３、４の不純物濃度は約１×１０２０/ｃｍ３で、厚さは２５０ｎｍとすることができる。
その後、図８に示すように、ＳｉＣ半導体領域２の一主面に隣接し、ソース、ドレイン領域３、４に跨るようにｐ型の領域１７を選択的に形成する。選択的に形成する方法は、図７で用いるのと同様であり、ｐ型の不純物として例えばＡｌ(アルミニウム)をイオン注入する。領域１７の深さは約１００ｎｍで、不純物濃度は、１×１０１８/ｃｍ３とすることができる。
この後で、基体を、例えば、１６００℃で３０分間アニール処理することで、注入されたｎ型不純物およびｐ型不純物を活性化させる。
この後で、基体を、例えば、１６００℃で３０分間アニール処理することで、注入されたｎ型不純物およびｐ型不純物を活性化させる。
次いで、図９に示すように、ソース、ドレイン領域３、４に跨るＳｉＣ半導体領域２を一主面から所定の深さまで選択的に除去して凹部(リセス)５を形成する。ここでの選択的除去は、ＳｉＣ半導体領域２の一主面上に形成した酸化膜などからなる絶縁膜に開口を形成したマスク(図示せず)を用いてドライエッチングで実行することができる。凹部(リセス)５形成の結果、図８の工程で形成した単一のｐ型の領域１７はソース領域３、ドレイン領域４それぞれに接する領域１７、１７に分離されて容量緩和領域１７、１７が構成され、凹部(リセス)５の一方の側面はソース領域３とそれに接するｐ型の領域１７とに接し、他方の側面はドレイン領域４とそれに接するｐ型の領域１７に接し、凹部(リセス)５の底面はその両端部近傍でソース、ドレイン領域の一部の薄い領域３a、４aに接する構造が得られる。
図１０の工程では、ＳｉＣ半導体領域２の表面にシリコン酸化膜６を形成する。厚さは１３ｎｍとすることができる。
図１１の工程では、まず、酸化膜６上にポリシリコン膜を形成し、フォトリソグラフィ技術でポリシリコン膜上に形成したマスク(図示せず)でパターニング(ポリシリコン膜の選択的除去)して、ポリシリコンからなるゲート電極７を形成する。ポリシリコン膜には形成時に、または形成後にｎ型不純物を１×１０２０/ｃｍ３の濃度でドーピングする。パターニングしたゲート電極７をマスクとして下地の酸化膜６を選択的に除去し、ゲート酸化膜６を画定する。
図１２の工程では、ＳｉＣ半導体領域２の表面上にシリコン酸化膜からなる絶縁膜８を形成し、ソース、ドレイン領域上に位置する部分に開口を形成する。
図１２の工程で形成した酸化膜８の開口を通してソース、ドレイン領域に電気的に接続するソース、ドレイン電極１１、１２を形成し、デバイスが出来上がる(図１参照)。これらソース、ドレイン電極もマスクを用いた電極材料層のパターニングで形成される。ソース、ドレイン電極材料としては、Ａｌ(アルミニウム)とＮｉ(ニッケル)を利用できる。これらの材料を蒸着後、１０００℃程度の高温で処理することにより、酸化膜８の開口内のソース、ドレイン領域表面に低抵抗コンタクトをつくることができる。ソース、ドレイン電極の厚さは約１μｍである。
図６〜図１２に示すＳｉＣ ＭＩＳＦＥＴの製造方法においては、容量緩和領域１７、１７を形成した場合を説明したが、例えば図１のように、これらの領域を設けない形でＳｉＣ ＭＩＳＦＥＴを作製する場合には、図８に示すｐ型の領域１７の形成工程を省略すればよい。
次いで、図５に示したＳｉＣ ＭＩＳＦＥＴを作製する方法について、図１３〜図１６を参照しながら説明する。
図１３は出発材料を準備する工程である。図６の工程と同様であるので説明を省略する。
図１４の工程では、半導体領域２の表面に後にソース、ドレイン領域を構成する単一のｎ＋型の領域１８を選択的に形成する。選択的に形成する方法、ｎ型不純物材料、不純物濃度、深さは図７の工程での説明と同様である。
図１５の工程では、半導体領域２の一主面に隣接し、ｎ＋型の領域１８内にｐ型の領域１７を選択的に形成する。選択的に形成する方法は、図８で用いるのと同様であり、ｐ型の不純物材料、不純物濃度、形成深さは図８の工程での説明と同様である。
この後で、基体を、例えば、１６００℃で３０分間アニール処理することで、注入されたｎ型不純物およびｐ型不純物を活性化させる。
この後で、基体を、例えば、１６００℃で３０分間アニール処理することで、注入されたｎ型不純物およびｐ型不純物を活性化させる。
図１６の工程では、半導体領域２を一主面からｎ＋型の領域１８の深さ(厚さ)とほぼ等しい深さまで選択的に除去して凹部(リセス)５を形成する。ここでの選択的除去は、半導体領域２の一主面上に形成した酸化膜などからなる絶縁膜に開口を形成したマスク(図示せず)を用いてドライエッチングで実行することができる。凹部(リセス)形成の結果、図１４の工程および図１５の工程で形成した単一のｐ型の領域１７およびｎ＋型の領域１８はそれぞれ二つずつの領域に分離されてソース領域３およびそれに接する容量緩和領域１７と、ドレイン領域４およびそれに接する容量緩和領域１７とが構成され、凹部(リセス)の一方の側面はソース領域３とそれに接するｐ型の領域(容量緩和領域)１７とに接し、他方の側面はドレイン領域とそれに接するｐ型の領域(容量緩和領域)１７に接し、凹部(リセス)底面はその全長にわたり半導体領域２に隣接する構造が得られる。
この後、図１０の工程、図１１の工程および図１２の工程で説明したように、ゲート酸化膜６、ゲート電極７、絶縁膜８を形成し、最終的にソース、ドレイン電極を形成して図５に示すデバイスが出来上がる。
図１３〜図１６に示すＳｉＣ ＭＩＳＦＥＴの製造方法においては、容量緩和領域１７、１７を形成した場合を説明したが、例えば図３のように、これらの領域を設けない形でＳｉＣ ＭＩＳＦＥＴを作製する場合には、図１５に示すｐ型の領域１７の形成工程を省略すればよい。
１ ＳｉＣ基板
２ ＳｉＣ半導体領域
３、１３ ソース領域
３ａ ソース領域の薄い領域
４、１４ ドレイン領域
４ａ ドレイン領域の薄い領域
５、１５ 凹部(リセス)
６、１６ ゲート絶縁膜
７ ゲート電極
８ 絶縁膜
９、１０ コンタクト開口
１１ ソース電極
１２ ドレイン電極
１７ 容量緩和領域
２ ＳｉＣ半導体領域
３、１３ ソース領域
３ａ ソース領域の薄い領域
４、１４ ドレイン領域
４ａ ドレイン領域の薄い領域
５、１５ 凹部(リセス)
６、１６ ゲート絶縁膜
７ ゲート電極
８ 絶縁膜
９、１０ コンタクト開口
１１ ソース電極
１２ ドレイン電極
１７ 容量緩和領域
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- 一主面を有する一導電型の炭化珪素半導体領域(２)を含む基板(１)と、前記一導電型の炭化珪素半導体領域(２)内に前記一主面に接しかつ互いに離間して形成された前記一導電型とは反対導電型の予め定められた均一な不純物濃度を有するソース、ドレイン領域(３、４)と、前記離間して形成されたソース、ドレイン領域(３、４)の対向する端縁で挟まれた前記一導電型の炭化珪素半導体領域(２)の一主面側に形成され、前記ソース領域(３)に接する第１の側面と、前記ドレイン領域(４)に接する第２の側面と、前記一主面から所定の深さに位置し前記第１および第２の側面に連続し前記離間形成されたソース、ドレイン領域(３、４)を跨る様に接続する底面とからなる凹部(５)と、前記ソース、ドレイン領域(３、４)が接する前記一主面の一部を覆い、前記凹部(５)の前記第１および第２の側面上および前記底面上に形成された絶縁膜(６)と、前記絶縁膜(６)上に形成されたゲート電極(７)と、前記ソース、ドレイン領域(３、４)に電気的に接続されたソース、ドレイン電極(１１、１２)とを有し、前記ソース、ドレイン領域(３、４)を接続する前記底面の主要部分に隣接する前記炭化珪素半導体領域部分でチャネル形成領域を構成し、前記凹部(５)の底面の両端近傍におけるソース、ドレイン領域(３、４)に跨った部分は前記ソース、ドレイン領域と同じ前記均一な不純物濃度を有する薄い領域(３ａ、４ａ)に接してなることを特徴とするリセスゲート型炭化珪素電界効果トランジスタ。
- 前記基板は、ｐ型、ｎ型、または半絶縁性の炭化珪素のいずれかひとつから構成されてなることを特徴とする請求項１に記載のリセスゲート型炭化珪素電界効果トランジスタ。
- 前記炭化珪素半導体領域はｐ型材料で構成され、前記ソース、ドレイン領域はｎ型材料で構成されてなることを特徴とする請求項１に記載のリセスゲート型炭化珪素電界効果トランジスタ。
- 前記絶縁膜は、前記一主面の一部を覆う第１の厚さと、前記底面を覆う第２の厚さを有し、前記第１の厚さは前記第２の厚さより厚くされてなることを特徴とする請求項１に記載のリセスゲート型炭化珪素電界効果トランジスタ。
- 前記底面を覆う絶縁膜は酸化膜からなることを特徴とする請求項１に記載のリセスゲート型炭化珪素電界効果トランジスタ。
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| Application Number | Priority Date | Filing Date | Title |
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Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0251276A (ja) * | 1988-08-12 | 1990-02-21 | Toyota Autom Loom Works Ltd | Ｍｏｓ型半導体装置及びその製造方法 |
| JPH0294477A (ja) * | 1988-09-30 | 1990-04-05 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH0738095A (ja) * | 1993-07-23 | 1995-02-07 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JP2000208762A (ja) * | 1999-01-13 | 2000-07-28 | Sony Corp | 絶縁ゲ―ト電界効果トランジスタおよびその製造方法 |
| JP2002124669A (ja) * | 2000-10-18 | 2002-04-26 | Nissan Motor Co Ltd | 炭化珪素半導体の製造方法および炭化珪素半導体装置 |
| US8338887B2 (en) * | 2005-07-06 | 2012-12-25 | Infineon Technologies Ag | Buried gate transistor |
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