CN116190424B - 一种半导体器件及其制作方法 - Google Patents

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Abstract

本公开提供一种半导体器件及其制作方法，涉及半导体技术领域。该半导体器件包括衬底、形成于衬底的沟道区以及位于沟道区两侧的源区和漏区，其中，沟道区包括具有第一掺杂浓度的第一沟道层和具有第二掺杂浓度的第二沟道层，第一沟道层覆盖部分源区和部分漏区，第二沟道层位于第一沟道层的背离源区以及漏区的一侧，第一掺杂浓度大于第二掺杂浓度。本公开中的半导体器件通过对器件沟道区进行多步骤原位生长或单层分子掺杂，使沟道区分为具有不同掺杂浓度的内外两层，这增大了最大耗尽区宽度，可以达到降低漏电的效果。

Description

一种半导体器件及其制作方法
技术领域
本公开涉及半导体芯片技术领域，尤其涉及一种半导体器件及其制作方法。
背景技术
相关技术中，半导体器件中源极漏极之间会存在漏电问题，这会影响半导体器件的工作性能。随着对半导体器件的性能要求越来越高，半导体器件中的场效应管已经在最初的结型场效应管(Junction Field-Effect Transistor，JFET)基础上，发展出了无结型场效应管(JLFET)。在无结型场效应管中，特别是先进器件如环栅(Gate-All-Around，GAA)器件，其制造过程中无传统的源漏结，这使得该类半导体器件与传统增强型场效应管相比，漏电明显降低。然而为了降低无结型场效应管的漏电，通常在设计过程中对沟道区域进行均匀重掺杂，这会降低沟道的迁移率，且会造成更严重的短沟道效应(SCE，short-channeleffect)。
因此，需提供一种能降低漏电并避免或降低短沟道效应的半导体器件。
发明内容
以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开提供一种半导体器件及其制作方法。
本公开的第一方面提供一种半导体器件，所述半导体器件包括衬底、形成于所述衬底的沟道区以及位于所述沟道区两侧的源区和漏区，其中，所述沟道区包括具有第一掺杂浓度的第一沟道层和具有第二掺杂浓度的第二沟道层，所述第一沟道层覆盖部分所述源区和部分所述漏区，所述第二沟道层位于所述第一沟道层的背离所述源区以及所述漏区的一侧，所述第一掺杂浓度大于所述第二掺杂浓度。
本公开一些实施例中，所述第一掺杂浓度为1E19～9E19原子/cm3；所述第二掺杂浓度为1E18～9E18原子/cm3。
本公开一些实施例中，所述第一沟道层的厚度大于所述第二沟道层的厚度。
本公开一些实施例中，所述第一沟道层的厚度与所述第二沟道层的厚度比为2:1～9:1。
本公开一些实施例中，所述沟道区的掺杂类型与所述源区的掺杂类型以及所述漏区的掺杂类型均相同，所述源区的掺杂浓度大于所述沟道区的掺杂浓度，所述漏区的掺杂浓度大于所述沟道区的掺杂浓度。
本公开一些实施例中，所述衬底上叠层设置有介质层和硅材料层，所述衬底用于形成所述源区和所述漏区两者之一，所述硅材料层用于形成所述源区和所述漏区两者另一；
所述半导体器件还包括沟槽A，所述沟槽A的槽底面低于所述衬底的顶面，所述沟槽A的侧壁在所述介质层所在区域形成有沟道凹槽，所述第一沟道层覆盖所述沟道凹槽暴露出的所述硅材料层的底面、所述介质层的侧面以及所述衬底的顶面，所述第二沟道层覆盖所述第一沟道层。
本公开一些实施例中，所述半导体器件还包括栅氧层和栅堆叠，所述栅氧层覆盖所述第二沟道层，所述栅堆叠覆盖所述栅氧层，并覆盖所述沟槽A在所述衬底以及所述硅材料层所在区域的侧壁。
本公开的第二方面提供一种半导体器件的制作方法，所述半导体器件的制作方法包括：
提供衬底；
于所述衬底上形成沟道区以及位于所述沟道区两侧的源区和漏区，其中，所述沟道区包括具有第一掺杂浓度的第一沟道层和具有第二掺杂浓度的第二沟道层，所述第一沟道层覆盖部分所述源区和部分所述漏区，所述第二沟道层位于所述第一沟道层的背离所述源区以及所述漏区的一侧，所述第一掺杂浓度大于所述第二掺杂浓度。
本公开一些实施例中，所述于所述衬底上形成沟道区以及位于所述沟道区两侧的源区和漏区，包括：
于所述衬底上叠层设置未图案化的介质层和未图案化的硅材料层；
图案化所述衬底、所述介质层和所述硅材料层，以形成初始沟槽A0，所述初始沟槽A0的底面低于所述衬底的顶面；
从所述介质层暴露出的侧壁去除部分所述介质层，得到带有沟道凹槽的沟槽A；
形成第一沟道层，所述第一沟道层覆盖所述沟道凹槽暴露出的所述硅材料层的底面、所述介质层的侧面以及所述衬底的顶面；
形成第二沟道层，所述第二沟道层覆盖所述第一沟道层。
本公开一些实施例中，所述形成第一沟道层包括：于所述沟道凹槽的表面进行原位生长，并在所述原位生长的过程中以第一掺杂浓度进行原位掺杂，以形成所述第一沟道层；或者，于所述沟道凹槽的表面进行单分子生长，并在所述单分子生长的过程中以第一掺杂浓度进行分子层掺杂，以形成所述第一沟道层；
所述形成第二沟道层包括：于所述第一沟道层的表面进行原位生长，并在所述原位生长的过程中以第二掺杂浓度进行原位掺杂，以形成所述第二沟道层；或者，于所述第一沟道层的表面进行单分子生长，并在所述单分子生长的过程中以第二掺杂浓度进行分子层掺杂，以形成所述第二沟道层。
本公开实施例所提供的半导体器件通过对器件沟道区进行多步骤原位生长或单层分子掺杂，使沟道区分为具有不同掺杂浓度的内外两层，这增大了最大耗尽区宽度，可以达到降低漏电的效果。该半导体器件的有效沟道具有较低的掺杂浓度，从而提升电子或者空穴的迁移率，以此获得更高的驱动电流和更低的关态电流，从而满足动态随机存储器生产所需的较高Ion/Ioff开关比的要求。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
并入到说明书中并且构成说明书的一部分的附图示出了本公开的实施例，并且与描述一起用于解释本公开实施例的原理。在这些附图中，类似的附图标记用于表示类似的要素。下面描述中的附图是本公开的一些实施例，而不是全部实施例。对于本领域技术人员来讲，在不付出创造性劳动的前提下，可以根据这些附图获得其他的附图。
图1是根据一示例性实施例示出的半导体器件的结构示意图；
图2是根据一示例性实施例示出的两种浓度掺杂的半导体器件和均匀掺杂的半导体器件的电学性能参数(开关比)的转移曲线图；
图3是根据一示例性实施例示出的半导体器件中不同厚度比的沟道层所对应栅极电压与漏区电流的转移曲线图；
图4是根据一示例性实施例示出的半导体器件的制作流程图；
图5是根据一示例性实施例示出的半导体器件中所形成的沟道区及源区、漏区的示意图；
图6是根据一示例性实施例示出的半导体器件中叠层结构的示意图；
图7是根据一示例性实施例示出的半导体器件中划分出行加工区域的叠层结构的示意图；
图8是根据一示例性实施例示出的半导体器件中形成有沟槽的叠层结构的示意图；
图9是根据一示例性实施例示出的半导体器件中形成沟道凹槽的叠层结构的示意图；
图10是根据一示例性实施例示出的半导体器件中形成第一沟道层的示意图；
图11是根据一示例性实施例示出的半导体器件中形成栅氧层的结构示意图；
图12是根据一示例性实施例示出的半导体器件中形成初始栅堆叠的示意图；
图13是根据一示例性实施例示出的带有栅极结构的半导体器件的结构示意图。
附图标记：
101、衬底；102、介质层；103、硅材料层；200、沟道区；201、第一沟道层；202、第二沟道层；300、隔离层；400、栅极结构；401、栅氧层；402a、初始栅堆叠；402、栅堆叠；A、沟槽；A0、初始沟槽；A1、沟道凹槽。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
相关技术中，场效应管的漏电问题会影响半导体器件的性能。场效应管中的无结型场效应管，特别是先进器件如环栅器件，在其制造过程中无传统的源漏结，这使得该类半导体器件与传统增强型场效应管相比，能够明显降低因半导体器件中源漏电阻所引起的漏电影响。但是无结型场效应管为了降低漏电，通常在设计过程中对沟道区域进行均匀重掺杂，这会降低沟道的迁移率，且会造成更严重的短沟道效应。
基于此，本公开实施例提供了一种半导体器件，通过改进半导体器件的沟道区的结构，将沟道区域分为具有不同掺杂浓度的内外两层的结构，改进后的半导体器件相较于采用对沟道进行均匀掺杂的半导体器件而言，提高了沟道有效导电区域的迁移率，达到降低漏电的效果，并且增大了最大耗尽区的宽度，降低了短沟道效应，能达到增加开态电流并降低关态电流的效果。
本公开一示例性实施例提供了一种半导体器件，如图1所示，图1是根据一示例性实施例示出的半导体器件的结构示意图，该半导体器件包括：衬底101、形成于衬底101的沟道区200以及位于沟道区200两侧的源区和漏区。
考虑到需解决半导体器件中的漏电问题，同时不能降低管沟道效应，在本示例性实施例中针对沟道区200进行了改进，沟道区200包括：具有第一掺杂浓度的第一沟道层201和具有第二掺杂浓度的第二沟道层202，第一沟道层201覆盖部分源区和部分漏区，第二沟道层202位于第一沟道层201的背离源区以及漏区的一侧，其中第一掺杂浓度大于第二掺杂浓度。在本示例性实施例中，通过将沟道区200分为具有不同掺杂浓度的第一沟道层201和第二沟道层202，在源区和漏区之间形成了具有不同的浓度梯度沟道区200，提升了沟道有效导电区域迁移率，从而达到降低漏电的效果。此外，该沟道区200的设计方式还增大了最大耗尽区的宽度，降低了短沟道效应，能达到增加开态电流并降低关态电流的效果。
在一些示例性实施例中，考虑到沟道区200的掺杂浓度会影响源漏电阻，并且不同沟道层的浓度还会影响沟道有效导电区域迁移率，基于此，在本示例性实施例中针对第一沟道层201进行掺杂的第一掺杂浓度为1E19～9E19原子/cm3，以掺杂磷(P)为例，在第一沟道层201的每立方厘米内掺杂1×1019～9×1019个。进一步可选地，对第一沟道层201进行掺杂的第一掺杂浓度为1E19原子/cm3；针对第二沟道层202进行掺杂的第二掺杂浓度为1E18～9E18原子/cm3，以掺杂磷(P)为例，在第二沟道层202的每立方厘米内掺杂1×1018～9×1018个。进一步可选地，对第二沟道层202进行掺杂的第二掺杂浓度为1E18原子/cm3。基于将第一沟道层201以第一掺杂浓度进行掺杂处理，将第二沟道层202以第二掺杂浓度进行掺杂处理，使得第一沟道层201和第二沟道层202具有不同浓度，形成了具有不同掺杂浓度的沟道区200。需要说明的是，第一掺杂浓度与第二掺杂浓度可以根据实际需要进行调整搭配。
在上述示例性实施例中是以两层沟道层(第一沟道层201和第二沟道层202)所形成的沟道区200为例进行说明。可以理解的是，在一些其他示例性实施例中，沟道区200还可以设置三层、四层或更多层的沟道层。示例性地，当设置三层沟道层时，沟道区200包括第一沟道层201、第二沟道层202和第三沟道层，其中第三沟道层位于第二沟道层202的背离第一沟道层201的一侧。
为保证各个沟道层中具有不同的掺杂浓度，在具有三层沟道层的半导体器件中，对第三沟道层以第三掺杂浓度进行掺杂，其中第三掺杂浓度低于第二掺杂浓度。基于此，沿第一沟道层201(对应为沟道层的最外层)、第二沟道层202(对应为沟道层的中间层)和第三沟道层(对应为沟道层的最内层)方向上，形成了掺杂浓度逐渐降低的沟道区200。在半导体器件中形成不同掺杂浓度梯度的沟道区200后，使得半导体器件提升了沟道有效导电区域迁移率，从而达到降低漏电的效果。
基于上述示例性实施例，需要说明的是，对于半导体器件采用四层或者更多层的沟道层的沟道区200时，由于其同样形成了在半导体器件中形成不同掺杂浓度梯度的沟道区200，均能使得半导体器件提升了沟道有效导电区域迁移率，从而达到降低漏电的效果。
此外，本公开还针对两种浓度掺杂的半导体器件和均匀掺杂的半导体器件中的电学性能参数进行了分析，如图2所示，图2示出了两种浓度掺杂的半导体器件和均匀掺杂的半导体器件的电学性能参数(开关比)的转移曲线图。其中，设定漏极电压(Vds)＝500mV，横坐标Vg表示栅极电压，单位为V；纵坐标Id表示漏区电流，单位为A/μm。基于该曲线可知，当栅极电压处于负压且器件处于关闭状态时，两种掺杂浓度的半导体器件的关态电流较小，均匀浓度掺杂的半导体器件的关态电流较大；当漏极电流达到使器件临界导通的电流值时，两种掺杂浓度的半导体器件的阈值电压较小，均匀浓度掺杂的半导体器件的阈值电压较大。基于一种预设均匀掺杂浓度的半导体器件，与两种预设掺杂浓度的半导体器件的电学性能参数进行了整理，获得了表1中的结果。
表1，表示两种浓度掺杂的半导体器件和均匀掺杂浓度的半导体器件中开态电流、关态电流以及开关比的数据结果。
参数 两种浓度掺杂 均匀掺杂
Vt(V) -0.260 -0.554
Ion@Vg＝Vt+1.5V(A/μm) 6.168*10-4 7.805*10-4
Ioff@Vg＝Vt-0.4V(A/μm) 2.870*10-14 4.090*10-12
Ion/Ioff 2.15E10 1.91E8
其中，Ion表示开态电流，Ioff表示关态电流，Vt表示阈值电压。基于上述测试结果可知，相较于均匀掺杂器件的电学性能参数，两种浓度掺杂器件的电学性能参数中：开关比提升了100倍。
在一些示例性实施例中，还针对不同浓度的沟道层的厚度进行了优化设计。考虑到不同浓度的沟道层的厚度会影响半导体器件中判断场效应管的栅极开关状态的阈值电压Vt，如图3所示，图3是根据一示例性实施例示出的半导体器件中不同厚度比的沟道层所对应栅极电压与漏区电流的转移曲线图。其中，横坐标Vg表示栅极电压，纵坐标Id表示漏区电流。基于图3进行分析可知，当设定沟道区200的厚度为定值时，随着第一沟道层201的厚度减少，第二沟道层202的厚度的增加，所对应的阈值电压Vt会由0逐渐负移。考虑到用于判断栅极开关状态的阈值电压Vt＝0时为最佳，但第二沟道层202也需保留一定厚度，因此，在本示例性实施例中所设计的第一沟道层201的厚度大于第二沟道层202的厚度，以此选取出阈值电压相对趋近于0时，所对应的第一沟道层201和第二沟道层202的合适的厚度。
进一步地，为对开态电流Ion和关太电流Ioff进行分析，由于沟道区200的整体厚度可根据实际需要进行设定。下面以沟道区200厚度整体为6nm为例，对第一沟道层201的厚度和第二沟道层202的厚度进行组合设定。在选取5种厚度组合进行测试后，得出表1所示结果。
表2，半导体器件中沟道区的第一沟道层和第二沟道层的不同厚度测试数据结果。
Parameter Vt(V) Ion(A/μm) Ioff(A/μm) Ion/Ioff
1nm+5nm 0.116 3.982E-5 4.29E-13 9.28E7
2nm+4nm 0.047 3.818E-5 5.98E-13 6.38E7
3nm+3nm -0.084 3.998E-5 1.36E-12 2.94E7
4nm+1nm -0.187 4.125E-5 2.25E-12 1.83E7
5nm+1nm -0.297 4.291E-5 3.68E-12 1.17E7
基于上述测试可知，当第一沟道层201的厚度为5nm，第二沟道层202的厚度为1nm时，开关比最大，此时半导体对应的性能最佳。为便于对半导体器件进行设计，基于上述测试结果，本示例性实施例还优化了第一沟道层201与第二沟道层202的厚度之比。示例性地，第一沟道层201的厚度与第二沟道层202的厚度比为2:1～9:1。进一步可选地，第一沟道层201的厚度与第二沟道层202的厚度比为5:1。
在一些示例性的实施例中，沟道区200的掺杂类型与源区的掺杂类型以及漏区的掺杂类型均相同，源区的掺杂浓度大于沟道区200的掺杂浓度，漏区的掺杂浓度大于沟道区200的掺杂浓度。在本示例性实施例中，将沟道区200、源区和漏区采用同类型掺杂，并且源区和漏区的掺杂浓度要高于沟道区200，可形成一种无结型半导体器件，基于沟道区200分为具有不同掺杂浓度的两层，这增大了最大耗尽区宽度，可以达到降低漏电的效果。此外，该无结型半导体器件的有效沟道具有较低的掺杂浓度(相较于源区和漏区)，从而提升电子或者空穴的迁移率，以此获得更高的驱动电流和更低的关态电流，从而满足动态随机存储器生产需要的较高Ion/Ioff开关比。
在一些示例性的实施例中，在形成本实施例的半导体器件中的场效应管时，可在衬底101上叠层设置介质层102和硅材料层103，其中衬底101用于形成源区和漏区两者之一，硅材料层103用于形成源区和漏区两者另一。
如图9所示，半导体器件还包括沟槽，沟槽的槽底面低于衬底101的顶面，沟槽的侧壁在介质层102所在区域形成有沟道凹槽A1，第一沟道层201覆盖沟道凹槽A1暴露出的硅材料层103的底面、介质层102的侧面以及衬底101的顶面，第二沟道层202覆盖第一沟道层201。其中该沟槽内可用于设置栅极结构400。
在一些示例性的实施例中，如图13所示，图13是根据一示例性实施例示出的带有栅极结构的半导体器件的结构示意图。半导体器件还包括设置在沟槽内的栅极结构400。该栅极结构400包括栅氧层401和栅堆叠402。其中栅氧层401覆盖第二沟道层202；栅堆叠402覆盖栅氧层401，并覆盖沟槽在衬底101以及硅材料层103所在区域的侧壁。
本示例性实施例中的半导体器件是以无结型半导体器件为例进行说明。需要说明的是，本示例性实施例中所采用的对沟道区200进行分层设置并进行不同浓度的掺杂的制作方式，也可适用于设计有结型场效应晶体管的半导体器件等。通过对无结型半导体器件进行了结构改进，将沟道区200分为具有不同掺杂浓度的第一沟道层201和第二沟道层202，以此提升沟道有效导电区域迁移率，达到降低漏电的效果。由于需要对掺杂过程进行非常精确的控制，而使用离子注入技术则很难实现这一过程。因此，本公开示例性实施例中半导体器件的沟道区200的形成过程可以采用多步骤原位生长和单层分子掺杂的工艺来实现。关于多步骤原位生长和单层分子掺杂的工艺，在下文中的半导体的制作方法中进行了具体说明。
本公开提供了一种半导体器件的制作方法，如图4所示，图4是根据一示例性实施例示出的半导体器件的制作流程图。该半导体器件的制作方法包括：
步骤S101，提供衬底101；
步骤S102，于衬底101上形成沟道区200以及位于沟道区200两侧的源区和漏区。
其中，沟道区200包括具有第一掺杂浓度的第一沟道层201和具有第二掺杂浓度的第二沟道层202，第一沟道层201覆盖部分源区和部分漏区，第二沟道层202位于第一沟道层201的背离源区以及漏区的一侧，第一掺杂浓度大于第二掺杂浓度。为解决半导体器件的漏电问题，同时降低管沟道效应，在本示例性实施例中针对沟道区200进行了改进，通过将沟道区200分为具有不同掺杂浓度的第一沟道层201和第二沟道层202，在源区和漏区之间形成了具有不同的浓度梯度沟道区200，提升了沟道有效导电区域迁移率，从而达到降低漏电的效果。此外，在本示例性实施例中，该沟道区200的设计方式还增大了最大耗尽区的宽度，降低了短沟道效应，能达到增加开态电流并降低关态电流的效果。
在一些示例性的实施例中，如图5所示，图5是根据一示例性实施例示出的半导体器件中所形成的沟道区及源区、漏区的示意图，于衬底101上形成沟道区200以及位于沟道区200两侧的源区和漏区，包括：
步骤S201，于衬底101上叠层设置未图案化的介质层102和未图案化的硅材料层103，即形成可用于晶体管的叠层结构，如图6所示；
步骤S202，图案化衬底101、介质层102和硅材料层103，以形成初始沟槽A0，初始沟槽A0的底面低于衬底101的顶面，如图8所示；
步骤S203，从介质层102暴露出的侧壁去除部分介质层102，得到带有沟道凹槽A1的沟槽A，如图9所示；
步骤S204，形成第一沟道层201，第一沟道层201覆盖沟道凹槽A1暴露出的硅材料层103的底面、介质层102的侧面以及衬底101的顶面，如图10所示；
步骤S205，形成第二沟道层202，第二沟道层202覆盖第一沟道层201，如图1所示。
在本示例性实施例中，首先在衬底101上叠层设置未图案化的介质层102和未图案化的硅材料层103，如图6所示，图6是根据一示例性实施例示出的半导体器件中的叠层结构的示意图，衬底101也可以选用硅材料形成硅衬底，即：在硅衬底上依次沉积介质层102和硅材料层103，其中介质层102可以是氧化硅，氮氧化硅，氮化硅，碳化硅等常见介质材料。
需要说明的是，对于衬底101和硅材料层103的厚度可根据实际需要进行设计。由于在衬底101上叠层设置未图案化的介质层102和未图案化的硅材料层103，形成了叠层结构，叠层结构的面积较大，可对叠层结构进行分区，划分出多行用于制作晶体管器件的行加工区域。具体的，可按照预设方向，在叠层结构的顶面向下刻蚀形成分区沟槽，分区沟槽由硅材料层103的顶面延伸至衬底101中，如图7所示，图7是根据一示例性实施例示出的半导体器件中划分出行加工区域的叠层结构的示意图；然后在分区沟槽内形成隔离层300，以将叠层结构划分出多行用于制作晶体管器件的行加工区域，如图7所示。
进一步的，图案化衬底101、介质层102和硅材料层103，以形成沟槽，沟槽的底面低于衬底101的顶面，如图8所示，图8是根据一示例性实施例示出的半导体器件中形成有沟槽的叠层结构的示意图。示例性地，通过光刻+刻蚀工艺在与分区沟槽垂直的方向上形成沟槽。
进一步的，从介质层102暴露出的侧壁去除部分介质层102，得到沟道凹槽A1，如图9所示，图9是根据一示例性实施例示出的半导体器件中形成沟道凹槽的叠层结构的示意图。示例性地，通过选择性刻蚀对图8中所得叠层结构中的介质层102进行刻蚀，即横向方向上刻蚀预设深度，需保留一部分介质层102。
进一步的，形成第一沟道层201，第一沟道层201覆盖沟道凹槽A1暴露出的硅材料层103的底面、介质层102的侧面以及衬底101的顶面；形成第二沟道层202，第二沟道层202覆盖第一沟道层201，如图1所示，在图1所示出的半导体器件已经形成了沟道区200以及位于沟道区200两侧的源区和漏区。
如图10所示，图10是根据一示例性实施例示出的半导体器件中形成第一沟道层的示意图。在形成第一沟道层201时，可通过在沟道凹槽A1内通过外延生长一层硅材料作为沟道区200的第一沟道层201，并在生长过程中进行原位掺杂，该掺杂为均匀掺杂，浓度为N1。或者，在沟道凹槽A1内通过外延生长一层硅材料作为沟道区200的第一沟道层201，并对该部分进行分子层掺杂，随后进行微波退火，该部分的掺杂浓度为N1。示例性地，形成第一沟道层201包括：于沟道凹槽A1的表面进行原位生长，并在原位生长的过程中以第一掺杂浓度进行原位掺杂，以形成第一沟道层201；或者，于沟道凹槽A1的表面进行单分子生长，并在单分子生长的过程中以第一掺杂浓度进行分子层掺杂，以形成第一沟道层201。
如图1所示，在形成第二沟道层202时，可通过在第一沟道层201的表面继续通过外延生长一层硅材料作为沟道区200的第二沟道层202，并在生长过程中进行原位掺杂，该掺杂为均匀掺杂，浓度为N2，N2<N1。示例性地，形成第二沟道层202包括：于第一沟道层201的表面进行原位生长，并在原位生长的过程中以第二掺杂浓度进行原位掺杂，以形成第二沟道层202。
或者，在形成第二沟道层202时，在第一沟道层201的表面外延生长一层硅材料作为沟道区200的第二沟道层202，并对该部分进行分子层掺杂，随后进行微波退火，其中本步骤形成沟道内层结构，且本次分子层掺杂时掺杂浓度低于N1，即第二沟道层202具有与第一沟道层201不同的掺杂浓度N2，且N2<N1。示例性地，在第一沟道层201的表面进行单分子生长，并在单分子生长的过程中以第二掺杂浓度进行分子层掺杂，以形成第二沟道层202。
基于上述对第一沟道层201和第二沟道层202的制作方式进行了说明，由此可知，在本示例性实施例中沟道区200(包括第一沟道层201和第二沟道层202)的生长所采用的是原位掺杂和/或单分子层掺杂的方式，两种掺杂方式均能够对掺杂浓度进行非常精确的控制，且都解决了因使用离子注入技术难以实现的问题。
在一些示例性的实施例中，在半导体器件的制作方法过程中，先形成叠层结构，其中叠层结构包括衬底101以及在衬底101上叠层设置的未图案化的介质层102和未图案化的硅材料层103；然后在叠层结构中形成沟道区200，最后在沟道区200形成栅极结构400。
需要说明的是，由于半导体器件面积较大，在本示例性实施例中采用的是：基于分区沟槽将叠层结构划分出多行用于制作晶体管器件的行加工区域，并且在通过光刻+刻蚀工艺在与分区沟槽垂直的方向上形成沟槽后，以此将叠层结构划分出“井”字形的多个单元。每个单元内包括一段沟槽，在一段沟槽内会形成相对应的两个沟道区200，在制作栅极结构400时，需将相对应的两个沟道区200内的初始栅堆叠402a进行分割，以形成栅极结构400中的栅堆叠402。
在本示例性实施例中，还结合图11-图13所示，进一步对形成栅极结构400的过程进行了具体说明。
如图11所示，图11是根据一示例性实施例示出的半导体器件中形成栅氧层的结构示意图。在沟道区200上中，首先在沟道层上外延生长出栅氧层401。通过在第二沟道层202的表面外延生长一层栅极氧化物，作为栅氧层401。其中栅极氧化物可以是氧化硅，氧化铪，氮氧化硅，氮化硅，碳化硅等常见介质材料。
如图12所示，图12是根据一示例性实施例示出的半导体器件中形成初始栅堆叠的示意图，在沟槽内生长金属材料，以形成相邻两个晶体管器件的初始栅堆叠402a。示例性地，在沟槽内沉积生长钨(W)，使其填满沟槽。此处钨(W)用作半导体器件的初始栅堆叠402a中的栅极金属。其中栅极金属还可以采用铝(Al)/钽(Ta)等其他金属材料。
如图13所示，在栅氧层401上形成栅堆叠402。在形成栅堆叠402的过程中，沿初始栅堆叠402a顶面向初始栅堆叠402a底面的方向，在初始栅堆叠402a的中间刻蚀出分隔沟槽，以隔绝出沟槽两侧晶体管器件各自对应的栅极结构400。在本示例性实施例中，为实现对沟槽内初始栅堆叠402a进行分隔，示例性地，可通过对沉积的金属材料进行光刻+刻蚀，将相邻器件隔绝开，得到最终的栅堆叠402。
本示例性实施例中的半导体结构，通过在叠层结构上进行刻蚀和选择性刻蚀形成沟槽，依次外延生长两层沟道层和栅氧层401，最后沉积金属材料作为栅极结构400中的栅极金属，形成了垂直沟槽的无结型晶体管。本示例性实施例中的半导体结构利用在衬底101与硅材料层103之间的介质层102厚度控制沟道长度，改进了沟道区200，在沟道区200的生长过程中进行原位掺杂或单层分子掺杂，且掺杂浓度不相等，提升了沟道有效导电区域迁移率，达到降低漏电的效果。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术语“实施例”、“示例性的实施例”、“一些实施方式”、“示意性实施方式”、“示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。
在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
在本公开的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
可以理解的是，本公开所使用的术语“第一”、“第二”等可在本公开中用于描述各种结构，但这些结构不受这些术语的限制。这些术语仅用于将第一个结构与另一个结构区分。
在一个或多个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的多个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的结构。在下文中描述了本公开的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本公开。但正如本领域技术人员能够理解的那样，可以不按照这些特定的细节来实现本公开。
最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。

Claims (6)

1.一种半导体器件，其特征在于，所述半导体器件包括衬底、沟槽、栅氧层、栅堆叠、形成于所述衬底的沟道区以及位于所述沟道区两侧的源区和漏区，其中，所述沟道区包括具有第一掺杂浓度的第一沟道层和具有第二掺杂浓度的第二沟道层，所述第一沟道层覆盖部分所述源区和部分所述漏区，所述第二沟道层位于所述第一沟道层的背离所述源区以及所述漏区的一侧，所述第一掺杂浓度大于所述第二掺杂浓度;
所述衬底上叠层设置有介质层和硅材料层，所述衬底用于形成所述源区和所述漏区两者之一，所述硅材料层用于形成所述源区和所述漏区两者另一；
所述沟槽的槽底面低于所述衬底的顶面，所述沟槽的侧壁在所述介质层所在区域形成有沟道凹槽，所述第一沟道层覆盖所述沟道凹槽暴露出的所述硅材料层的底面、所述介质层的侧面以及所述衬底的顶面，所述第二沟道层覆盖所述第一沟道层；
所述栅氧层覆盖所述第二沟道层，所述栅堆叠覆盖所述栅氧层，并覆盖所述沟槽在所述衬底以及所述硅材料层所在区域的侧壁。
2.根据权利要求1所述的半导体器件，其特征在于，所述第一掺杂浓度为1E19~9E19 原子/cm3；所述第二掺杂浓度为1E18~9E18 原子/cm3。
3.根据权利要求1所述的半导体器件，其特征在于，所述第一沟道层的厚度大于所述第二沟道层的厚度。
4.根据权利要求3所述的半导体器件，其特征在于，所述第一沟道层的厚度与所述第二沟道层的厚度比为2:1~9:1。
5.根据权利要求1至4任一项所述的半导体器件，其特征在于，所述沟道区的掺杂类型与所述源区的掺杂类型以及所述漏区的掺杂类型均相同，所述源区的掺杂浓度大于所述沟道区的掺杂浓度，所述漏区的掺杂浓度大于所述沟道区的掺杂浓度。
6.一种半导体器件的制作方法，其特征在于，所述半导体器件的制作方法包括：
提供衬底；
于所述衬底上叠层设置未图案化的介质层和未图案化的硅材料层；
图案化所述衬底、所述介质层和所述硅材料层，以形成初始沟槽，所述初始沟槽的底面低于所述衬底的顶面；
从所述介质层暴露出的侧壁去除部分所述介质层，得到带有沟道凹槽的沟槽；
于所述沟道凹槽的表面进行原位生长，并在所述原位生长的过程中以第一掺杂浓度进行原位掺杂，以形成第一沟道层；或者，于所述沟道凹槽的表面进行单分子生长，并在所述单分子生长的过程中以第一掺杂浓度进行分子层掺杂，以形成第一沟道层；所述第一沟道层覆盖所述沟道凹槽暴露出的所述硅材料层的底面、所述介质层的侧面以及所述衬底的顶面；
于所述第一沟道层的表面进行原位生长，并在所述原位生长的过程中以第二掺杂浓度进行原位掺杂，以形成第二沟道层；或者，于所述第一沟道层的表面进行单分子生长，并在所述单分子生长的过程中以第二掺杂浓度进行分子层掺杂，以形成第二沟道层；所述第二沟道层覆盖所述第一沟道层；其中，沟道区包括具有第一掺杂浓度的第一沟道层和具有第二掺杂浓度的第二沟道层，所述第一沟道层覆盖部分源区和部分漏区，所述第二沟道层位于所述第一沟道层的背离所述源区以及所述漏区的一侧，所述第一掺杂浓度大于所述第二掺杂浓度。
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