KR20020002069A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명은, 반도체 기판 상부에 더미 게이트 산화막, 도핑된 폴리실리콘층 및 하드 마스크층으로 구성된 더미 게이트 전극을 형성하고, 상기 더미 게이트 전극 양 측벽에 절연막 스페이서를 형성한다. 다음, 더미 게이트 전극 양측의 반도체 기판에 제 1 에피택셜층을 형성하고, 제 1 에피택셜층 및 그 하부의 반도체 기판에 소정의 불순물을 주입하여, 소오스, 드레인 영역을 형성한다. 이어서, 반도체 기판 결과물 상부에 제 1 층간 절연막을 증착하고, 더미 게이트 전극의 폴리실리콘층이 노출되도록 화학적 기계적 연마한후, 잔류하는 더미 게이트 전극을 제거한다. 그후,반도체 기판 결과물 상부에 게이트 절연막 및 고융점 금속막을 증착하고, 고융점 금속막, 게이트 절연막 및 제 1 층간 절연막을, 상기 제 1 에피택셜층이 노출되도록 화학적 기계적 연마하여, 게이트 전극을 형성한다. 다음, 제 1 에피택셜층을 소정 높이만큼 에피택셜 성장시켜, 제 2 에피택셜층을 형성한다음, 반도체 기판 결과물 상부에 자기 정렬막을 증착하고,제 2 에피택셜층이 노출되도록 화학적 기계적 연마한다. 이어서, 제 2 에피택셜층 및 자기 정렬막 상부에 제 2 에피택셜층 및 자기 정렬막의 소정 부분을 오픈시키는 콘택홀을 갖는 층간 절연막을 형성한다.

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는 다마신(damascene) 기법에 의하여 반도체 소자의 게이트 전극을 갖는 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 게이트 전극은 모스 트랜지스터를 셀렉팅하는 전극으로서, 주로 불순물이 도핑된 폴리실리콘층이 대부분 이용된다. 이러한 도핑된 폴리실리콘층을 이용한 게이트 전극은 제조 공정이 안정하다는 장점을 가지지만, 높은 비저항을 가지며, 게이트 전극내의 불순물들이 쉽게 외방 확산되어 게이트 전극의 공핍 현상이 발생되는 단점이 있어, 고집적 반도체 소자의 게이트 전극의 재료로서 적당하지 않다.
종래에는 도핑된 폴리실리콘 게이트의 단점을 보완하기 위하여, 높은 도전 특성 및 열적 안정성을 갖는 고융점 금속막이 게이트 전극의 재료로서 이용되고 있다. 이러한 금속막은 그 일함수가 실리콘의 미드 밴드갭(mid-band gap)에 위치하여, N모스 및 P모스 영역에 대칭적인 문턱 전압을 제공할 수 있다. 이러한 게이트용 금속막으로는 텅스텐(W), 질화 텅스텐(WN), 티타늄(Ti), 몰리브덴(Mo), 탄탈륨(Ta) 또는 질화 탄탈륨(TaN)등이 있다.
그러나, 이러한 게이트용 금속막은 게이트 전극의 형태로 패터닝하기 매우 어렵고, 소오스, 드레인을 형성하기 위한 이온 주입 공정시 막 표면에 데미지를 입기 쉽다. 더욱이, 이온 주입된 소오스, 드레인용 불순물을 활성화시키기 위한 공정시, 게이트 전극에 열적 부담이 발생되어, 반도체 소자의 특성을 변형시킨다.
종래에는 이러한 문제점을 해결하기 위하여, 다마신 기법에 의하여 게이트용 금속막으로 게이트 전극을 형성하는 방법이 제안되었다. 이를 도 1a 내지 도 1e를 참조하여 설명하도록 한다.
도 1a에 도시된 바와 같이, 소정 높이의 필드 산화막(1a)이 형성된 반도체 기판(1) 상부에 더미 게이트 산화막(2), 폴리실리콘층(3a) 및 하드 마스크층(3b)을 순차적으로 적층한다. 이어서, 하드 마스크층(3b)을 게이트 전극의 형태로 패터닝한다음, 이 하드 마스크층(3b)의 형태로, 폴리실리콘층(3a) 및 더미 게이트 산화막(2)을 패터닝하여, 더미 게이트 전극(g)을 형성한다. 그후, 공지의 방법에 의하여 더미 게이트 전극(g) 양측에 스페이서(4)를 형성한다음, 스페이서(4) 외측의 반도체 기판(1)에 불순물을 주입하여 소오스, 드레인(5)을 형성한다. 그후, 더미 게이트 전극(g)이 형성된 반도체 기판(1) 결과물 상부에 제 1 층간 절연막(6)을 증착한다.
이어서, 도 1b에 도시된 바와 같이, 제 1 층간 절연막(6)을 더미 게이트 전극(g)의 폴리실리콘층(3a)이 노출되도록 화학적 기계적 연마(chemical mechanical polishing)한다. 이에따라, 스페이서(4)의 윗부분이 일부 제거된다. 다음, 잔류하는 더미 게이트 전극(g) 즉, 폴리실리콘층(3a) 및 더미 게이트 산화막(2)만을 선택적으로 식각해낸다. 이에따라, 반도체 기판(1) 상부에는 제 1 층간 절연막(6) 및 스페이서(4)만이 남게 된다.
도 1c에 도시된 바와 같이, 노출된 반도체 기판(1) 표면, 스페이서(4)의 내측벽 및 제 1 층간 절연막(6) 표면에 게이트 절연막(7)과 게이트용 금속막(8)을 순차적으로 적층한다.
이어서, 도 1d에 도시된 바와 같이, 게이트용 금속막(8) 및 게이트 절연막(7)을 제 1 층간 절연막(6)의 표면이 노출될수 있도록 화학적 기계적 연마하여, 더미 게이트 전극이 형성되었던 위치에 다마신 금속 게이트 전극(8a)이 완성된다.
그 다음, 도 1e에 도시된 바와 같이, 다마신 금속 게이트 전극(8a)의 소정 깊이 만큼을 건식 또는 습식 식각 방식으로 제거해낸다. 이어서, 반도체 기판(1)의 결과물 상부에 자기정렬 질화막(9)을 소정 두께로 증착한다.
도 1f에 도시된 바와 같이, 자기 정렬 질화막(9)을 제 1 층간 절연막(6)이 노출될때까지 연마하여, 다마신 금속 게이트 전극(8a) 상부에 자기 정렬 질화막(9)이 배치된다. 그후, 제 2 층간 절연막(10)을 결과물 상부에 증착한다. 이어서, 후, 제 1 및 제 2 층간 절연막(6,10)을 접합 영역(5)의 소정 부분이 노출되도록 식각하여, 콘택홀을 형성한다. 이때, 콘택홀은 콘택 마진을 증대시키기 위하여,스페이서 및 게이트 전극(8a)이 형성된 부분이 노출되도록 형성하여도, 게이트 전극(8a) 상부에 자기 정렬 질화막(9)이 형성되어 있으므로, 게이트 전극(8a) 표면이 노출되지 않는다. 그후, 콘택홀내에 플러그 폴리실리콘(11)을 형성한다.
그러나, 종래의 다마신 기법에 의한 금속 게이트 전극을 형성하는 방법에 의하여는, 금속 게이트 전극이 형성되기 전에 소오스, 드레인 영역이 형성되므로 초고미세화에 적합한 얕은 접합을 형성하기 어렵다.
또한, 자기 정렬 콘택을 형성하기 위하여 형성되는 자기 정렬 질화막(9)은, 다마신 금속 게이트 전극(8a)을 소정 깊이만큼 식각해낸다음, 다마신 금속 게이트 전극(8a)이 제거된 부분에 형성된다. 그러나, 다마신 금속 게이트 전극(8a)을 소정 깊이 만큼 정확하게 식각하는 공정이 매우 어려워, 자기 정렬 질화막(9)을 균일하게 형성시키기 어렵다.
따라서, 본 발명의 목적은 얕은 접합을 형성할 수 있는 반도체 소자의 제조방법을 제공하는 것이다.
또한, 본 발명의 다른 목적은, 게이트 전극의 자기 정렬막을 균일하게 형성시킬 수 있는 반도체 소자의 제조방법을 제공하는 것이다.
도 1a 내지 도 1f는 종래의 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
20 - 반도체 기판 21 - 필드 산화막
22 - 더미 게이트 산화막 23 - 폴리실리콘층
24 - 하드 마스크층 25 - 더미 게이트 전극
26 - 스페이서 27 - 제 1 에피택셜층
28 - 소오스, 드레인 영역 29 - 제 1 층간 절연막
30 - 게이트 절연막 31 - 고융점 금속막
32 - 제 2 에피택셜층 33 - 자기 정렬 질화막
34 - 제 2 층간 절연막 35 - 플러그 폴리실리콘
G - 게이트 전극
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따르면, 본 발명은 반도체 기판 상부에 더미 게이트 산화막, 폴리실리콘층 및 하드 마스크층으로 구성된 더미 게이트 전극을 형성하는 단계; 상기 더미 게이트 전극 양 측벽에 절연막 스페이서를 형성하는 단계; 더미 게이트 전극 양측의 반도체 기판에 제 1 에피택셜층을 형성하는 단계; 상기 제 1 에피택셜층 및 그 하부의 반도체 기판에 소정의 불순물을 주입하여, 소오스, 드레인 영역을 형성하는 단계; 상기 반도체 기판 결과물 상부에 제 1 층간 절연막을 증착하는 단계; 상기 제 1 층간 절연막을 상기 더미 게이트 전극의 폴리실리콘층이 노출되도록 화학적 기계적 연마하는 단계; 상기 잔류하는 더미 게이트 전극을 제거하는 단계; 상기 반도체 기판 결과물 상부에 게이트 절연막 및 게이트용 금속막을 증착하는 단계; 상기 게이트용 금속막, 게이트 절연막 및 제 1 층간 절연막을, 상기 제 1 에피택셜층이 노출되도록 화학적 기계적 연마하여, 게이트 전극을 형성하는 단계; 상기 제 1 에피택셜층을 소정 높이만큼 에피택셜 성장시켜, 제 2 에피택셜층을 형성하는 단계; 상기 반도체 기판 결과물 상부에 자기 정렬막을 증착하는 단계; 상기 자기 정렬막을 상기 제 2 에피택셜층이 노출되도록 화학적 기계적 연마하는 단계; 및 상기 제 2 에피택셜층 및 자기 정렬막 상부에 상기 제 2 에피택셜층 및 자기 정렬막의 소정 부분을 오픈시키는 콘택홀을 갖는 층간 절연막을 형성하는 단계를 포함한다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 각 공정별 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 소정의 불순물이 포함되어 있는 단결정 실리콘으로 된 반도체 기판(20) 상부에 STI(shallow tranch isolation) 방식등에 의하여 필드 산화막(21)을 형성한다. 이때, 필드 산화막(21)에 의하여, 반도체 기판(20)은 액티브 영역이 한정되고, 반도체 기판(20) 상부에 더미 게이트 산화막(22)과 도전층 예를들어, 폴리실리콘층(23) 및 하드 마스크층(24)을 순차적으로 적층한다음, 소정 부분 패터닝하여 더미 게이트 전극(25)을 형성한다. 이때, 더미 게이트 전극(25)은 반도체 기판(20)의 액티브 영역 및 필드 산화막(21) 상부에 형성된다. 그다음, 공지의 방식에 의하여 더미 게이트 전극(G) 측벽에스페이서(26)를 형성한다.
그 다음, 도 2b에 도시된 바와 같이, 더미 게이트 전극(G) 양측의 반도체 기판(20)을 LPCVD(low pressure chemical vapor deposition) 방식 또는 UHV(ultra high vacuum) CVD 방식에 의하여 1500 내지 3000Å 정도 선택적 에피택셜 성장시켜서, 제 1 에피택셜층(27)을 형성한다. 이때, 제 1 에피택셜층(27)을 LPCVD 방식으로 형성할 경우, 수 slm 정도의 H2가스를 캐리어 가스로 이용하면서, 수백 sccm 정도의 DCS(dichlorosilane) 가스 및 HCl 가스의 반응으로 형성된다. 또한, DCS 가스 및 HCl 가스에 GeH4가스를 더 첨가하여, 제 1 에피택셜층(27)을 SiGe층으로 구성할 수 있다. 아울러, LPCVD 방식으로 제 1 에피택셜층(27)을 형성할 경우, 800℃ 이상의 온도에서 1 내지 3 분동안 수소 베이크 처리를 실시하여 줌이 바람직하다. 또한, UHVCVD 방식으로 형성할 경우, 제 1 에피택셜층(27)은 수 mTorr의 증착 압력과 400 내지 800℃의 온도에서, Si2H6가스 및 Cl2가스의 반응으로 형성된다. 이러한 선택적 제 1 에피택셜층(27)은 도전 특성을 갖도록, 증착후 인시튜로 PH3또는 AsH3가스를 도핑함이 바람직하다. 이때, PH3또는 AsH3가스는 1×1019내지 1×1020ion/㎠의 농도로 도핑된다.
그 다음, 제 1 에피택셜층(27) 및 그 하부의 반도체 기판(20)에 소오스, 드레인용 불순물을 이온 주입하여, 소오스, 드레인 영역(28)을 형성한다. 이때, 제 1 에피택셜층(27)에도 소오스, 드레인용 불순물이 이온 주입되어 있으므로, 제 1 에피택셜층(27) 역시 엘레베이트된(elevated) 소오스, 드레인 영역된다. 또한, 제 1 에피택셜층(27)은 게이트 전극(25)의 스페이서(26) 및 필드 산화막(21)에 의하여 전기적으로 분리된다.
이어서, 도 2c에 도시된 바와 같이, 반도체 기판(20)의 결과물 상부에 제 1 층간 절연막(29)을 더미 게이트 전극(25)이 충분히 매립될 수 있도록, 4000 내지 6000Å 두께로 형성한다. 그리고나서, 제 1 층간 절연막(29)을 더미 게이트 전극(25)의 폴리실리콘층(23) 표면이 노출되도록, 화학적 기계적 연마한다.
도 2d에 도시된 바와 같이, 잔류하는 더미 게이트 전극(25) 즉, 더미 게이트 산화막(22) 및 폴리실리콘층(23)을 선택적으로 제거한다. 그리고나서, 제 1 층간 절연막(29) 및 더미 게이트 전극(25)의 제거로 노출되어진 반도체 기판(20) 표면에 게이트 절연막(30) 및 게이트 전극용 게이트용 금속막(31)을 순차적으로 적층한다. 여기서, 게이트 절연막(30)으로는 실리콘 산화막, 실리콘 질산화막 또는 고유전율을 갖는 절연막 등으로 형성될 수 있고, 예를들어 성장법 또는 증착법에 의하여 형성될 수 있다. 게이트용 금속막(31)은 텅스텐(W), 질화 텅스텐(WN), 티타늄(Ti), 몰리브덴(Mo), 탄탈륨(Ta) 또는 질화 탄탈륨(TaN)등으로 형성될 수 있고, 더미 게이트 전극(25)이 형성되었던 부분이 충분히 매립될 수 있을 정도로 증착된다. 아울러, 게이트용 금속막(31)은 예를들어 PVD(physical vapor deposition) 또는 CVD 방식으로 형성될 수 있다.
그후, 도 2e에 도시된 바와 같이, 게이트용 금속막(31), 게이트 절연막(30) 및 제 1 층간 절연막(29)은 제 1 에피택셜층(27)이 노출되도록, 화학적 기계적 연마한다. 이에따라, 다마신 금속 게이트 전극(G)이 형성된다. 이어서, 노출된 제 1 에피택셜층(27)을 200 내지 500Å 정도 추가 성장시켜서, 제 2 에피택셜층(32)을 형성한다. 이때, 제 2 에피택셜층(32)은 도전성을 갖는 제 1 에피택셜층(27)을 성장시켜 형성되었으므로, 도전성을 갖는다. 이때, 제 2 에피택셜층(32)은 게이트 전극(G)에 의하여 인접하는 다른 제 2 에피택셜층(32)과 전기적으로 단절되어야 한다.
그러고난다음, 도 2f에 도시된 바와 같이, 제 2 에피택셜층(32)이 형성된 반도체 기판(20) 상부에 자기 정렬 질화막(33)을 약 700 내지 1000Å 정도 증착한다음, 제 2 에피택셜층(32)이 노출되도록 화학적 기계적 연마한다. 이때, 자기 정렬 질화막(33)은 게이트 전극(G)의 일부를 식각해내지 않고, 평탄화된 표면에 형성되므로, 균일한 두께를 갖도록 형성된다. 그후, 제 2 에피택셜층(32) 및 자기 정렬 질화막(33) 상부에 제 2 층간 절연막(34)을 증착한다. 그후, 제 2 층간 절연막(34)을 제 2 에피택셜층(32) 및 자기 정렬 질화막(33)의 소정 부분이 노출되도록 식각하여, 콘택홀을 형성한다. 그 다음, 콘택홀내에 플러그 폴리실리콘(35)을 공지의 방법으로 형성한다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 다마신 기법에 의하여 금속 게이트 전극을 형성하는 방법에 있어서, 소오스, 드레인 영역의 형성되는 반도체 기판을 선택적으로 에피택셜 성장시켜서, 엘레베이트된 소오스, 드레인 영역을 형성한다. 이에따라, 고집적, 고미세화에 부합하는 얕은 접합을 구축할 수 있다.
또한, 자기 정렬 질화막을 게이트 전극의 일부를 식각해내지 않고 증착하므로써, 자기 정렬 질화막을 균일하게 증착할 수 있으므로, 이후 콘택홀 형성 공정을 용이하게 진행할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (9)

  1. 반도체 기판 상부에 더미 게이트 산화막, 폴리실리콘층 및 하드 마스크층으로 구성된 더미 게이트 전극을 형성하는 단계;
    상기 더미 게이트 전극 양 측벽에 절연막 스페이서를 형성하는 단계;
    더미 게이트 전극 양측의 반도체 기판에 제 1 에피택셜층을 형성하는 단계;
    상기 제 1 에피택셜층 및 그 하부의 반도체 기판에 소정의 불순물을 주입하여, 소오스, 드레인 영역을 형성하는 단계;
    상기 반도체 기판 결과물 상부에 제 1 층간 절연막을 증착하는 단계;
    상기 제 1 층간 절연막을 상기 더미 게이트 전극의 폴리실리콘층이 노출되도록 화학적 기계적 연마하는 단계;
    상기 잔류하는 더미 게이트 전극을 제거하는 단계;
    상기 반도체 기판 결과물 상부에 게이트 절연막 및 게이트용 금속막을 증착하는 단계;
    상기 게이트용 금속막, 게이트 절연막 및 제 1 층간 절연막을, 상기 제 1 에피택셜층이 노출되도록 화학적 기계적 연마하여, 게이트 전극을 형성하는 단계;
    상기 제 1 에피택셜층을 소정 높이만큼 에피택셜 성장시켜, 제 2 에피택셜층을 형성하는 단계;
    상기 반도체 기판 결과물 상부에 자기 정렬막을 증착하는 단계;
    상기 자기 정렬막을 상기 제 2 에피택셜층이 노출되도록 화학적 기계적 연마하는 단계; 및
    상기 제 2 에피택셜층 및 자기 정렬막 상부에 상기 제 2 에피택셜층 및 자기 정렬막의 소정 부분을 오픈시키는 콘택홀을 갖는 층간 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 제 1 및 제 2 에피택셜층을 형성하는 단계는, 선택적 에피택셜(Selective epitaxial growth) 방식으로 성장시키는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 제 1 에피택셜층을 형성하는 단계는, LPCVD 챔버내에서 수 slm의 H2가스를 캐리어 가스로 하여, 수백 sccm의 DCS 가스와 HCl 가스의 반응으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서, 상기 제 1 에피택셜층을 형성하는 단계시, GeH4가스를 더 첨가하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 3 항에 있어서, 상기 제 1 에피택셜층을 성장시킨 다음, 800℃ 이상의 온도에서 1 내지 3 분동안 수소 베이크 처리를 더 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 2 항에 있어서, 상기 제 1 에피택셜층은 UHVCVD 챔버에서 수 mTorr의 증착 압력과 400 내지 800℃의 온도에서, Si2H6가스 및 Cl2가스의 반응으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 3 항 또는 제 6 항에 있어서, 상기 제 1 에피택셜층을 증착후 인시튜로 PH3또는 AsH3가스를 1×1019내지 1×1020ion/㎠의 농도로 도핑하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1 항에 있어서, 상기 게이트용 금속막은 텅스텐(W), 질화 텅스텐(WN), 티타늄(Ti), 몰리브덴(Mo), 탄탈륨(Ta) 및 질화 탄탈륨(TaN) 중 선택되는 하나의 금속막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 1 항에 있어서, 상기 제 2 에피택셜층은 상기 제 1 에피택셜층을 200 내지 500Å 정도 추가 성장시켜서 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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