JP2021513211A - 層移転により半導体オンインシュレータ型構造を製造するための方法 - Google Patents
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Abstract
【選択図】 図3B
Description
a)上記ドナー基板及び上記レシーバ基板の供給のステップと、
b)移転させるべき上記層の範囲を定める脆化ゾーンの上記ドナー基板内への形成のステップと、
c)上記レシーバ基板への上記ドナー基板のボンディングのステップであり、移転させるべき上記層に対して上記脆化ゾーンとは反対側の上記ドナー基板の表面がボンディング界面のところにある、ボンディングのステップと、
d)上記レシーバ基板へと移転させるべき上記層の上記移転を可能にする上記脆化ゾーンに沿った上記ドナー基板の剥離のステップと
を含む方法において、
上記ボンディングのステップの前に、上記ドナー基板及び上記レシーバ基板の周辺部の少なくとも1つの領域において上記基板同士を互いに遠ざかるように動かすために上記ドナー基板及び/又は上記レシーバ基板の湾曲の制御された変更のステップであり、上記ドナー基板及び/又は上記レシーバ基板のボンディング界面を形成しようとする面又は2つの面が136μm以上の湾曲の大きさ(Bw)を有するように変形されている、制御された変更のステップを含むことを特徴とする、方法を提案する。
第1の実施形態によれば、ドナー基板及び/又はレシーバ基板の湾曲が、全体的な方式で変更され、
制御された変更のステップは、関係する基板の面のうちの少なくとも1つに追加の層の堆積を含み、追加の層は、熱膨張係数が基板の材料の熱膨張係数とは異なる材料から作られ、追加の層の材料が、基板を変形させることができる制御された機械的な応力を基板に課すように選択され、
追加の層の堆積が、基板の2つの面に実行され、第1の面及び第2の面の追加の層が互いに異なる熱膨張係数を有する材料から作られ、追加の層の材料が基板を変形させることができる制御された機械的な応力を基板に課すように選択され、
追加の層の堆積が、基板の2つの面に実行され、第1の面及び第2の面に堆積された追加の層が異なる厚さを有し、厚さの違いが基板を変形させることができる制御された機械的な応力を基板に課すように選択され、
複数の追加の層の堆積に、複数の追加の層のうちの少なくとも1つの少なくとも一部の除去が続き、
本方法は、ボンディングの前に、レシーバ基板に多結晶シリコン電荷トラッピング層の堆積を含み、
制御された変形のステップが、ドナー基板及び/又はレシーバ基板のうちの少なくとも一方の表皮の領域を酸化して、基板を変形させることができる制御された機械的な応力を前記基板に課すことを含み、
レシーバ基板が多結晶シリコン電荷トラッピング層を備え、基板の酸化が、電荷トラッピング層の酸化を含み、
追加の層の堆積が、反応装置内での化学気相成長により実行され、
ドナー基板及びレシーバ基板が、凸状の方式で両者とも変形され、
第2の実施形態によれば、ドナー基板及び/又はレシーバ基板の湾曲が、局所的な方式で変更され、
ドナー基板及び/又はレシーバ基板の制御された変形のステップが、下記のステップ、
溝が設けられている支持部の表面に対するレシーバ基板の位置決めのステップであって、ボンディング界面を形成しようとするレシーバ基板の面が支持部の表面とは反対側である、位置決めのステップと、
ボンディング界面を形成しようとするレシーバ基板の面に加えられた第2の圧力よりも低い第1の圧力の溝への加圧のステップと
を含み、
レシーバ基板へのドナー基板のボンディング、並びに脆化ゾーンに沿ったドナー基板の剥離のステップが、前記第1の圧力及び第2の圧力を維持しながら実行され、
ドナー基板及び/又はレシーバ基板のボンディング界面を形成しようする面又は2つの面が、180μm以上、好ましくは250μm以上の湾曲の大きさを有するように変形される。
a)及びb)と記した2つの類似したSOI構造が、前に説明したように、ドナー基板からレシーバ基板へと層を移転するための方法に従って作られる。
構造a)に関して、制御された変形が、ボンディングの前にドナー基板及びレシーバ基板に加えられず、前記基板が100μm未満の特定の湾曲を有し、
構造b)に関して、50μmよりも大きな凸状の湾曲をレシーバ基板に課すように、制御された変形が、ボンディングの前にレシーバ基板に加えられる。
SOI構造が、前に説明したようにドナー基板からレシーバ基板への層移転の方法に従って製造される。
Claims (15)
- ドナー基板からレシーバ基板への層の移転により半導体オンインシュレータ型構造を製造するための方法であって、
a)前記ドナー基板及び前記レシーバ基板の供給のステップと、
b)移転させるべき前記層の範囲を定める脆化ゾーンの前記ドナー基板内への形成のステップと、
c)前記レシーバ基板への前記ドナー基板のボンディングのステップであって、移転させるべき前記層に対して前記脆化ゾーンとは反対側の前記ドナー基板の表面がボンディング界面のところにある、ボンディングのステップと、
d)前記レシーバ基板へと移転させるべき前記層の前記移転を可能にする前記脆化ゾーンに沿った前記ドナー基板の剥離のステップと、
を含む方法において、
前記ボンディングのステップの前に、前記ドナー基板及び前記レシーバ基板の周辺部の少なくとも1つの領域内で前記基板同士を互いに遠ざかるように動かすように前記ドナー基板及び/又は前記レシーバ基板の湾曲の制御された変更のステップであって、前記ドナー基板及び/又は前記レシーバ基板の前記ボンディング界面を形成しようとする面又は2つの面が136μm以上の湾曲の大きさ(Bw)を有するように変形されている、制御された変更のステップを含むことを特徴とする、方法。 - 前記ドナー基板及び/又は前記レシーバ基板の前記湾曲が、全体的な方式で変更されている、請求項1に記載の方法。
- 前記制御された変更のステップが、前記基板の複数の面のうちの少なくとも1つへの追加の層の堆積を含み、前記追加の層は、熱膨張係数が前記基板の材料の熱膨張係数とは異なる材料から作られており、前記追加の層の前記材料が前記基板を変形させることができる制御された機械的な応力を前記基板に課すように選択されている、請求項2に記載の方法。
- 前記追加の層の前記堆積が、前記基板の前記2つの面に実行されており、前記第1の面及び第2の面の前記追加の層が、互いに異なる熱膨張係数を有する材料から作られており、前記追加の層の前記材料が、前記基板を変形させることができる制御された機械的な応力を前記基板に課すように選択されている、請求項3に記載の方法。
- 前記追加の層の前記堆積が、前記基板の前記2つの面に実行されており、前記第1の面及び前記第2の面に堆積した前記追加の層が、異なる厚さを有しており、厚さの前記違いが、前記基板を変形させることができる制御された機械的な応力を前記基板に課すように選択されている、請求項3又は4に記載の方法。
- 複数の前記追加の層の前記堆積に、複数の前記追加の層のうちの少なくとも1つの少なくとも一部の除去が続く、請求項4又は5に記載の方法。
- ボンディングの前に、前記レシーバ基板に多結晶シリコン電荷トラッピング層の堆積を含む、請求項1〜6のいずれか一項に記載の方法。
- 前記制御された変形のステップが、前記ドナー基板及び/又は前記レシーバ基板の少なくとも一方の表皮の領域の酸化を含み、前記基板を変形させることができる制御された機械的な応力を前記基板に課している、請求項2〜7のいずれか一項に記載の方法。
- 前記レシーバ基板が、多結晶シリコン電荷トラッピング層を備え、前記基板の前記酸化が、前記電荷トラッピング層の酸化を含む、請求項7又は8に記載の方法。
- 前記追加の層の前記堆積が、反応装置内で化学気相成長により行われている、請求項2〜9のいずれか一項に記載の方法。
- 前記ドナー基板及び前記レシーバ基板が、凸状の方式で両者とも変形されている、請求項2〜10のいずれか一項に記載の方法。
- 前記ドナー基板及び/又は前記レシーバ基板の前記湾曲が、局所的な方式で変更されている、請求項1に記載の方法。
- 前記ドナー基板及び/又は前記レシーバ基板の前記制御された変形のステップが、
溝(42)が設けられている支持部(40)の表面(41)に対する前記レシーバ基板の位置決めのステップであって、前記ボンディング界面を形成しようとする前記レシーバ基板の前記面が、前記支持部の表面とは反対側である、位置決めのステップと、
前記ボンディング界面を形成しようとする前記レシーバ基板の前記面に加えられている第2の圧力(P2)よりも低い第1の圧力(P1)の前記溝(42)への加圧のステップと、
を含み、
前記レシーバ基板上の前記ドナー基板の前記ボンディング、並びに前記脆化ゾーンに沿った前記ドナー基板の前記剥離が、前記第1の圧力及び第2の圧力を維持しながら実行されている、請求項1〜12のいずれか一項に記載の方法。 - 前記ドナー基板及び/又は前記レシーバ基板の前記ボンディング界面を形成しようとする前記面又は前記2つの面が、180μm以上、好ましくは250μm以上の湾曲の大きさ(Bw)を有するように変形されている、請求項1〜13のいずれか一項に記載の方法。
- 半導体オンインシュレータ型構造の露出した表面の粗さを減少させるための方法であって、請求項1〜14のいずれか一項に記載の方法による前記構造の前記形成を含み、前記露出した表面が前記脆化ゾーンに沿った前記ドナー基板の剥離の後で得られることを特徴とする、方法。
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Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0355822A (ja) * | 1989-07-25 | 1991-03-11 | Shin Etsu Handotai Co Ltd | 半導体素子形成用基板の製造方法 |
JP2000348992A (ja) * | 1989-12-12 | 2000-12-15 | Sony Corp | 半導体基板の製造方法 |
JP2008547219A (ja) * | 2005-06-27 | 2008-12-25 | ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア | 転位の無い歪んだ結晶を作成するための方法 |
JP2011249781A (ja) * | 2010-04-26 | 2011-12-08 | Semiconductor Energy Lab Co Ltd | Soi基板の作製方法 |
JP2017538297A (ja) * | 2014-11-18 | 2017-12-21 | サンエディソン・セミコンダクター・リミテッドSunEdison Semiconductor Limited | 電荷トラップ層を備えた高抵抗率の半導体・オン・インシュレーターウェハーの製造方法 |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1132223C (zh) | 1995-10-06 | 2003-12-24 | 佳能株式会社 | 半导体衬底及其制造方法 |
FR2848336B1 (fr) * | 2002-12-09 | 2005-10-28 | Commissariat Energie Atomique | Procede de realisation d'une structure contrainte destinee a etre dissociee |
US20090325362A1 (en) * | 2003-01-07 | 2009-12-31 | Nabil Chhaimi | Method of recycling an epitaxied donor wafer |
FR2855908B1 (fr) * | 2003-06-06 | 2005-08-26 | Soitec Silicon On Insulator | Procede d'obtention d'une structure comprenant au moins un substrat et une couche ultramince |
US9011598B2 (en) * | 2004-06-03 | 2015-04-21 | Soitec | Method for making a composite substrate and composite substrate according to the method |
US7094666B2 (en) * | 2004-07-29 | 2006-08-22 | Silicon Genesis Corporation | Method and system for fabricating strained layers for the manufacture of integrated circuits |
US8241996B2 (en) * | 2005-02-28 | 2012-08-14 | Silicon Genesis Corporation | Substrate stiffness method and resulting devices for layer transfer process |
US7745313B2 (en) * | 2008-05-28 | 2010-06-29 | Solexel, Inc. | Substrate release methods and apparatuses |
FR2919427B1 (fr) * | 2007-07-26 | 2010-12-03 | Soitec Silicon On Insulator | Structure a reservoir de charges. |
US8101501B2 (en) | 2007-10-10 | 2012-01-24 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing semiconductor device |
FR2926674B1 (fr) * | 2008-01-21 | 2010-03-26 | Soitec Silicon On Insulator | Procede de fabrication d'une structure composite avec couche d'oxyde de collage stable |
EP2161741B1 (en) * | 2008-09-03 | 2014-06-11 | Soitec | Method for fabricating a semiconductor on insulator substrate with reduced SECCO defect density |
FR2941302B1 (fr) * | 2009-01-19 | 2011-04-15 | Soitec Silicon On Insulator | Procede de test sur le substrat support d'un substrat de type "semi-conducteur sur isolant". |
EP2213415A1 (en) * | 2009-01-29 | 2010-08-04 | S.O.I. TEC Silicon | Device for polishing the edge of a semiconductor substrate |
FR2965398B1 (fr) | 2010-09-23 | 2012-10-12 | Soitec Silicon On Insulator | Procédé de collage par adhésion moléculaire avec réduction de desalignement de type overlay |
FR2977073B1 (fr) * | 2011-06-23 | 2014-02-07 | Soitec Silicon On Insulator | Procede de transfert d'une couche de semi-conducteur, et substrat comprenant une structure de confinement |
FR2995444B1 (fr) * | 2012-09-10 | 2016-11-25 | Soitec Silicon On Insulator | Procede de detachement d'une couche |
FR3045933B1 (fr) * | 2015-12-22 | 2018-02-09 | Soitec | Substrat pour un dispositif a ondes acoustiques de surface ou a ondes acoustiques de volume compense en temperature |
FR3057396B1 (fr) * | 2016-10-10 | 2018-12-14 | Soitec | Substrat pour capteur d'image de type face avant et procede de fabrication d'un tel substrat |
FR3073083B1 (fr) * | 2017-10-31 | 2019-10-11 | Soitec | Procede de fabrication d'un film sur un feuillet flexible |
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0355822A (ja) * | 1989-07-25 | 1991-03-11 | Shin Etsu Handotai Co Ltd | 半導体素子形成用基板の製造方法 |
JP2000348992A (ja) * | 1989-12-12 | 2000-12-15 | Sony Corp | 半導体基板の製造方法 |
JP2008547219A (ja) * | 2005-06-27 | 2008-12-25 | ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア | 転位の無い歪んだ結晶を作成するための方法 |
JP2011249781A (ja) * | 2010-04-26 | 2011-12-08 | Semiconductor Energy Lab Co Ltd | Soi基板の作製方法 |
JP2017538297A (ja) * | 2014-11-18 | 2017-12-21 | サンエディソン・セミコンダクター・リミテッドSunEdison Semiconductor Limited | 電荷トラップ層を備えた高抵抗率の半導体・オン・インシュレーターウェハーの製造方法 |
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