JP2017525149A - 基板の製造方法 - Google Patents

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Abstract

基板（270）の製造方法（200）が開示される。本方法は、少なくとも部分的に処理されたCMOSデバイス層と第1のウエハ材料の層とを含む第1の半導体基板（250）を用意するステップ（202）と、前記部分的に処理されたCMOSデバイス層にハンドリング基板を接合し（204）、前記第1のウエハ材料の層を除去するステップ（206）と、シリコンとは異なる第2のウエハ材料の層を有する第2の半導体基板を用意するステップと、前記第2のウエハ材料の層を前記部分的に処理されたCMOSデバイス層に接合することにより、前記第1および第2の半導体基板を接合して複合基板（268）を形成するステップ（208）と、前記複合基板から前記ハンドリング基板を除去し、前記部分的に処理されたCMOSデバイス層の少なくとも一部を露出させるステップ（210）とを含む。【選択図】図2

Description

本発明は、基板の製造方法に関する。
普遍的なシリコン主体のプラットフォーム上におけるIII-V族化合物半導体および（シリコン）CMOSの混成集積（hybrid integration）デバイスが、新たな回路の可能性およびそれに関連する用途をもたらすための有望な手法である。従来、シリコン（Si）およびIII-V族回路は、別々に製造され、パッケージされた後に、支持基板上で組み合わせられる。しかしながら、この手法は、性能、フォームファクタ、電力消費、コスト、および組み合わせられた回路の複雑さに悪影響を及ぼす相互接続のサイズおよび損失に直面している。
より具体的には、III-V族およびSi回路の混成集積に関して、III-V族材料をCMOSデバイス上またはSi系の基板上に直接成長させることが、最も簡潔な手法となる傾向にある。しかしながら、III-V族材料の成長温度は、通常は、CMOSデバイスに深刻な損傷を引き起こすほど高い。例えば、GaAs/InPおよびGaNの成長温度は、それぞれ約650℃および1050℃である。また、一例として、図1の混成デバイス100を参照すると、混成集積は、接合（ボンディング）によるSi（111）ハンドリング基板上へのSi（100）の集積を必要とする。具体的には、Si（100）の方位がCMOSの製造のために選択され、Si（111）の方位がGaNの成長のために選択されている。さらに、GaNは、ハンドリング基板の表面に配置された凹所において成長するため、成長の一様性を達成することがより困難である。結果として、CMOSトランジスタ領域上の余分に成長したGaNを除去するための追加の工程が必要である。しかしながら、さらに重要なことには、GaNの成長のための熱量によってハンドリング基板上にすでに存在するCMOSデバイスに劣化が生じてはならず、したがってプラズマ支援分子ビームエピタキシ（P-MBE）が、GaNを成長させるために使用される（すなわち、P-MBEが750℃の動作温度を必要とする一方で、有機金属気相エピタキシ（MOCVD）は1050℃を必要とする）。必要とされる熱量が、CMOSデバイスの電極の製造に用いられる材料に依存することを、理解すべきである。最新の工場において、電極は、（少なくとも0.18μmの技術においては）ケイ化コバルトから形成される傾向にあるが、ケイ化コバルトは、550℃を超える温度に曝されたときに劣化し、関連するCMOSデバイスに損傷をもたらす。
あるいは、ボンディングと層転写とを組み合わせる3Dウエハスタッキングが、共通のSiプラットフォームへのIII-V族化合物半導体の集積を行うためのもう1つのやり方である。3D集積が魅力的である理由を、以下で説明する。トランジスタ当たりのコストを下げ、デバイスの性能を維持し、電力消費を少なくするための主要な推進力を半導体産業にもたらすSi-CMOSに用いられるデバイススケーリング法が、今や根本的なボトルネックに達している。CMOSデバイスのさらなる縮小は、CMOSデバイスの信頼性を下げる（すなわち、短チャネル効果および不規則変動に起因）だけでなく、CMOSデバイスをより高価にする（すなわち、リソグラフィおよびより多くのプロセスが必要であることに起因）。加えて、デバイススケーリング法は、物理的な寸法および経済的な側面のどちらにおいても限界に達しつつある。したがって、この問題に対処するために、マルチコア集積または他の材料との同時の集積を可能にする3Dウエハスタッキングが、提案されている。
III-V族材料（例えば、GaAs、InGaAs、InP、またはGaN）は、シリコン系の材料よりも高い電子移動度特性を有する傾向にある。したがって、高速のIII-V族電子デバイスの集積が、高速／高出力のIII-V族FET／HBTをCMOSデジタル回路と集積することによって混合信号チップの性能を改善するために提案されている。
他の応用は、III-V族化合物半導体の光学特性を利用することである。III-V族材料を、光源として使用し、Siチップ上に光増幅器および検出器とともに集積し、あるいはフォトンによる相互接続の性能および設計の柔軟性をさらに高めるために導波路と集積することができる。また、III-V／Si混成デバイスを、間接エネルギーバンドギャップに起因するシリコンの低い放射再結合速度ゆえに光源として働くことができないというシリコンの無力さを補償するために、光源として使用することもできる。
ウエハのフュージョンボンディング（fusion bonding）が、普遍的なプラットフォーム上のIII-V族半導体およびCMOSデバイスの集積のためのもう1つの有用な手法である。フュージョンボンディングは、大気の環境および室温で実行することができる。GaN/SiウエハへのSi（100）のフュージョンボンディングのための方法が、文献において報告されている。そこではただ1回のボンディングプロセスが使用されているが、この方法は、いくつかの欠点を抱えている。すなわち（i）III-V族材料およびCMOSデバイスを別々に処理することができず、したがってとくには工場において、相互汚染の問題につながる。（ii）III-V族材料は、高温のCMOS処理工程の使用に耐えなければならないという問題を抱え得る。チッ化物系のIII-V族材料は、高温処理に耐えることができるかもしれないが、約350℃で分解が始まるヒ化物／リン化物系のIII-V族材料にとっては問題である。
したがって、本発明の1つの目的は、先行技術の問題のうちの少なくとも1つに対処し、さらには／あるいは技術的に有用な選択肢を提供することにある。
本発明の第1の態様によれば、基板を製造する方法であって、（i）少なくとも部分的に処理されたCMOSデバイス層と第1のウエハ材料の層とを含む第1の半導体基板を用意するステップと、（ii）前記部分的に処理されたCMOSデバイス層にハンドリング基板を接合し、前記第1のウエハ材料の層を除去するステップと、（iii）シリコンとは異なる第2のウエハ材料の層を有する第2の半導体基板を用意するステップと、（iv）前記第2のウエハ材料の層を前記部分的に処理されたCMOSデバイス層に接合することにより、前記第1および第2の半導体基板を接合して複合基板を形成するステップと、（v）前記複合基板から前記ハンドリング基板を除去し、前記部分的に処理されたCMOSデバイス層の少なくとも一部を露出させるステップと、を含む方法が提供される。
好都合なことに、この提案の方法は、シリコン貫通ヴィア（TSV）の使用を必要とすることなく横並びのハイブリッド回路を実現するために3Dウエハスタッキングを使用して共通のシリコン系のプラットフォーム上にIII-V族化合物半導体およびSi-CMOSデバイスを集積することを可能にする。有益なことに、III-V族材料を、必要とされる高温環境において、それらの高温のもとでのSi-CMOSデバイスの損傷なく、Si-CMOSデバイスとは別に成長させることができるため、Si-CMOSデバイスの損傷を回避することができる。
好ましくは、シリコンとは異なる前記第2のウエハ材料は、III-V族半導体材料または互いに異なるIII-V族半導体材料を組み合わせて形成された材料を含んでもよい。
好ましくは、前記III-V族半導体材料は、GaN、InGaP、AlGaAs、InGaAsP、InGaN、AlGaN、GaAs、またはInGaAsを含んでもよい。
好ましくは、前記第1のウエハ材料は、シリコンを含んでもよい。
好ましくは、前記ハンドリング基板は、シリコンで形成されることを含んでもよい。
好ましくは、本方法は、ステップ（ii）における接合の前に、前記第1の半導体基板および前記ハンドリング基板についてプラズマ活性化を実行するステップと、前記プラズマ活性化された第1の半導体基板および前記ハンドリング基板を脱イオン化された流体で洗浄するステップと、前記洗浄された第1の半導体基板およびハンドリング基板を乾燥させるステップと、をさらに含んでもよい。
好ましくは、前記脱イオン化された流体は、脱イオン水であってもよい。
好ましくは、前記第1の半導体基板およびハンドリング基板の乾燥は、スピン乾燥の使用を含んでもよい。
好ましくは、プラズマ活性化の実行は、前記第1の半導体基板および前記ハンドリング基板についてガスプラズマを使用することを含んでもよい。
好ましくは、前記ガスプラズマは、チッ素プラズマ、酸素プラズマ、アルゴンプラズマ、水素プラズマ、またはヘリウムプラズマを含んでもよい。
好ましくは、本方法は、前記第1の半導体基板および前記ハンドリング基板についてプラズマ活性化の代わりにUVオゾンを使用するステップをさらに含んでもよい。
好ましくは、本方法は、ステップ（ii）の後かつステップ（iv）の前に、前記ハンドリング基板と部分的に処理されたCMOSデバイス層との間の接合強度を高めるために、前記ハンドリング基板に接合された前記第1の半導体基板をアニーリングするステップをさらに含んでもよい。
好ましくは、前記アニーリングは、酸素、水素、チッ素、フォーミングガス、およびアルゴンで構成されるグループから選択されるガスを使用して実行されてもよい。
より具体的には、好ましくは前記アニーリングは、約300℃の温度および大気圧でチッ素を使用して実行されてもよい。
好ましくは、ステップ（ii）は、機械的な研磨を使用して前記第1のウエハ材料の層の少なくとも一部分を除去するステップと、前記ハンドリング基板上に保護材料の層を堆積させるステップと、前記ハンドリング基板に接合された前記第1の半導体基板をエッチングし、前記第1のウエハ材料の層の残りの部分を実質的に除去するステップとを含んでもよい。
好ましくは、前記保護材料は、ProTEK（登録商標）B3-25、二酸化ケイ素、またはチッ化ケイ素を含んでもよい。
好ましくは、本方法は、前記第1の半導体基板のエッチングの後に、約800Wの出力に設定された酸素プラズマを使用して前記ハンドリング基板から前記保護材料を除去するステップをさらに含んでもよい。
あるいは、本方法は、前記第1の半導体基板のエッチングの後に、アセトン、メチルイソアミルケトン、またはメチルエチルケトンを使用して前記ハンドリング基板から前記保護材料を除去するステップをさらに含んでもよい。
好ましくは、前記第1の半導体基板のエッチングは、湿式エッチングまたは乾式エッチングの使用を含んでもよい。
好ましくは、湿式エッチングは、前記ハンドリング基板に接合された前記第1の半導体基板を水酸化テトラメチルアンモニウムの溶液中に配置することを含んでもよい。
好ましくは、前記溶液は、約80℃の温度に加熱されてもよい。
好ましくは、前記第1の半導体基板は、シリコン・オン・インシュレータ基板を含んでもよい。
好ましくは、前記第2の半導体基板は、シリコン系の材料から形成された部分を含んでもよい。
好ましくは、前記ステップ（i）における前記第1の半導体基板は、前記部分的に処理されたCMOSデバイス層と第1のウエハ材料の層との間に配置された誘電材料の第1の層をさらに備え、前記ステップ（iv）は、前記第1の半導体基板をエッチングした後に前記誘電材料の第1の層を除去するステップと、前記除去された誘電材料の第1の層を置き換えるように、前記部分的に処理されたCMOSデバイス層上に誘電材料の第2の層を堆積させるステップと、前記誘電材料の第2の層を前記第2の半導体基板の前記第2のウエハ材料の層に接合し、前記複合基板を形成するステップと、を含んでもよい。
好ましくは、前記誘電材料の第1の層の除去は、除去のためのエッチング剤の使用を含んでもよく、該エッチング剤は、フッ化水素酸を含んでもよい。
好ましくは、本方法は、前記誘電材料の第2の層を前記第2のウエハ材料の層に接合する前に、前記誘電材料の第2の層上に電気絶縁材料の層を形成するステップをさらに含んでもよい。
好ましくは、本方法は、前記誘電材料の第2の層を前記第2の半導体基板の前記第2のウエハ材料の層に接合した後に、該接合された誘電材料の第2の層と前記第2の半導体基板の第2のウエハ材料の層との間の接合強度を高めるために、前記複合基板をアニーリングするステップをさらに含んでもよい。
好ましくは、前記ステップ（i）における前記第1の半導体基板は、前記部分的に処理されたCMOSデバイス層と第1のウエハ材料の層との間に配置された誘電材料の第1の層をさらに備え、前記ステップ（iv）は、前記第2の半導体基板の前記第2のウエハ材料の層上に誘電材料の第2の層を堆積させるステップと、前記誘電材料の第1の層を前記誘電材料の第2の層に接合し、前記複合基板を形成するステップとを含んでもよい。
好ましくは、本方法は、前記誘電材料の第1の層を前記誘電材料の第2の層に接合する前に、前記誘電材料の第1および第2の層上に電気絶縁材料のそれぞれの層を形成するステップをさらに含んでもよい。
好ましくは、前記誘電材料の第1の層の前記誘電材料の第2の層への接合の後に、本方法は、該接合された誘電材料の第1および第2の層の間の接合強度を高めるために、前記複合基板をアニーリングするステップをさらに含んでもよい。
あるいは、前記ステップ（i）における前記第1の半導体基板は、前記部分的に処理されたCMOSデバイス層と第1のウエハ材料の層との間に配置された誘電材料の第1の層をさらに備え、好ましくは、前記ステップ（iv）は、前記第1の半導体基板をエッチングした後に前記誘電材料の第1の層を除去するステップと、前記除去された誘電材料の第1の層を置き換えるように、前記部分的に処理されたCMOSデバイス層上に誘電材料の第2の層を堆積させるステップと、前記第2の半導体基板の前記第2のウエハ材料の層上に誘電材料の第3の層を堆積させるステップと、前記誘電材料の第2の層を前記誘電材料の第3の層に接合して前記複合基板を形成するステップとを含んでもよい。
さらなる代案においては、前記ステップ（i）における前記第1の半導体基板は、前記部分的に処理されたCMOSデバイス層と第1のウエハ材料の層との間に配置された誘電材料の第1の層をさらに備え、前記ステップ（iv）は、前記第1の半導体基板をエッチングした後に前記誘電材料の第1の層上に誘電材料の第2の層を堆積させるステップと、前記第2の半導体基板の前記第2のウエハ材料の層上に誘電材料の第3の層を堆積させるステップと、前記誘電材料の第2の層を前記誘電材料の第3の層に接合して前記複合基板を形成するステップとを含んでもよい。
好ましくは、本方法は、前記誘電材料の第2の層を前記誘電材料の第3の層に接合する前に、前記誘電材料の第2および第3の層上に電気絶縁材料のそれぞれの層を形成するステップをさらに含んでもよい。
好ましくは、前記電気絶縁材料は、チッ化ケイ素を含んでもよい。
好ましくは、本方法は、前記誘電材料の第2の層を前記誘電材料の第3の層に接合した後に、該接合された誘電材料の第2および第3の層の間の接合強度を高めるために前記複合基板をアニーリングするステップをさらに含んでもよい。
前記誘電材料の第2の層または第3の層を堆積させるステップは、プラズマ化学気相成長法を使用して前記誘電材料の第2の層または第3の層を堆積させるステップと、該堆積した電材料の第2の層または第3の層を化学機械研磨を使用して平坦化するステップとを含んでもよい。
好ましくは、前記誘電材料は、酸化アルミニウム、チッ化アルミニウム、二酸化ケイ素、合成ダイアモンド、およびチッ化ホウ素で構成されるグループから選択されてもよい。
好ましくは、前記ステップ（v）は、機械的な研磨を使用して前記ハンドリング基板の少なくとも一部を除去するステップと、前記ハンドリング基板の残りの部分を実質的に除去するために、前記複合基板をエッチングするステップとを含んでもよい。
好ましくは、前記ステップ（iii）は、有機金属化学気相成長法または分子ビームエピタキシを使用して前記第2のウエハ材料の層をエピタキシャル成長させるステップを含んでもよい。
好ましくは、前記ステップ（iv）は、前記第2のウエハ材料の層と前記部分的に処理されたCMOSデバイス層との間の接合強度を高めるために前記複合基板をアニーリングするステップを含んでもよい。
好ましくは、前記アニーリングは、酸素、水素、チッ素、フォーミングガス、およびアルゴンで構成されるグループから選択されるガスを使用して実行されてもよい。
好ましくは、前記第2の半導体基板は、前記第2のウエハ材料の層に隣接して配置された第3のウエハ材料の層を含み、本方法は、前記ステップ（iv）の後かつ前記ステップ（v）の前に、（vi）前記第3のウエハ材料の層を除去して前記第2のウエハ材料の層を露出させるステップと、（vii）前記露出した第2のウエハ材料の上に誘電材料の層を堆積させるステップと、（viii）シリコンとは異なる第4のウエハ材料の層を有する少なくとも1つのさらなる半導体基板を用意するステップと、（ix）前記第4のウエハ材料の層を前記誘電材料の層に接合することによって前記さらなる半導体基板を前記複合基板に接合するステップとをさらに含んでもよい。
好ましくは、前記第3のウエハ材料は、シリコンを含んでもよい。
好ましくは、前記第4のウエハ材料は、前記第2のウエハ材料と同じであっても、異なっていてもよい。
好ましくは、シリコンとは異なる前記第4のウエハ材料は、III-V族半導体材料または互いに異なるIII-V族半導体材料を組み合わせて形成された材料を含んでもよい。
好ましくは、前記III-V族半導体材料は、GaN、InGaP、AlGaAs、InGaAsP、InGaN、AlGaN、GaAs、またはInGaAsを含んでもよい。
好ましくは、前記さらなる半導体基板は、前記第4のウエハ材料の層上に配置された誘電材料の層を含むことができ、前記ステップ（ix）は、前記第4のウエハ材料の層上に配置された該誘電材料の層を前記露出した第2のウエハ材料の上に堆積した前記誘電材料の層に接合するステップを含んでもよい。
好ましくは、本方法は、前記接合するステップを実行する前に、当該接合に関連して堆積した誘電材料の層について緻密化を実行するステップをさらに含んでもよい。
好ましくは、前記緻密化は、ガス環境において300℃〜850℃の間の温度で実行されてもよい。
本発明の一態様に関する特徴が本発明の他の態様にも適用可能であってよいことが、明らかであろう。
本発明のこれらの態様および他の態様が、以下で説明される実施形態から明らかになり、以下で説明される実施形態を参照して明らかにされるであろう。
本発明の実施形態が、以下で添付の図面を参照しつつ開示される。
GaNがSOIウエハ上のSi-CMOSと集積されている先行技術による混成デバイスの概略断面図である。 図2a〜2eを含み、一実施形態による複合基板の製造方法の各ステップを示す図である。 図2の方法の第1の接合段階において得られたパターン加工されたSOIとハンドリング基板との間の第1の接合ウエハペアの赤外線（IR）画像である。 図4aおよび4bを含み、図2の方法の第2の接合段階において得られたInGaAs/GaAs/Ge/Siウエハに対するSOI-ハンドリング基板とGaN/Siウエハに対するSOI-ハンドリング基板との間の第2の接合ウエハペアのそれぞれのIR画像である。 二重層転写（DLT）プロセスの後の図4aに示すSOI-InGaAs/GaAs/Ge/Siウエハからのパターン加工されたSOIフィルムの剥離を示す画像である。 図6aおよび6bを含み、SOI-InGaAs/Ge/SiウエハおよびSOI-GaN/Siウエハの対応する断面図をそれぞれ示している電界放射型走査電子顕微鏡法（FESEM）による顕微鏡写真である。 図7aおよび7bを含み、SOI-InGaAs/Ge/SiウエハおよびSOI-GaN/Siウエハの対応する断面図をそれぞれ示している透過電子顕微鏡法（TEM）による画像である。 図8a〜8dを含み、図8aおよび8bは、接合されたウエハペアの埋め込み酸化（BOX）層の化学機械平坦化（CMP）ならびにBOX層のエッチングおよび置き換えをそれぞれ実行することによってピンホールの問題に対処するように処理された後の（第2の接合段階において得られた）接合されたウエハペアのIR画像であり、図8cおよび8dは、ハンドリング基板の除去後の図8aおよび8bに対応するそれぞれのIR画像である。 図9a〜9dを含み、図9aおよび9はが、（PECVD SiO2層を別のPECVD SiO2層に接合することによって形成された）接合されたウエハペアの「接合時のまま」の状態および「接合後のアニーリング」の状態のそれぞれのIR画像であり、図9cおよび9dは、（接合前に追加のSi3N4層がそれぞれのPECVD SiO2上に堆積した）接合ウエハペアの「接合時のまま」の状態および「接合後のアニーリング」の状態のそれぞれのIR画像である。 図10a〜10fを含み、他の実施形態による基板の製造方法の各ステップを示す図である。 図10a〜10fを含み、他の実施形態による基板の製造方法の各ステップを示す図である。 図10の方法によって得られたGaN/Si基板におけるパターン加工されたSOIのボイドのない接合を示している画像である。 図12a〜12fを含み、他の実施形態による基板の製造方法の各ステップを示す図である。 図12a〜12fを含み、他の実施形態による基板の製造方法の各ステップを示す図である。 図13a〜13eを含み、図2の方法の種々の段階において処理された例示的な基板のそれぞれの画像を示す図である。 基板がGaN/SiウエハのSOI基板との集積である図2の方法によって得られた例示的な基板の層の断面図を示しているTEM画像である。 図15aおよび15bを含み、ハンドリング基板の除去前および除去後の（図2の方法によって得られた）接合ウエハペアのそれぞれのIR画像である。 Si-CMOSバックエンド処理を使用して電気的に接続することができる互いに隣接して形成されたCMOSおよび高電子移動度トランジスタ（HEMT）デバイスの概略の断面図である。 図17a〜17hを含み、さらなる実施形態による基板の製造方法の各ステップを示す図である。 図17a〜17hを含み、さらなる実施形態による基板の製造方法の各ステップを示す図である。 図17a〜17hを含み、さらなる実施形態による基板の製造方法の各ステップを示す図である。
1.パターン加工されたSOIのIII-V/Siとの集積
図2a〜2eは、第1の実施形態に係る基板の製造方法200の種々のステップを示している。ステップ202において、少なくとも部分的に処理されたCMOSデバイス層252（例えば、2.1μmの厚さであってよいが、通常は約1μmの厚さである）と、誘電材料の層254と、第1のウエハ材料の層256とを含む（これらが上述の上から下への順序で配置されている）第1の半導体基板250が用意される。誘電材料の層254は、CMOSデバイス層252と第1のウエハ材料の層256との間に挟まれている。この場合に、誘電材料の層254（熱酸化させられている）は、二酸化ケイ素（例えば、1.2μmの厚さであってよいが、通常は約0.4μmの厚さである）であり、以下では簡単にするために埋め込み酸化（BOX）層と呼ばれる。しかしながら、酸化アルミニウム（Al2O3）、チッ化アルミニウム（AlN）、合成ダイアモンド、チッ化ホウ素（BN）、などといった他の適切な誘電体を、（高出力の用途における）熱伝導性および（フォトニック用途における）関連の光学特性を改善するために、二酸化ケイ素の代わりに使用してもよいことを、理解すべきである。第1のウエハ材料256は、シリコン系の材料から形成され、この場合には、シリコン・ドナー・ウエハである。また、部分的に処理されたCMOSデバイス層252という定義は、ここでは、このデバイス層252上に何らかの基本的なリソグラフィックパターンが作成されていてよいことを意味する。全体として、（例えば）第1の半導体基板250は、（例えば約200mmのサイズの）パターン加工されたシリコン・オン・インシュレータ（SOI）基板であってよい。
ステップ204において、（例えば約200mmのサイズの）ハンドリング基板258が、第1のウエハ材料の層256の除去を可能にするために、（例えばウエハボンダを使用して）CMOSデバイス層252に接合される。具体的には、ハンドリング基板258は、CMOSデバイス層252の表面に接合され、すなわち第1のウエハ材料の層256がCMOSデバイス層252に取り付けられるもう1つの表面とは反対側の表面に接合される。ハンドリング基板258は、シリコン（例えば、シリコンハンドリング（001）ウエハ）で形成されるが、他の適切な材料の使用が排除されるわけではない。ステップ204を実行する前に、任意で、第1の半導体基板250およびハンドリング基板258が追加的に、チッ素プラズマを使用して約30秒間にわたってプラズマ活性化され、脱イオン化された流体（例えば、脱イオン水）でメガソニックリンスされ、その後に（例えばスピン乾燥またはIPAドライヤの使用によって）実質的に乾燥されてもよいことを、理解すべきである。プラズマ活性化は、主として、第1の半導体基板250およびハンドリング基板258の表面を、原子レベルにおいて、後の接合にとって最適となるように準備するために実行される。加えて、プラズマ活性化は、第1の半導体基板250およびハンドリング基板258の表面を清浄して、炭化水素の汚染物質を除去するとともに、これらの表面を「活性化」するために使用される。本例において、チッ素プラズマは、この実施形態で用いられる接合設備において（酸素／アルゴンプラズマと比べて）高い接合強度を得るために選択される。BOX層254の表面親水性は、プラズマ照射後に増加する（すなわち、5°よりも小さい水滴の表面接触角度）。また、他の実施形態において、プラズマ活性化の実施時間を、３秒間〜１分間のどこかとなるように（あるいは、使用されるプラズマ活性化装置に応じて、おそらくはさらに長く）設定できることも、理解すべきである。プラズマ活性化に使用されるガスは、酸素、アルゴン、水素、またはヘリウムであってもよい。あるいは、第1の半導体基板250およびハンドリング基板258は、プラズマを使用する代わりに、同じ洗浄効果を依然として有するUVオゾンを使用して処理してもよい。メガソニックリンスステップは、汚染物質を除去し、第1の半導体基板250およびハンドリング基板258の表面を洗浄するだけでなく、ステップ204における接合を促進するために関連する表面に高密度の水酸化（OH）基を付着させる。次いで、ステップ204が、洗浄、リンス、および乾燥ステップの後に実行される。
ステップ204の直後に、第1の半導体基板250（このときハンドリング基板258に接合されている）は、ハンドリング基板258とCMOSデバイス層252との間の接合強度の向上および強化のために、アニーリングされ得る。特に、アニーリングは、約300℃の温度および大気圧におけるチッ素環境を使用して（約3時間にわたって）実行される。アニーリングは、酸素（O2）、水素（H2）、フォーミングガス（H2＋N2の混合物）、およびアルゴン（Ar）などの他の適切なガスを使用して実行されてもよい。
次のステップ206において、第1のウエハ材料の層256が、第1の半導体基板250から除去される。特に、第1のウエハ材料の層256が、機械的な研磨を使用して少なくとも部分的に（例えば、第1のウエハ材料の層256が約50μmの厚さになるまで）除去され、その後にハンドリング基板258上に保護材料（例えば、ProTEK（登録商標）B3-25、二酸化ケイ素、またはチッ化ケイ素）の層が堆積する（例えば、スピンコーティングされる）。次いで、第1の半導体基板250（ハンドリング基板258に接合されている）が、（機械的な研磨によって除かれなかった）第1のウエハ材料の層256の残りの部分を実質的に除去するためにエッチングされる。本明細書において、エッチングは、湿式（化学的）エッチングまたは乾式エッチングの使用を含む。ここで湿式エッチングは、第1の半導体基板250を水酸化テトラメチルアンモニウム（TMAH）の溶液に、気泡の存在が観察されなくなるまで沈めることを含む。TMAH溶液は、エッチングのために約80℃の温度に加熱および維持される。BOX層254が、湿式エッチングのプロセスにおいてエッチング停止層として機能することを、理解すべきである。第1のウエハ材料の層256が除去されると、第1の半導体基板250は、ハンドリング基板258に一時的に転写されたものと考えられる。第1の半導体基板250のエッチング後に、保護材料が、約800Wの出力に設定された酸素プラズマを使用してハンドリング基板258から除去される。あるいは、保護材料のコーティングは、アセトン、メチルイソアミルケトン（MIAK）、またはメチルエチルケトン（MEK）などの適切な溶剤を使用して除去可能である。
さらなるステップ208において、第2の半導体基板260がまず用意され、当該第2の半導体基板260は、誘電材料の層262と、（シリコンとは異なる）第2のウエハ材料の層264と、第3のウエハ材料の層266とを含む（これらが上から下に上述の順序で配置されている）第2の半導体基板260がまず用意される。誘電材料の層262は、第1の半導体基板250のBOX層254と同様であり、プラズマ化学気相成長法（PECVD）を使用して第2のウエハ材料の層264の上に堆積する。したがって、分かりやすさのために、誘電材料の層262を、以下ではPECVD SiO2層262と称する。堆積したPECVD SiO2層は、ステップ208の後に実行されるフュージョンボンディングを促進するために、第2のウエハ材料の層264の表面粗度が1nm未満に減少されることが確保される。第3のウエハ材料の層266は、単純にシリコン系の基板である。第2のウエハ材料264は、（例えば）GaN、InGaP、AlGaAs、InGaAsP、InGaN、AlGaN、GaAs、InGaAs、またはこれらの任意の適切な組み合わせ、などを含むことができるIII-V族の半導体材料である。したがって、第2の半導体基板260は、III-V/Si（例えば、InGaAs/GaAs/SiまたはGaN/Si）ウエハとも称される。第2の半導体基板260を設けることは、追加的に、所望であればステップ202の最初に実行してもよいことを、理解すべきである。
第2の半導体基板260がInGaAs/GaAs/Ge/Siウエハである場合、[110]方向に向かう6°のオフカットを有する200mmのSi（100）出発基板が使用されることが、強調されるべきである。第2の半導体基板260がGaN/Siウエハである場合、200mmのSi（111）の最初の基板が代わりに使用される。InGaAs/GaAs/Ge/SiおよびGaN/Siウエハのどちらも、有機金属化学気相成長法（MOCVD）または分子ビームエピタキシ（MBE）を使用してエピタキシャル成長させることができる。III-V/Siウエハの高いRMS粗度のため、第2のウエハ材料の層264上に堆積したPECVD SiO2層262は、平坦化プロセスのためのキャッピング層として機能するとともに、その後、接合の界面を提供する。追加の緻密化が、酸化物の堆積の際にPECVD SiO2層262に含まれることになった残留の気体分子および副生成物を除去するために、（300℃〜850℃の間の適切な温度で）実行される。この場合、緻密化プロセスは、チッ素環境において数時間にわたって450℃で行われる。緻密化後に、PECVD SiO2層262は、化学機械平坦化（CMP）プロセスを使用して平坦化される。ステップ208の接合プロセスの準備のために、（ステップ206において得られた）第1の半導体基板250および第2の半導体基板260は、最初にPECVD SiO2層262およびBOX層254が互いに直接面するようにお互いに対して配置される。この実施形態においては、例示の目的で、第1の半導体基板250が第2の半導体基板260の上方に配置されており、したがって第1および第2の半導体基板250、260が、この位置において互いに正反対に配置されることを、理解できるであろう。しかしながら、一般論として、接合のためには、PECVD SiO2層262とBOX層254とを互いに接触させ、次いで（例えば、追加的にアニーリングによってさらに強化することができるフュージョンボンディングまたは熱圧着を使用して）接合することだけが必要である。
したがって、一般的に言うと、ステップ208において、第1の半導体基板250が第2の半導体基板260に接合され、PECVD SiO2層262およびBOX層254の互いの接合を含む複合基板268が形成される。したがって、この場合には、接合の境界は、（第1の半導体基板250の）BOX層254と（第2の半導体基板260の）PECVD SiO2層262との間に形成される。複合基板268は、PECVD SiO2層262とBOX層254との間の接合の強度を増すためにアニーリングすることができ、ここでアニーリングは、酸素（O2）、水素（H2）、チッ素（N）、およびアルゴン（Ar）で構成されるグループから選択されるガスを使用して実行されるが、他の種類の適切なガスも（状況に応じて）使用可能であり、上述した選択肢に限られない。したがって、広くは、接合ステップを、第2の半導体基板の第2のウエハ材料の層264を第1の半導体基板250のCMOSデバイス層252に接合して複合基板268を形成するものと考えることができ、そこではPECVD SiO2層262およびBOX層254が、接合媒体／接合剤として機能する。
明確化のために、複合基板268は、以下の層を有する。すなわち、複合基板268は、上から下への順に、ハンドリング基板258、CMOSデバイス層252、（BOX層254とPECVD SiO2層262とから形成された）誘電材料の接合層、第2のウエハ材料の層264、および第3のウエハ材料の層266を含む。第2の半導体基板260上に成長した第2のウエハ材料の層264の厚さが、複合基板268について意図される用途の要件にもとづき、適切に所望されるとおりにさまざまであってよいことを、理解すべきである。同様に、形成される誘電材料の接合層254，262の厚さも、複合基板268について意図される用途に応じて、最初に形成されるときのBOX層254およびPECVD SiO2層262のそれぞれの厚さを調節することによって、必要とされるとおりにさまざまにすることができる。
次のステップ210において、ハンドリング基板258が、CMOSデバイス層252の少なくとも一部（例えば、表面全体）を露出させるべく複合基板268から除去されることで、意図される用途に合わせてさらに処理することができる最終的な基板270がもたらされる。特に、ハンドリング基板258は、機械的な研磨を使用して除去され、その後、最終的な基板270に、機械的な研磨では除去できないハンドリング基板258の残りの部分を実質的に除去するために湿式エッチングされる。
提案される方法200に関して、説明したステップ202〜210だけが最低限として必要であり、他のステップは任意であり、あるいは方法200の一部として実行される必要がないことを、理解すべきである。方法200が、ステップ204および208でそれぞれ実行される二重層転写（DLT）プロセスを含むことが、今や明らかであろう。すなわち、ステップ204および208は、第1および第2の接合段階をそれぞれ含む。要約すると、方法200は、シリコン貫通ヴィア（TSV）の使用を必要とすることなく横並びのハイブリッド回路を実現するために、共通のシリコン主体のプラットフォームにおいてIII-V族化合物半導体およびSi-CMOSデバイスをモノリシックに集積するために3Dウエハスタッキングを利用するように意図的に考え出されている。すなわち、（ステップ210における）最終的な基板270は、Si-CMOSデバイスとIII-V族半導体とを普遍的なシリコンプラットフォーム上に取り入れる新規な混成基板である。また、所望の高温環境において、そのような高温におけるSi-CMOSデバイスの損傷を心配することなく、III-V族材料をSi-CMOSデバイスとは別に成長させることができるため、Si-CMOSデバイスの損傷を回避することができる。
接合されたウエハペア（すなわち、ステップ204において得られたハンドリング基板258またはステップ208において得られた複合基板268と接合された第1の半導体基板250に相当する）の接合品質を調べるために、赤外線（IR）カメラが調査のために使用される。Si（すなわち、1.12ev）、GaAs（すなわち、1.42ev）、GaN（すなわち、3.4ev）、およびSiO2（すなわち、8.0ev）のそれぞれのバンドギャップがIR波長において可視であるため、ボイド／粒子などの接合欠陥を、IR光を（調査対象の）接合されたウエハペアの片側において光らせ、接合されたウエハペアを透過したIR光を同じ接合されたウエハペアの他方側に位置するIRカメラで受信することによって、容易に検出することができる。IR撮像は、高速かつ非破壊の調査をもたらすことができ、接合されたウエハペアの接合品質を決定するための試料の取り扱いの容易さを可能にする。透過電子顕微鏡法（TEM）も、接合されたウエハペアの接合の界面をさらに調べるために使用される。
したがって、提案された方法200にもとづいて得られたいくつかの実験結果が、以下で論じられる。ハンドリング基板258に接合された第1の半導体基板250（すなわち、パターン加工されたSOI基板）に相当する（第1の接合段階において得られた）例示的な第1の接合されたウエハペアの赤外線（IR）画像300を示している図3を参照すると、第1の半導体基板250とハンドリング基板258との間の接合の接合品質が相当に優秀であり、明白な粒子またはボイドは観察されないことが分かる。その後、第1の接合されたウエハペアの第1のウエハ材料の層256（すなわち、シリコン・ドナー・ウエハ）は、おおむね50μm未満に機械的に研磨される。続いて、TMAH溶液が、第1のウエハ材料の層256の残りの部分を完全に湿式エッチングするために用いられる。フィルム剥離の問題が湿式エッチング後の第1の接合されたウエハペアのエッジから約6〜7mmにおいて見られることが観察される。
さらに図3から、TMAH溶液によるBOX層254のわずかなエッチングに起因しうるピンホールが、BOX層254の表面において観察される。すなわちBOX層254に欠陥がある。熱酸化物はTMAH溶液に対して高いエッチング抵抗を有する傾向にあるが、BOX層254の品質は、標準以下となり得る（すなわち、BOX層254が湿式の熱酸化によって成長する）。したがって、化学機械平坦化（CMP）の使用が、BOX層254の表面のピンホールの問題を解決するために提案される。具体的には、ピンホールが結果的に除かれるように、ピンホールを有するBOX層254の欠陥部分がCMPによって除去される。CMPの実行後に、第1の接合されたウエハペアは、RCA溶液（すなわち、SC 1、NH4OH : H2O2 : H2O = 1 : 1 : 5およびSC 2、HCl : H2O2 : H2O = 1 : 1: 6として構成される）において洗浄される。次に、（例えば、InGaAs/GaAs/Ge/SiとSOI-ハンドリングとの間、またはGaN/SiとSOI-ハンドリングとの間の）ステップ208における第2の接合段階が、第2の接合されたウエハペア（複合基板268に相当する）を形成するために実行され、対応する結果が、図4aおよび4bのIR画像400、450に示されている。特に、欠陥のあるBOX層254におけるピンホールのために、いくつかの未接合領域（すなわち、図4aおよび4bにおいて丸囲みの領域として示されている）が、IR画像400、450において観察される。（図4aまたは4bに見られる）第2の接合されたウエハペアのエッジにおける白っぽい領域は、フィルム剥離がTMAHエッチングに起因して生じた場所を示しており、したがって、これらの白っぽい領域においては接合が達成されていない。
次に、ハンドリング基板258が、上述のように、機械的な研磨および湿式エッチングによって除去される。（例えば）SOI-InGaAs/GaAs/Ge/Siウエハの表面からのフィルム剥離が、図5の画像500に示されるように観察される。剥がれの領域が、図4aにおいて観察される未接合の領域に関係している可能性が、強調されるべきである。図4aおよび図5を比較することによって、未接合の領域の周囲の領域の接合強度が弱く、したがってハンドリング基板258の除去時にフィルムがより広い範囲においてさらに剥がれるがゆえに、剥がれの領域が未接合の領域よりも大きいことが分かる。
図6aおよび6bのそれぞれにおける電界放射型走査電子顕微鏡法（FESEM）による顕微鏡写真600、650が、ステップ210の完了後のSOI-InGaAs/Ge/SiウエハおよびSOI-GaN/Siウエハのそれぞれの断面図を示している。説明の目的で、図6aにおける破線602が、BOX層254とPECVD SiO2層262との間の接合の界面を表していることが、強調される。しかしながら、この接合の界面は、図6bにおいては実質的には観察できない。FESEMが、集束イオンビーム（FIB）およびイオンミリングによる薄板フィルムの作製を必要とすることなく、接合された層を観察するための比較的高速かつ単刀直入な方法を提供することを、理解すべきである。
接合された層の間の接合品質についてのより詳細な評価のために、透過電子顕微鏡法（TEM）を使用することができる。図7aおよび7bのTEM画像700、750の断面図が、ステップ210の完了後のSOI-InGaAs/Ge/SiウエハおよびSOI-GaN/Siウエハをそれぞれ示している。図7aおよび7bから、BOX層254とPECVD SiO2層262との間の接合の界面において視認可能な微小ボイドは観察されず、一様かつ比較的欠点のない接合がマイクロスケールレベルにおいて成功裏に確立されていることを肯定的に示している。
ここで、図2の方法200の種々の処理段階における例示的な基板の画像をそれぞれ示す図13a〜13eを含む図13に目を向ける。特に、図13aは、ステップ204において得られたハンドリング基板258と接合された第1の半導体基板250に相当するIR画像1300であり、図13bは、第1の層転写のIR画像1302であり、図13cおよび13dは、SOI基板およびGaN/Si基板における酸化物の堆積およびCMPの実行のそれぞれのIR画像1304，1306であり、図13eは、GaN/Si基板に接合されたSOI-SiハンドリングウエハのIR画像1308である（全体としての接合品質が、接合されたペアの間に閉じ込められたいくつかの粒子（すなわち、丸囲みの領域）によって劣化させられていることを見て取ることができる）。簡単な明確化のために、「層転写」の用語は、（第1の基板上の）所定の層「A」を（第2の基板上の）別の層「B」に接合することを、第1の基板から第2の基板への層「A」の「転写」と解釈することができる点で、用語「接合」と交換可能に使用される。
要約すると、第1の半導体基板250から第1のウエハ材料の層256を除去した後に、今やBOX層254がその前面において露出されることを、理解すべきである。したがって、図13bから、露出したBOX層254がきわめて高い反射を有するミラー状の表面を有しており、良好なプロセス制御が機械的な研磨および（TMAH）エッチングプロセスにおいて達成されたことを示していることが分かる。加えて、（SOI基板上に堆積した）BOX層254も、図13cに示されるように高い反射を有するミラー状の表面を有する。
ハンドリング基板が除去された後の（図13eの）GaN/Si基板に接合されたSOI-Siハンドリングウエハのそれぞれの層の断面図を提供するTEM画像1400が、図14に示されており、すべての層が視認可能な微小ボイドを存在させることなく一様に接合されていることが分かる。これは、マイクロスケールにおける途切れのない接合が成功裏に形成されたことを示している。二重の接合および層転写の品質は、ハンドリング基板の除去の前後のGaN/Si基板を有する接合されたSOI-SiハンドリングウエハのそれぞれのIR画像1500、1550である図15aおよび15bにさらに示される。全体としての接合面積が、5mm未満のエッジ除外においてほぼ約100%であることを、理解すべきである。
したがって、図2の提案の方法200を使用して、シリコン系の基板上のCMOSデバイスおよびIII-V族基板上の高電子移動度トランジスタ（HEMT）／LEDデバイスは、CMOS工場およびSMART（HEMT/LED）において別々に加工されることができる。したがって、図16の画像1600に示されるとおり、CMOSおよびHEMT/LEDデバイスが、別の1つに隣接して形成および配置され、後にSi-CMOSバックエンド処理によって電気的に接続されることができる。
残りの構成／実施形態が、以下で説明される。簡潔にするために、異なる構成／実施形態の間で共通の類似の構成要素、機能、および動作の説明は、繰り返されず、同じ参照符号が代わりに関連の構成／実施形態の同様の部分に付される。
項目2〜4を参照して、図2の方法200の第1の変形方法1000が、第2の実施形態にもとづいて以下で説明される。
2.PECVD酸化物層によるBOX層の置き換え
「BOX層254上のCMP」法が、ステップ208における第2の接合段階において未接合の領域をもたらすという事実から、欠陥のあるBOX層254に関係する問題を解決する方法が、ここに提案される。提案される方法の有効性を評価するために行われた実験においては、（第1の半導体基板250として用いるための）パターンのないSOI基板が採用されるが、それを限定的に解釈してはならない。すなわち、実験において、使用されるCMOSデバイス層252は完全に無加工である（ただし、技術的に既知のように誘電キャッピング層を有している）が、そうでない場合、第1の半導体基板250は、第1の実施形態において説明したものと同じ関連の層を有している。上述と同様に、SOI基板は、ハンドリング基板258に接合される。また、現在のSOI基板の第1のウエハ材料の層256は、機械的な研磨および湿式（化学）エッチングによって除去される。フッ化水素（HF）溶液（すなわち、HF:H2O=1:10として構成される）が、高密度のピンホールを有する欠陥のあるBOX層254を実質的に除去するために使用される。その後、PECVD SiO2層が、CMOSデバイス層252上に堆積し、堆積したPECVD SiO2層は、CMPを使用して平滑化される。調査の目的で、堆積したPECVD SiO2層を有するように得られた第1の半導体基板250は、提案される方法の分析および評価を可能にするために、（第2の半導体基板260よりもむしろ）別のSi基板に接合される。
ここで図8を参照すると、図8aおよび8bは、BOX層254のCMPならびにBOX層254のエッチングおよび置き換えをそれぞれ実行することによってピンホールの問題に対処するように処理された後の、（第2の接合段階において得られた）接合されたウエハペアのIR画像800，810であり、図8cおよび8dは、ハンドリング基板258の除去後の図8aおよび8bに対応するそれぞれのIR画像820，830である。図8bに示されるとおり、接合品質は、可視の粒子／ボイドが観察されず、満足できると判断される。加えて、ハンドリング基板258の除去後に、フィルム剥離も観察されない。
3.PECVD酸化物層のPECVD酸化物層への接合
ここでは、BOX層254がPECVD SiO2層によって置き換えられるため、PECVD SiO2接合層にPECVD SiO2層を接合可能にするために提案される方法が、ここに開示される。提案される接合方法の有効性を評価するために実行される実験においては、Si基板だけが用いられ、PECVD SiO2が、2つの別々のSi基板のそれぞれの面に堆積する。上記と同じように、追加の緻密化が、後に接合を不成功にさせかねない気体分子または残留の副生成物を追い出すために、堆積したPECVD SiO2層について実行される。その後、PECVD SiO2層の表面は、CMPが施された後に室温において互いに接合される。図9aは、接合されたままのSi基板のIR画像900を示している。次いで、接合されたSi基板は、接合強度をさらに高めるためにアニーリングされる。しかしながら、図9bの第2のIR画像910に示されるとおり、多数のボイドが、ガス放出の問題に起因して接合後アニーリングの後に観察される。これは、多孔性のPECVD SiO2層に閉じ込められた水（H2O）が、結果的にSi-OHと反応して二酸化ケイ素（SiO2）および水素（H2）を発生させるからである。水素ガスが、接合の界面に閉じ込められ、複数のボイドの形態で現れる。加えて、SiO2層に閉じ込められたH2Oが気化し、蒸気の形態で接合の界面に閉じ込められる。したがって、上述の問題を防止するために、電気絶縁材料（例えば、Si3N4）の追加の薄い層を、それぞれのPECVD SiO2層の上に堆積させることが提案される。したがって、接合されたときのままのウエハペアに対応するIR画像920および接合およびアニーリング後のウエハペアの対応するIR画像930が、図9cおよび9dにそれぞれ示される。図9dに示されるとおり、ボイドのない接合が、PECVD SiO2層を電気絶縁材料のそれぞれの層で覆うことによって有益に達成される。
4.III-V/Siにボイドなく集積されたパターン加工されたSOI
したがって、項目2および3において論じられた提案の方法を取り入れる第1の変形方法1000が、図10に示される。この変形方法1000は、第1の実施形態の方法200からの変形であり、ステップ1002〜1006は方法200のステップ202〜206と同様であるので、簡潔にするために再度の説明は行わない。次のステップ1008において、BOX層254が、（ステップ1006における第1の半導体基板250のエッチングに続いて）CMOSデバイス層252から除去され、誘電材料（例えば、PECVD SiO2）の層1050が、除去されたBOX層254を置き換えるためにCMOSデバイス層252上に堆積する。誘電材料の層1050は、第1のPECVD SiO2層と呼ばれることもあり、やはりCMPを使用して平滑化される。次いで、電気絶縁材料（例えば、Si3N4）の第1の層1052aが、第1のPECVD SiO2層1050上に堆積する。
さらなるステップ1010において、第2の半導体基板260がもたらされるが、わずかな変更が行われており、すなわち電気絶縁材料（例えば、Si3N4）の第2の層1052bが、第2の半導体基板260のPECVD SiO2層262（すなわち、第2のPECVD SiO2層262）上に堆積している。次いで、第1および第2の半導体基板250、260が互いに接合され、第1および第2のPECVD SiO2層1050、262の互いの接合を含む複合基板1054が形成される。より具体的には、電気絶縁材料の第1および第2の層1052aおよび1052bがそれぞれ堆積した第1および第2のPECVD SiO2層1050、262のそれぞれの表面が、互いに接合される（さらに、所望であればアニーリングを実行することができる）。したがって、ここでは、接合の界面が、電気絶縁材料の第1および第2の層1052a、1052bの間に形成される。ステップ1012において、上述のステップ210と同様に、ハンドリング基板258が複合基板1054から除去され、最終的な基板1056が形成される。
図11の画像1100に示されるとおり、GaN/Si基板上のボイドのないパターン加工されたSOIの例が、ピンホールおよび気体の放出の問題に対処すべく考え出された第1の変形方法1000によって得られる。また、DLTプロセスによって、共通のシリコン系のプラットフォームにおけるSi-CMOSおよびIII-V族化合物半導体の集積が可能になることを、理解すべきである。第1の変形方法1000の利点として、容認可能な熱量およびIII-V族およびCMOSウエハの並行処理を可能にすることが挙げられる。
図2の方法200の第2の変形方法1200が、第3の実施形態にもとづいて、図12を参照して説明される。第2の変形方法1200は、第1の実施形態の方法200からの変形であり、ステップ1202〜1206は方法200のステップ202〜206と同様であるので、簡潔にするために説明は行わない。次のステップ1208において、BOX層254が、わずかに過剰にエッチングされている可能性があり、したがって欠陥があるため、（ステップ1206における第1の半導体基板250のエッチングの後で）CMOSデバイス層252から（例えば、HF溶液などのエッチング剤を使用して）除去される。次に、充分な厚さの誘電材料（例えば、PECVD SiO2）の層1250が、除去されたBOX層254を置き換えるべくCMOSデバイス層252上に堆積させられる。誘電材料の層1250は、PECVD SiO2層と呼ばれることもあり、CMPによって平滑化される。
さらなるステップ1210において、第2の半導体基板260がもたらされるが、わずかな変更が行われている。すなわち、上述の第1の実施形態における第2の半導体基板260のPECVD SiO2層262が、この場合には含まれていない。次いで、第1および第2の半導体基板250、260が互いに接合され、複合基板1252が形成され、接合の界面は、第1の半導体基板250のPECVD SiO2層1250が第2の半導体基板260の第2のウエハ材料の層264と接合することによって形成される（所望であれば、アニーリングを実行することもできる）。ステップ1212において、上述のステップ210と同様に、ハンドリング基板258が複合基板1252から除去され、最終的な基板1254が形成される。
図2の方法200の第3の変形方法が、第4の実施形態に従って開示される。第3の変形方法は、ステップ206の後かつステップ208の前に、誘電材料1750（例えば、PECVD SiO2）の追加の層がBOX層254（すでに説明したようにステップ206における過度のエッチングのために欠陥を有する可能性がある）の上に堆積している点を除き、図2の方法200とおおむね同様である。したがって、ステップ208において、接合の境界は、第1の半導体基板250の誘電材料の追加の層と第2の半導体基板260のPECVD SiO2層262との間に形成される。
図17において、図2の方法200の第4の変形方法1700が、第5の実施形態にもとづいて説明される。第4の変形方法1700のステップ1702〜1708は、方法200のステップ202〜208と同様であるため、簡潔にするために繰り返さない。次のステップ1710において、複合基板268の第3のウエハ材料の層266が（例えば、機械的な研磨およびTMAH溶液によるエッチングの組み合わせを使用して）除去されることで、第2のウエハ材料の層264が露出し、次いでステップ1712において、誘電材料（例えば、PECVD SiO2）の別の層が、露出した第2のウエハ材料の層264に堆積する。さらなるステップ1714において、第1のウエハ材料（シリコンとは異なる）の層1754と第2のウエハ材料の層1756とを備える第3の半導体基板1752がもたらされる。第1のウエハ材料の層1754は、（例えば）GaN、GaAs、InGaAs、などを含むことができるIII-V族の半導体材料である。特に、第1のウエハ材料の層1754は、必要に応じて、第2の半導体基板260の第2のウエハ材料の層264と同じでも、違ってもよい。第3の半導体基板1752の第2のウエハ材料の層1756は、シリコン系の基板である。その後、同じステップ1714において、第3の半導体基板1752が複合基板268に接合されて第2の複合基板1758が得られ、そこでは接合の界面が、第3の半導体基板1752の第1のウエハ材料の層1754とステップ1712において堆積させられた誘電材料の層1750との間に形成される。しかしながら、（これまでの上述の実施形態において開示したように）接合の界面を達成するために誘電体−誘電体の接合を可能にする種々の異なる方法を所望であれば代案として使用できるため、これを限定的に解釈すべきではないことも、理解すべきである。ステップ1716において、上述のステップ210と同様に、ハンドリング基板258が第2の複合基板1758から除去され、最終的な基板1760が形成される。したがって、第4の変形方法1700にもとづき、必要な数のIII-V族層（例えば、3つ／4つの層）を、上述と同じやり方で最終的な基板1760に形成することができる。
好都合には、提案の方法200（および、種々の開示の変形）は、混成基板を形成するためのDLTプロセスによる共通のシリコン系基板（例えば、直径200mm）におけるIII-V族化合物半導体（例えば、InGaAs/GaNにもとづく）のSOI-CMOS（SOI上）との集積を可能にする。要約すると、SOI-CMOSが最初にハンドリング基板に一時的に接合されて、SOI-CMOS-ハンドリング基板が実現され、その後にIII-V/Si基板がSOI-CMOS-ハンドリング基板に接合される。酸化物−酸化物の接合を接合媒体として使用することができるが、限定的に解釈してはならないことを理解すべきである。上述のように、他の代案の酸化物−酸化物の接合の組み合わせ（例えば、PECVD SiO2への熱SiO2接合、またはPECVD SiO2へのPECVD SiO2接合）も可能である。さらに、1000mJ/cm2を上回る接合強度を達成するために、接合されたウエハペアを、大気のN2環境において約3時間にわたって300℃でアニーリングすることができる。最後に、共通のシリコン系の基板におけるSOI-CMOS上のボイドのないIII-V/Siが、ハンドリング基板の除去後に実現される。
上記開示の実施形態に到達するために、以下の接合の種類が、それらの応用の適切性を判断する目的で調査されたことを、理解すべきである。（1）チッ化物接合層を有するPECVD SiO2のPECVD SiO2層を有するチッ化物への接合。（2）PECVD SiO2層の熱酸化物層との接合。（3）PECVD SiO2層のPECVD SiO2層への接合。（4）PECVD SiO2／熱酸化物層の半導体基板への接合。（5）半導体基板の半導体基板への接合。
本発明を、図面および以上の説明において詳しく図示および説明したが、そのような図示および説明は、例示または典型として理解されるべきであって、限定と考えられるべきではなく、本発明は、開示された実施形態に限られない。当業者であれば、開示された実施形態についての他の変形形態を、請求項に記載の発明の実施において、理解および達成することができる。
例えば、ハンドリング基板258の両方の対向する表面に誘電材料（例えば、二酸化ケイ素）のそれぞれの層を堆積させることもでき、その後にハンドリング基板258を、処理された前記表面のうちの一方においてCMOSデバイス層252に接合することができる。堆積した誘電材料の各々の層は、熱的に酸化し、約100nmの厚さを有することができる。また、上述の実施形態のいずれにおいても、上述の第1／第2の半導体基板250、260に堆積した電気絶縁材料または誘電材料のあらゆる層の厚さは、形成される関連の最終的な基板について意図される用途に応じ、所望のとおりにさまざまであってよい。さらに、第2の実施形態に開示のように、（必要に応じて）ボイドのない接合を得るために誘電材料の層に電気絶縁材料の層を堆積させるステップは、必要な変更を加えて残りの実施形態にも適用可能であることも、理解できるであろう。図17の第4の変形方法1700において、第3の半導体基板1752は、第1のウエハ材料の層1754上に形成された誘電材料（例えば、PECVD SiO2）の層をすでに含んでいてもよく、その場合、ステップ1714において得られる接合の界面は、第3の半導体基板1752のこの誘電材料の層とステップ1712において堆積した誘電材料の層1750との間に形成される（ように変更される）。
またさらに、上述のすべての実施形態において、CMOSデバイス層252は、BOX層254に接するCMOSデバイス層252の第2の面の反対側のCMOSデバイス層252の第1の面に配置されるキャッピング誘電体層（すなわち、典型的には層間誘電体（ILD）または金属間誘電体（IMD）として技術的に知られる）をさらに備えるものと暗黙裏に推定される。しかしながら、ILD/IMDがステップ202、1002、1202、または1702においてCMOSデバイス層252にまだ含まれていない場合、ILD/IMDは、ステップ204、1004、1204、または1704の実行の前に、ハンドリングウエハ258、CMOSデバイス層252の第1の面、あるいはハンドリングウエハ258およびCMOSデバイス層252の第1の面の両方に堆積されるべきである。
加えて、第2のウエハ材料264または（第4の変形方法1700において説明した）第1のウエハ材料の層1754が、常にIII-V族半導体材料である必要はなく、むしろ第2のウエハ材料264（または、第1のウエハ材料の層1754）は、IV族の材料（例えば、Ge）、適切な電池／メモリ材料、有機またはII-VI属半導体、など、単に任意の適切な材料（シリコンとは異なる）であってよいことを、理解すべきである。
さらに、部分的に処理されたCMOSデバイス層252は、例えば（約5〜10nmの厚さの）極薄SOI/FDSOIから（例えば約5μmの厚さの）厚い／バルク状の層までの任意の種類のSOIであってよい。同様に、BOX層254は、約100nm〜3μmの範囲の厚さを有することができる。他方で、第1のウエハ材料の層256、第3のウエハ材料266、または第3の半導体基板1752の第2のウエハ材料の層1756は、随意により、シリコン・オン・サファイア（SOS）基板を可能にすると考えられるサファイア系のウエハなど、非シリコン系の材料から形成されてもよい。

Claims (49)

  1. 基板を製造する方法であって、
    （i）少なくとも部分的に処理されたCMOSデバイス層と第1のウエハ材料の層とを含む第1の半導体基板を用意するステップと、
    （ii）前記部分的に処理されたCMOSデバイス層にハンドリング基板を接合し、前記第1のウエハ材料の層を除去するステップと、
    （iii）シリコンとは異なる第2のウエハ材料の層を有する第2の半導体基板を用意するステップと、
    （iv）前記第2のウエハ材料の層を前記部分的に処理されたCMOSデバイス層に接合することにより、前記第1および第2の半導体基板を接合して複合基板を形成するステップと、
    （v）前記複合基板から前記ハンドリング基板を除去し、前記部分的に処理されたCMOSデバイス層の少なくとも一部を露出させるステップと
    を含む方法。
  2. シリコンとは異なる前記第2のウエハ材料は、III-V族半導体材料または互いに異なるIII-V族半導体材料を組み合わせて形成された材料を含む、請求項1に記載の方法。
  3. 前記III-V族半導体材料は、GaN、InGaP、AlGaAs、InGaAsP、InGaN、AlGaN、GaAs、またはInGaAsを含む、請求項2に記載の方法。
  4. 前記第1のウエハ材料は、シリコンを含む、請求項1〜3のいずれか一項に記載の方法。
  5. 前記ハンドリング基板は、シリコンで形成されることを含む、請求項1〜4のいずれか一項に記載の方法。
  6. ステップ（ii）における接合の前に、
    前記第1の半導体基板および前記ハンドリング基板についてプラズマ活性化を実行するステップと、
    前記プラズマ活性化された第1の半導体基板およびハンドリング基板を脱イオン化された流体で洗浄するステップと、
    前記洗浄された第1の半導体基板およびハンドリング基板を乾燥させるステップと
    をさらに含む、請求項1〜5のいずれか一項に記載の方法。
  7. 前記脱イオン化された流体は、脱イオン水である、請求項6に記載の方法。
  8. 前記第1の半導体基板およびハンドリング基板を乾燥させるステップは、スピン乾燥の使用を含む、請求項6または7に記載の方法。
  9. 前記プラズマ活性化を実行するステップは、前記第1の半導体基板および前記ハンドリング基板についてガスプラズマを使用することを含む、請求項6〜8のいずれか一項に記載の方法。
  10. 前記ガスプラズマは、チッ素プラズマ、酸素プラズマ、アルゴンプラズマ、水素プラズマ、またはヘリウムプラズマを含む、請求項9に記載の方法。
  11. 前記第1の半導体基板および前記ハンドリング基板についてプラズマ活性化の代わりにUVオゾンを使用するステップ
    をさらに含む、請求項1に記載の方法。
  12. ステップ（ii）の後かつステップ（iv）の前に、
    前記ハンドリング基板と部分的に処理されたCMOSデバイス層との間の接合強度を高めるために、前記ハンドリング基板に接合された前記第1の半導体基板をアニーリングするステップ
    をさらに含む、請求項1〜11のいずれか一項に記載の方法。
  13. 前記アニーリングは、酸素、水素、チッ素、フォーミングガス、およびアルゴンで構成されるグループから選択されるガスを使用して実行される、請求項12に記載の方法。
  14. 前記アニーリングは、約300℃の温度および大気圧でチッ素を使用して実行される、請求項13に記載の方法。
  15. ステップ（ii）は、
    機械的な研磨を使用して前記第1のウエハ材料の層の少なくとも一部を除去するステップと、
    前記ハンドリング基板上に保護材料の層を堆積させるステップと、
    前記ハンドリング基板に接合された前記第1の半導体基板をエッチングし、前記第1のウエハ材料の層の残りの部分を実質的に除去するステップと
    を含む、請求項1〜14のいずれ一項に記載の方法。
  16. 前記保護材料は、ProTEK（登録商標）B3-25、二酸化ケイ素、またはチッ化ケイ素を含む、請求項15に記載の方法。
  17. 前記第1の半導体基板をエッチングした後に、約800Wの出力に設定された酸素プラズマを使用して前記ハンドリング基板から前記保護材料を除去するステップ
    をさらに含む、請求項15または16に記載の方法。
  18. 前記第1の半導体基板のエッチングの後に、アセトン、メチルイソアミルケトン、またはメチルエチルケトンを使用して前記ハンドリング基板から前記保護材料を除去するステップ
    をさらに含む、請求項15または16に記載の方法。
  19. 前記第1の半導体基板をエッチングするステップは、湿式エッチングまたは乾式エッチングの使用を含む、請求項15〜17のいずれか一項に記載の方法。
  20. 前記湿式エッチングは、前記ハンドリング基板に接合された前記第1の半導体基板を水酸化テトラメチルアンモニウムの溶液中に配置することを含む、請求項19に記載の方法。
  21. 前記溶液は、約80℃の温度まで加熱される、請求項20に記載の方法。
  22. 前記第1の半導体基板は、シリコン・オン・インシュレータ基板を含む、請求項1〜21のいずれか一項に記載の方法。
  23. 前記第2の半導体基板は、シリコン系の材料から形成された部分を含む、請求項1〜22のいずれか一項に記載の方法。
  24. 前記ステップ（i）における前記第1の半導体基板は、前記部分的に処理されたCMOSデバイス層と第1のウエハ材料の層との間に配置された誘電材料の第1の層をさらに備え、
    前記ステップ（iv）は、
    前記第1の半導体基板をエッチングした後に前記誘電材料の第1の層を除去するステップと、
    前記除去された誘電材料の第1の層を置き換えるように、前記部分的に処理されたCMOSデバイス層上に誘電材料の第2の層を堆積させるステップと、
    前記誘電材料の第2の層を前記第2の半導体基板の前記第2のウエハ材料の層に接合し、前記複合基板を形成するステップと
    を含む、請求項15に記載の方法。
  25. 前記誘電材料の第1の層を除去するステップは、除去のためのエッチング剤の使用を含み、該エッチング剤は、フッ化水素酸を含む、請求項24に記載の方法。
  26. 前記誘電材料の第2の層を前記第2のウエハ材料の層に接合する前に、
    前記誘電材料の第2の層上に電気絶縁材料の層を形成するステップ
    をさらに含む、請求項24または25に記載の方法。
  27. 前記誘電材料の第2の層を前記第2の半導体基板の前記第2のウエハ材料の層に接合した後に、
    該接合された誘電材料の第2の層と前記第2の半導体基板の第2のウエハ材料の層との間の接合強度を高めるために、前記複合基板をアニーリングするステップ
    をさらに含む、請求項24〜26のいずれか一項に記載の方法。
  28. 前記ステップ（i）における前記第1の半導体基板は、前記部分的に処理されたCMOSデバイス層と第1のウエハ材料の層との間に配置された誘電材料の第1の層をさらに備え、
    前記ステップ（iv）は、
    前記第2の半導体基板の前記第2のウエハ材料の層上に誘電材料の第2の層を堆積させるステップと、
    前記誘電材料の第1の層を前記誘電材料の第2の層に接合し、前記複合基板を形成するステップと
    を含む、請求項15に記載の方法。
  29. 前記誘電材料の第1の層を前記誘電材料の第2の層に接合する前に、
    前記誘電材料の第1および第2の層上に電気絶縁材料のそれぞれの層を形成するステップ
    をさらに含む、請求項28に記載の方法。
  30. 前記誘電材料の第1の層を前記誘電材料の第2の層に接合した後に、
    該接合された誘電材料の第1および第2の層の間の接合強度を高めるために、前記複合基板をアニーリングするステップ
    をさらに含む、請求項28または29に記載の方法。
  31. 前記ステップ（i）における前記第1の半導体基板は、前記部分的に処理されたCMOSデバイス層と第1のウエハ材料の層との間に配置された誘電材料の第1の層をさらに備え、
    前記ステップ（iv）は、
    前記第1の半導体基板をエッチングした後に前記誘電材料の第1の層を除去するステップと、
    前記除去された誘電材料の第1の層を置き換えるように、前記部分的に処理されたCMOSデバイス層上に誘電材料の第2の層を堆積させるステップと、
    前記第2の半導体基板の前記第2のウエハ材料の層上に誘電材料の第3の層を堆積させるステップと、
    前記誘電材料の第2の層を前記誘電材料の第3の層に接合し、前記複合基板を形成するステップと
    を含む、請求項15に記載の方法。
  32. 前記ステップ（i）における前記第1の半導体基板は、前記部分的に処理されたCMOSデバイス層と第1のウエハ材料の層との間に配置された誘電材料の第1の層をさらに備え、
    前記ステップ（iv）は、
    前記第1の半導体基板をエッチングした後に前記誘電材料の第1の層上に誘電材料の第2の層を堆積させるステップと、
    前記第2の半導体基板の前記第2のウエハ材料の層上に誘電材料の第3の層を堆積させるステップと、
    前記誘電材料の第2の層を前記誘電材料の第3の層に接合して前記複合基板を形成するステップと
    を含む、請求項15に記載の方法。
  33. 前記誘電材料の第2の層を前記誘電材料の第3の層に接合する前に、
    前記誘電材料の第2および第3の層上に電気絶縁材料のそれぞれの層を形成するステップ
    をさらに含む、請求項31または32に記載の方法。
  34. 前記電気絶縁材料は、チッ化ケイ素を含む、請求項26、29、または33に記載の方法。
  35. 前記誘電材料の第2の層を前記誘電材料の第3の層に接合した後に、
    該接合された誘電材料の第2および第3の層の間の接合強度を高めるために前記複合基板をアニーリングするステップ
    をさらに含む、請求項32または33に記載の方法。
  36. 前記誘電材料の第2の層または第3の層を堆積させるステップは、
    プラズマ化学気相成長法を使用して前記誘電材料の第2の層または第3の層を堆積させるステップと、
    該堆積した誘電材料の第2の層または第3の層を化学機械研磨を使用して平坦化するステップと
    を含む、請求項24〜35のいずれか一項に記載の方法。
  37. 前記誘電材料は、酸化アルミニウム、チッ化アルミニウム、二酸化ケイ素、合成ダイアモンド、およびチッ化ホウ素で構成されるグループから選択される、請求項24〜36のいずれか一項に記載の方法。
  38. 前記ステップ（v）は、
    機械的な研磨を使用して前記ハンドリング基板の少なくとも一部を除去するステップと、
    前記ハンドリング基板の残りの部分を実質的に除去するために、前記複合基板をエッチングするステップと
    を含む、請求項1〜37のいずれか一項に記載の方法。
  39. 前記ステップ（iii）は、
    有機金属化学気相成長法または分子ビームエピタキシを使用して前記第2のウエハ材料の層をエピタキシャル成長させるステップ
    を含む、請求項1〜38のいずれか一項に記載の方法。
  40. ステップ（iv）は、
    前記第2のウエハ材料の層と前記部分的に処理されたCMOSデバイス層との間の接合強度を高めるために前記複合基板をアニーリングするステップ
    を含む、請求項1〜39のいずれか一項に記載の方法。
  41. 前記アニーリングは、酸素、水素、チッ素、フォーミングガス、およびアルゴンで構成されるグループから選択されるガスを使用して実行される、請求項27、30、35、または40に記載の方法。
  42. 前記第2の半導体基板は、前記第2のウエハ材料の層に隣接して配置された第3のウエハ材料の層を含み、
    前記ステップ（iv）の後かつ前記ステップ（v）の前に、
    （vi）前記第3のウエハ材料の層を除去して前記第2のウエハ材料の層を露出させるステップと、
    （vii）前記露出した第2のウエハ材料の上に誘電材料の層を堆積させるステップと、
    （viii）シリコンとは異なる第4のウエハ材料の層を有する少なくとも1つのさらなる半導体基板を用意するステップと、
    （ix）前記第4のウエハ材料の層を前記誘電材料の層に接合することによって前記さらなる半導体基板を前記複合基板に接合するステップと
    をさらに含む、請求項1に記載の方法。
  43. 前記第3のウエハ材料は、シリコンを含む、請求項42に記載の方法。
  44. 前記第4のウエハ材料は、前記第2のウエハ材料と同じ、または異なる、請求項42または43に記載の方法。
  45. シリコンとは異なる前記第4のウエハ材料は、III-V族半導体材料または互いに異なるIII-V族半導体材料を組み合わせて形成された材料を含む、請求項42〜44のいずれか一項に記載の方法。
  46. 前記III-V族半導体材料は、GaN、InGaP、AlGaAs、InGaAsP、InGaN、AlGaN、GaAs、またはInGaAsを含む、請求項45に記載の方法。
  47. 前記さらなる半導体基板は、前記第4のウエハ材料の層上に配置された誘電材料の層を含み、前記ステップ（ix）は、前記第4のウエハ材料の層上に配置された該誘電材料の層を前記露出した第2のウエハ材料の上に堆積した前記誘電材料の層に接合するステップを含む、請求項42に記載の方法。
  48. 前記接合するステップを実行する前に、当該接合に関連して堆積した誘電材料の層について緻密化を実行するステップ
    をさらに含む、請求項1〜47のいずれか一項に記載の方法。
  49. 前記緻密化は、ガス環境において300℃〜850℃の間の温度で実行される、請求項48に記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023074457A (ja) * 2021-11-17 2023-05-29 台湾積體電路製造股▲ふん▼有限公司 Ｉｉｉ－ｖ族／シリコン及びシリコン相補型金属酸化膜半導体集積回路に用いられるヘテロジニアス集積化方式

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI566328B (zh) * 2013-07-29 2017-01-11 高效電源轉換公司 具有用於產生附加構件之多晶矽層的氮化鎵電晶體
EP3345209B1 (en) 2015-09-04 2024-07-17 Nanyang Technological University Method of encapsulating a substrate
US10529616B2 (en) 2015-11-20 2020-01-07 Globalwafers Co., Ltd. Manufacturing method of smoothing a semiconductor surface
SG11201806030SA (en) 2016-01-20 2018-08-30 Massachusetts Inst Technology Fabrication of a device on a carrier substrate
KR101787435B1 (ko) * 2016-02-29 2017-10-19 피에스아이 주식회사 나노 로드 제조방법
US10784149B2 (en) 2016-05-20 2020-09-22 Qorvo Us, Inc. Air-cavity module with enhanced device isolation
US10773952B2 (en) 2016-05-20 2020-09-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
DE102016109459B4 (de) * 2016-05-23 2019-06-13 X-Fab Semiconductor Foundries Ag Optimierter Transfer Print (Überführungsdruck) zwischen Trägersubstraten als Verfahren, Trägersubstrat und mikro-technisches Bauelement
EP3497717A1 (en) 2016-08-12 2019-06-19 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10109502B2 (en) 2016-09-12 2018-10-23 Qorvo Us, Inc. Semiconductor package with reduced parasitic coupling effects and process for making the same
US10749518B2 (en) 2016-11-18 2020-08-18 Qorvo Us, Inc. Stacked field-effect transistor switch
US10068831B2 (en) 2016-12-09 2018-09-04 Qorvo Us, Inc. Thermally enhanced semiconductor package and process for making the same
WO2018132070A1 (en) 2017-01-13 2018-07-19 Massachusetts Institute Of Technology A method of forming a multilayer structure for a pixelated display and a multilayer structure for a pixelated display
US10755992B2 (en) 2017-07-06 2020-08-25 Qorvo Us, Inc. Wafer-level packaging for enhanced performance
US10784233B2 (en) 2017-09-05 2020-09-22 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
CN109698154B (zh) * 2017-10-20 2020-12-15 中芯国际集成电路制造(上海)有限公司 芯片封装方法及芯片封装结构
CN108054200A (zh) * 2017-12-21 2018-05-18 深圳市麦思浦半导体有限公司 一种功率器件的衬底的制造方法和控制器
CN108321081B (zh) * 2018-02-01 2023-05-30 赵中阳 一种复合衬底及复合衬底的制作方法
US11152363B2 (en) 2018-03-28 2021-10-19 Qorvo Us, Inc. Bulk CMOS devices with enhanced performance and methods of forming the same utilizing bulk CMOS process
US12062700B2 (en) 2018-04-04 2024-08-13 Qorvo Us, Inc. Gallium-nitride-based module with enhanced electrical performance and process for making the same
US12046505B2 (en) 2018-04-20 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same utilizing localized SOI formation
US10804246B2 (en) 2018-06-11 2020-10-13 Qorvo Us, Inc. Microelectronics package with vertically stacked dies
EP3818558A1 (en) 2018-07-02 2021-05-12 Qorvo US, Inc. Rf semiconductor device and manufacturing method thereof
US10964554B2 (en) 2018-10-10 2021-03-30 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US11069590B2 (en) 2018-10-10 2021-07-20 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
CN109449172A (zh) * 2018-10-16 2019-03-08 德淮半导体有限公司 晶圆键合方法
CN109346495A (zh) * 2018-11-21 2019-02-15 德淮半导体有限公司 晶圆键合方法
US11646242B2 (en) 2018-11-29 2023-05-09 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
US11851325B2 (en) * 2018-11-30 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for wafer bonding
US11387157B2 (en) 2019-01-23 2022-07-12 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12046483B2 (en) * 2019-01-23 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12125825B2 (en) 2019-01-23 2024-10-22 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
CN113632209A (zh) 2019-01-23 2021-11-09 Qorvo美国公司 Rf半导体装置和其制造方法
US12057374B2 (en) 2019-01-23 2024-08-06 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US12046570B2 (en) 2019-01-23 2024-07-23 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
CN109830484B (zh) * 2019-01-28 2020-10-16 浙江大学 一种soi结构及其制作工艺
DE112020004635T5 (de) 2019-09-27 2022-06-23 New Silicon Corporation Pte Ltd Verfahren zur Herstellung eines Halbleiterbauelements und das Halbleiterbauelement selbst
US12074086B2 (en) 2019-11-01 2024-08-27 Qorvo Us, Inc. RF devices with nanotube particles for enhanced performance and methods of forming the same
US11646289B2 (en) 2019-12-02 2023-05-09 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11923238B2 (en) 2019-12-12 2024-03-05 Qorvo Us, Inc. Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive
US12129168B2 (en) 2019-12-23 2024-10-29 Qorvo Us, Inc. Microelectronics package with vertically stacked MEMS device and controller device
CN111370321A (zh) * 2020-02-07 2020-07-03 中国科学院微电子研究所 衬底键合方法、三维集成基板及电路、电子设备和芯片
CN115777139A (zh) * 2020-07-28 2023-03-10 索泰克公司 将薄层转移到设有电荷俘获层的载体衬底的方法
US20220209498A1 (en) * 2020-12-30 2022-06-30 Transwave Photonics, Llc. Quantum cascade laser devices with improved heat extraction
US12062571B2 (en) 2021-03-05 2024-08-13 Qorvo Us, Inc. Selective etching process for SiGe and doped epitaxial silicon

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003174153A (ja) * 2001-07-16 2003-06-20 Semiconductor Energy Lab Co Ltd 剥離方法および半導体装置の作製方法、および半導体装置
JP2005322745A (ja) * 2004-05-07 2005-11-17 Sony Corp 半導体素子、半導体素子の製造方法、固体撮像素子、並びに固体撮像素子の製造方法
JP2009501440A (ja) * 2005-07-13 2009-01-15 エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ 厚い絶縁層の粗さを減少させるための方法
JP2009503907A (ja) * 2005-08-03 2009-01-29 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド 結晶化度が改善された歪シリコン層を有する歪シリコンオンインシュレータ（ｓｓｏｉ）構造
JP2009505401A (ja) * 2005-08-11 2009-02-05 ジプトロニクス・インコーポレイテッド ３ｄｉｃ方法および装置
JP2009158939A (ja) * 2007-12-03 2009-07-16 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2009246349A (ja) * 2008-03-11 2009-10-22 Semiconductor Energy Lab Co Ltd 半導体基板の製造方法
WO2010147081A1 (ja) * 2009-06-15 2010-12-23 信越化学工業株式会社 Ｇｅ膜付きＳＯＩ基板の製造方法及びＧｅ膜付きＳＯＩ基板
US20110299166A1 (en) * 2010-06-07 2011-12-08 Aegis Lightwave, Inc. Thermally Tunable Optical Filter with Single Crystalline Spacer Fabricated by Fusion Bonding
JP2012216776A (ja) * 2011-03-31 2012-11-08 Sony Corp 半導体装置、および、その製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE469863B (sv) * 1991-10-15 1993-09-27 Asea Brown Boveri Halvledarkomponent, halvledarskiva för framställning av halvledarkomponent samt förfarande för framställning av sådan halvledarskiva
CN101901753B (zh) * 2010-06-25 2012-05-23 上海新傲科技股份有限公司 一种带有绝缘埋层的厚膜材料的制备方法
US8536021B2 (en) * 2010-12-24 2013-09-17 Io Semiconductor, Inc. Trap rich layer formation techniques for semiconductor devices
TWI509713B (zh) * 2011-03-31 2015-11-21 Soitec Silicon On Insulator 形成結合的半導體結構之方法及用該方法所形成之半導體結構
JP5417399B2 (ja) * 2011-09-15 2014-02-12 信越化学工業株式会社 複合ウェーハの製造方法
US8865507B2 (en) 2011-09-16 2014-10-21 Sionyx, Inc. Integrated visible and infrared imager devices and associated methods
US9685513B2 (en) * 2012-10-24 2017-06-20 The United States Of America, As Represented By The Secretary Of The Navy Semiconductor structure or device integrated with diamond

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003174153A (ja) * 2001-07-16 2003-06-20 Semiconductor Energy Lab Co Ltd 剥離方法および半導体装置の作製方法、および半導体装置
JP2005322745A (ja) * 2004-05-07 2005-11-17 Sony Corp 半導体素子、半導体素子の製造方法、固体撮像素子、並びに固体撮像素子の製造方法
JP2009501440A (ja) * 2005-07-13 2009-01-15 エス．オー．アイ．テック、シリコン、オン、インシュレター、テクノロジーズ 厚い絶縁層の粗さを減少させるための方法
JP2009503907A (ja) * 2005-08-03 2009-01-29 エムイーエムシー・エレクトロニック・マテリアルズ・インコーポレイテッド 結晶化度が改善された歪シリコン層を有する歪シリコンオンインシュレータ（ｓｓｏｉ）構造
JP2009505401A (ja) * 2005-08-11 2009-02-05 ジプトロニクス・インコーポレイテッド ３ｄｉｃ方法および装置
JP2009158939A (ja) * 2007-12-03 2009-07-16 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2009246349A (ja) * 2008-03-11 2009-10-22 Semiconductor Energy Lab Co Ltd 半導体基板の製造方法
WO2010147081A1 (ja) * 2009-06-15 2010-12-23 信越化学工業株式会社 Ｇｅ膜付きＳＯＩ基板の製造方法及びＧｅ膜付きＳＯＩ基板
US20110299166A1 (en) * 2010-06-07 2011-12-08 Aegis Lightwave, Inc. Thermally Tunable Optical Filter with Single Crystalline Spacer Fabricated by Fusion Bonding
JP2012216776A (ja) * 2011-03-31 2012-11-08 Sony Corp 半導体装置、および、その製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023074457A (ja) * 2021-11-17 2023-05-29 台湾積體電路製造股▲ふん▼有限公司 Ｉｉｉ－ｖ族／シリコン及びシリコン相補型金属酸化膜半導体集積回路に用いられるヘテロジニアス集積化方式
JP7572407B2 (ja) 2021-11-17 2024-10-23 台湾積體電路製造股▲ふん▼有限公司 Ｉｉｉ－ｖ族／シリコン及びシリコン相補型金属酸化膜半導体集積回路に用いられるヘテロジニアス集積化方式

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