TW202220102A - 半導體結構及其製作方法 - Google Patents

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Abstract

本發明提供了一種半導體結構及其製作方法，半導體結構包括：半導體襯底；位於半導體襯底上的多個堆疊結構與多個隔離結構，堆疊結構間隔分佈，隔離結構位於相鄰堆疊結構之間，堆疊結構自下而上包括：成核層與第一外延層；以及位於多個堆疊結構上的異質結結構，異質結結構整面分佈，異質結結構與隔離結構之間形成空氣隙。利用隔離結構將堆疊結構隔開，一方面堆疊結構可做厚，增加異質結結構的交界面與襯底導電層之間的距離，利於減少半導體襯底漏電，另外還可以減少寄生電容，從而降低射頻損耗；另一方面，堆疊結構做厚後，隔斷開的堆疊結構可減弱應力累加，因而不會出現開裂。

Description

半導體結構及其製作方法
本發明涉及半導體技術領域，尤其涉及一種半導體結構及其製作方法。
寬禁帶半導體材料III族氮化物作為第三代半導體材料的典型代表，具有禁頻寬帶大、耐高壓、耐高溫、電子飽和速度和漂移速度高、容易形成高品質異質結構的優異特性，非常適合製造高溫、高頻、大功率電子器件。
例如AlGaN/GaN異質結由於較強的自發極化和壓電極化，在AlGaN/GaN介面處存在高濃度的二維電子氣(Two-Dimensional Electron Gas，2DEG)，廣泛應用於諸如高電子遷移率電晶體(High Electron Mobility Transistor，HEMT)等半導體結構中。
半導體襯底，例如矽襯底與GaN外延的介面處由於擴散原因導致襯底介面處電阻很低，為導電層，該導電層引起器件漏電，對於射頻器件該襯底導電層還會引起射頻損耗，降低器件性能。有鑑於此，實有必要提供一種新的半導體結構及其製作方法，以解決上述技術問題。
本發明的發明目的是提供一種半導體結構及其製作方法，改善半導體襯底漏電問題。
為實現上述目的，本發明的第一方面提供一種半導體結構，包括：
半導體襯底；
位於所述半導體襯底上的多個堆疊結構與多個隔離結構，所述堆疊結構間隔分佈，所述隔離結構位於相鄰所述堆疊結構之間；所述堆疊結構自下而上包括：成核層與第一外延層；以及
位於所述多個堆疊結構上的異質結結構，所述異質結結構整面分佈，所述異質結結構與所述隔離結構之間形成空氣隙。
可選地，所述堆疊結構還包括緩衝層，所述緩衝層位於所述成核層與所述第一外延層之間。
可選地，所述異質結結構自下而上包括：溝道層與勢壘層，所述第一外延層與所述溝道層的材料相同；
或所述異質結結構自下而上包括：背勢壘層與溝道層，所述第一外延層與所述背勢壘層的材料相同。
可選地，所述半導體襯底的材料為藍寶石、碳化矽、矽或金剛石，所述隔離結構的材料為氧化矽、氮化矽、氧化鋁、氧化鉿、氧化鎂、氧化鈦、氧化鎵中的至少一種。
可選地，所述成核層的材料為AlN或AlGaN，所述第一外延層與所述異質結結構的材料為GaN，AlN，InN，AlGaN，InGaN，AlInN與AlInGaN中的至少一種。
可選地，所述異質結結構包括：源極區域與汲極區域，以及位於所述源極區域與所述汲極區域之間的閘極區域；所述源極區域上具有源極，所述汲極區域上具有汲極，所述閘極區域上依次具有P型半導體層與閘極。
本發明的另一方面提供一種半導體結構的製作方法，包括：
提供半導體襯底，在所述半導體襯底上分別形成多個堆疊結構與多個隔離結構，所述堆疊結構間隔分佈，所述隔離結構位於相鄰所述堆疊結構之間；所述堆疊結構自下而上包括：成核層與第一外延層；
在所述多個堆疊結構上外延生長異質結結構，相鄰所述堆疊結構上的所述異質結結構癒合成整面分佈，所述異質結結構與所述隔離結構之間形成空氣隙。
可選地，在所述半導體襯底上分別形成多個堆疊結構與多個隔離結構包括：
在所述半導體襯底上形成間隔分佈的隔離結構，以所述隔離結構為掩膜，在所述半導體襯底上依次生長成核層與第一外延層以形成所述多個堆疊結構。
可選地，在所述半導體襯底上分別形成多個堆疊結構與多個隔離結構包括：
在所述半導體襯底上依次生長成核層與第一外延層；
去除部分區域的所述成核層與所述第一外延層以暴露所述半導體襯底，保留的所述成核層與所述第一外延層間隔分佈以形成所述多個堆疊結構；
在所述暴露的半導體襯底上形成隔離結構。
可選地，生長所述第一外延層前，還在所述成核層上生長緩衝層。
可選地，所述半導體襯底的材料為藍寶石、碳化矽、矽或金剛石，所述隔離結構的材料為氧化矽、氮化矽、氧化鋁、氧化鉿、氧化鎂、氧化鈦、氧化鎵中的至少一種，所述隔離結構的形成方法包括：
採用物理氣相沉積法或化學氣相沉積法形成絕緣材料層；
圖形化所述絕緣材料層形成隔離結構；
或包括：
在所述半導體襯底內形成多個凹槽，在所述凹槽內填充絕緣材料層以形成所述隔離結構。
可選地，所述半導體襯底的材料為矽，所述隔離結構的材料為二氧化矽，所述隔離結構採用局部熱氧化法形成。
可選地，所述異質結結構自下而上包括：溝道層與勢壘層，所述第一外延層與所述溝道層的材料相同；
或所述異質結結構自下而上包括：背勢壘層與溝道層，所述第一外延層與所述背勢壘層的材料相同。
可選地，所述異質結結構包括：源極區域與汲極區域，以及位於所述源極區域與所述汲極區域之間的閘極區域；所述製作方法還包括：
在所述源極區域上形成源極，在所述汲極區域上形成汲極，在所述閘極區域上依次形成P型半導體層與閘極。
與現有技術相比，本發明的有益效果在於：
1)利用隔離結構將堆疊結構隔開，一方面堆疊結構可以做厚， 增加異質結結構的交界面與襯底導電層之間的距離，減少了寄生電容，從而可以降低射頻損耗，也有利於減少襯底導電層造成的漏電；另一方面，堆疊結構做厚後，相對於整面堆疊結構與半導體襯底的熱膨脹係數不同，堆疊結構越厚，應力累加越容易導致整面堆疊結構出現開裂問題，隔斷開的堆疊結構由於減弱了應力累加，因而不會出現開裂問題。此外，隔離結構與空氣隙(AR，Air Gap)也可以降低自異質結結構的交界面向半導體襯底的漏電。
2)可選方案中，在半導體襯底上分別形成多個堆疊結構與多個隔離結構包括：a)在半導體襯底上形成間隔分佈的隔離結構，以隔離結構為掩膜，在半導體襯底依次生長成核層與第一外延層以形成多個堆疊結構；或b)在半導體襯底上依次生長成核層與第一外延層；去除部分區域的成核層與第一外延層以暴露半導體襯底，保留的成核層與第一外延層間隔分佈以形成多個堆疊結構；在暴露的半導體襯底上形成隔離結構。相對於b)方案，a)方案的好處在於：堆疊結構與半導體襯底之間形成的襯底導電層也被隔斷，有利於進一步降低襯底漏電。
1,2,3,4,5,6:半導體結構
10:半導體襯底
11:堆疊結構
12:隔離結構
111:成核層
112:緩衝層
113:第一外延層
13:異質結結構
131:溝道層
132:勢壘層
133:背勢壘層
13a:源極區域
13b:汲極區域
13c:閘極區域
14:空氣隙
15a:源極
15b:汲極
15c:閘極
16:P型半導體層
20:襯底導電層
S1,S11,S11',S12,S12'S13,S2,S3:步驟
圖1是本發明第一實施例的半導體結構的製作方法的流程圖；
圖2與圖3是圖1中的流程對應的中間結構示意圖；
圖4是本發明第一實施例的半導體結構的截面結構示意圖；
圖5是本發明第二實施例的半導體結構的截面結構示意圖；
圖6與圖7是制作圖5中的半導體結構的流程對應的中間結構示意圖；
圖8是本發明第三實施例的半導體結構的截面結構示意圖；
圖9是本發明第四實施例的半導體結構的截面結構示意圖；
圖10是本發明第五實施例的半導體結構的截面結構示意圖；
圖11是本發明第六實施例的半導體結構的截面結構示意圖。
為方便理解本發明，以下列出本發明中出現的所有圖式標記：
為使本發明的上述目的、特徵和優點能夠更為明顯易懂，下面結合圖式對本發明的具體實施例做詳細的說明。
圖1是本發明第一實施例的半導體結構的製作方法的流程圖。圖2與圖3是圖1中的流程對應的中間結構示意圖。圖4是本發明第一實施例的半導體結構的截面結構示意圖。
首先，參照圖1中的步驟S1、圖2與圖3所示，提供半導體襯底10，在半導體襯底10上分別形成多個堆疊結構11與多個隔離結構12，堆疊結構11間隔分佈，隔離結構12位於相鄰堆疊結構11之間；堆疊結構11自下而上包括：成核層111、緩衝層112與第一外延層113；
本實施例中，在半導體襯底10上分別形成多個堆疊結構11與多個隔離結構12具體可以包括如下步驟：
步驟S11：參照圖2所示，在半導體襯底10上依次生長成核層111、緩衝層112與第一外延層113；
步驟S12：參照圖3所示，去除部分區域的成核層111、緩衝層112與第一外延層113以暴露半導體襯底10，保留的成核層111、緩衝層112與第一外延層113間隔分佈以形成多個堆疊結構11；
步驟S13：繼續參照圖3所示，在暴露的半導體襯底10上形成隔離結構12。
步驟S11中，半導體襯底10的材料可以為藍寶石、碳化矽、矽或金剛石等材料。
成核層111的材料為Ⅲ族氮化物基材料，例如AlN、AlGaN等。緩衝層112材料也為Ⅲ族氮化物基材料，例如GaN，AlN，InN，AlGaN，InGaN，AlInN與AlInGaN中的至少一種。成核層111可以緩解外延生長的半導體層，例如第一外延層113與半導體襯底10之間的晶格失配和熱失配的問題，緩衝層112可以降低外延生長的半導體層的位錯密度和缺陷密度，提升晶體品質。
第一外延層113的材料可以為Ⅲ族氮化物基材料，例如GaN，AlN，InN，AlGaN，InGaN，AlInN與AlInGaN中的至少一種。
成核層111、和/或緩衝層112、和/或第一外延層113的形成工藝可以包括：原子層沉積法(Atomic layer deposition，ALD)、或化學氣相沉積法(Chemical Vapor Deposition，CVD)、或分子束外延法(Molecular Beam Epitaxy，MBE)、或電漿增強化學氣相沉積法(Plasma Enhanced Chemical Vapor Deposition，PECVD)、或低壓化學氣相沉積法(Low Pressure Chemical Vapor Deposition，LPCVDLow Pressure Chemical Vapor Deposition)，或金屬有機化合物化學氣相沉積法(Metal-Organic Chemical Vapor Deposition，MOCVD)、或其組合方式。
半導體襯底10與Ⅲ族氮化物基材料的介面上會擴散形成襯底導電層20，例如半導體襯底10內的矽原子會向Ⅲ族氮化物基材料擴散，Ⅲ族氮化物基材料中的Ⅲ族原子會向半導體襯底10擴散，導致半導體襯底10與Ⅲ族氮化物基材料的介面會形成襯底導電層20。
步驟S12中，去除部分區域的成核層111、緩衝層112與第一外延層113可以採用乾式蝕刻，也可以採用濕式蝕刻。
乾式蝕刻可以為感應耦合等離子體刻蝕(ICP)。刻蝕氣體可以包括：Cl2與BCl3。
濕式蝕刻的刻蝕液可以為H3PO4溶液或KOH溶液，它在N面上是腐蝕性的。GaN晶體為釺鋅礦結構，其中Ga、N原子層呈ABABAB六方層堆垛，每個Ga(N)原子都與周圍的4個N(Ga)原子呈類金剛石四面體結構成鍵。以平行於C軸([0001]晶向)的Ga-N鍵作為參照，若每一個Ga-N鍵中的Ga原子更遠離下表面，則上表面為Ga面；若每一個Ga-N鍵中的N原子更遠離下表面，則上表面為N面。本實施例中，可以控制成核層111、緩衝層112與第一外延層113的上表面為N面。
步驟S13中，半導體襯底10的材料可以為矽，隔離結構12的材料可以為二氧化矽，隔離結構12採用矽局部氧化法(Local Oxidation Of Silicon，LOCOS)形成。其它實施例中，隔離結構12的材料也可以氧化矽、氮化矽、氧化鋁、氧化鉿、氧化鎂、氧化鈦、氧化鎵中的至少一種，採用乾式蝕刻或濕式蝕刻形成。
接著，參照圖1中的步驟S2與圖4所示，在多個堆疊結構11上外延生長異質結結構13，相鄰堆疊結構11上的異質結結構13癒合成整面分佈，異質結結構13與隔離結構12之間形成空氣隙14。
本實施例中，異質結結構13自下而上可以包括溝道層131與勢壘層132。溝道層131與勢壘層132的介面處可形成二維電子氣或二維電洞 氣。一個可選方案中，溝道層131為本征GaN層，勢壘層132為N型AlGaN層。其它可選方案中，溝道層131與勢壘層132的材料還可以為GaN，AlN，InN，AlGaN，InGaN，AlInN與AlInGaN中的至少一種。此外，除了圖4所示的溝道層131與勢壘層132分別具有一層外；溝道層131與勢壘層132還可以分別具有多層，且交替分佈；或一層溝道層131與兩層或兩層以上的勢壘層132，以形成多勢壘結構。
異質結結構13的形成工藝可以參考成核層111、和/或緩衝層112、和/或第一外延層113的形成工藝。
本實施例中，溝道層131為第一外延層113進行外延生長工序得到，因而，為減小溝道層131的位錯密度和缺陷密度，溝道層131優選與第一外延層113的材料相同。
一些實施例中，在外延生長工序中，溝道層131也可以根據需求，與第一外延層113的材料不同。
圖4是本發明第一實施例的半導體結構的截面結構示意圖。
參照圖4所示，本實施例的半導體結構1，包括：
半導體襯底10；
位於半導體襯底10上的多個堆疊結構11與多個隔離結構12，堆疊結構11間隔分佈，隔離結構12位於相鄰堆疊結構11之間；堆疊結構11自下而上包括：成核層111、緩衝層112與第一外延層113；以及
位於多個堆疊結構11上的異質結結構13，異質結結構13整面分佈，異質結結構13與隔離結構12之間形成空氣隙14。
半導體襯底10的材料可以為藍寶石、碳化矽、矽或金剛石。
成核層111的材料為Ⅲ族氮化物基材料，例如AlN、AlGaN等。緩衝層112材料也為Ⅲ族氮化物基材料，例如GaN，AlN，InN，AlGaN，InGaN，AlInN與AlInGaN中的至少一種。成核層111可以緩解外延生長的半導體層，例如第一外延層113與半導體襯底10之間的晶格失配和熱失配的問題，緩衝層112可以降低外延生長的半導體層的位錯密度和缺陷密度，提升晶體品質。
第一外延層113的材料可以為Ⅲ族氮化物基材料，例如GaN，AlN，InN，AlGaN，InGaN，AlInN與AlInGaN中的至少一種。
隔離結構12的材料也可以氧化矽、氮化矽、氧化鋁、氧化鉿、氧化鎂、氧化鈦、氧化鎵中的至少一種。
本實施例中，異質結結構13自下而上可以包括溝道層131與勢壘層132。溝道層131與勢壘層132的介面處可形成二維電子氣或二維電洞氣。一個可選方案中，溝道層131為本征GaN層，勢壘層132為N型AlGaN層。其它可選方案中，溝道層131與勢壘層132的材料還可以為GaN，AlN，InN，AlGaN，InGaN，AlInN與AlInGaN中的至少一種。此外，除了圖4所示的溝道層131與勢壘層132分別具有一層外；溝道層131與勢壘層132還可以分別具有多層，且交替分佈；或一層溝道層131與兩層或兩層以上的勢壘層132，以形成多勢壘結構。
半導體襯底10與Ⅲ族氮化物基材料的介面上會相互擴散形成襯底導電層20。半導體結構1的溝道導通時，由於襯底導電層20的電阻很低，會引發Ⅲ族氮化物基材料向半導體襯底10漏電。本實施例的半導體結構1中，利用隔離結構12將堆疊結構11隔開，一方面堆疊結構11可以做厚，增加異質結結構13的交界面與襯底導電層20之間的距離，利於減少自異質結結構13的交界面向半導體襯底10的漏電，從而可以降低射頻損耗；另一方面，堆疊結構11做厚後，相對於整面堆疊結構與半導體襯底10的熱膨脹係數不同，堆疊結構11越厚，應力累加越容易導致整面堆疊結構11出現開裂問題，隔斷開的堆疊結構11由於減弱了應力累加，因而不會出現開裂問題。
此外，隔離結構12與空氣隙14(AR，Air Gap)也可以降低自異質結結構13的交界面向半導體襯底10的漏電。
圖5是本發明第二實施例的半導體結構的截面結構示意圖。圖6與圖7是製作圖5中的半導體結構的流程對應的中間結構示意圖。
參照圖5所示，實施例二的半導體結構2與實施例一的半導體結構1大致相同，區別僅在於：襯底導電層20僅位於堆疊結構11與半導體襯底10之間。
相應地，實施例二的半導體結構的製作方法與實施例一的半導體結構的製作方法大致相同，區別僅在於：步驟S1中，在半導體襯底10上分別形成多個堆疊結構11與多個隔離結構12具體可以包括：
步驟S11'：參照圖6所示，在半導體襯底10上形成間隔分佈的隔離結構12；
步驟S12'：參照圖7所示，以隔離結構12為掩膜，在半導體襯底10依次生長成核層111、緩衝層112與第一外延層113以形成多個堆疊結構11。
步驟S11'中，隔離結構12的材料可以為氧化矽、氮化矽、氧化鋁、氧化鉿、氧化鎂、氧化鈦、氧化鎵中的至少一種，隔離結構12的一種形成方法可以包括：
採用物理氣相沉積法或化學氣相沉積法形成絕緣材料層；
圖形化絕緣材料層形成隔離結構12。
圖形化絕緣材料層採用乾式蝕刻或濕式蝕刻實現。
隔離結構12的另一種形成方法可以包括：
在半導體襯底10內形成多個凹槽，在凹槽內填充絕緣材料層以形成隔離結構12。
在半導體襯底10內形成凹槽可通過乾式蝕刻或濕式蝕刻實現。在凹槽內填充絕緣材料層可通過整面沉積絕緣材料層，之後通過化學機械研磨法去除凹槽外的絕緣材料層。
圖8是本發明第三實施例的半導體結構的截面結構示意圖。
參照圖8所示，實施例三的半導體結構3及其製作方法與實施例一、二的半導體結構1、2及其製作方法大致相同，區別僅在於：堆疊結構11中，省略緩衝層112。
圖9是本發明第四實施例的半導體結構的截面結構示意圖。
參照圖9所示，實施例四的半導體結構4及其製作方法與實施例一、二、三的半導體結構1、2、3及其製作方法大致相同，區別僅在於：異質結結構13自下而上包括：背勢壘層133與溝道層131。
背勢壘層133與溝道層131的介面處可形成二維電子氣或二維電洞氣。
背勢壘層133優選與第一外延層113的材料相同。
圖10是本發明第五實施例的半導體結構的截面結構示意圖。
參照圖10所示，實施例五的半導體結構5與實施例一、二、三、四的半導體結構1、2、3、4大致相同，區別僅在於：異質結結構13包括：源極區域13a與汲極區域13b，以及位於源極區域13a與所述汲極區域13b之間的閘極區域13c；源極區域13a上具有源極15a，汲極區域13b上具有汲極15b，閘極區域13c上依次具有P型半導體層16與閘極15c。
本實施例中，P型半導體層16可以耗盡異質結結構13中的二維電子氣，關斷溝道的導電；即利用P型半導體層16形成常關態，也即形成增強型半導體結構5。
P型半導體層16的材料可以為Ⅲ族氮化物基材料，對應的形成方法可以參照溝道層131或勢壘層132的形成工藝。其中的P型摻雜離子可以為Mg離子、Zn離子、Ca離子、Sr離子或Ba離子中的至少一種。
圖10中，源極15a與汲極15b接觸勢壘層132，且源極15a與勢壘層132之間、汲極15b與勢壘層132之間都形成歐姆接觸。源極15a、汲極15b、閘極15c的材質可以為金屬，例如Ti/Al/Ni/Au、Ni/Au等現有的導電材質。
一些實施例中，源極15a與勢壘層132之間、汲極15b與勢壘層132之間都可以利用N型離子重摻雜層形成歐姆接觸。N型離子重摻雜層能使源極15a與異質結結構13的源極區域13a、汲極15b與異質結結構13的汲極區域13b不通過高溫退火即可直接形成歐姆接觸層，以及避免退火過程中的高溫造成異質結結構13的性能下降，電子遷移速率降低。
一些實施例中，也可以異質結結構13的源極區域13a與汲極區域13b中的至少一個上具有N型離子重摻雜層。未設置N型離子重摻雜層的異質結結構13的源極區域13a與源極15a、或未設置N型離子重摻雜層的異質結結構13的汲極區域13b與汲極15b通過高溫退火形成歐姆接觸層。
N型離子重摻雜層中，N型離子可以為Si離子、Ge離子、Sn離子、Se離子和Te離子中的至少一種。對於不同的N型離子，摻雜濃度可以大於1E19/cm3。N型離子重摻雜層可以為Ⅲ族氮化物基材料，例如為GaN，AlN，InN，AlGaN，InGaN，AlInN與AlInGaN中的至少一種。
相應地，對於製作方法，還包括：步驟S3，在源極區域13a上 形成源極15a，在汲極區域13b上形成汲極15b，在閘極區域13c上依次形成P型半導體層16與閘極15c。
P型半導體層16覆蓋的區域可以略大於閘極區域13c。具體地，步驟S3中，可以先形成P型半導體層16，後在同一工序中形成源極15a、汲極15b與閘極15c。
P型半導體層16中的P型摻雜離子可以採用原位摻雜法，即邊生長邊摻雜。
圖11是本發明第六實施例的半導體結構的截面結構示意圖。
參照圖11所示，實施例六的半導體結構6與實施例五的半導體結構5大致相同，區別僅在於：參照圖11所示，源極15a與汲極15b接觸溝道層132，且兩者之間形成歐姆接觸。
相應地，對於製作方法，步驟S3中，還去除源極區域13a與汲極區域13b的勢壘層132。
雖然本發明披露如上，但本發明並非限定於此。任何本領域技術人員，在不脫離本發明的精神和範圍內，均可作各種更動與修改，因此本發明的保護範圍應當以請求項所限定的範圍為準。
2:半導體結構
10:半導體襯底
11:堆疊結構
12:隔離結構
111:成核層
112:緩衝層
113:第一外延層
13:異質結結構
131:溝道層
132:勢壘層
14:空氣隙
20:襯底導電層

Claims (14)

  1. 一種半導體結構，其特徵在於，包括：
    半導體襯底；
    位於所述半導體襯底上的多個堆疊結構與多個隔離結構，所述堆疊結構間隔分佈，所述隔離結構位於相鄰所述堆疊結構之間；所述堆疊結構自下而上包括：成核層與第一外延層；以及
    位於所述多個堆疊結構上的異質結結構，所述異質結結構整面分佈，所述異質結結構與所述隔離結構之間形成空氣隙。
  2. 如請求項1所述的半導體結構，其中，所述堆疊結構還包括緩衝層，所述緩衝層位於所述成核層與所述第一外延層之間。
  3. 如請求項1或2所述的半導體結構，其中，所述異質結結構自下而上包括：溝道層與勢壘層，所述第一外延層與所述溝道層的材料相同；
    或所述異質結結構自下而上包括：背勢壘層與溝道層，所述第一外延層與所述背勢壘層的材料相同。
  4. 如請求項1所述的半導體結構，其中，所述半導體襯底的材料為藍寶石、碳化矽、矽或金剛石，所述隔離結構的材料為氧化矽、氮化矽、氧化鋁、氧化鉿、氧化鎂、氧化鈦、氧化鎵中的至少一種。
  5. 如請求項1所述的半導體結構，其中，所述成核層的材料為AlN或AlGaN，所述第一外延層與所述異質結結構的材料為GaN，AlN，InN，AlGaN，InGaN，AlInN與AlInGaN中的至少一種。
  6. 如請求項1所述的半導體結構，其中，所述異質結結構包括：源極區域與汲極區域，以及位於所述源極區域與所述汲極區域之間的閘極區域；所述源極區域上具有源極，所述汲極區域上具有汲極，所述閘極區域上依次具有P型半導體層與閘極。
  7. 一種半導體結構的製作方法，其特徵在於，包括：
    提供半導體襯底，在所述半導體襯底上分別形成多個堆疊結構與多個隔離結構，所述堆疊結構間隔分佈，所述隔離結構位於相鄰所述堆疊結構之間；所述堆疊結構自下而上包括：成核層與第一外延層；
    在所述多個堆疊結構上外延生長異質結結構，相鄰所述堆疊結構上的所 述異質結結構癒合成整面分佈，所述異質結結構與所述隔離結構之間形成空氣隙。
  8. 如請求項7所述的半導體結構的製作方法，其中，在所述半導體襯底上分別形成多個堆疊結構與多個隔離結構包括：
    在所述半導體襯底上形成間隔分佈的隔離結構，以所述隔離結構為掩膜，在所述半導體襯底上依次生長成核層與第一外延層以形成所述多個堆疊結構。
  9. 如請求項7所述的半導體結構的製作方法，其中，在所述半導體襯底上分別形成多個堆疊結構與多個隔離結構包括：
    在所述半導體襯底上依次生長成核層與第一外延層；
    去除部分區域的所述成核層與所述第一外延層以暴露所述半導體襯底，保留的所述成核層與所述第一外延層間隔分佈以形成所述多個堆疊結構；
    在所述暴露的半導體襯底上形成隔離結構。
  10. 如請求項8或9所述的半導體結構的製作方法，其中，生長所述第一外延層前，還在所述成核層上生長緩衝層。
  11. 如請求項8所述的半導體結構的製作方法，其中，所述半導體襯底的材料為藍寶石、碳化矽、矽或金剛石，所述隔離結構的材料為氧化矽、氮化矽、氧化鋁、氧化鉿、氧化鎂、氧化鈦、氧化鎵中的至少一種，所述隔離結構的形成方法包括：
    採用物理氣相沉積法或化學氣相沉積法形成絕緣材料層；
    圖形化所述絕緣材料層形成隔離結構；
    或包括：
    在所述半導體襯底內形成多個凹槽，在所述凹槽內填充絕緣材料層以形成所述隔離結構。
  12. 如請求項9所述的半導體結構的製作方法，其中，所述半導體襯底的材料為矽，所述隔離結構的材料為二氧化矽，所述隔離結構採用局部熱氧化法形成。
  13. 如請求項7所述的半導體結構的製作方法，其中，所述異質結結構自下而上包括：溝道層與勢壘層，所述第一外延層與所述溝道層的材料相同；
    或所述異質結結構自下而上包括：背勢壘層與溝道層，所述第一外延層與所述背勢壘層的材料相同。
  14. 如請求項7所述的半導體結構的製作方法，其中，所述異質結結構包括：源極區域與汲極區域，以及位於所述源極區域與所述汲極區域之間的閘極區域；所述製作方法還包括：
    在所述源極區域上形成源極，在所述汲極區域上形成汲極，在所述閘極區域上依次形成P型半導體層與閘極。
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