JP2024057312A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2024057312A JP2024057312A JP2022163960A JP2022163960A JP2024057312A JP 2024057312 A JP2024057312 A JP 2024057312A JP 2022163960 A JP2022163960 A JP 2022163960A JP 2022163960 A JP2022163960 A JP 2022163960A JP 2024057312 A JP2024057312 A JP 2024057312A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- nitride semiconductor
- insulating layer
- opening
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 182
- 238000000034 method Methods 0.000 title claims abstract description 46
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 34
- 150000004767 nitrides Chemical class 0.000 claims abstract description 126
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 52
- 230000004888 barrier function Effects 0.000 description 35
- 239000000758 substrate Substances 0.000 description 35
- 229910052751 metal Inorganic materials 0.000 description 29
- 239000002184 metal Substances 0.000 description 29
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 27
- 239000011787 zinc oxide Substances 0.000 description 25
- 238000005530 etching Methods 0.000 description 9
- 239000013078 crystal Substances 0.000 description 7
- 229910002704 AlGaN Inorganic materials 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 238000001451 molecular beam epitaxy Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 239000003929 acidic solution Substances 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 229910052801 chlorine Inorganic materials 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- IXCSERBJSXMMFS-UHFFFAOYSA-N hcl hcl Chemical compound Cl.Cl IXCSERBJSXMMFS-UHFFFAOYSA-N 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000003980 solgel method Methods 0.000 description 1
- 230000005533 two-dimensional electron gas Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/2003—Nitride compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
Abstract
【課題】再成長させた窒化物半導体層の表面のダメージを抑制できる半導体装置及び半導体装置の製造方法半導体装置及び半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、第１主面を有する第１窒化物半導体層の上に第１絶縁層を形成する工程と、前記第１絶縁層の上に前記第１絶縁層の一部が露出する第１マスク開口を備えたマスクを形成する工程と、前記第１マスク開口を通じて、前記第１絶縁層に前記第１窒化物半導体層の一部が露出する第１開口を形成する工程と、前記第１マスク開口を通じて、前記第１開口の内側で前記第１窒化物半導体層の上に第２窒化物半導体層を形成する工程と、前記第１マスク開口を通じて、前記第２窒化物半導体層の上に前記第２窒化物半導体層と前記第１絶縁層との境界線を覆うように第１電極を形成する工程と、前記第１電極を形成する工程の後に前記マスクを除去する工程と、を有する。【選択図】図７
Description
本開示は、半導体装置及び半導体装置の製造方法に関する。
窒化物半導体を用いた半導体装置におけるオン抵抗の低減のために高濃度で不純物を含有する窒化物半導体層を再成長させた構造が提案されている。
従来の半導体装置では、再成長させた窒化物半導体層の表面が製造中にダメージを受けることがある。
本開示は、再成長させた窒化物半導体層の表面のダメージを抑制できる半導体装置及び半導体装置の製造方法を提供することを目的とする。
本開示の半導体装置の製造方法は、第１主面を有する第１窒化物半導体層の上に第１絶縁層を形成する工程と、前記第１絶縁層の上に前記第１絶縁層の一部が露出する第１マスク開口を備えたマスクを形成する工程と、前記第１マスク開口を通じて、前記第１絶縁層に前記第１窒化物半導体層の一部が露出する第１開口を形成する工程と、前記第１マスク開口を通じて、前記第１開口の内側で前記第１窒化物半導体層の上に第２窒化物半導体層を形成する工程と、前記第１マスク開口を通じて、前記第２窒化物半導体層の上に前記第２窒化物半導体層と前記第１絶縁層との境界線を覆うように第１電極を形成する工程と、前記第１電極を形成する工程の後に前記マスクを除去する工程と、を有する。
本開示によれば、再成長させた窒化物半導体層の表面のダメージを抑制できる。
［本開示の実施形態の説明］
最初に本開示の実施態様を列記して説明する。
最初に本開示の実施態様を列記して説明する。
〔１〕 本開示の一態様に係る半導体装置の製造方法は、第１主面を有する第１窒化物半導体層の上に第１絶縁層を形成する工程と、前記第１絶縁層の上に前記第１絶縁層の一部が露出する第１マスク開口を備えたマスクを形成する工程と、前記第１マスク開口を通じて、前記第１絶縁層に前記第１窒化物半導体層の一部が露出する第１開口を形成する工程と、前記第１マスク開口を通じて、前記第１開口の内側で前記第１窒化物半導体層の上に第２窒化物半導体層を形成する工程と、前記第１マスク開口を通じて、前記第２窒化物半導体層の上に前記第２窒化物半導体層と前記第１絶縁層との境界線を覆うように第１電極を形成する工程と、前記第１電極を形成する工程の後に前記マスクを除去する工程と、を有する。
マスクの除去の前に、第２窒化物半導体層が第１電極により覆われる。第１電極は、第２窒化物半導体層と第１絶縁層との境界線を覆う。従って、マスクの除去に用いられる薬液から第２窒化物半導体層の表面が保護され、第２窒化物半導体層の表面のダメージを抑制できる。
〔２〕 〔１〕において、前記マスクは、前記第１絶縁層の他の一部が露出する第２マスク開口を備え、前記第１開口を形成する工程と同時に、前記第２マスク開口を通じて、前記第１絶縁層に前記第１窒化物半導体層の他の一部が露出する第２開口を形成する工程と、前記第２窒化物半導体層を形成する工程と同時に、前記第２マスク開口を通じて、前記第２開口の内側で前記第１窒化物半導体層の上に第３窒化物半導体層を形成する工程と、前記第１電極を形成する工程と同時に、前記第２マスク開口を通じて、前記第３窒化物半導体層の上に前記第３窒化物半導体層と前記第１絶縁層との境界線を覆うように第２電極を形成する工程と、を有してもよい。この場合、第１電極及び第２電極を電界効果トランジスタのソース電極、ドレイン電極として使用できる。
〔３〕 〔１〕又は〔２〕において、前記第１電極を形成する工程の後に、前記第１電極を覆う第２絶縁層を前記第１絶縁層の上に形成する工程と、前記第２絶縁層の上にゲート電極を形成する工程と、を有してもよい。この場合、いわゆるＭＩＳ（metal insulator semiconductor）構造を構成できる。
〔４〕 〔３〕において、前記第２窒化物半導体層の上面はＮ極性の面であってもよい。この場合、低抵抗化を実現しやすい。
〔５〕 〔３〕において、前記第２絶縁層を形成する工程と前記ゲート電極を形成する工程との間に、前記第２絶縁層及び前記第１絶縁層に第３開口を形成する工程を有し、前記ゲート電極は、前記第３開口を通じて前記第１窒化物半導体層に接触するように形成されてもよい。この場合、いわゆるＭＥＳ（metal insulator）構造を構成できる。
〔６〕 〔５〕において、前記第２窒化物半導体層の上面はＧａ極性の面であってもよい。この場合、第２窒化物半導体層の上面に良好なエッチング耐性を得やすい。
〔７〕 本開示の他の一態様に係る半導体装置は、第１主面を有する第１窒化物半導体層と、前記第１窒化物半導体層の上に設けられ、前記第１窒化物半導体層の一部が露出する開口が設けられた絶縁層と、前記開口の内側で前記第１窒化物半導体層の上に設けられた第２窒化物半導体層と、前記第２窒化物半導体層の上に設けられ、前記第２窒化物半導体層と前記絶縁層との境界線を覆う電極と、を有する。この場合、電極により第２窒化物半導体層の表面のダメージを抑制できる。
［本開示の実施形態の詳細］
以下、本開示の実施形態について詳細に説明するが、本開示はこれらに限定されるものではない。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。
以下、本開示の実施形態について詳細に説明するが、本開示はこれらに限定されるものではない。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。
（第１実施形態）
まず、第１実施形態について説明する。第１実施形態はＧａＮ系高電子移動度トランジスタ（high electron mobility transistor：ＨＥＭＴ）を含む半導体装置に関する。図１は、第１実施形態に係る半導体装置を示す断面図である。
まず、第１実施形態について説明する。第１実施形態はＧａＮ系高電子移動度トランジスタ（high electron mobility transistor：ＨＥＭＴ）を含む半導体装置に関する。図１は、第１実施形態に係る半導体装置を示す断面図である。
第１実施形態に係る半導体装置１００は、図１に示すように、主として、基板１０１と、窒化物半導体層１１０と、絶縁層１２１と、ｎ型ＧａＮ層１３１Ｓと、ｎ型ＧａＮ層１３１Ｄと、ゲート電極１４１と、ソース電極１３２Ｓと、ドレイン電極１３２Ｄと、絶縁層１４２とを有する。
基板１０１は、例えばＧａＮ系半導体の成長用基板であり、一例では半絶縁性のＳｉＣ基板である。基板１０１がＳｉＣ基板である場合、基板１０１の表面は炭素（Ｃ）極性面である。基板１０１の表面がＣ極性面である場合、窒化物半導体層１１０は、窒素（Ｎ）極性面を成長面として結晶成長することができる。なお、ＧａＮ系半導体の成長用基板としてサファイア基板が用いられてもよい。また、基板１０１は結晶成長用の基板でなくてもよく、その場合、別の基板上に成長したバッファ層１１１、バリア層１１２及びチャネル層１１３から該基板を取り除き、バッファ層１１１、バリア層１１２及びチャネル層１１３に基板１０１を接合してもよい。その場合、基板１０１としては様々な材質の半絶縁性基板が用いられ、例えばサファイア基板、Ｓｉ基板、ＳｉＣ基板、ＡｌＮ基板、焼結体等が用いられ得る。
窒化物半導体層１１０は、バッファ層１１１と、バリア層１１２と、チャネル層１１３とを有する。窒化物半導体層１１０は第１窒化物半導体層の一例である。
バッファ層１１１は、例えばＡｌＮ層である。ＡｌＮ層の厚さは、例えば５ｎｍ以上かつ１００ｎｍ以下である。バッファ層１１１が、ＡｌＮ層と、ＡｌＮ層の上のＧａＮ層又はＡｌＧａＮ層とを有してもよい。ＧａＮ層又はＡｌＧａＮ層の厚さは、例えば３００ｎｍ以上かつ２０００ｎｍ以下である。
バリア層１１２は、例えばＡｌＧａＮ層である。バリア層１１２のバンドギャップは、後述するチャネル層１１３のバンドギャップよりも大きい。バリア層１１２の厚さは、例えば５ｎｍ以上かつ５０ｎｍ以下の範囲内であり、一実施例では３０ｎｍである。バリア層１１２がＡｌｘＧａ１－ｘＮ層である場合、そのＡｌ組成ｘは例えば０．１５以上０．５５以下であり、一実施例では０．３５である。バリア層１１２の導電型は、例えばｎ型又はアンドープ（ｉ型）である。ＡｌＧａＮ層に代えて、ＩｎＡｌＮ層又はＩｎＡｌＧａＮ層が用いられてもよい。
チャネル層１１３は、例えばＧａＮ層である。チャネル層１１３のバンドギャップは、バリア層１１２のバンドギャップよりも小さい。チャネル層１１３の厚さは、例えば５ｎｍ以上かつ３０ｎｍ以下の範囲内であり、一実施例では９ｎｍである。チャネル層１１３とバリア層１１２との間にはそれらの格子定数の相違から歪が生じ、この歪が両者の界面にピエゾ電荷を誘起する。これにより、チャネル層１１３内におけるバリア層１１２側の領域に２次元電子ガス（2 dimensional electron gas：２ＤＥＧ）が生じ、チャネル領域１１３ｃが形成される。チャネル層１１３の導電型は、例えばｎ型又はアンドープ（ｉ型）である。チャネル層１１３の表面は、窒化物半導体層１１０の表面１１０Ａを構成する。また、バリア層１１２とチャネル層１１３との間にスペーサ層を形成してもよい。スペーサ層は、例えばＡｌＮ層である。スペーサ層の厚さは、例えば０．５ｎｍ以上かつ３．０ｎｍ以下の範囲内であり、一実施例では１．０ｎｍである。表面１１０Ａは第１主面の一例である。
ＳｉＣ基板のＣ極性面上において、バッファ層１１１、バリア層１１２及びチャネル層１１３は、Ｎ極性面を成長面として結晶成長する。従って、バッファ層１１１、バリア層１１２及びチャネル層１１３の各々の表面はＮ極性面となり、各々の裏面はガリウム（Ｇａ）極性面となる。
絶縁層１２１は、窒化物半導体層１１０の表面１１０Ａに接する。絶縁層１２１は、例えば窒化シリコン（ＳｉＮ）層である。絶縁層１２１の厚さは、例えば２０ｎｍ以上８０ｎｍ以下である。絶縁層１２１に開口１２１Ｓ及び１２１Ｄが形成されている。開口１２１Ｓから窒化物半導体層１１０の一部が露出し、開口１２１Ｄから窒化物半導体層１１０の他の一部が露出している。絶縁層１２１は第１絶縁層の一例である。開口１２１Ｓ及び１２１Ｄは第１開口又は第２開口の一例である。
ｎ型ＧａＮ層１３１Ｓは開口１２１Ｓ内で窒化物半導体層１１０上に形成されている。ｎ型ＧａＮ層１３１Ｄは開口１２１Ｄ内で窒化物半導体層１１０上に形成されている。ｎ型ＧａＮ層１３１Ｓ及び１３１Ｄはｎ型不純物としてＧｅ又はＳｉを含有する。ｎ型ＧａＮ層１３１Ｓ及び１３１Ｄは第２窒化物半導体層又は第３窒化物半導体層の一例である。
ソース電極１３２Ｓはｎ型ＧａＮ層１３１Ｓの上に形成されている。ソース電極１３２Ｓはｎ型ＧａＮ層１３１Ｓに接触している。ソース電極１３２Ｓはｎ型ＧａＮ層１３１Ｓにオーミック接触する。ソース電極１３２Ｓは、ｎ型ＧａＮ層１３１Ｓと絶縁層１２１との境界線１２４Ｓに接し、ｎ型ＧａＮ層１３１Ｓと絶縁層１２１との境界線１２４Ｓを覆う。境界線１２４Ｓは、ｎ型ＧａＮ層１３１Ｓと絶縁層１２１との界面を構成する線であり、当該界面のうち窒化物半導体層１１０から離れた端部に位置する。
ドレイン電極１３２Ｄはｎ型ＧａＮ層１３１Ｄの上に形成されている。ドレイン電極１３２Ｄはｎ型ＧａＮ層１３１Ｄに接触している。ドレイン電極１３２Ｄはｎ型ＧａＮ層１３１Ｄにオーミック接触する。ドレイン電極１３２Ｄは、ｎ型ＧａＮ層１３１Ｄと絶縁層１２１との境界線１２４Ｄに接し、ｎ型ＧａＮ層１３１Ｄと絶縁層１２１との境界線１２４Ｄを覆う。境界線１２４Ｄは、ｎ型ＧａＮ層１３１Ｄと絶縁層１２１との界面を構成する線であり、当該界面のうち窒化物半導体層１１０から離れた端部に位置する。
ソース電極１３２Ｓ及びドレイン電極１３２Ｄは、例えば、順に積層されたＴａ膜、Ａｌ膜及びＴａ膜の積層体を含む。ソース電極１３２Ｓ及びドレイン電極１３２Ｄが、例えば、順に積層されたＴｉ膜、Ａｌ膜及びＴｉ膜の積層体を含んでもよい。ソース電極１３２Ｓ及びドレイン電極１３２Ｄは第１電極又は第２電極の一例である。
絶縁層１４２は絶縁層１２１の上に形成されている。絶縁層１４２は、例えば窒化シリコン（ＳｉＮ）層である。絶縁層１４２は、ソース電極１３２Ｓ及びドレイン電極１３２Ｄを覆う。絶縁層１４２の上にゲート電極１４１が形成されている。平面視で、ゲート電極１４１はソース電極１３２Ｓとドレイン電極１３２Ｄとの間にある。ゲート電極１４１は、例えば、順に積層されたＮｉ膜、Ｐｄ膜及びＡｕ膜の積層体を含む。絶縁層１４２は第２絶縁層の一例である。
次に、第１実施形態に係る半導体装置１００の製造方法について説明する。図２～図９は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
まず、図２に示すように、例えば有機金属気相成長（metal organic chemical vapor deposition：ＭＯＣＶＤ）法により、基板１０１の上に窒化物半導体層１１０を形成する。窒化物半導体層１１０の形成では、バッファ層１１１、バリア層１１２及びチャネル層１１３を順に形成する。チャネル層１１３とバリア層１１２との間にはそれらの格子定数の相違から歪が生じ、この歪が両者の界面にピエゾ電荷を誘起する。これにより、チャネル層１１３内におけるバリア層１１２側の領域に２ＤＥＧが生じ、チャネル領域１１３ｃが形成される。
次に、窒化物半導体層１１０の表面１１０Ａに接する絶縁層１２１を形成する。絶縁層１２１は、例えば減圧ＣＶＤ（low pressure ＣＶＤ：ＬＰＣＶＤ）法により形成できる。絶縁層１２１は、例えばＭＯＣＶＤ法により、チャネル層１１３の表面を大気に曝露することなく、バッファ層１１１、バリア層１１２及びチャネル層１１３に連続して形成してもよい。
次に、図３に示すように、絶縁層１２１の上に酸化亜鉛（ＺｎＯ）層１５１を形成する。ＺｎＯ層１５１は、例えばスパッタ法により形成できる。ＺｎＯ層１５１を、ゾル－ゲル法、ＭＯＣＶＤ法又は分子線エピタキシ（molecular beam epitaxy：ＭＢＥ）法により形成してもよい。次に、ＺｎＯ層１５１の上に酸化アルミニウム（Ａｌ２Ｏ３）層１５２を形成する。Ａｌ２Ｏ３層１５２は、例えばプラズマＣＶＤ（plasma-enhanced ＣＶＤ：ＰＥＣＶＤ）法により形成できる。次に、Ａｌ２Ｏ３層１５２の上にレジストパターン１６０を形成する。レジストパターン１６０は、ソース用の開口１６０Ｓ及びドレイン用の開口１６０Ｄを有する。
次に、図４に示すように、レジストパターン１６０をマスクとして用いて、Ａｌ２Ｏ３層１５２、ＺｎＯ層１５１及び絶縁層１２１をエッチングする。このエッチングは、例えばフッ素系ガス又は塩素系ガスを用いた反応性イオンエッチング（reactive ion etching：ＲＩＥ）である。この結果、開口１６０Ｓの下方において、Ａｌ２Ｏ３層１５２、ＺｎＯ層１５１、絶縁層１２１に、それぞれ開口１５２Ｓ、１５１Ｓ、１２１Ｓが形成される。また、開口１６０Ｄの下方において、Ａｌ２Ｏ３層１５２、ＺｎＯ層１５１、絶縁層１２１に、それぞれ開口１５２Ｄ、１５１Ｄ、１２１Ｄが形成される。開口１５２Ｓ、１５１Ｓ、１２１Ｓから窒化物半導体層１１０の一部が露出し、開口１５２Ｄ、１５１Ｄ、１２１Ｄから窒化物半導体層１１０の他の一部が露出する。
次に、図５に示すように、薬液を用いてレジストパターン１６０を除去し、開口１５１Ｓ及び開口１５１Ｄを広げる。この結果、開口１５１Ｓの側壁面が開口１２１Ｓ及び１５２Ｓの各側壁面よりも後退し、開口１５１Ｄの側壁面が開口１２１Ｄ及び１５２Ｄの各側壁面よりも後退する。
なお、開口１５２Ｓ及び１５２Ｄが形成されたＡｌ２Ｏ３層１５２並びに開口１５１Ｓ及び１５１Ｄが形成されたＺｎＯ層１５１は絶縁層１２１のエッチング時のマスクとして機能できる。従って、Ａｌ２Ｏ３層１５２のエッチング前にレジストパターン１６０を除去してもよい。開口１５２Ｓ及び１５２Ｄが形成されたＡｌ２Ｏ３層１５２並びに開口１５１Ｓ及び１５１Ｄが形成されたＺｎＯ層１５１はマスクの一例である。開口１５１Ｓ及び１５２Ｓの組み合わせ及び開口１５１Ｄ及び１５２Ｄの組み合わせは第１マスク開口又は第２マスク開口の一例である。
次に、図６に示すように、窒化物半導体層１１０の開口１５２Ｓ、１５１Ｓ及び１２１Ｓから露出した面の上と、開口１５２Ｄ、１５１Ｄ及び１２１Ｄから露出した面の上とにｎ型ＧａＮ層１３１を形成する。ｎ型ＧａＮ層１３１の上面は、絶縁層１２１の上面と面一にしてもよく、面一にしなくてもよい。ｎ型ＧａＮ層１３１は、例えば、スパッタ法、ＭＯＣＶＤ法又はＭＢＥ法等により形成できる。このとき、ｎ型ＧａＮ層１３１は、窒化物半導体層１１０の上だけなく、Ａｌ２Ｏ３層１５２の上にも堆積する。例えば、ｎ型ドーパントの濃度は１×１０１７ｃｍ－３以上であり、ｎ型ドーパントはＳｉ又はＧｅである。
窒化物半導体層１１０のＮ極性面上において、ｎ型ＧａＮ層１３１はＮ極性面を成長面として結晶成長する。従って、窒化物半導体層１１０のＮ極性面上においてｎ型ＧａＮ層１３１の表面はＮ極性面となり、裏面はＧａ極性面となる。
次に、図７に示すように、絶縁層１２１及びｎ型ＧａＮ層１３１の開口１５２Ｓ、１５１Ｓ及び１２１Ｓから露出した面の上と、開口１５２Ｄ、１５１Ｄ及び１２１Ｄから露出した面の上とに金属層１３２を形成する。金属層１３２は、例えば、蒸着法等により形成できる。このとき、金属層１３２は、Ａｌ２Ｏ３層１５２の上のｎ型ＧａＮ層１３１の上にも堆積する。金属層１３２は、例えば、順に積層されたＴａ膜、Ａｌ膜及びＴａ膜の積層体を含む。金属層１３２が、例えば、順に積層されたＴｉ膜、Ａｌ膜及びＴｉ膜の積層体を含んでもよい。金属層１３２は、ｎ型ＧａＮ層１３１Ｓと絶縁層１２１との境界線１２４Ｓと、ｎ型ＧａＮ層１３１Ｄと絶縁層１２１との境界線１２４Ｄとを覆うように形成する。
ｎ型ＧａＮ層１３１及び金属層１３２は、同一の成膜装置を用いて連続して形成してもよい。
次に、図８に示すように、酸性溶液を用いてＺｎＯ層１５１を除去する。酸性溶液は、例えば塩酸（ＨＣｌ）又はリン酸（Ｈ３ＰＯ４）を含む。ＺｎＯ層１５１の除去に伴って、ＺｎＯ層１５１の上のＡｌ２Ｏ３層１５２、ｎ型ＧａＮ層１３１及び金属層１３２も除去される。この結果、開口１２１Ｓ及び１２１Ｄ内にｎ型ＧａＮ層１３１が残り、開口１２１Ｓ内にｎ型ＧａＮ層１３１Ｓが形成され、開口１２１Ｄ内にｎ型ＧａＮ層１３１Ｄが形成される。また、絶縁層１２１及びｎ型ＧａＮ層１３１Ｓの上と、絶縁層１２１及びｎ型ＧａＮ層１３１Ｄの上とに金属層１３２が残る。つまり、リフトオフが行われる。次いで、熱処理によって金属層１３２を合金化（アロイ）する。この結果、ｎ型ＧａＮ層１３１Ｓに接触するソース電極１３２Ｓがｎ型ＧａＮ層１３１Ｓの上に形成され、ｎ型ＧａＮ層１３１Ｄに接触するドレイン電極１３２Ｄがｎ型ＧａＮ層１３１Ｄの上に形成される。ソース電極１３２Ｓはｎ型ＧａＮ層１３１Ｓにオーミック接触し、ドレイン電極１３２Ｄはｎ型ＧａＮ層１３１Ｄにオーミック接触する。
次に、図９に示すように、ソース電極１３２Ｓ及びドレイン電極１３２Ｄを覆う絶縁層１４２を絶縁層１２１の上に形成する。絶縁層１４２は、例えばプラズマＣＶＤ法等により形成できる。次に、絶縁層１４２の上にゲート電極１４１を形成する。ゲート電極１４１は、平面視でソース電極１３２Ｓとドレイン電極１３２Ｄとの間に形成する。ゲート電極１４１は、例えば、順に積層されたＮｉ膜、Ｐｄ膜及びＡｕ膜の積層体を含む。ゲート電極１４１の形成の際には、例えばゲート電極１４１を形成する領域に開口が形成された成長マスク（図示せず）を用いた金属層の成膜を行い、その後に成長マスクを、その上に形成された金属層（図示せず）と共に除去する。つまり、リフトオフを行う。
このようにして半導体装置１００を製造できる。
第１実施形態では、マスクであるＺｎＯ層１５１及びＡｌ２Ｏ３層１５２の除去の前に、ｎ型ＧａＮ層１３１Ｓ及び１３１Ｄが金属層１３２により覆われる。金属層１３２のソース電極１３２Ｓとなる部分は、ｎ型ＧａＮ層１３１Ｓと絶縁層１２１との境界線１２４Ｓに接し、ｎ型ＧａＮ層１３１Ｓと絶縁層１２１との境界線１２４Ｓを覆う。金属層１３２のドレイン電極１３２Ｄとなる部分は、ｎ型ＧａＮ層１３１Ｄと絶縁層１２１との境界線１２４Ｄに接し、ｎ型ＧａＮ層１３１Ｄと絶縁層１２１との境界線１２４Ｄを覆う。従って、ＺｎＯ層１５１及びＡｌ２Ｏ３層１５２の除去に用いられる薬液からｎ型ＧａＮ層１３１Ｓ及び１３１Ｄの表面が保護され、ｎ型ＧａＮ層１３１Ｓ及び１３１Ｄの表面のダメージを抑制できる。
第１実施形態では、ｎ型ＧａＮ層１３１Ｓ及び１３１Ｄの上面はＮ極性の面であり、チャネル層１１３がバリア層１１２よりも上方にある。このため、チャネル領域１１３ｃとソース電極１３２Ｓ及びドレイン電極１３２Ｄとの間の距離を短縮しやすく、低抵抗化を実現しやすい。
また、ゲート電極１４１が絶縁層１４２の上に形成され、窒化物半導体層１１０とは非接触である。このため、いわゆるＭＩＳ構造を構成できる。
（第２実施形態）
次に、第２実施形態について説明する。第２実施形態はＧａＮ系ＨＥＭＴを含む半導体装置に関する。図１０は、第２実施形態に係る半導体装置を示す断面図である。
次に、第２実施形態について説明する。第２実施形態はＧａＮ系ＨＥＭＴを含む半導体装置に関する。図１０は、第２実施形態に係る半導体装置を示す断面図である。
第２実施形態に係る半導体装置２００は、図１０に示すように、主として、基板２０１と、窒化物半導体層２１０と、絶縁層１２１と、ｎ型ＧａＮ層２３１Ｓと、ｎ型ＧａＮ層２３１Ｄと、ゲート電極１４１と、ソース電極１３２Ｓと、ドレイン電極１３２Ｄと、絶縁層１４２とを有する。
基板２０１は、例えばＧａＮ系半導体の成長用基板であり、一例では半絶縁性のＳｉＣ基板である。基板２０１がＳｉＣ基板である場合、基板２０１の表面はシリコン（Ｓｉ）極性面である。基板２０１の表面がＳｉ極性面である場合、窒化物半導体層２１０は、Ｇａ極性面を成長面として結晶成長することができる。
窒化物半導体層２１０は、チャネル層２１１と、バリア層２１２と、キャップ層２１３とを有する。窒化物半導体層２１０は第１窒化物半導体層の一例である。
チャネル層２１１は、例えばＧａＮ層である。チャネル層２１１の厚さは、例えば２００ｎｍ以上かつ２０００ｎｍ以下の範囲内であり、一実施例では１０００ｎｍである。チャネル層２１１と基板２０１の間にバッファ層があってもよい。
バリア層２１２は、例えばＡｌＧａＮ層である。バリア層２１２のバンドギャップは、チャネル層２１１のバンドギャップよりも大きい。バリア層２１２の厚さは、例えば５ｎｍ以上かつ３０ｎｍ以下の範囲内であり、一実施例では１５ｎｍである。バリア層２１２がＡｌｘＧａ１－ｘＮ層である場合、そのＡｌ組成ｘは例えば０．１５以上０．３５以下であり、一実施例では０．２５である。チャネル層２１１とバリア層２１２との間にはそれらの格子定数の相違から歪が生じ、この歪が両者の界面にピエゾ電荷を誘起する。これにより、チャネル層２１１内におけるバリア層２１２側の領域に２ＤＥＧが生じ、チャネル領域２１１ｃが形成される。ＡｌＧａＮ層に代えて、ＩｎＡｌＮ層又はＩｎＡｌＧａＮ層が用いられてもよい。また、チャネル層２１１とバリア層２１２との間にスペーサ層があってもよい。スペーサ層は、例えばＡｌＮ層である。スペーサ層の厚さは、例えば０．５ｎｍ以上かつ３．０ｎｍ以下の範囲内であり、一実施例では１．０ｎｍである。
キャップ層２１３は、例えばＧａＮ層である。キャップ層２１３の厚さは、例えば０ｎｍ以上かつ５ｎｍ以下の範囲内であり、一実施例では２ｎｍである。キャップ層２１３の表面は、窒化物半導体層２１０の表面２１０Ａを構成する。表面２１０Ａは第１主面の一例である。
ＳｉＣ基板のＳｉ極性面上において、チャネル層２１１、バリア層２１２及びキャップ層２１３は、Ｇａ極性面を成長面として結晶成長する。従って、チャネル層２１１、バリア層２１２及びキャップ層２１３の各々の表面はＧａ極性面となり、各々の裏面はＮ極性面となる。
窒化物半導体層２１０に凹部２１０Ｓ及び２１０Ｄが形成されている。凹部２１０Ｓ及び２１０Ｄは、チャネル領域２１１ｃを貫通する深さで形成されている。つまり、窒化物半導体層２１０の表面２１０Ａを基準として、凹部２１０Ｓ及び２１０Ｄの深さは、チャネル領域２１１ｃの深さよりも大きい。なお、凹部２１０Ｓ及び２１０Ｄの底面がバリア層２１２内に位置してもよい。
絶縁層１２１は、窒化物半導体層２１０の表面２１０Ａに接する。絶縁層１２１に開口１２１Ｓ及び１２１Ｄが形成されている。開口１２１Ｓは凹部２１０Ｓに繋がり、開口１２１Ｄは凹部２１０Ｄに繋がる。
ｎ型ＧａＮ層２３１Ｓは凹部２１０Ｓ及び開口１２１Ｓ内で窒化物半導体層２１０上に形成されている。ｎ型ＧａＮ層２３１Ｄは凹部２１０Ｄ及び開口１２１Ｄ内で窒化物半導体層２１０上に形成されている。ｎ型ＧａＮ層２３１Ｓ及び２３１Ｄはｎ型不純物としてＧｅ又はＳｉを含有する。ｎ型ＧａＮ層２３１Ｓ及び２３１Ｄは第２窒化物半導体層又は第３窒化物半導体層の一例である。
ソース電極１３２Ｓはｎ型ＧａＮ層２３１Ｓの上に形成されている。ソース電極１３２Ｓはｎ型ＧａＮ層２３１Ｓに接触している。ソース電極１３２Ｓはｎ型ＧａＮ層２３１Ｓにオーミック接触する。ソース電極１３２Ｓは、ｎ型ＧａＮ層２３１Ｓと絶縁層１２１との境界線２２４Ｓに接し、ｎ型ＧａＮ層２３１Ｓと絶縁層１２１との境界線２２４Ｓを覆う。境界線２２４Ｓは、ｎ型ＧａＮ層２３１Ｓと絶縁層１２１との界面を構成する線であり、当該界面のうち窒化物半導体層２１０から離れた端部に位置する。
ドレイン電極１３２Ｄはｎ型ＧａＮ層２３１Ｄの上に形成されている。ドレイン電極１３２Ｄはｎ型ＧａＮ層２３１Ｄに接触している。ドレイン電極１３２Ｄはｎ型ＧａＮ層２３１Ｄにオーミック接触する。ドレイン電極１３２Ｄは、ｎ型ＧａＮ層２３１Ｄと絶縁層１２１との境界線２２４Ｄに接し、ｎ型ＧａＮ層２３１Ｄと絶縁層１２１との境界線２２４Ｄを覆う。境界線２２４Ｄは、ｎ型ＧａＮ層２３１Ｄと絶縁層１２１との界面を構成する線であり、当該界面のうち窒化物半導体層２１０から離れた端部に位置する。
絶縁層１４２は絶縁層１２１の上に形成されている。絶縁層１４２は、ソース電極１３２Ｓ及びドレイン電極１３２Ｄを覆う。平面視で、ソース電極１３２Ｓとドレイン電極１３２Ｄとの間で絶縁層１４２及び１２１に開口１２１Ｇが形成されている。開口１２１Ｇから窒化物半導体層２１０の一部が露出する。ゲート電極１４１は、開口１２１Ｇを通じて窒化物半導体層２１０に接するように絶縁層１４２の上に形成されている。ゲート電極１４１は窒化物半導体層２１０にショットキー接触する。開口１２１Ｇは第３開口の一例である。
他の構成は第１実施形態と同様である。
次に、第２実施形態に係る半導体装置２００の製造方法について説明する。図１１～図１８は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
まず、図１１に示すように、例えばＭＯＣＶＤ法により、基板２０１の上に窒化物半導体層２１０を形成する。窒化物半導体層２１０の形成では、チャネル層２１１、バリア層２１２及びキャップ層２１３を順に形成する。チャネル層２１１とバリア層２１２との間にはそれらの格子定数の相違から歪が生じ、この歪が両者の界面にピエゾ電荷を誘起する。これにより、チャネル層２１１内におけるバリア層２１２側の領域に２ＤＥＧが生じ、チャネル領域２１１ｃが形成される。
次に、窒化物半導体層２１０の表面２１０Ａに接する絶縁層１２１を形成する。絶縁層１２１は、例えば減圧ＣＶＤ法により形成できる。絶縁層１２１は、例えばＭＯＣＶＤ法により、キャップ層２１３の表面を大気に曝露することなく、チャネル層２１１、バリア層２１２及びキャップ層２１３に連続して形成してもよい。
次に、図１２に示すように、絶縁層１２１の上に酸化亜鉛（ＺｎＯ）層１５１を形成する。次に、ＺｎＯ層１５１の上にＡｌ２Ｏ３層１５２を形成する。次に、Ａｌ２Ｏ３層１５２の上にレジストパターン１６０を形成する。レジストパターン１６０は、ソース用の開口１６０Ｓ及びドレイン用の開口１６０Ｄを有する。
次に、図１３に示すように、レジストパターン１６０をマスクとして用いて、Ａｌ２Ｏ３層１５２、ＺｎＯ層１５１及び絶縁層１２１をエッチングする。この結果、開口１６０Ｓの下方において、Ａｌ２Ｏ３層１５２、ＺｎＯ層１５１、絶縁層１２１に、それぞれ開口１５２Ｓ、１５１Ｓ、１２１Ｓが形成される。また、開口１６０Ｄの下方において、Ａｌ２Ｏ３層１５２、ＺｎＯ層１５１、絶縁層１２１に、それぞれ開口１５２Ｄ、１５１Ｄ、１２１Ｄが形成される。開口１５２Ｓ、１５１Ｓ、１２１Ｓから窒化物半導体層２１０の一部が露出し、開口１５２Ｄ、１５１Ｄ、１２１Ｄから窒化物半導体層２１０の他の一部が露出する。
次に、レジストパターン１６０をマスクとして用いて、窒化物半導体層２１０をエッチングすることで、窒化物半導体層２１０に、開口１５２Ｓ、１５１Ｓ及び１２１Ｓに繋がる凹部２１０Ｓと、開口１５２Ｄ、１５１Ｄ及び１２１Ｄに繋がる凹部２１０Ｄとを形成する。このエッチングは、例えば塩素系ガスを用いたＲＩＥである。このエッチングが水素（Ｈ２）及びアンモニア（ＮＨ３）を含む混合雰囲気中にて行われてもよい。例えば、凹部２１０Ｓ及び２１０Ｄは、チャネル領域２１１ｃを貫通する深さで形成する。凹部２１０Ｓ及び２１０Ｄをチャネル領域２１１ｃに達しない深さで形成してもよい。
第１実施形態と同様に、開口１５２Ｓ及び１５２Ｄが形成されたＡｌ２Ｏ３層１５２並びに開口１５１Ｓ及び１５１Ｄが形成されたＺｎＯ層１５１は絶縁層１２１のエッチング時のマスクとして機能できる。従って、Ａｌ２Ｏ３層１５２のエッチング前にレジストパターン１６０を除去してもよい。開口１５２Ｓ及び１５２Ｄが形成されたＡｌ２Ｏ３層１５２並びに開口１５１Ｓ及び１５１Ｄが形成されたＺｎＯ層１５１はマスクの一例である。開口１５１Ｓ及び１５２Ｓの組み合わせ及び開口１５１Ｄ及び１５２Ｄの組み合わせは第１マスク開口又は第２マスク開口の一例である。
次に、図１４に示すように、第１実施形態と同様に、薬液を用いてレジストパターン１６０を除去するとともに、開口１５１Ｓ及び１５２Ｄを広げる。
次に、図１５に示すように、窒化物半導体層２１０の開口１５２Ｓ、１５１Ｓ及び１２１Ｓから露出した面の上と、開口１５２Ｄ、１５１Ｄ及び１２１Ｄから露出した面の上とにｎ型ＧａＮ層２３１を形成する。ｎ型ＧａＮ層２３１の上面は、絶縁層１２１の上面と面一にしてもよく、面一にしなくてもよい。ｎ型ＧａＮ層２３１は、例えば、スパッタ法、ＭＯＣＶＤ法又はＭＢＥ法等により形成できる。このとき、ｎ型ＧａＮ層２３１は、窒化物半導体層２１０の上だけなく、Ａｌ２Ｏ３層１５２の上にも堆積する。例えば、ｎ型ドーパントの濃度は１×１０１７ｃｍ－３以上であり、ｎ型ドーパントはＳｉ又はＧｅである。
窒化物半導体層２１０のＧａ極性面上において、ｎ型ＧａＮ層２３１はＧａ極性面を成長面として結晶成長する。従って、窒化物半導体層２１０のＧａ極性面上においてｎ型ＧａＮ層２３１の表面はＧａ極性面となり、裏面はＮ極性面となる。
次に、図１６に示すように、第１実施形態と同様に、絶縁層１２１及びｎ型ＧａＮ層２３１の開口１５２Ｓ、１５１Ｓ及び１２１Ｓから露出した面の上と、開口１５２Ｄ、１５１Ｄ及び１２１Ｄから露出した面の上とに金属層１３２を形成する。金属層１３２は、ｎ型ＧａＮ層２３１Ｓと絶縁層１２１との境界線２２４Ｓと、ｎ型ＧａＮ層２３１Ｄと絶縁層１２１との境界線２２４Ｄとを覆うように形成する。このとき、金属層１３２は、Ａｌ２Ｏ３層１５２の上のｎ型ＧａＮ層２３１の上にも堆積する。
ｎ型ＧａＮ層２３１及び金属層１３２は、同一の成膜装置を用いて連続して形成してもよい。
次に、図１７に示すように、酸性溶液を用いてＺｎＯ層１５１を除去する。ＺｎＯ層１５１の除去に伴って、ＺｎＯ層１５１の上のＡｌ２Ｏ３層１５２、ｎ型ＧａＮ層２３１及び金属層１３２も除去される。この結果、開口１２１Ｓ、凹部２１０Ｓ、開口１２１Ｄ及び凹部２１０Ｄ内にｎ型ＧａＮ層２３１が残り、開口１２１Ｓ及び凹部２１０Ｓ内にｎ型ＧａＮ層２３１Ｓが形成され、開口１２１Ｄ及び凹部２１０Ｄ内にｎ型ＧａＮ層２３１Ｄが形成される。また、絶縁層１２１及びｎ型ＧａＮ層２３１Ｓの上と、絶縁層１２１及びｎ型ＧａＮ層２３１Ｄの上とに金属層１３２が残る。つまり、リフトオフが行われる。次いで、熱処理によって金属層１３２を合金化（アロイ）する。この結果、ｎ型ＧａＮ層２３１Ｓに接触するソース電極１３２Ｓがｎ型ＧａＮ層２３１Ｓの上に形成され、ｎ型ＧａＮ層２３１Ｄに接触するドレイン電極１３２Ｄがｎ型ＧａＮ層２３１Ｄの上に形成される。ソース電極１３２Ｓはｎ型ＧａＮ層２３１Ｓにオーミック接触し、ドレイン電極１３２Ｄはｎ型ＧａＮ層２３１Ｄにオーミック接触する。
次に、図１８に示すように、第１実施形態と同様に、絶縁層１４２を絶縁層１２１の上に形成する。次に、平面視でソース電極１３２Ｓとドレイン電極１３２Ｄとの間で絶縁層１４２及び１２１に開口１２１Ｇを形成する。開口１２１Ｇから窒化物半導体層２１０の一部が露出する。次に、開口１２１Ｇを通じて窒化物半導体層２１０に接するゲート電極１４１を形成する。ゲート電極１４１は、第１実施形態と同様の方法で形成できる。
このようにして半導体装置２００を製造できる。
第２実施形態に係る半導体装置２００では、マスクであるＺｎＯ層１５１及びＡｌ２Ｏ３層１５２の除去の前に、ｎ型ＧａＮ層２３１Ｓ及び２３１Ｄが金属層１３２により覆われる。金属層１３２のソース電極１３２Ｓとなる部分は、ｎ型ＧａＮ層２３１Ｓと絶縁層１２１との境界線２２４Ｓに接し、ｎ型ＧａＮ層２３１Ｓと絶縁層１２１との境界線２２４Ｓを覆う。金属層１３２のドレイン電極１３２Ｄとなる部分は、ｎ型ＧａＮ層２３１Ｄと絶縁層１２１との境界線２２４Ｄに接し、ｎ型ＧａＮ層２３１Ｄと絶縁層１２１との境界線２２４Ｄを覆う。従って、ＺｎＯ層１５１及びＡｌ２Ｏ３層１５２の除去に用いられる薬液からｎ型ＧａＮ層２３１Ｓ及び２３１Ｄの表面が保護され、ｎ型ＧａＮ層２３１Ｓ及び２３１Ｄの表面のダメージを抑制できる。
第２実施形態では、ｎ型ＧａＮ層２３１Ｓ及び２３１Ｄの上面はＧａ極性の面である。このため、ｎ型ＧａＮ層２３１Ｓ及び２３１Ｄの上面に良好なエッチング耐性を得やすい。
また、ゲート電極１４１が開口１２１Ｇを通じて窒化物半導体層２１０に接触している。このため、いわゆるＭＥＳ構造を構成できる。
以上、実施形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
１００、２００：半導体装置
１０１、２０１：基板
１１０、２１０：窒化物半導体層
１１０Ａ、２１０Ａ：表面
１１１：バッファ層
１１２、２１２：バリア層
１１３、２１１：チャネル層
１１３ｃ、２１１ｃ：チャネル領域
１２１、１４２：絶縁層
１２１Ｄ、１２１Ｇ、１２１Ｓ、１５１Ｄ、１５１Ｓ、１５２Ｄ、１５２Ｓ、１６０Ｄ、１６０Ｓ：開口
１２４Ｄ、１２４Ｓ、２２４Ｄ、２２４Ｓ：境界線
１３１、１３１Ｄ、１３１Ｓ、２３１、２３１Ｄ、２３１Ｓ：ｎ型ＧａＮ層
１３２：金属層
１３２Ｄ：ドレイン電極
１３２Ｓ：ソース電極
１４１：ゲート電極
１５１：ＺｎＯ層
１５２：Ａｌ２Ｏ３層
１６０：レジストパターン
２１０Ｄ、２１０Ｓ：凹部
２１３：キャップ層
１０１、２０１：基板
１１０、２１０：窒化物半導体層
１１０Ａ、２１０Ａ：表面
１１１：バッファ層
１１２、２１２：バリア層
１１３、２１１：チャネル層
１１３ｃ、２１１ｃ：チャネル領域
１２１、１４２：絶縁層
１２１Ｄ、１２１Ｇ、１２１Ｓ、１５１Ｄ、１５１Ｓ、１５２Ｄ、１５２Ｓ、１６０Ｄ、１６０Ｓ：開口
１２４Ｄ、１２４Ｓ、２２４Ｄ、２２４Ｓ：境界線
１３１、１３１Ｄ、１３１Ｓ、２３１、２３１Ｄ、２３１Ｓ：ｎ型ＧａＮ層
１３２：金属層
１３２Ｄ：ドレイン電極
１３２Ｓ：ソース電極
１４１：ゲート電極
１５１：ＺｎＯ層
１５２：Ａｌ２Ｏ３層
１６０：レジストパターン
２１０Ｄ、２１０Ｓ：凹部
２１３：キャップ層
Claims (7)
- 第１主面を有する第１窒化物半導体層の上に第１絶縁層を形成する工程と、
前記第１絶縁層の上に前記第１絶縁層の一部が露出する第１マスク開口を備えたマスクを形成する工程と、
前記第１マスク開口を通じて、前記第１絶縁層に前記第１窒化物半導体層の一部が露出する第１開口を形成する工程と、
前記第１マスク開口を通じて、前記第１開口の内側で前記第１窒化物半導体層の上に第２窒化物半導体層を形成する工程と、
前記第１マスク開口を通じて、前記第２窒化物半導体層の上に前記第２窒化物半導体層と前記第１絶縁層との境界線を覆うように第１電極を形成する工程と、
前記第１電極を形成する工程の後に前記マスクを除去する工程と、
を有する半導体装置の製造方法。 - 前記マスクは、前記第１絶縁層の他の一部が露出する第２マスク開口を備え、
前記第１開口を形成する工程と同時に、前記第２マスク開口を通じて、前記第１絶縁層に前記第１窒化物半導体層の他の一部が露出する第２開口を形成する工程と、
前記第２窒化物半導体層を形成する工程と同時に、前記第２マスク開口を通じて、前記第２開口の内側で前記第１窒化物半導体層の上に第３窒化物半導体層を形成する工程と、
前記第１電極を形成する工程と同時に、前記第２マスク開口を通じて、前記第３窒化物半導体層の上に前記第３窒化物半導体層と前記第１絶縁層との境界線を覆うように第２電極を形成する工程と、
を有する請求項１に記載の半導体装置の製造方法。 - 前記第１電極を形成する工程の後に、
前記第１電極を覆う第２絶縁層を前記第１絶縁層の上に形成する工程と、
前記第２絶縁層の上にゲート電極を形成する工程と、
を有する請求項１又は請求項２に記載の半導体装置の製造方法。 - 前記第２窒化物半導体層の上面はＮ極性の面である請求項３に記載の半導体装置の製造方法。
- 前記第２絶縁層を形成する工程と前記ゲート電極を形成する工程との間に、前記第２絶縁層及び前記第１絶縁層に第３開口を形成する工程を有し、
前記ゲート電極は、前記第３開口を通じて前記第１窒化物半導体層に接触するように形成される請求項３に記載の半導体装置の製造方法。 - 前記第２窒化物半導体層の上面はＧａ極性の面である請求項５に記載の半導体装置の製造方法。
- 第１主面を有する第１窒化物半導体層と、
前記第１窒化物半導体層の上に設けられ、前記第１窒化物半導体層の一部が露出する開口が設けられた絶縁層と、
前記開口の内側で前記第１窒化物半導体層の上に設けられた第２窒化物半導体層と、
前記第２窒化物半導体層の上に設けられ、前記第２窒化物半導体層と前記絶縁層との境界線を覆う電極と、
を有する半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022163960A JP2024057312A (ja) | 2022-10-12 | 2022-10-12 | 半導体装置及び半導体装置の製造方法 |
| US18/364,117 US20240128352A1 (en) | 2022-10-12 | 2023-08-02 | Semiconductor device and method for manufacturing semiconductor device |
| CN202311003456.9A CN117877979A (zh) | 2022-10-12 | 2023-08-10 | 半导体装置以及半导体装置的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022163960A JP2024057312A (ja) | 2022-10-12 | 2022-10-12 | 半導体装置及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2024057312A true JP2024057312A (ja) | 2024-04-24 |
Family
ID=90583550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2022163960A Pending JP2024057312A (ja) | 2022-10-12 | 2022-10-12 | 半導体装置及び半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20240128352A1 (ja) |
| JP (1) | JP2024057312A (ja) |
| CN (1) | CN117877979A (ja) |
-
2022
- 2022-10-12 JP JP2022163960A patent/JP2024057312A/ja active Pending
-
2023
- 2023-08-02 US US18/364,117 patent/US20240128352A1/en active Pending
- 2023-08-10 CN CN202311003456.9A patent/CN117877979A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| CN117877979A (zh) | 2024-04-12 |
| US20240128352A1 (en) | 2024-04-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8519441B2 (en) | High speed high power nitride semiconductor device | |
| EP3413353B1 (en) | Normally-off hemt transistor with selective generation of 2deg channel, and manufacturing method thereof | |
| KR101124937B1 (ko) | 질화물계 트랜지스터를 위한 캡층 및/또는 패시베이션층,트랜지스터 구조 및 그 제조방법 | |
| US8680580B2 (en) | Field effect transistor and process for manufacturing same | |
| KR101357477B1 (ko) | 화합물 반도체 장치 및 그 제조 방법 | |
| KR101365302B1 (ko) | 화합물 반도체 장치 및 그 제조 방법 | |
| JP5919626B2 (ja) | 化合物半導体装置及びその製造方法 | |
| US8653563B2 (en) | Semiconductor device | |
| JP2007165431A (ja) | 電界効果型トランジスタおよびその製造方法 | |
| US10211323B2 (en) | Hemt having heavily doped N-type regions and process of forming the same | |
| JP2013527987A (ja) | 改良された接着力を有する半導体デバイス及びその製造方法 | |
| CN116490979A (zh) | 半导体结构及其制作方法 | |
| WO2023035102A1 (en) | Nitride-based semiconductor device and method for manufacturing thereof | |
| CN113745333A (zh) | 一种含δ掺杂势垒层的常关型氧化镓基MIS-HEMT器件及其制备方法 | |
| US20240128352A1 (en) | Semiconductor device and method for manufacturing semiconductor device | |
| US20240128326A1 (en) | Semiconductor device and method for manufacturing semiconductor device | |
| TW202416400A (zh) | 半導體裝置及半導體裝置之製造方法 | |
| US20230036388A1 (en) | Method of manufacturing semiconductor device | |
| US11876120B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| TWI832676B (zh) | 高電子遷移率電晶體之製造方法 | |
| WO2024065148A1 (en) | Nitride-based semiconductor device and method for manufacturing thereof | |
| US20230015133A1 (en) | Semi-conductor structure and manufacturing method thereof | |
| CN117747653A (zh) | 氮化镓功率元件 |