JP6671124B2 - 窒化物半導体デバイス - Google Patents

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Description

本発明は、窒化物半導体デバイスに関する。
たとえば、特許文献１は、ＨＥＭＴを開示している。このＨＥＭＴは、基板上に、ＧａＮからなる低温バッファ層と、ＧａＮからなるバッファ層と、ＧａＮからなる電子走行層と、ＡｌＧａＮからなる電子供給層とをこの順に積層して形成されたヘテロ接合構造を有している。また、ＨＥＭＴは、電子供給層上にソース電極、ゲート電極およびドレイン電極を備えている。
当該ＨＥＭＴでは、電子供給層は電子走行層に比べてバンドギャップエネルギーが大きく、この２つの層のヘテロ接合界面下に二次元電子ガス層が形成される。二次元電子ガス層が、キャリアとして利用される。すなわち、ソース電極とドレイン電極とを作動させた場合、電子走行層に供給された電子が二次元電子ガス層中を高速走行してドレイン電極まで移動する。このとき、ゲート印加電圧を制御してゲート電極下の空乏層の厚さを変化させることで、ソース電極からドレイン電極へ移動する電子、すなわちドレイン電流を制御することができる。
特許第５０６４８２４号公報
この種のＨＥＭＴの中で、ノーマリオフ型といわれるものがある。ノーマリオフ型ＨＥＭＴは、文字通り解釈すれば、ゲート印加電圧Ｖｇ＝０Ｖのときにドレイン電流が全く流れないデバイスである。しかしながら、ゲート印加電圧Ｖｇ＝０Ｖのときでも、微小なドレイン電流が流れたり、誤ってオンしたりすることがある。そのため、より完全に近いノーマリオフ型のＨＥＭＴの開発が望まれている。
一方、ゲート絶縁膜を厚くしてゲート閾値電圧Ｖｔｈを高くすることによって、上記の問題を解決できるかもしれないが、ゲート絶縁膜を厚くすると相互コンダクタンスｇｍが低下し、ＨＥＭＴの高速動作に悪影響を与えるおそれがある。
本発明の一実施形態は、高速動作に与える影響が少なく、ゲート閾値電圧Ｖｔｈを高くできる窒化物半導体デバイスを提供する。
本発明の一実施形態は、電子走行層、前記電子走行層に接し、前記電子走行層とは異なる組成を有する電子供給層を含む窒化物半導体層と、前記窒化物半導体層上のゲート電極と、前記ゲート電極と前記窒化物半導体層との間のゲート絶縁膜とを含み、前記ゲート絶縁膜と前記ゲート電極との界面から深さ２５０ｎｍまでの領域に、１．０×１０１６ｃｍ−３以上の深いアクセプタ濃度を有する領域を含む、窒化物半導体デバイスを提供する。
本発明の一実施形態は、電子走行層、前記電子走行層に接し、前記電子走行層とは異なる組成を有する電子供給層を含む窒化物半導体層と、前記窒化物半導体層上のゲート電極と、前記ゲート電極と前記窒化物半導体層との間のゲート絶縁膜とを含み、前記ゲート絶縁膜と前記ゲート電極との界面から深さ２５０ｎｍまでの領域に、１．０×１０１６ｃｍ−３以上の炭素濃度を有する領域を含む、窒化物半導体デバイスを提供する。
本発明の一実施形態では、前記深さ２５０ｎｍまでの領域に、ＮＤＡ＋ＮＡ−ＮＤＤ−ＮＤの値が１．０×１０１６ｃｍ−３以上である領域を含んでいてもよい。
（なお、ＮＡ：浅いアクセプタ濃度、ＮＤＡ：深いアクセプタ濃度、ＮＤ：浅いドナー濃度、ＮＤＤ：深いドナー濃度である。）
本発明の一実施形態では、前記深さ２５０ｎｍまでの領域に、ＮＤＡ−ＮＤ−ＮＤＤの値が１．０×１０１６ｃｍ−３以上である領域を含んでいてもよい。
（なお、ＮＤＡ：深いアクセプタ濃度、ＮＤ：浅いドナー濃度、ＮＤＤ：深いドナー濃度である。）
本発明の一実施形態では、前記ゲート電極の仕事関数ΦＭが５．０ｅＶ以下であってもよい。
本発明の一実施形態では、前記ゲート絶縁膜の厚さｄ（ｎｍ）と前記ゲート絶縁膜の比誘電率をεとの関係が、ｄ／ε≦２５であってもよい。
本発明の一実施形態は、電子走行層、前記電子走行層に接し、前記電子走行層とは異なる組成を有する電子供給層を含む窒化物半導体層と、前記窒化物半導体層上のゲート電極と、前記ゲート電極と前記窒化物半導体層との間のゲート絶縁膜とを含み、前記ゲート絶縁膜と前記ゲート電極との界面から深さ１５０ｎｍまでの領域に、３．０×１０１６ｃｍ−３以上の深いアクセプタ濃度を有する領域を含む、窒化物半導体デバイスを提供する。
本発明の一実施形態は、電子走行層、前記電子走行層に接し、前記電子走行層とは異なる組成を有する電子供給層を含む窒化物半導体層と、前記窒化物半導体層上のゲート電極と、前記ゲート電極と前記窒化物半導体層との間のゲート絶縁膜とを含み、前記ゲート絶縁膜と前記ゲート電極との界面から深さ１５０ｎｍまでの領域に、３．０×１０１６ｃｍ−３以上の炭素濃度を有する領域を含む、窒化物半導体デバイスを提供する。
本発明の一実施形態では、前記深さ１５０ｎｍまでの領域に、ＮＤＡ＋ＮＡ−ＮＤＤ−ＮＤの値が３．０×１０１６ｃｍ−３以上である領域を含んでいてもよい。
（なお、ＮＡ：浅いアクセプタ濃度、ＮＤＡ：深いアクセプタ濃度、ＮＤ：浅いドナー濃度、ＮＤＤ：深いドナー濃度である。）
本発明の一実施形態では、前記深さ１５０ｎｍまでの領域に、ＮＤＡ−ＮＤ−ＮＤＤの値が３．０×１０１６ｃｍ−３以上である領域を含んでいてもよい。
（なお、ＮＤＡ：深いアクセプタ濃度、ＮＤ：浅いドナー濃度、ＮＤＤ：深いドナー濃度である。）
本発明の一実施形態では、前記ゲート電極の仕事関数ΦＭが４．５ｅＶ以下であってもよい。
本発明の一実施形態では、前記ゲート絶縁膜の厚さｄ（ｎｍ）と前記ゲート絶縁膜の比誘電率をεとの関係が、ｄ／ε≦２５であってもよい。
本発明の一実施形態では、前記深いアクセプタ濃度または前記炭素濃度が、５．０×１０１６ｃｍ−３以下であってもよい。
本発明の一実施形態によれば、高速動作に与える影響が少なく、ゲート閾値電圧Ｖｔｈを高くできる窒化物半導体デバイスを提供することができる。
図１は、本発明の一実施形態に係る窒化物半導体デバイスを備える半導体パッケージの外観図である。 図２は、前記窒化物半導体デバイスの模式的な断面図である。 図３Ａ〜図３Ｃは、ＮＤＡ＋ＮＡ−ＮＤＤ−ＮＤの測定方法を説明するための図である。 図４Ａ〜図４Ｃは、電流が流れ出すまでの電子の動きを経時的に示すエネルギーバンド図である。 図５Ａは、従来のＧａＮ−ＨＥＭＴのＩｄ−Ｖｇ特性を示す図である。 図５Ｂは、本発明の一実施形態に係るＧａＮ−ＨＥＭＴのＩｄ−Ｖｇ特性を示す図である。 図６Ａは、半絶縁ＧａＮのフェルミ準位ＥＦの深いアクセプタ準位ＥＤＡに対する依存性を示す図である。 図６Ｂは、半絶縁ＧａＮのフェルミ準位ＥＦの深いアクセプタ濃度ＮＤＡに対する依存性を示す図である。 図７は、シミュレーションに用いたモデル構造の概略図である。 図８は、前記シミュレーションにおけるエネルギーバンド図である。 図９Ａ〜図９Ｃは、ＮＤＡ＋ＮＡ−ＮＤＤ−ＮＤ＝１．０×１０１６ｃｍ−３のときのシミュレーション結果を示す図である。 図１０Ａ〜図１０Ｃは、ＮＤＡ＋ＮＡ−ＮＤＤ−ＮＤ＝４．０×１０１６ｃｍ−３のときのシミュレーション結果を示す図である。 図１１は、ＮＤＡ＋ＮＡ−ＮＤＤ−ＮＤとゲート閾値電圧Ｖｔｈとの関係を示すグラフである。 図１２は、ＮＤＡ＋ＮＡ−ＮＤＤ−ＮＤとゲート閾値電圧Ｖｔｈとの関係を示すグラフである。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る窒化物半導体デバイス３を備える半導体パッケージ１の外観図である。
半導体パッケージ１は、端子フレーム２と、窒化物半導体デバイス３（チップ）と、樹脂パッケージ４とを含む。
端子フレーム２は、金属製の板状である。端子フレーム２は、窒化物半導体デバイス３を支持するベース部５（アイランド）と、ドレイン端子６と、ソース端子７と、ゲート端子８とを含む。ドレイン端子６は、ベース部５と一体的に形成されている。ドレイン端子６、ソース端子７およびゲート端子８は、それぞれ、ボンディングワイヤ９〜１１によって、窒化物半導体デバイス３のドレイン、ソースおよびゲートに電気的に接続されている。ソース端子７およびゲート端子８は、中央のドレイン端子６を挟むように配置されている。
樹脂パッケージ４は、たとえば、エポキシ樹脂など公知のモールド樹脂からなり、窒化物半導体デバイス３を封止している。樹脂パッケージ４は、窒化物半導体デバイス３と共に端子フレーム２のベース部５およびボンディングワイヤ９〜１１を覆っている。３本の端子６〜８の一部は、樹脂パッケージ４から露出している。
図２は、窒化物半導体デバイス３の模式的な断面図である。なお、図２は、図１の特定の位置での切断面を示しているものではなく、本実施形態の説明に必要と考えられる要素の集合体を一つの断面を示している。
窒化物半導体デバイス３は、基板１２と、基板１２の表面に形成されたバッファ層１３と、バッファ層１３上にエピタキシャル成長された電子走行層１４と、電子走行層１４上にエピタキシャル成長された電子供給層１５とを含む。さらに、窒化物半導体デバイス３は、電子供給層１５の表面を覆うゲート絶縁膜１６と、ゲート絶縁膜１６に形成されたコンタクト孔１７ａ，１８ａを貫通して電子供給層１５にオーミック接触しているオーミック電極としてのソース電極１７およびドレイン電極１８とを含む。ソース電極１７およびドレイン電極１８は、間隔を開けて配置されており、それらの間に、ゲート電極１９が配置されている。ゲート電極１９は、ゲート絶縁膜１６を介して電子供給層１５に対向している。
基板１２は、たとえば、導電性のシリコン基板であってもよい。導電性シリコン基板は、たとえば、１．０×１０１７ｃｍ−３〜１．０×１０２０ｃｍ−３（より具体的には１．０×１０１８ｃｍ−３程度）の不純物濃度を有していてもよい。
バッファ層１３は、第１バッファ層１３１と、第２バッファ層１３２とを積層した多層バッファ層であってもよい。第１バッファ層１３１は基板１２の表面に接しており、この第１バッファ層１３１の表面（基板１２とは反対側の表面）に第２バッファ層１３２が積層されている。第１バッファ層１３１は、本実施形態ではＡｌＮ膜で構成されており、その膜厚は、たとえば０．２μｍ程度であってもよい。第２バッファ層１３２は、本実施形態では、ＡｌＧａＮ膜で構成されており、その膜厚は、たとえば０．２μｍ程度であってもよい。
ゲート絶縁膜１６は、電子供給層１５の表面を覆うとともに、電子供給層１５の一部に選択的に形成された開口１５１に露出する電子走行層１４の表面にも形成されている。ゲート絶縁膜１６は、第１絶縁層１６１と、第２絶縁層１６２とを積層した多層ゲート絶縁膜であってもよい。第１絶縁層１６１は電子供給層１５の表面に接しており、この第１絶縁層１６１の表面（電子供給層１５とは反対側の表面）に第２絶縁層１６２が積層されている。第１絶縁層１６１は、本実施形態ではＳｉＮ膜で構成されており、その膜厚は、たとえば５００Å程度であってもよい。このような第１絶縁層１６１は、プラズマＣＶＤ（化学的気相成長）法、熱ＣＶＤ法、スパッタリングなどで形成することができる。第１絶縁層１６１には、開口１５１と連なって形成され、第２絶縁層１６２を入り込ませて電子走行層１４に接触させるための開口１６１ａが形成されている。第２絶縁層１６２は、本実施形態ではＳｉＯ２膜で構成されており、その膜厚は１００ｎｍ以下（好ましくは、１０ｎｍ〜５０ｎｍ）であってもよい。このような第２絶縁層１６２は、第１絶縁層１６１と同様に、プラズマＣＶＤ（化学的気相成長）法、熱ＣＶＤ法、スパッタリングなどで形成することができる。
また、ゲート絶縁膜１６は、全体として、その厚さｄ（ｎｍ）と比誘電率をεとの関係が、ｄ／ε≦２５であることが好ましい。この関係式を満たすことで、高い相互コンダクタンスｇｍを達成でき、低いゲート電圧でＨＥＭＴを駆動することができる。
電子走行層１４と電子供給層１５とは、Ａｌ組成の異なるIII族窒化物半導体（以下単に「窒化物半導体」と呼ぶ。）からなっている。たとえば、電子走行層１４は、ＧａＮ層からなっていてもよく、その厚さは、０．５μｍ程度であってもよい。電子供給層１５は、本実施形態では、ＡｌxＧａ1-xＮ層（０＜ｘ＜１）からなっており、その厚さは、たとえば５ｎｍ〜３０ｎｍ（より具体的には２０ｎｍ程度）である。
このように、電子走行層１４と電子供給層１５とは、Ａｌ組成の異なる窒化物半導体からなっていて、ヘテロ接合を形成していると共に、それらの間には格子不整合が生じている。そして、ヘテロ接合およびの格子不整合に起因する分極のために、電子走行層１４と電子供給層１５との界面に近い位置（たとえば界面から数Å程度の距離の位置）には、二次元電子ガス２０が広がっている。
電子走行層１４には、そのエネルギーバンド構造に関して、浅いドナー準位ＥＤ、深いドナー準位ＥＤＤ、浅いアクセプタ準位ＥＡ、深いアクセプタ準位ＥＤＡが形成されていてもよい。
浅いドナー準位ＥＤは、たとえば、電子走行層１４の伝導帯の下端（底）のエネルギ準位ＥＣから０．０２５ｅＶ以下の離れた位置でのエネルギ準位であり、深いドナー準位ＥＤＤと区別できるのであれば、単に「ドナー準位ＥＤ」と呼んでもよい。通常、この位置にドーピングされたドナーの電子は、室温（熱エネルギｋＴ＝０．０２４ｅＶ程度）でも伝導帯に励起されて自由電子となっている。浅いドナー準位ＥＤを形成するためにＧａＮ電子走行層１４にドーピングする不純物としては、たとえば、Ｓｉ、Ｏからなる群から選択される少なくとも一種が挙げられる。一方、深いドナー準位ＥＤＤは、たとえば、電子走行層１４の伝導帯の下端（底）のエネルギ準位ＥＣから０．０２５ｅＶ以上の離れた位置でのエネルギ準位である。つまり、深いドナー準位ＥＤＤは、励起に必要なイオン化エネルギが室温の熱エネルギよりも大きいドナーのドーピングによって形成されるものである。したがって、通常、この位置にドーピングされたドナーの電子は、室温において伝導帯に励起されず、ドナーに捉えられた状態となっている。
浅いアクセプタ準位ＥＡは、たとえば、電子走行層１４の価電子帯の上端（頂上）のエネルギ準位ＥＶから０．０２５ｅＶ以下の離れた位置でのエネルギ準位であり、深いアクセプタ準位ＥＤＡと区別できるのであれば、単に「アクセプタ準位ＥＡ」と呼んでもよい。通常、この位置にドーピングされたアクセプタの正孔は、室温（熱エネルギｋＴ＝０．０２４ｅＶ程度）でも価電子帯に励起されて自由正孔となっている。一方、深いアクセプタ準位ＥＤＡは、たとえば、電子走行層１４の価電子帯の上端（頂上）のエネルギ準位ＥＶから０．０２５ｅＶ以上の離れた位置でのエネルギ準位である。つまり、深いアクセプタ準位ＥＤＡは、励起に必要なイオン化エネルギが室温の熱エネルギよりも大きいアクセプタのドーピングによって形成されるものである。したがって、通常、この位置にドーピングされたアクセプタの正孔は、室温において価電子帯に励起されず、アクセプタに捉えられた状態となっている。
深いアクセプタ準位ＥＤＡを形成するためにＧａＮからなる電子走行層１４にドーピングする不純物としては、たとえば、Ｃ、Ｂｅ、Ｃｄ、Ｃａ、Ｃｕ、Ａｇ、Ａｕ、Ｓｒ、Ｂａ、Ｌｉ、Ｎａ、Ｋ、Ｓｃ、Ｚｒ、Ｆｅ、Ｃｏ、Ｎｉ、ＡｒおよびＨｅからなる群から選択される少なくとも一種が挙げられる。
深いアクセプタ準位ＥＤＡのための不純物は、たとえば、電子走行層１４をエピタキシャル成長させる過程で導入してもよい。この場合、ＧａＮ等の窒化物半導体の成長温度、成長圧力を制御することによって、導入量を調節することができる。たとえば、Ｃ（炭素）を導入する場合、成長温度および成長圧力を下げることで、導入量を増やすことができる。また、Ｇａ原子の空孔欠陥も、同様に深いアクセプタとなり、成長条件の低温化により導入することができる。
そして、本実施形態では、上記説明した浅いドナー準位ＥＤ、深いドナー準位ＥＤＤ、浅いアクセプタ準位ＥＡおよび深いアクセプタ準位ＥＤＡを形成する不純物（ドーパント）の濃度を、それぞれ、浅いドナー濃度ＮＤ、深いドナー濃度ＮＤＤ、浅いアクセプタ濃度ＮＡ、深いアクセプタ濃度ＮＤＡと呼ぶことにする。たとえば、深いアクセプタ準位ＥＤＡを形成する不純物として、Ｃ（カーボン）のみが１．０×１０１６ｃｍ−３の濃度で電子走行層１４にドーピングされている場合、このカーボン濃度が深いアクセプタ濃度ＮＤＡと定義される。これらの濃度ＮＤ、ＮＤＤ、ＮＡおよびＮＤＡは、たとえば、ＳＩＭＳ（Secondary Ion Mass Spectrometry：二次イオン質量分析法）で測定することができる。
この実施形態では、後述するように、ゲート閾値電圧Ｖｔｈに影響を与える因子としてＮＤＡ＋ＮＡ−ＮＤＤ−ＮＤを例示している。このＮＤＡ＋ＮＡ−ＮＤＤ−ＮＤは、たとえば、図３Ａ〜図３Ｃを参照して測定することができる。
まず、表裏面に電極が形成されたＧａＮ層（厚さＷ）を、電子走行層１４のモデル構造として考える。図３Ａに示すように、両電極間に電圧が印加されていないとき（無バイアス時）には、アクセプタＥＡおよび深いアクセプタＥＤＡが、ドナーＥＤおよび深いドナーＥＤＤが放出する電子を捕獲する。このとき、電子を放出したドナーＥＤおよび深いドナーＥＤＤによる正電荷と、電子を捕獲したアクセプタＥＡおよび深いアクセプタＥＤＡによる負電荷の数が等しいため、ＧａＮ層全体としては電気的に中性となる。
次に、図３Ｂに示すように電圧Ｖを印加していくと、正バイアス側で価電子帯（ＥＶ）から深いアクセプタＥＤＡへ電子捕獲が起こり、負に帯電する。電圧の印加によって発生した電束は、この負帯電領域によって打ち消されるため、電子走行層の伝導帯ＥＣへの電子注入は起こらず、流れる電流は極めて微小である。
そして、図３Ｃに示すように、ある一定以上の電圧Ｖを印加すると全ての領域の深いアクセプタＥＤＡで電子捕獲が起きる。これ以上の電圧が印加されても電子捕獲が起こらず、電束を打ち消しきれないため、一方の電極から伝導帯ＥＣへ電子が注入されて電流が流れ出す。このときの電圧Ｖを含む式が、ポアソン方程式からＮＤＡ＋ＮＡ−ＮＤＤ−ＮＤ＝２Ｖε０ε／ｑＷ２と導かれる。なお、この式において、ε０は真空の誘電率を示し、εはＧａＮ層の比誘電率を示している。
電子走行層１４の全体としての不純物濃度は、ＮＤＡ＋ＮＡ−ＮＤＤ−ＮＤ＞０であることが好ましい。この不等式は、電子を放出し得るドナー原子の不純物濃度の総和（ＮＤ＋ＮＤＤ）よりも、当該放出された電子を捕獲し得るアクセプタ原子の不純物濃度の総和（ＮＡ＋ＮＤＡ）が大きいことを意味している。つまり、電子走行層１４においては、浅いドナー準位および深いドナー準位から放出された電子のほぼ全部が伝導帯に励起されずに浅いアクセプタ準位もしくは深いアクセプタ準位で、主としては深いアクセプタ準位によって捕獲されるため、電子走行層１４が半絶縁のｉ型ＧａＮになっている。
電子供給層１５は、電子走行層１４との界面に、数原子厚程度（５ｎｍ以下。好ましくは１ｎｍ〜５ｎｍ、より好ましくは１ｎｍ〜３ｎｍ）の厚さのＡｌＮ層を有していてもよい。このようなＡｌＮ層は、ＡｌＧａＮでみられるような合金散乱を抑制できるため、電子移動度の向上に寄与する。
ゲート電極１９は、ゲート絶縁膜１６に接する下層と、この下層上に積層される上層とを有する積層電極膜からなっていてもよい。
下層としては、たとえば、４．２ｅＶ〜５．０ｅＶの範囲の仕事関数ΦＭを有するメタルを、後述するＮＤＡ＋ＮＡ−ＮＤＤ−ＮＤ等の値に合わせて適宜選択できる。具体的には、下層は、Ｎｉ（ΦＭ＝４．８ｅＶ）、Ｐｔ（ΦＭ＝５．０ｅＶ）、Ｍｏ（ΦＭ＝４．３ｅＶ）、Ｗ（ΦＭ＝４．６ｅＶ）またはＴｉＮ（ΦＭ＝４．６ｅＶ）からなっていてもよい。一方、上層はＡｕまたはＡｌからなっていてもよい。
ゲート電極１９は、ソース電極１７寄りに偏って配置され、これにより、ゲート−ソース間距離よりもゲート−ドレイン間距離の方を長くした非対称構造となっている。この非対称構造は、ゲート−ドレイン間に生じる高電界を緩和して耐圧向上に寄与する。
ゲート電極１９は、ソース電極１７とドレイン電極１８との間において第２絶縁層１６２に形成された凹部１６２ａに入り込んだゲート本体部１９１と、ゲート本体部１９１に連なり、開口１６１ａ外においてゲート絶縁膜１６上をドレイン電極１８に向かって延びたフィールドプレート部１９２とを有している。ゲート本体部１９１と第２絶縁層１６２との界面におけるドレイン電極１８側の端部であるドレイン端１９１ａからフィールドプレート部１９２のドレイン電極１８側の端部までの距離Ｌｆｐは、フィールドプレート長と呼ばれる。一方、ゲート本体部１９１と第２絶縁層１６２との界面におけるドレイン端１９１ａからソース電極１７側の端部であるソース端１９１ｂまでの距離Ｌｇは、ゲート長と呼ばれる。つまり、ゲート電極１９と第２絶縁層１６２の凹部１６２ａの底面との接触域である有効ゲート域（凹部１６２ａ内の領域）Ｇａの幅が、ゲート長と呼ばれる。さらに、この明細書では、ゲート本体部１９１とドレイン電極１８との間の距離をＬｇｄと表す。
フィールドプレート長Ｌｆｐは、ゲート−ドレイン間距離Ｌｇｄの１／１０以上１／２以下であることが好ましい。具体的には、０．１μｍ以上０．５μｍ以下であってもよい。一方、ゲート長Ｌｇは、０．１μｍ以上１．０μｍ以下であることが好ましい。具体的には、０．２μｍ以上０．５μｍ以下であってもよい。
ソース電極１７およびドレイン電極１８は、たとえば、ＴｉおよびＡｌを含むオーミック電極であり、電子供給層１５を介して二次元電子ガス２０に電気的に接続されている。
ドレイン電極１８、ソース電極１７およびゲート電極１９に、それぞれ、図１で示したボンディングワイヤ９〜１１が接続されている。基板１２の裏面には、裏面電極２１が形成されており、この裏面電極２１を介して、基板１２がベース部５に接続されている。したがって、本実施形態では、基板１２は、ボンディングワイヤ９を介してドレイン電極１８と電気的に接続されてドレイン電位となる。
窒化物半導体デバイス３では、電子走行層１４上にＡｌ組成の異なる電子供給層１５が形成されてヘテロ接合が形成されている。これにより、電子走行層１４と電子供給層１５との界面付近の電子走行層１４内に二次元電子ガス２０が形成され、この二次元電子ガス２０をチャネルとして利用したＨＥＭＴが形成されている。ゲート電極１９は、ゲート絶縁膜１６を挟んで電子供給層１５に対向している。
使用に際しては、たとえば、ソース電極１７とドレイン電極１８との間に、ドレイン電極１８側が正となる所定の電圧（たとえば２００Ｖ〜６００Ｖ）が印加される。その状態で、ゲート電極１９に対して、ソース電極１７を基準電位（０Ｖ）に対して正値のオン電圧が印加される。
ここで、ソース−ドレイン間に電流が流れる仕組みを、図４Ａ〜図４Ｃを参照して具体的に説明する。以下では、電子走行層１４が半絶縁のｉ型のＧａＮ層であることを前提に説明を加える。
まず、半絶縁ＧａＮ層は無バイアス状態において、図４Ａに示すように、ドナーＥＤおよび深いドナーＥＤＤが供給する電子が主に深いアクセプタＥＤＡによって補償された層(アクセプタＥＡも電子を補償するのに寄与する)であり、イオン化ドナーによる正電荷密度とイオン化アクセプタによる負電荷密度が等しいため、電気的に中性となる。このとき、半絶縁ＧａＮ層のフェルミ準位は深いアクセプタ準位近傍に固定される。半絶縁ＧａＮの深いアクセプタ準位は、例えば炭素やＧａ空孔欠陥を導入した場合など、多くの場合ＥＤＡ＝２．４ｅＶ近傍に深いアクセプタ準位を形成する。
次に、図４Ｂに示すように、半絶縁ＧａＮ層上にゲート絶縁膜とゲート電極を形成したとき、これらのフェルミ準位ＥＦが一致するように接合が形成される。一般的に金属の仕事関数は４．０〜５．０ｅＶであり、ＧａＮの深いアクセプタ準位ＥＤＡに固定されたフェルミ準位ＥＦは価電子帯から１．０ｅＶ(真空準位から６．０ｅＶ)近傍にある。このことから、ゲート電圧Ｖｇ＝０Ｖにおいて、ゲート電極と半絶縁ＧａＮ層の間に１〜２Ｖのビルトインポテンシャルが形成される。このビルトインポテンシャルにより、Ｖｇ＝０Ｖのときにでも、ゲート電極に正バイアスが印加されたようなポテンシャル分布をとるため、半絶縁ＧａＮ層のゲート絶縁膜側で深いアクセプタから正孔の放出が起こり、正孔放出が起こった領域ではイオン化ドナーの正電荷密度よりもイオン化アクセプタの負電荷密度が多くなるため、その総電荷密度はＮＤＡ＋ＮＡ−ＮＤＤ−ＮＤとなる。ゲート絶縁膜が薄く、ゲート絶縁膜の誘電率が高く、ＮＤＡ＋ＮＡ−ＮＤＤ−ＮＤの値が小さい場合、ポテンシャルによりＶｇ＝０Ｖのときに、ＧａＮ／ゲート絶縁膜界面において、ビルトインポテンシャルにより、ＧａＮのフェルミ準位ＥＦが真性フェルミ準位Ｅｉ(バンドギャップ中央)を超えた状態、つまり『弱い反転』となり、ソース‐ドレイン間に微小な電流が流れる不完全なノーマリオフ状態となってしまう。Ｖｇ＝０Ｖのときに、ＧａＮのフェルミ準位ＥＦが真性フェルミ準位Ｅｉを超えない完全なノーマリオフにするには、ゲート電極を厚くするか、ＮＤＡ＋ＮＡ−ＮＤＤ−ＮＤを大きくする必要がある。
そして、図４Ｃに示すように、ゲート電圧を印加すると、さらに広い範囲で正孔放出が起こり、あるゲート電圧を印加するとＧａＮ／ゲート絶縁膜界面のフェルミ準位ＥＦが伝導帯ＥＣを超える。これ以上のゲート電圧を印加すると、ＧａＮ／ゲート界面における電子密度が指数関数的に増加する。このとき、ゲート絶縁膜が薄く、ゲート絶縁膜の誘電率が大きいほど、ゲート電圧に対する電子密度増加率は上昇し、電子密度増加率は半絶縁ＧａＮ層のＮＤＡ＋ＮＡ−ＮＤＤ−ＮＤには依存しない。
上記のことから、ゲート絶縁膜を厚くする、または、誘電率を小さくすると、完全なノーマリオフを達成できる背反として、駆動ゲート電圧が上昇してしまう。それに対して、深いアクセプタを積極的に導入し、ＮＤＡ＋ＮＡ−ＮＤＤ−ＮＤを大きくすることで、ゲート絶縁膜を薄く、誘電率を大きいまま、完全なノーマリオフが達成できるため、高い相互コンダクタンスｇｍが達成でき、駆動ゲート電圧を小さくすることができる。
上記のように、理想的には、無バイアス時（ゲート印加電圧Ｖｇ＝０Ｖ）には電流が流れていないはずであるが、本願発明者らの研究により、無バイアス時にも、弱い反転が起きることが分かった。つまり、図５Ａに示すゲート印加電圧Ｖｇとドレイン電流Ｉｄとの関係（Ｉｄ−Ｖｇ特性）のように、ゲート印加電圧Ｖｇ＝０Ｖのときに微小電流Ｉｄが流れている。そこで、本願発明者らは、以下に示す方策によって、図５Ｂに示すように、無バイアス時に弱い反転が開始しない、かつ低駆動ゲート電圧のノーマリオフ型のＨＥＭＴを提供する。
より具体的には、ゲート印加電圧Ｖｇ≦０Ｖの領域で弱い反転が開始しないようにするため、つまり、ゲート閾値電圧Ｖｔｈ＞０となるように、ＮＤＡ＋ＮＡ−ＮＤＤ−ＮＤの条件を検討した。式（１）を満たす条件を検討した。
Ｖｔｈ＝ΨＳ−（Ｅ＋ＥＦ−ΦＭ）＞０・・・（１）
（式中、ΨＳはゲート電極１９とゲート絶縁膜１６との界面のポテンシャル（表面ポテンシャル）を示し、Ｅは電子走行層１４の電子親和力を示し、ＥＦは半絶縁ＧａＮのフェルミ準位（伝導帯の下端（底）のエネルギ準位ＥＣを基準）を示し、ΦＭはゲート電極１９の仕事関数を示す。）
まず、式（１）において、半絶縁ＧａＮのフェルミ準位ＥＦは、電子走行層１４（半絶縁ＧａＮ）の深いアクセプタ準位ＥＤＡに置き換えることができることを示す。図６Ａは、半絶縁ＧａＮのフェルミ準位ＥＦの深いアクセプタ準位ＥＤＡに対する依存性を示す図であり、図６Ｂは、半絶縁ＧａＮのフェルミ準位ＥＦの深いアクセプタ準位ＥＤＡに対する依存性を示す図である。なお、図６Ａおよび図６Ｂでは、深いアクセプタ準位ＥＤＡを基準に示している。
図６Ａによれば、ドナー濃度ＮＤ＝１．０×１０１６ｃｍ−３（一定）、深いアクセプタ濃度ＮＤＡ＝２．０×１０１６ｃｍ−３（一定）の条件下において、半絶縁ＧａＮのフェルミ準位ＥＦは、価電子帯（Valence Band）を基準とした深いアクセプタ準位ＥＤＡ＝０．５ｅＶ、１．０ｅＶおよび１．５ｅＶのいずれのケースにおいても、深いアクセプタ準位ＥＤＡに一致している。
一方、図６Ｂによれば、ドナー濃度ＮＤ＝１．０×１０１６ｃｍ−３（一定）、深いアクセプタ準位ＥＤＡ＝１．０ｅＶ（一定）の条件下において、半絶縁ＧａＮのフェルミ準位ＥＦは、深いアクセプタ濃度ＮＤＡ＝２．０×１０１６ｃｍ−３、４．０×１０１６ｃｍ−３および２．０×１０１７ｃｍ−３のいずれのケースにおいても、一定である。
図７〜図１０は、半絶縁ＧａＮ中のＮＤＡ＋ＮＡ−ＮＤＤ−ＮＤが、ゲート閾値電圧Ｖｔｈに与える影響を説明するための図である。より具体的には、図７は、シミュレーションに用いたモデル構造の概略図である。図８は、前記シミュレーションにおけるエネルギーバンド図である。なお、図８において、Ｅ０は真空準位を示し、Ｅｉは真性フェルミ準位を示す。
図７および図８に示すように、モデル構造の半絶縁ＧａＮの条件を次のように設定し、ＧａＮに弱い反転および強い反転が起きるときのポテンシャル、電荷密度（負電荷密度）電界の大きさを、それぞれシミュレーションによって求めた。結果を図９Ａ〜図９Ｃおよび図１０Ａ〜図１０Ｃに示す。図９Ａ〜図９Ｃおよび図１０Ａ〜図１０Ｃにおいて、縦軸は半絶縁ＧａＮのフェルミ準位を基準としたポテンシャル、横軸（Position）は、ＳｉＯ２と電極との界面（ＳｉＯ２表面）を基準とした深さを示している。５０ｎｍの位置がゲート電極と半絶縁ＧａＮ界面を意味し、弱い反転状態において、この位置のポテンシャルはＥｉ−ＥＤＡに相当する０．７ｅＶ、強い反転状態において、この位置のポテンシャルはＥＣ-ＥＤＡに相当する２．４ｅＶとなる。
＜シミュレーション条件＞
・ＧａＮ（電子走行層１４）のＮＤＡ＋ＮＡ−ＮＤＤ−ＮＤ＝１．０×１０１６ｃｍ−３または４．０×１０１６ｃｍ−３
・ＧａＮ（電子走行層１４）の深いアクセプタ準位ＥＤＡ＝２．４ｅＶ（ＥＣ基準）
・ＳｉＯ２（ゲート絶縁膜１６）の厚さ：５０ｎｍ
・ＧａＮの電子親和力Ｅ（Ｅ０−ＥＣ）＝３．６ｅＶ
・電極の仕事関数ΦＭ＝４．３ｅＶ〜４．８ｅＶ
図９Ａ〜図９Ｃおよび図１０Ａ〜図１０Ｃから、ＮＤＡ＋ＮＡ−ＮＤＤ−ＮＤ＝１．０×１０１６ｃｍ−３の場合に比べてＮＤＡ＋ＮＡ−ＮＤＤ−ＮＤ＝４．０×１０１６ｃｍ−３の方がＳｉＯ２表面でのポテンシャル（上記式（１´）の表面ポテンシャルΨＳ）が高いことが分かる。弱い反転状態における前者の表面ポテンシャルΨＳが１．３ｅＶであるのに対し、後者の表面ポテンシャルΨＳは１．８ｅＶである。すなわちゲート電極にＭｏ(ΦＭ＝４．３ｅＶ)を用いたとき、前者のＮＤＡ＋ＮＡ−ＮＤＤ−ＮＤ＝１．０×１０１６ｃｍ−３の条件では、上記式（１´）のΨＳ−（ＥＡ＋ＥＤＡ−ΦＭ）＝１．３−（３．６＋２．４−４．３）＝−０．４ｅＶとなり、ゲート印加電圧Ｖｇが−０．４Ｖ以上の場合に弱い反転が起き、これは、ゲート印加電圧Ｖｇが印加されていないときにも弱い反転によって微小な電流が流れ、ノーマリオフになっていないことを意味している。それに対し後者は、上記式（１´）のΨＳ−（ＥＡ＋ＥＤＡ−ΦＭ）＝１．８−（３．６＋２．４−４．３）＝０．１ｅＶとなり、ゲート電圧０Ｖでは弱い反転状態にはなく、ノーマリオフになっていることを意味している。この結果から、電子走行層１４の電子親和力Ｅおよび深いアクセプタ準位ＥＤＡ、ＳｉＯ２の膜厚、電極の仕事関数ΦＭに応じてＮＤＡ＋ＮＡ−ＮＤＤ−ＮＤの値を調節し、表面ポテンシャルΨＳを高くすることによって、ゲート閾値電圧Ｖｔｈ＞０とできることが分かる。
次に、下記表１〜表３に示す条件でシミュレーションすることによって、それぞれのＮＤＡ＋ＮＡ−ＮＤＤ−ＮＤとゲート閾値電圧Ｖｔｈとの関係を求めた。結果を、表１〜表２および図１１〜図１２に示す。
表１〜表２および図１１〜図１２から、ゲート閾値電圧Ｖｔｈが正の値（＞０）の条件のものが完全なノーマリオフを達成しているものである。したがって、完全なノーマリオフを達成するには、たとえば、表１〜表２および図１１〜図１２に基づいて、ゲート閾値電圧Ｖｔｈ＞０を満たすＮＤＡ＋ＮＡ−ＮＤＤ−ＮＤとなるように、ＧａＮの深いアクセプタ濃度ＮＤＡを調節すればよい。なお、深いアクセプタ濃度を導入する領域は、図９Ａ〜図９Ｃおよび図１０Ａ〜図１０Ｃに基づいて設計できる。たとえば、図９Ａ〜図９Ｃに示すＮＤＡ＋ＮＡ−ＮＤＤ−ＮＤ＝１．０×１０１６ｃｍ−３のケースでは、弱い反転状態の電位分布が深さ３００ｎｍ以下の領域に生じているので、この領域のＮＤＡ＋ＮＡ−ＮＤＤ−ＮＤを１．０×１０１６ｃｍ−３以上とすればよい。一方、図１０Ａ〜図１０Ｃに示すＮＤＡ＋ＮＡ−ＮＤＤ−ＮＤ＝４．０×１０１６ｃｍ−３のケースでは、弱い反転状態の電位分布が深さ２００ｎｍ以下の領域で生じているので、この領域のＮＤＡ＋ＮＡ−ＮＤＤ−ＮＤを４．０×１０１６ｃｍ−３以上とすればよい。
以上を総括すると、図１２に示すように、ゲート電極１９の仕事関数ΦＭが比較的大きい範囲（たとえば、４．５ｅＶを超えて５．０ｅＶ以下）では、電子走行層１４（上記では半絶縁ＧａＮ）の電子親和力Ｅや深いアクセプタ準位ＮＤＡの大きさにもよるが、概ね、ＮＤＡ＋ＮＡ−ＮＤＤ−ＮＤが１．０×１０１６ｃｍ−３以上であれば、ゲート閾値電圧Ｖｔｈ＞０にすることができる。一方、ゲート電極１９の仕事関数ΦＭが比較的小さい範囲（たとえば、４．０ｅＶ以上４．５ｅＶ以下）では、電子走行層１４（上記では半絶縁ＧａＮ）の電子親和力Ｅや深いアクセプタ準位ＮＤＡの大きさにもよるが、概ね、ＮＤＡ＋ＮＡ−ＮＤＤ−ＮＤが３．０×１０１６ｃｍ−３以上であることが好ましい。
また、図１１と図１２との比較から、ＳｉＯ２の厚さを半分（１００ｎｍ→５０ｎｍ）にしても、ＮＤＡ＋ＮＡ−ＮＤＤ−ＮＤを適切に設計すれば、ゲート閾値電圧Ｖｔｈ＞０にすることができる。したがって、ゲート絶縁膜１６（上記ではＳｉＯ２）を薄くすることで高速動作に与える影響を少なくできる。
Figure 0006671124

Figure 0006671124
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、前述の実施形態では、電子走行層１４がＧａＮ層からなり、電子供給層１５がＡｌＧａＮからなる例について説明したが、電子走行層１４と電子供給層１５とはＡｌ組成が異なっていればよく、他の組み合わせも可能である。電子供給層／電子走行層の組み合わせは、ＡｌＧａＮ層／ＧａＮ層、ＡｌＧａＮ層／ＡｌＧａＮ層（ただしＡｌ組成が異なるもの）、ＡｌＩｎＮ層／ＡｌＧａＮ層、ＡｌＩｎＮ層／ＧａＮ層、ＡｌＮ層／ＧａＮ層、ＡｌＮ層／ＡｌＧａＮ層のうちのいずれかであってもよい。より一般化すれば、電子供給層は、組成中にＡｌおよびＮを含む。電子走行層は、組成中にＧａおよびＮを含み、Ａｌ組成が電子供給層とは異なる。電子供給層と電子走行層とでＡｌ組成が異なることにより、それらの間の格子不整合が生じ、それによって、分極に起因するキャリアが二次元電子ガスの形成に寄与する。
また、前述の実施形態では、電子供給層１５が除去され、電子走行層の表面にゲート絶縁膜１６が接している例について説明したが、基板１２上の窒化物半導体層は、電子走行層ゲート絶縁膜１６との間に電子供給層１５がエッチングされずに残され、酸化する等、何らかの方法で電子供給層が不活性化されていてもよい。
また、前述の実施形態では、基板１２の材料例としてシリコンを例示したが、ほかにも、サファイア基板やＧａＮ基板などの任意の基板材料を適用できる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ 半導体パッケージ
２ 端子フレーム
３ 窒化物半導体デバイス
４ 樹脂パッケージ
５ ベース部
６ ドレイン端子
７ ソース端子
８ ゲート端子
９ ボンディングワイヤ
１０ ボンディングワイヤ
１１ ボンディングワイヤ
１２ 基板
１３ バッファ層
１３１ 第１バッファ層
１３２ 第２バッファ層
１４ 電子走行層
１５ 電子供給層
１６ ゲート絶縁膜
１６１ 第１絶縁層
１６１ａ 開口
１６２ 第２絶縁層
１６２ａ 凹部
１７ ソース電極
１７ａ コンタクト孔
１８ ドレイン電極
１８ａ コンタクト孔
１９ ゲート電極
１９１ ゲート本体部
１９１ａ ドレイン端
１９１ｂ ソース端
１９２ フィールドプレート部
２０ 二次元電子ガス
２１ 裏面電極

Claims (8)

  1. 電子走行層、前記電子走行層に接し、前記電子走行層とは異なる組成を有しており、前記電子走行層の一部を露出させる開口を有する電子供給層を含む窒化物半導体層と、
    互いに間隔を空けて前記電子供給層上に形成され、それぞれが前記電子供給層に接するソース電極およびドレイン電極と、
    前記窒化物半導体層上の前記ソース電極と前記ドレイン電極との間において、前記ソース電極寄りに偏って形成されたゲート電極と、
    前記ゲート電極と前記窒化物半導体層との間に形成され、前記電子走行層に直接接しており、前記電子供給層の前記開口の位置に凹部を有するゲート絶縁膜とを含み、
    前記ゲート電極の仕事関数ΦＭが、４．５ｅＶを超えて５．０ｅＶ以下であり、
    前記電子走行層内の領域であって、かつ前記ゲート絶縁膜と前記電子走行層との界面から深さ２５０ｎｍまでの領域に、ＮＤＡ＋ＮＡ−ＮＤＤ−ＮＤの値が１．０×１０１６ｃｍ−３以上である領域を含み、
    前記ゲート電極は、前記凹部に入り込んだゲート本体部と、前記ゲート本体部から前記ドレイン電極に向かって選択的に延びるフィールドプレート部とを含む、窒化物半導体デバイス。
    （なお、ＮＡ：浅いアクセプタ濃度、ＮＤＡ：深いアクセプタ濃度、ＮＤ：浅いドナー濃度、ＮＤＤ：深いドナー濃度である。）
  2. 前記深さ２５０ｎｍまでの領域に、ＮＤＡ−ＮＤ−ＮＤＤの値が１．０×１０１６ｃｍ−３以上である領域を含む、請求項１に記載の窒化物半導体デバイス。
    （なお、ＮＤＡ：深いアクセプタ濃度、ＮＤ：浅いドナー濃度、ＮＤＤ：深いドナー濃度である。）
  3. 前記ゲート絶縁膜の厚さｄ（ｎｍ）と前記ゲート絶縁膜の比誘電率をεとの関係が、ｄ／ε≦２５である、請求項１または２に記載の窒化物半導体デバイス。
  4. 電子走行層、前記電子走行層に接し、前記電子走行層とは異なる組成を有しており、前記電子走行層の一部を露出させる開口を有する電子供給層を含む窒化物半導体層と、
    互いに間隔を空けて前記電子供給層上に形成され、それぞれが前記電子供給層に接するソース電極およびドレイン電極と、
    前記窒化物半導体層上の前記ソース電極と前記ドレイン電極との間において、前記ソース電極寄りに偏って形成されたゲート電極と、
    前記ゲート電極と前記窒化物半導体層との間に形成され、前記電子走行層に直接接しており、前記電子供給層の前記開口の位置に凹部を有するゲート絶縁膜とを含み、
    前記ゲート電極の仕事関数ΦＭが、４．０ｅＶ以上４．５ｅＶ以下であり、
    前記電子走行層内の領域であって、かつ前記ゲート絶縁膜と前記電子走行層との界面から深さ１５０ｎｍまでの領域に、ＮＤＡ＋ＮＡ−ＮＤＤ−ＮＤの値が３．０×１０１６ｃｍ−３以上である領域を含み、
    前記ゲート電極は、前記凹部に入り込んだゲート本体部と、前記ゲート本体部から前記ドレイン電極に向かって選択的に延びるフィールドプレート部とを含む、窒化物半導体デバイス。
    （なお、ＮＡ：浅いアクセプタ濃度、ＮＤＡ：深いアクセプタ濃度、ＮＤ：浅いドナー濃度、ＮＤＤ：深いドナー濃度である。）
  5. 前記深さ１５０ｎｍまでの領域に、ＮＤＡ−ＮＤ−ＮＤＤの値が３．０×１０１６ｃｍ−３以上である領域を含む、請求項４に記載の窒化物半導体デバイス。
    （なお、ＮＤＡ：深いアクセプタ濃度、ＮＤ：浅いドナー濃度、ＮＤＤ：深いドナー濃度である。）
  6. 前記ゲート絶縁膜の厚さｄ（ｎｍ）と前記ゲート絶縁膜の比誘電率をεとの関係が、ｄ／ε≦２５である、請求項４または５に記載の窒化物半導体デバイス。
  7. 前記電子走行層は、半絶縁のｉ型ＧａＮを含む、請求項１〜６のいずれか一項に記載の窒化物半導体デバイス。
  8. 前記電子走行層は、前記深いアクセプタ濃度ＮＤＡを構成する不純物として炭素を含有している、請求項１〜７のいずれか一項に記載の窒化物半導体デバイス。
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