KR20130123321A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

고전자 이동 트랜지스터에서, 노멀리 오프 동작을 유지한 채로 온 저항을 충분히 저감시킬 수 있어, 이것에 의해, 고전자 이동도 트랜지스터를 포함하는 반도체 장치의 성능 향상을 도모한다. 채널층 CH1과 전자 공급층 ES1의 사이에, 전자 공급층 ES1의 밴드 갭보다도 밴드 갭이 큰 스페이서층 SP1을 형성한다. 이것에 의해, 스페이서층 SP1의 밴드 갭이 큰 것에 기인하여 채널층 CH1과 전자 공급층 ES1의 계면 근방에 높은 포텐셜 장벽(전자 장벽)이 형성된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 기술에 관한 것으로, 예를 들면 질화물 반도체를 사용한 트랜지스터를 포함하는 반도체 장치 및 그 제조 기술에 적용하는데 유효한 기술에 관한 것이다.
일본 특허 공개 평11-261053호 공보(특허문헌 1), 일본 특허 공개 제2005-244072호 공보(특허문헌 2) 및, 일본 특허 공개 제2006-339561호 공보(특허문헌 3)에는, 예를 들면 이하에 나타내는 기술이 기재되어 있다. 즉, 상기 문헌에는, 채널층과, 채널층 위에 형성된 전자 공급층과, 전자 공급층에 직접 접촉하도록 형성된 한 쌍의 소스 전극 및 드레인 전극을 구비하는 고전자 이동도 트랜지스터(HEMT: High Electron Mobility Transistor)가 기재되어 있다. 그리고, 이 고전자 이동도 트랜지스터는, 소스 전극과 드레인 전극에 끼워지도록 형성된 p형 캡층과, p형 캡층 위에 형성된 게이트 전극을 더 구비한다.
일본 특허 공개 평11-261053호 공보 일본 특허 공개 제2005-244072호 공보 일본 특허 공개 제2006-339561호 공보
상술한 고전자 이동도 트랜지스터에서는, p형 캡층에 포함되는 억셉터의 이온화에 기인하여 p형 캡층 내에 마이너스 전하가 생성된다. 이로 인해, 게이트 전극하의 채널층이 공핍화되어, 노멀리 오프 동작이 가능하게 된다. 그러나, 상술한 고전자 이동도 트랜지스터에서, 발명자는 이하의 과제가 있다는 것을 알아내었다. 고전자 이동도 트랜지스터를 온 상태로 하기 위해서, 게이트 전극에 플러스 전압을 인가하여, 채널층과 전자 공급층의 계면에 발생하는 2차원 전자 가스의 캐리어 농도를 증가시키면, 이 2차원 전자 가스로부터 게이트 전극으로 전자가 흘러, 게이트 누설 전류가 발생한다. 이 게이트 누설 전류가 존재함으로써, 채널층 내에 축적되는 2차원 전자 가스의 최대 캐리어 농도가 제한되게 된다. 2차원 전자 가스의 최대 캐리어 농도가 제한된다라고 하는 것은, 채널 전류로서 기여하는 캐리어의 양이 제한되는 것을 의미하며, 이것에 의해, 온 저항의 저감이 곤란해진다. 즉, 상술한 고전자 이동도 트랜지스터에서는, 노멀리 오프 동작을 유지한 채로 온 저항을 충분히 저감시키는 것이 곤란하다고 하는 과제가 존재한다.
그 밖의 과제와 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.
본 명세서에서 개시되는 과제를 해결하기 위한 수단 중, 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
일 실시 형태에 의하면, 고전자 이동도 트랜지스터(전계 효과 트랜지스터)는 채널층과 전자 공급층 사이에 스페이서층을 갖고, 스페이서층의 밴드 갭은, 전자 공급층의 밴드 갭보다도 큰 것이다.
일 실시 형태에 의하면, 고전자 이동도 트랜지스터에서, 노멀리 오프 동작을 유지한 채로 온 저항을 충분히 저감시킬 수 있어, 이것에 의해, 고전자 이동도 트랜지스터를 포함하는 반도체 장치의 성능 향상을 도모할 수 있다.
도 1은 관련 기술에서의 고전자 이동도 트랜지스터의 구성을 나타낸 단면도.
도 2는 관련 기술에 의한 고전자 이동도 트랜지스터에서, 게이트 전극 바로 아래의 전도대(傳導帶) 에너지 분포(실선)와, 캐리어 농도 분포(파선)의 계산 결과를 나타낸 도면.
도 3은 게이트 누설 전류와 2차원 전자 가스의 캐리어 농도의 관계를 나타내는 계산 결과.
도 4는 실시 형태 1에서의 고전자 이동도 트랜지스터의 구성을 나타낸 단면도.
도 5는 다른 형태의 고전자 이동도 트랜지스터의 구성을 나타낸 단면도.
도 6은 실시 형태 1에 의한 고전자 이동도 트랜지스터와, 관련 기술에 의한 고전자 이동도 트랜지스터에서, 게이트 전극하의 전도대 에너지 분포를 나타낸 도면.
도 7은 실시 형태 1에서의 고전자 이동도 트랜지스터와, 관련 기술에 의한 고전자 이동도 트랜지스터에서, 게이트 누설 전류와, 2차원 전자 가스의 캐리어 농도의 관계를 나타내는 계산 결과.
도 8은 실시 형태 1에서의 고전자 이동도 트랜지스터와, 관련 기술에서의 고전자 이동도 트랜지스터에서, 임계값 전압에 대한 전자 공급층의 막 두께 의존성을 나타내는 수치 시뮬레이션 결과.
도 9는 실시 형태 1에서의 고전자 이동도 트랜지스터와, 관련 기술에서의 고전자 이동도 트랜지스터에서, 2차원 전자 가스의 캐리어 농도의 게이트 전압 의존성을 나타내는 계산 결과를 나타낸 도면.
도 10은 다른 형태의 고전자 이동도 트랜지스터의 구성을 나타낸 단면도.
도 11은 실시 형태 1에서의 반도체 장치의 제조 공정을 나타낸 단면도.
도 12는 도 11에 이어지는 반도체 장치의 제조 공정을 나타낸 단면도.
도 13은 도 12에 이어지는 반도체 장치의 제조 공정을 나타낸 단면도.
도 14는 도 13에 이어지는 반도체 장치의 제조 공정을 나타낸 단면도.
도 15는 도 14에 이어지는 반도체 장치의 제조 공정을 나타낸 단면도.
도 16은 도 15에 이어지는 반도체 장치의 제조 공정을 나타낸 단면도.
도 17은 도 16에 이어지는 반도체 장치의 제조 공정을 나타낸 단면도.
도 18은 실시 형태 2에서의 고전자 이동도 트랜지스터의 구성을 나타낸 단면도.
도 19는 실시 형태 2에서의 고전자 이동도 트랜지스터와, 관련 기술에서의 고전자 이동도 트랜지스터에서, 임계값 전압에 대한 전자 공급층의 막 두께 의존성을 나타내는 수치 시뮬레이션 결과.
도 20은 실시 형태 2에서의 반도체 장치의 제조 공정을 나타낸 단면도.
도 21은 도 20에 이어지는 반도체 장치의 제조 공정을 나타낸 단면도.
도 22는 도 21에 이어지는 반도체 장치의 제조 공정을 나타낸 단면도.
도 23은 실시 형태 3에서의 고전자 이동도 트랜지스터의 구성을 나타낸 단면도.
도 24는 실시 형태 3에서의 고전자 이동도 트랜지스터와, 관련 기술에서의 고전자 이동도 트랜지스터에서, 임계값 전압에 대한 전자 공급층의 막 두께 의존성을 나타내는 수치 시뮬레이션 결과.
도 25는 실시 형태 3에서의 반도체 장치의 제조 공정을 나타낸 단면도.
도 26은 도 25에 이어지는 반도체 장치의 제조 공정을 나타낸 단면도.
도 27은 도 26에 이어지는 반도체 장치의 제조 공정을 나타낸 단면도.
도 28은 실시 형태 4에서의 고전자 이동도 트랜지스터의 구성을 나타낸 단면도.
도 29는 실시 형태 4에서의 고전자 이동도 트랜지스터와, 관련 기술에서의 고전자 이동도 트랜지스터에서, 임계값 전압에 대한 전자 공급층의 막 두께 의존성을 나타내는 수치 시뮬레이션 결과.
도 30은 실시 형태 4에서의 반도체 장치의 제조 공정을 나타낸 단면도.
도 31은 도 30에 이어지는 반도체 장치의 제조 공정을 나타낸 단면도.
도 32는 도 31에 이어지는 반도체 장치의 제조 공정을 나타낸 단면도.
도 33은 실시 형태 5에서의 고전자 이동도 트랜지스터의 구성을 나타낸 단면도.
도 34는 실시 형태 5에서의 반도체 장치의 제조 공정을 나타낸 단면도.
도 35는 도 34에 이어지는 반도체 장치의 제조 공정을 나타낸 단면도.
도 36은 도 35에 이어지는 반도체 장치의 제조 공정을 나타낸 단면도.
도 37은 실시 형태 6에서의 고전자 이동도 트랜지스터의 구성을 나타낸 단면도.
도 38은 실시 형태 6에서의 반도체 장치의 제조 공정을 나타낸 단면도.
도 39는 도 38에 이어지는 반도체 장치의 제조 공정을 나타낸 단면도.
도 40은 도 39에 이어지는 반도체 장치의 제조 공정을 나타낸 단면도.
이하의 실시 형태에서는 편의상 그 필요가 있을 때에는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 이들은 서로 무관한 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시 형태에서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)으로 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수로 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것이 아니라, 특정한 수 이상이어도 이하이어도 된다.
또한, 이하의 실시 형태에서, 그 구성 요소(요소 스텝 등도 포함함)는 특별히 명시한 경우 및 원리적으로 명백하게 필수적이라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것이 아닌 것은 물론이다.
마찬가지로, 이하의 실시 형태에서, 구성 요소 등의 형상, 위치 관계 등으로 언급할 때에는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.
또한, 실시 형태를 설명하기 위한 전체 도면에서, 동일한 부재에는 원칙으로서 동일한 부호를 부여하고, 그 반복된 설명은 생략한다. 또한, 도면을 이해하기 쉽게 하기 위해서 평면도이더라도 해칭으로 표시하는 경우가 있다.
(실시 형태 1)
<관련 기술의 설명>
우선, 본 실시 형태 1에서의 기술적 사상을 설명하기 전에, 관련 기술에 대하여 설명하고, 그 후, 이 관련 기술에는 온 저항을 저감시키는 데 있어서 개선의 여지가 있는 점에 대하여 설명한다. 그리고, 이 점을 개선하는 고안을 실시한 본 실시 형태 1에서의 기술적 사상에 대하여 설명한다.
도 1은, 관련 기술에서의 고전자 이동도 트랜지스터(HEMT)의 구성을 나타낸 단면도이다. 도 1에 도시한 바와 같이, 관련 기술에서의 고전자 이동도 트랜지스터는, 예를 들면 실리콘(Si)으로 이루어지는 반도체 기판 1S 위에, 예를 들면 언도프된 질화갈륨(GaN)으로 이루어지는 버퍼층 BF가 형성되어 있다. 그리고, 이 버퍼층 BF 위에, 예를 들면 언도프된 질화갈륨(GaN)으로 이루어지는 채널층 CH가 형성되어 있다.
여기서, 버퍼층 BF는, 반도체 기판 1S를 구성하는 실리콘(Si)의 격자 간격과, 채널층 CH를 구성하는 질화갈륨(GaN)의 격자 간격의 부정합을 완화할 목적으로 형성된다. 즉, 실리콘으로 이루어지는 반도체 기판 1S 위에 직접, 질화갈륨(GaN)으로 이루어지는 채널층 CH를 형성하면, 채널층 CH에 결정 결함이 다수 형성됨으로써, 고전자 이동도 트랜지스터의 성능 저하를 초래하게 된다. 이것으로부터, 반도체 기판 1S와 채널층 CH 사이에 격자 완화를 목적으로 한 버퍼층 BF를 삽입하고 있는 것이다. 이 버퍼층 BF를 형성함으로써, 버퍼층 BF 위에 형성되는 채널층 CH의 품질을 향상시킬 수 있어, 이것에 의해, 고전자 이동도 트랜지스터의 성능 향상을 도모할 수 있다.
계속해서, 채널층 CH 위에는, 예를 들면 언도프된 질화알루미늄갈륨(AlGaN)으로 이루어지는 전자 공급층 ES가 형성되어 있다. 그리고, 전자 공급층 ES 위에 이격하여 소스 전극 SE 및 드레인 전극 DE가 형성되어 있다. 이 소스 전극 SE와 전자 공급층 ES, 또는, 드레인 전극 DE와 전자 공급층 ES는, 오믹 접촉으로 되도록 소스 전극 SE 및 드레인 전극 DE의 재료가 선택되어 있다.
다음으로, 이격한 소스 전극 SE와 드레인 전극 DE 사이에 끼워지는 전자 공급층 ES 위에는, 예를 들면 p형 질화갈륨(p-GaN)으로 이루어지는 p형 캡층 CAP가 형성되고, 이 p형 캡층 CAP 위에 게이트 전극 GE가 형성되어 있다.
이상과 같이 구성된 관련 기술에서의 고전자 이동도 트랜지스터에서는, 채널층 CH와 전자 공급층 ES의 계면 근방에, 2차원 전자 가스 2DEG가 생성된다. 즉, 채널층 CH를 구성하는 질화갈륨(GaN)의 전자 친화력과, 전자 공급층 ES를 구성하는 질화알루미늄갈륨(AlGaN)의 전자 친화력은 서로 다르다. 이로 인해, 전자 친화력의 차이에 기초한 전도대 오프셋과, 채널층 CH 및 전자 공급층 ES에 존재하는 피에조 분극과 자발 분극의 영향에 의해, 채널층 CH와 전자 공급층 ES의 계면 근방에 페르미 준위보다도 낮은 우물형 포텐셜이 생성된다. 이 결과, 이 우물형 포텐셜 내에 전자가 축적됨으로써, 이것에 의해, 채널층 CH와 전자 공급층 ES의 계면 근방에 2차원 전자 가스 2DEG가 생성되는 것이다.
여기서, 도 1에 도시한 고전자 이동도 트랜지스터에서는, p형 캡층 CAP가 게이트 전극 GE 아래에 형성되어 있기 때문에, 임계값 전압을 플러스, 즉 노멀리 오프형 디바이스로 할 수 있다. 여기서, 이 p형 캡층 CAP가 없이 전자 공급층 ES의 위에 직접 접하여 게이트 전극 GE가 형성된 경우, 임계값 전압이 마이너스, 즉 노멀리 온형 디바이스로 된다. 전력 제어용 트랜지스터에서는, 노멀리 오프형 디바이스인 것이 요구되고 있기 때문에, p형 캡층 CAP가 게이트 전극 GE 아래에 형성된 도 1의 구조가 제안되어 있다.
질화물 반도체를 채널층 CH 및 전자 공급층 ES에 이용한 경우, 채널층 CH와 전자 공급층 ES 사이의 전도대 오프셋에 의한 우물형 포텐셜 외에, 질화물 반도체를 이용함으로써 피에조 분극과 자발 분극에 의해, 우물형 포텐셜의 바닥이 눌려 내려간다. 이 결과, p형 캡층 CAP가 없는 경우, 게이트 전극 GE에 전압을 인가하지 않아도, 채널층 CH의 전자 공급층 ES와의 계면 근방에 2차원 전자 가스 2DEG가 발생한다. 이 결과, 노멀리 온형 디바이스로 된다.
한편, p형 캡층 CAP가 게이트 전극 GE 아래에 형성되어 있는 도 1의 구성의 경우, p형 캡층 CAP의 억셉터의 이온화에 따른 마이너스 전하에 의해, 전자 공급층 ES의 전도대가 끌어 올려진다. 그 결과, 열 평형 상태에서, 2차원 전자 가스가 채널층 CH에 형성되지 않도록 할 수 있다. 이와 같이 하여, 도 1에 도시된 구성의 트랜지스터에서는, 노멀리 오프형 디바이스를 실현할 수 있다.
그런데, 고전자 이동도 트랜지스터를 온 상태로 하기 위해서, 게이트 전극 GE에 플러스 전압을 인가하여, 채널층 CH와 전자 공급층 ES의 계면 근방에 발생하는 2차원 전자 가스 2DEG의 캐리어 농도를 증가시키면, 게이트 전극 GE로부터 채널층 CH로 누설 전류가 발생한다. 이 게이트 누설 전류가 존재함으로써, 채널층 CH 내에 축적되는 2차원 전자 가스 2DEG의 최대 캐리어 농도가 제한되게 된다. 2차원 전자 가스 2DEG의 최대 캐리어 농도가 제한된다라고 하는 것은, 채널 전류로서 기여하는 캐리어의 양이 제한되는 것을 의미하고, 이것에 의해, 온 저항의 저감이 곤란하게 된다. 즉, 관련 기술에서의 고전자 이동도 트랜지스터에서는, 노멀리 오프 동작을 유지한 채로 온 저항을 충분히 저감시킬 수 있다는 점에서 개선의 여지가 있었다.
이하에, 이 과제의 상세 내용에 대하여 더한층 설명한다. 도 2는, 관련 기술에 의한 고전자 이동도 트랜지스터에서, 게이트 전극 바로 아래의 전도대 에너지 분포(실선)와, 캐리어 농도 분포(파선)의 계산 결과를 나타낸 도면이다. 도 2에서, 횡축은 게이트 전극 GE로부터의 깊이(㎚)를 나타낸다. 또한, 좌 종축은 전자 에너지(eV), 즉, 전도대의 에너지를 나타내고, 우 종축은 캐리어 농도(1018㎝-3)를 나타낸다. 도 2에서, 깊이가 30㎚ 정도까지의 영역이 p형 캡층 CAP로 되어 있으며, 깊이가 30㎚ 내지 50㎚ 정도까지의 영역이 전자 공급층 ES로 되어 있다. 그리고, 깊이가 50㎚ 이상의 영역이 채널층 CH로 되어 있다. 여기서, p형 캡층 CAP의 불순물 농도는, 예를 들면 5×1018㎝-3 정도이며, 전자 공급층 ES를 구성하는 질화알루미늄갈륨(AlGaN)의 알루미늄 조성은 0.22이다.
도 2는, 게이트 전극 GE에 플러스 전압을 인가한 상태를 나타내며, 채널층 CH와 전자 공급층 ES의 계면 근방의 캐리어 농도가 높아져 있는 것을 알 수 있다. 즉, 도 2에 도시한 바와 같이, 게이트 전극 GE에 플러스 전압을 인가하면, 채널층 CH와 전자 공급층 ES의 계면 근방에 2차원 전자 가스가 축적되어 있는 것을 알 수 있다. 구체적으로, 도 2에 도시한 캐리어 농도를 깊이 방향으로 적분한 2차원 전자 가스의 캐리어 농도(면 밀도)는 1×1013㎝-2 정도로 된다.
이와 같이 채널층 CH 내에 충분한 캐리어(전자)가 유기되는 바이어스 조건에서는, p형 캡층 CAP의 전도대는, 채널층 CH 중의 페르미 레벨보다 낮은 에너지로 된다. 한편, 질화알루미늄갈륨(AlGaN)으로 이루어지는 전자 공급층 ES의 전도대는, 채널층 CH 중의 페르미 레벨보다 높은 에너지로 되어 있다. 이로 인해, 전자 공급층 ES의 전도대가, 채널층 CH 내에 형성되는 2차원 전자 가스에 대하여 포텐셜 장벽을 형성하고 있게 된다. 이때, 게이트 전극 GE에 인가되는 게이트 전압을 플러스 방향으로 증가시켜, 캐리어 농도가 증가하면, 이 포텐셜 장벽이 저하된다. 이러한 점으로부터, 게이트 전극 GE에 인가되는 게이트 전압이 커짐에 따라서, 2차원 전자 가스의 전자의 일부가, 저하된 포텐셜 장벽을 타고 넘어, 게이트 전극 측으로 흐른다. 이 결과, 게이트 전극 GE로부터 채널층 CH로 누설 전류가 흐른다고 생각된다.
이하에, 게이트 누설 전류를 계산한 결과를 나타낸다. 도 3은, 게이트 누설 전류와 2차원 전자 가스의 캐리어 농도의 관계를 나타내는 계산 결과이다. 도 3에서, 횡축은 2차원 전자 가스의 캐리어 농도(1012㎝-2)를 나타내며, 종축은 게이트 누설 전류(A/㎠)를 나타낸다. 도 3에는, 캡층으로서 p형 캡층 CAP(p형 불순물 농도가 5×1019㎝-3)를 사용하는 경우와, 언도프된 캡층을 사용하는 경우를 나타내었다. 구체적으로, 도 3에서의 ●표시가 p형 캡층 CAP를 사용하는 경우를 나타내며, ▲표시가 언도프된 캡층을 사용하는 경우를 나타낸다.
도 3에 도시한 바와 같이, 2차원 전자 가스의 캐리어 농도가 동일하면, 게이트 누설 전류는, 캡층의 불순물 농도에 의존하지 않고도 일정값을 취하는 것을 알 수 있다. 마찬가지로, 게이트 누설 전류와, 2차원 전자 가스의 캐리어 농도의 관계는, 캡층의 두께에도 의존하지 않는 것을 실험을 통해 알 수 있었다. 이들 결과는, 2차원 전자 가스에 대한 포텐셜 장벽을 형성하는 층이, 전자 공급층 ES이며, 캡층이 아님을 뒷받침하는 것이다. 이상의 본 발명자들에 의한 해석 결과로부터, 게이트 누설 전류가 소정값(1mA/mm)으로 되는 조건으로 정의한 2차원 전자 가스의 최대 캐리어 농도는, 약 9×1012㎝-2로 어림잡을 수 있다(도 3 참조). 이 값은, 캡층의 불순물 농도나 두께를 바꾸어도 변화하지 않는다. 따라서, 게이트 누설 전류를 억제하기 위해서는, 캡층이 아니라, 포텐셜 장벽을 구성하는 전자 공급층에 대하여 고안을 실시하는 것이 유용하다는 것을 알 수 있다.
이상과 같이, 관련 기술에 의한 고전자 이동도 트랜지스터에서는, 게이트 전극 GE에 플러스 전압을 인가하여 2차원 전자 가스의 캐리어 농도가 증가하면, 게이트 누설 전류가 발생한다. 이로 인해, 채널층 CH 내에 축적할 수 있는 2차원 전자 가스의 최대 캐리어 농도가 제한되게 된다. 이 결과, 관련 기술에서의 고전자 이동도 트랜지스터에서는, 노멀리 오프 동작을 유지한 채로 온 저항을 충분히 저감한다는 점에서 개선의 여지가 있었다. 따라서, 본 실시 형태 1에서는, 이러한 점을 개선하기 위해 고안을 실시하고 있다. 구체적으로, 본 실시 형태 1은 게이트 전극 GE에 플러스 전압을 인가한 바이어스 조건에서도, 게이트 누설 전류가 억제되는 결과, 노멀리 오프 동작을 유지한 채로 온 저항을 저감시킬 수 있다. 이하에, 이 고안을 실시한 본 실시 형태 1에서의 기술적 사상에 대하여 설명한다.
<실시 형태 1의 개요>
본 실시 형태 1에서는, 도 4에 도시한 바와 같이, 채널층 CH1, 스페이서층 SP1 및, 전자 공급층 ES1이, 이 순서로, 각각, Ⅲ족 질화물 반도체 재료를 이용하여 형성된다. 그리고, 전자 공급층 ES1 위에는, 채널층 CH1과 전기적으로 접속되는 소스 전극 SE와 드레인 전극 DE가 이격하여 배치된다. 이 소스 전극 SE와 드레인 전극 DE 사이에 끼워진 전자 공급층 ES1 위에는, 선택적으로 형성된 p형 캡층 CAP1을 개재하여, 게이트 전극 GE가 형성되어 있다. 이상과 같이 구성된 본 실시 형태 1에서의 고전자 이동도 트랜지스터에 의하면, 스페이서층 SP1의 밴드 갭이, 전자 공급층 ES1의 밴드 갭보다도 커져 있다. 이 점이 본 실시 형태 1의 특징이다.
이 결과, 본 실시 형태 1에서의 고전자 이동도 트랜지스터에 의하면, 억셉터의 이온화에 기인하여 p형 캡층 CAP1 내에 마이너스 전하가 생성되기 때문에, p형 캡층 CAP1의 전도대 위치가 끌어 올려진다. 그 결과, 게이트 전극 GE 아래의 채널층 CH1이 공핍화하여 노멀리 오프 동작이 가능하게 된다. 그리고, 본 실시 형태 1에서는, 스페이서층 SP1의 밴드 갭이 큰 것에 기인하여 채널층 CH1과 전자 공급층 ES1의 계면 근방에 높은 포텐셜 장벽(전자 장벽)이 형성된다. 이 결과, 본 실시 형태 1에서의 고전자 이동도 트랜지스터에 의하면, 높은 포텐셜 장벽에 의해, 게이트 누설 전류가 크게 억제된다. 따라서, 본 실시 형태 1에서의 고전자 이동도 트랜지스터에 의하면, 채널층 CH1 내에 축적되는 2차원 전자 가스의 최대 캐리어 농도가 증가하여, 이것에 의해, 본 실시 형태 1에서의 고전자 이동도 트랜지스터의 온 저항을 충분히 작게 할 수 있다고 하는 현저한 효과를 얻을 수 있다. 또한, 2차원 전자 가스의 최대 캐리어 농도(채널 전자 농도)가 증가하고 있는 점에서, 상호 컨덕턴스 gm이 향상되어, 소자 특성을 높일 수 있다.
<반도체 장치의 구성>
이하에, 본 실시 형태 1에서의 반도체 장치의 상세한 구성에 대하여 설명한다. 도 4는, 본 실시 형태 1에서의 고전자 이동도 트랜지스터(반도체 장치)의 구성을 나타낸 단면도이다. 도 4에 도시한 바와 같이, 본 실시 형태 1에서의 고전자 이동도 트랜지스터는, 예를 들면 실리콘(Si)으로 이루어지는 반도체 기판 1S 위에, 예를 들면 언도프된 질화알루미늄(AlN)과 언도프된 질화갈륨(GaN)을 교대로 적층한 초격자로 이루어지는 핵 생성층 CF가 형성되어 있다. 예를 들면, 핵 생성층 CF의 두께는 200㎚이다. 이 핵 생성층 CF 위에는, 예를 들면 언도프된 질화갈륨(GaN)으로 이루어지는 버퍼층 BF가 형성되어 있다. 버퍼층 BF의 표면은 (0001) Ga면이다. 이 버퍼층 BF의 막 두께는, 예를 들면 1㎛이다. 그리고, 이 버퍼층 BF의 (0001) Ga면 위에, 예를 들면 언도프된 질화갈륨(GaN)으로 이루어지는 채널층 CH1이 형성되어 있다. 채널층 CH1의 막 두께는, 예를 들면 50㎚이다.
여기서, 핵 생성층 CF나 버퍼층 BF는, 반도체 기판 1S를 구성하는 실리콘(Si)의 격자 간격과, 채널층 CH1을 구성하는 질화갈륨(GaN)의 격자 간격의 부정합을 완화할 목적으로 형성된다. 즉, 실리콘으로 이루어지는 반도체 기판 1S 위에 직접, 질화갈륨(GaN)으로 이루어지는 채널층 CH1을 형성하면, 예를 들면 격자 왜곡에 기인하여 채널층 CH1에 결정 결함이 다수 형성됨으로써, 고전자 이동도 트랜지스터의 성능 저하를 초래하게 된다. 이러한 점으로부터, 반도체 기판 1S와 채널층 CH1의 사이에 격자 완화를 목적으로 한 핵 생성층 CF 및 버퍼층 BF를 삽입하고 있는 것이다. 이 핵 생성층 CF나 버퍼층 BF를 형성함으로써, 버퍼층 BF 위에 형성되는 채널층 CH1의 품질을 향상시킬 수 있어, 이것에 의해, 고전자 이동도 트랜지스터의 성능 향상을 도모할 수 있다.
계속해서, 채널층 CH1 위에는, 예를 들면 언도프된 AlxGa1 - xN으로 이루어지는 스페이서층 SP1이 형성되어 있다. 스페이서층 SP1의 막 두께는, 예를 들면 1㎚이다. 그리고, 이 스페이서층 SP1 위에는, 예를 들면 언도프된 AlyGa1 - yN으로 이루어지는 전자 공급층 ES1이 형성되어 있다. 전자 공급층 ES1의 막 두께는, 예를 들면 14㎚이다. 그리고, 전자 공급층 ES1 위에 이격하여 소스 전극 SE 및 드레인 전극 DE가 형성되어 있다. 이 소스 전극 SE와 전자 공급층 ES1, 또는, 드레인 전극 DE와 전자 공급층 ES1은, 오믹 접촉으로 되도록 소스 전극 SE 및 드레인 전극 DE의 재료가 선택되어 있다.
다음으로, 이격한 소스 전극 SE와 드레인 전극 DE 사이에 끼워지는 전자 공급층 ES1 위에는, 예를 들면 p형 AlzGa1 - zN(0≤z≤1)로 이루어지는 p형 캡층 CAP1이 형성되고, 이 p형 캡층 CAP1 위에 게이트 전극 GE가 형성되어 있다. p형 캡층 CAP1의 불순물 농도는, 예를 들면 5×1018/㎤이며, p형 캡층 CAP1의 막 두께는, 예를 들면 30㎚이다.
버퍼층 BF와, 채널층 CH1과, 스페이서층 SP1과, 전자 공급층 ES1, p형 캡층 CAP1로 이루어지는 반도체층 구조는, [0001] 결정축(C축) 방향으로 적층하는 Ⅲ족 면 성장에 의해 형성되어 있다. 즉, 버퍼층 BF, 채널층 CH1, 스페이서층 SP1, 전자 공급층 ES1, p형 캡층 CAP1의 각각의 표면(게이트 전극 GE측)은 (0001) Ⅲ족 면(단순히 (0001)면이라 부르는 경우도 있음)이다. 예를 들면, 스페이서층 SP1의, 전자 공급층 ES1과의 계면은, (0001) Ⅲ족 면이다.
또한, 도 4에서는, 예를 들면 실리콘(Si)으로 이루어지는 반도체 기판 1S를 사용하는 예에 대하여 설명하였지만, 질화갈륨(GaN)으로 이루어지는 반도체 기판 1S를 사용할 수도 있다. 도 5는, 질화갈륨(GaN)으로 이루어지는 반도체 기판 1S를 사용하는 경우의 고전자 이동도 트랜지스터의 구성을 나타낸 단면도이다. 도 5에 도시하 고전자 이동도 트랜지스터의 구성은, 도 4에 도시한 고전자 이동도 트랜지스터의 구성과 거의 마찬가지이다. 서로 다른 점은, 도 5에 도시한 고전자 이동도 트랜지스터에서는, 질화갈륨(GaN)으로 이루어지는 반도체 기판 1S 위에 직접, 예를 들면 언도프된 질화갈륨(GaN)으로 이루어지는 버퍼층 BF가 형성되어 있는 점이다. 즉, 도 5에 도시한 고전자 이동도 트랜지스터에서는, 반도체 기판 1S와 버퍼층 BF가 동일한 질화갈륨(GaN)으로 구성되어 있기 때문에, 반도체 기판 1S와 버퍼층 BF의 격자 부정합을 해소할 필요가 없는 것이다. 다시 말하면, 도 5에 도시한 고전자 이동도 트랜지스터에서는, 반도체 기판 1S와 채널층 CH1 사이의 격자 부정합에 의한 격자 완화를 고려할 필요가 없기 때문에, 도 4에 도시한 고전자 이동도 트랜지스터에서는 필요한 핵 생성층 CF가 형성되어 있지 않다. 이와 같이 본 실시 형태 1에서의 고전자 이동도 트랜지스터의 구성은, 도 4나 도 5에 도시한 구성을 고려할 수 있지만, 본 실시 형태 1에서의 기술적 사상은, 어느 쪽의 구성이어도 적용할 수 있다. 이하에, 본 실시 형태 1에서의 특징에 대하여 설명한다.
<실시 형태 1의 특징>
본 실시 형태 1에서의 특징은, 도 4나 도 5에 도시한 바와 같이, 채널층 CH1과 전자 공급층 ES1의 사이에, 전자 공급층 ES1의 밴드 갭보다도 밴드 갭이 큰 스페이서층 SP1을 형성하는 점에 있다. 이것에 의해, 스페이서층 SP1의 밴드 갭이 큰 것에 기인하여 채널층 CH1과 전자 공급층 ES1의 계면 근방에 높은 포텐셜 장벽(전자 장벽)이 형성된다. 즉, 스페이서층 SP1을 형성하는 경우, 스페이서층 SP1을 형성하지 않는 경우보다도 높은 포텐셜 장벽이 형성되는 것이다. 이 결과, 본 실시 형태 1에서의 고전자 이동도 트랜지스터에 의하면, 높은 포텐셜 장벽에 의해, 게이트 누설 전류가 크게 억제된다. 이것에 의해, 본 실시 형태 1에서의 고전자 이동도 트랜지스터에 의하면, 채널층 CH1 내에 축적되는 2차원 전자 가스의 최대 캐리어 농도가 증가하여, 이것에 의해, 본 실시 형태 1에서의 고전자 이동도 트랜지스터의 온 저항을 충분히 작게 할 수 있는 것이다.
구체적으로, 본 실시 형태 1에서, 스페이서층 SP1은, 언도프된 AlxGa1 -xN(x=1인 경우의 AlN을 포함함)으로 형성되고, 전자 공급층 ES1은, 언도프된 AlyGa1 - yN으로 형성된다. 따라서, 이하에서는, 스페이서층 SP1의 밴드 갭이 전자 공급층 ES1의 밴드 갭보다도 커지는 조건에 대하여 설명한다.
우선, AlrGa1 - rN의 밴드 갭 Eg는, 예를 들면 이하에 설명하는 수학식 1에 의해 근사적으로 표현할 수 있다.
Figure pat00001
이 수학식 1로부터 질화알루미늄갈륨(AlrGa1-rN)의 Al 조성비 r을 크게 할수록 밴드 갭이 커지는 것을 알 수 있다. 따라서, 이 수학식 1로부터, 스페이서층 SP1의 Al 조성비 x와, 전자 공급층 ES1의 Al 조성비 y가 수학식 2를 만족하도록 설정하면, 스페이서층 SP1의 밴드 갭이, 전자 공급층 ES1의 밴드 갭보다도 커진다.
Figure pat00002
이와 같이 스페이서층 SP1의 조성비 x와 전자 공급층 ES1의 조성비 y가 수학식 2를 만족하도록 스페이서층 SP1과 전자 공급층 ES1을 형성함으로써, 스페이서층 SP1을 형성하는 경우, 스페이서층 SP1을 형성하지 않는 경우보다도 높은 포텐셜 장벽을 형성할 수 있다. 이 결과, 높은 포텐셜 장벽에 의해, 게이트 누설 전류가 크게 억제되므로, 채널층 CH1 내에 축적되는 2차원 전자 가스의 최대 캐리어 농도가 증가하여, 이것에 의해, 본 실시 형태 1에서의 고전자 이동도 트랜지스터의 온 저항을 충분히 작게 할 수 있다.
도 6은, 본 실시 형태 1에 의한 고전자 이동도 트랜지스터와, 관련 기술에 의한 고전자 이동도 트랜지스터에서, 게이트 전극 GE 아래의 전도대 에너지 분포를 나타낸 도면이다. 이 도 6에서는, 예를 들면 스페이서층 SP1의 조성비 x=1이며, 전자 공급층 ES1의 조성비 y=0.22이다. 다시 말하면, 스페이서층 SP1은, 질화알루미늄(AlN)으로 구성되고, 전자 공급층 ES1은, Al0 .22Ga0 .78N으로 구성되어 있게 된다.
도 6에서, 횡축은, 게이트 전극 GE로부터의 깊이(㎚)를 나타내며, 종축은, 전자 에너지(eV)를 나타낸다. 도 6에서, 본 실시 형태 1에서의 고전자 이동도 트랜지스터에서는, 깊이가 30㎚ 정도까지의 영역이 p형 캡층 CAP1로 되어 있으며, 깊이가 30㎚ 내지 44㎚ 정도까지의 영역이 전자 공급층 ES1로 되어 있다. 그리고, 깊이가 45㎚ 이상의 영역이 채널층 CH1로 되어 있으며, 전자 공급층 ES1과 채널층 CH1 사이에 스페이서층 SP1이 형성되어 있다. 한편, 관련 기술에서의 고전자 이동도 트랜지스터에서는, 깊이가 30㎚ 정도까지의 영역이 p형 캡층 CAP로 되어 있으며, 깊이가 30㎚ 내지 50㎚ 정도까지의 영역이 전자 공급층 ES로 되어 있다. 그리고, 깊이가 50㎚ 이상의 영역이 채널층 CH로 되어 있다. 여기서, p형 캡층 CAP1이나 p형 캡층 CAP의 불순물 농도는, 예를 들면 5×1018㎝-3 정도이고, 전자 공급층 ES1이나 전자 공급층 ES를 구성하는 질화알루미늄갈륨(AlGaN)의 알루미늄 조성비는 0.22이다.
도 6은, 게이트 전극 GE에 플러스 전압을 인가한 상태를 나타낸다. 이때, 본 실시 형태 1에서의 고전자 이동도 트랜지스터에서는, 채널층 CH1과 스페이서층 SP1의 계면 근방에 우물형 포텐셜이 형성되어 있으며, 이 우물형 포텐셜 내의 캐리어 농도가 높아지는 것을 알 수 있다. 즉, 도 6에 도시한 바와 같이, 게이트 전극 GE에 플러스 전압을 인가하면, 채널층 CH1과 스페이서층 SP1의 계면 근방에 2차원 전자 가스가 축적되는 것을 알 수 있다(실선표시). 한편, 관련 기술에서의 고전자 이동도 트랜지스터에서는, 채널층 CH와 전자 공급층 ES의 계면 근방에 우물형 포텐셜이 형성되어 있으며, 이 우물형 포텐셜내의 캐리어 농도가 높아지는 것을 알 수 있다. 즉, 도 6에 도시한 바와 같이, 게이트 전극 GE에 플러스 전압을 인가하면, 채널층 CH와 전자 공급층 ES의 계면 근방에 2차원 전자 가스가 축적되는 것을 알 수 있다(파선표시).
여기서, 우선, 관련 기술에서의 고전자 이동도 트랜지스터에 착안한다. 도 6의 파선으로 나타낸 바와 같이, 관련 기술에서는, 전자 공급층 ES에 의한 포텐셜 장벽이 형성되어 있다. 이 포텐셜 장벽의 높이는 약 0.3eV 정도로 낮은 것을 알 수 있다. 이로 인해, 채널층 CH와 전자 공급층 ES의 계면 근방의 우물형 포텐셜 내에 축적되어 있는 2차원 전자 가스의 일부 전자가 용이하게 포텐셜 장벽을 타고 넘어, 게이트 전극 GE 측으로 흐를 수 있다고 생각된다. 이 결과, 게이트 전극 GE로부터 채널층 CH를 향하여 흐르는 게이트 누설 전류가 증가하는 것이 추정된다. 따라서, 채널층 CH 내에 축적할 수 있는 2차원 전자 가스의 최대 캐리어 농도가 제한되게 된다. 이러한 점으로부터, 관련 기술에서의 고전자 이동도 트랜지스터에서는, 노멀리 오프 동작을 유지한 채로 온 저항을 충분히 저감시킬 수 있다는 점에서 개선의 여지가 있다.
계속해서, 본 실시 형태 1에서의 고전자 이동도 트랜지스터에 착안한다. 도 6의 실선으로 나타낸 바와 같이, 실시 형태 1에서는, 전자 공급층 ES1에 의한 포텐셜 장벽과 스페이서층 SP1에 의한 포텐셜 장벽이 형성되어 있는 것을 알 수 있다. 이때, 전자 공급층 ES1에 의한 포텐셜 장벽은, 관련 기술에서의 전자 공급층 ES의 포텐셜 장벽과 동일한 정도이지만, 스페이서층 SP1에 의한 포텐셜 장벽이 현저하게 높아져 있는 것을 알 수 있다. 이것은, 스페이서층 SP1을 구성하는 질화알루미늄(AlN)과, 채널층 CH1을 구성하는 질화갈륨(GaN) 사이의 전도대 오프셋이 약 1.9eV로 큰 것에 기인한다. 나아가서는, 스페이서층 SP1을 구성하는 질화알루미늄(AlN)의 내부에는, 피에조 분극과 자발 분극에 수반하는 내부 전계도 발생한다. 따라서, 상술한 큰 전도대 오프셋과 내부 전계의 상승 효과에 의해, 채널층 CH1의 계면 근방에 높이가 2eV 이상의 포텐셜 장벽이 형성되는 것이다.
이러한 점으로부터, 채널층 CH1과 스페이서층 SP1의 계면 근방의 우물형 포텐셜 내에 축적되어 있는 2차원 전자 가스의 일부가 높은 포텐셜 장벽을 타고 넘는 것이 곤란해진다고 추정된다. 이것은, 게이트 전극 GE로부터 채널층 CH를 향하여 흐르는 게이트 누설 전류가 충분히 저감되는 것을 의미한다. 이 결과, 본 실시 형태 1에서의 고전자 이동도 트랜지스터에 의하면, 채널층 CH1 내에 축적되는 2차원 전자 가스의 최대 캐리어 농도가 증가하여, 이것에 의해, 본 실시 형태 1에서의 고전자 이동도 트랜지스터의 온 저항을 충분히 작게 할 수 있다고 하는 현저한 효과를 얻을 수 있다.
구체적으로, 본 실시 형태 1에서의 고전자 이동도 트랜지스터에 의하면, 관련 기술에서의 고전자 이동도 트랜지스터에 비하여, 게이트 누설 전류를 크게 저감시킬 수 있는 것에 대하여 설명한다.
도 7은, 본 실시 형태 1에서의 고전자 이동도 트랜지스터와, 관련 기술에 의한 고전자 이동도 트랜지스터에서, 게이트 누설 전류와, 2차원 전자 가스의 캐리어 농도와의 관계를 나타내는 계산 결과이다. 도 7에서, 횡축은, 2차원 전자 가스의 캐리어 농도(1012㎝-2)를 나타내며, 종축은, 게이트 누설 전류(A/㎠)를 나타낸다. 그리고, 도 7의 실선이 본 실시 형태 1을 나타내며, 도 7의 파선이 관련 기술을 나타낸다. 도 6에 도시한 바와 같이, 본 실시 형태 1에서의 고전자 이동도 트랜지스터에서는, 채널층 CH1과 스페이서층 SP1의 계면 근방에, 높은 포텐셜 장벽(높이가 2eV 이상)을 갖는다. 이로 인해, 도 7에 도시한 바와 같이, 동일한 2차원 전자 가스의 캐리어 농도로 비교한 경우, 본 실시 형태 1에서의 게이트 누설 전류는, 관련 기술에서의 게이트 누설 전류보다도, 약 6자리나 억제되어 있음을 알 수 있다. 예를 들면, 2차원 전자 가스의 캐리어 농도가 9×1012㎝-2의 위치에 착안하면, 관련 기술의 게이트 누설 전류는, 1×102(A/㎠)로 되어 있는 것에 대하여, 본 실시 형태 1의 게이트 누설 전류는, 1×10-4(A/㎠)로 되어 있다.
이러한 점으로부터, 본 실시 형태 1에서의 고전자 이동도 트랜지스터에 의하면, 채널층 CH1 내에 축적되는 2차원 전자 가스의 최대 캐리어 농도가 증가하여, 이것에 의해, 본 실시 형태 1에서의 고전자 이동도 트랜지스터의 온 저항을 충분히 작게 할 수 있는 것이 구체적으로 도 7에 도시되어 있는 것을 알 수 있다.
이와 같이, 본 실시 형태 1에서는, 전자 공급층 ES1의 밴드 갭보다도 밴드 갭이 큰 스페이서층 SP1을 삽입하는 구성을 취하고 있다. 이것에 의해, 채널층 CH1의 계면 근방에 약 2eV 정도의 높은 포텐셜 장벽이 형성된다고 하는 메커니즘에 의해, 게이트 누설 전류를 저감할 수 있어, 최종적으로, 본 실시 형태 1에서의 고전자 이동도 트랜지스터의 온 저항을 충분히 저감시킬 수 있다.
또한, 본 실시 형태 1에서는, 상술한 메커니즘과는 다른 메커니즘에 의해서도, 고전자 이동도 트랜지스터의 온 저항을 저감시킬 수 있으므로, 이 메커니즘에 대해서도 설명한다. 예를 들면, 관련 기술에서는, 전자 공급층 ES와 채널층 CH의 계면 근방에, 2차원 전자 가스가 생성되고, 이 2차원 전자 가스를 구성하는 전자는, 전자 공급층 ES와 채널층 CH의 계면을 따라 주행한다. 이때, 전자 공급층 ES는, 질화알루미늄갈륨(AlGaN)으로 형성되어 있으며, 따라서, 전자 공급층 ES는, 3원 혼정 반도체 재료로 구성되게 된다. 3원 혼정 반도체 재료인 질화알루미늄갈륨(AlGaN)에서는, 알루미늄 원자(Al 원자)와 갈륨 원자(Ga 원자)가 랜덤하게 배치된다. 이로 인해, 전자 공급층 ES의 계면을 따라 주행하는 전자는, 알루미늄 원자(Al 원자)와 갈륨 원자(Ga 원자)의 임의적인 배치에 기인하는 합금 산란을 받아, 전자 이동도가 저하된다. 이 결과, 관련 기술에서의 고전자 이동도 트랜지스터에서는, 전자 이동도의 저하에 기인하여 온 저항이 증대하게 된다.
이것에 대하여, 본 실시 형태 1에서는, 스페이서층 SP1과 채널층 CH1의 계면 근방에, 2차원 전자 가스가 생성되고, 이 2차원 전자 가스를 구성하는 전자는, 스페이서층 SP1과 채널층 CH1의 계면을 따라 주행한다. 이때, 본 실시 형태 1에서는, 스페이서층 SP1로서, 질화알루미늄(AlN)을 사용하고 있다. 이 경우, 2차원 전자 가스를 구성하는 전자는, 2원 화합물 반도체 재료인 질화알루미늄(AlN)과 채널층 CH1의 계면 근방을 따라 주행한다. 질화알루미늄(AlN)은 2원 화합물 반도체 재료이기 때문에, 3원 혼정 반도체 재료인 질화알루미늄갈륨(AlGaN)과 같이 알루미늄 원자(Al 원자)와 갈륨 원자(Ga 원자)의 임의적인 배치에 기인하는 합금 산란은 억제된다. 이로 인해, 본 실시 형태 1에서의 고전자 이동도 트랜지스터에 의하면, 전자 이동도의 향상을 도모할 수 있어, 이것에 의해, 온 저항의 저감을 충분히 도모할 수 있다.
이상의 점으로부터, 본 실시 형태 1에서의 고전자 이동도 트랜지스터에 의하면, 전자 공급층 ES1의 밴드 갭보다도 밴드 갭이 큰 스페이서층 SP1을 삽입함으로써, 채널층 CH1의 계면 근방에 높은 포텐셜 장벽이 형성된다고 하는 제1 메커니즘이 존재한다. 또한, 본 실시 형태 1에서의 고전자 이동도 트랜지스터에 의하면, 스페이서층에 2원 화합물 반도체 재료인 질화알루미늄(AlN)을 사용함으로써, 합금 산란이 억제되어 전자 이동도가 향상된다고 하는 제2 메커니즘이 존재한다. 따라서, 본 실시 형태 1에 의하면, 상술한 제1 메커니즘과 제2 메커니즘의 상승 효과에 의해, 게이트 누설 전류의 저감과 전자 이동도의 향상을 도모할 수 있다. 이러한 점으로부터, 본 실시 형태 1에서의 고전자 이동도 트랜지스터에 의하면, 게이트 누설 전류의 저감에 의한 2차원 전자 가스의 최대 캐리어 농도의 증대 효과와, 전자 이동도의 향상의 상승 효과에 의해, 온 저항의 저감을 크게 도모할 수 있다고 하는 현저한 효과를 얻을 수 있다. 이것에 의해, 본 실시 형태 1에 따르면, 반도체 장치의 성능 향상을 도모할 수 있다.
여기서, 전자 공급층 ES1과 채널층 CH1 사이에 밴드 갭이 큰 스페이서층 SP1을 삽입하여, 채널층 CH1과 p형 캡층 CAP1(게이트 전극 GE)의 사이에 높은 포텐셜 장벽을 형성하는 것에 본 실시 형태 1의 특징이 있다. 그렇게 되면, 전자 공급층 ES1과 채널층 CH1의 사이에 스페이서층 SP1을 삽입하는 것이 아니라, 전자 공급층 ES1 자체를 스페이서층 SP1로 교체하는 것도 고려된다. 이 경우에도, 채널층 CH1과 p형 캡층 CAP1(게이트 전극 GE)의 사이에 높은 포텐셜 장벽을 형성할 수 있으므로, 게이트 누설 전류를 저감시킬 수 있다고 생각되기 때문이다.
그런데, 전자 공급층 ES1 자체를 스페이서층 SP1로 교체하는 구성을 취하는 경우, 고전자 이동도 트랜지스터의 임계값 전압이 마이너스측으로 시프트하기 때문에, 노멀리 오프형 디바이스의 실현이 곤란하게 되는 것이다. 즉, 본 실시 형태 1의 목적은, 노멀리 오프 동작을 유지하면서, 온 저항의 저감을 도모하는 것에 있기 때문에, 노멀리 오프 동작이 곤란해지는 구성은 회피할 필요가 있는 것이다.
이하에, 전자 공급층 ES1 자체를 스페이서층 SP1로 교체하는 구성을 취하는 경우, 고전자 이동도 트랜지스터의 임계값 전압이 마이너스측으로 시프트하는 것에 대하여 설명한다. 즉, 전자 공급층 ES1 자체를 질화알루미늄(AlN)으로 하고, 스페이서층 SP1을 도입하지 않는 구성과, 본 실시 형태 1의 구성을 비교한다.
우선, 버퍼층 BF와, 채널층 CH1과, 스페이서층 SP1과, 전자 공급층 ES1로 이루어지는 반도체층 구조는, [0001] 결정축(C축) 방향으로 적층하는 Ⅲ족 면 성장에 의해 형성되어 있다. 즉, 버퍼층 BF의 (0001) Ga면 위에 채널층 CH1이 형성되고, 채널층 CH1의 (0001)면 위에 스페이서층 SP1이 형성된다. 그리고, 스페이서층 SP1의 (0001)면 위에 전자 공급층 ES1이 형성되어 있게 된다. 스페이서층 SP1의, 전자 공급층 ES1과의 계면은 (0001) Ⅲ족 면으로 된다.
이 경우, 자발 분극과 피에조 분극에 기초하여, 각 반도체층의 상하 계면에는, 분극 전하가 발생한다. 이 분극 전하의 면 밀도는, 스페이서층 SP1을 구성하는 질화알루미늄(AlN)이 6.4×1013㎝-2이며, 전자 공급층 ES1을 구성하는 질화알루미늄갈륨(Al0.22Ga0.78N)이 1.2×1013㎝-2이다. 즉, 스페이서층 SP1에 발생하고 있는 분극 전하의 면 밀도는, 전자 공급층 ES1에 발생하고 있는 분극 전하의 면 밀도보다도 커져 있다. 그리고, 분극 전하의 극성은, Ⅲ족 면 성장의 경우, 표면측이 부극성이며, 이면측이 정극성이다. 즉, 스페이서층 SP1에 발생하고 있는 분극 전하의 극성은, 표면측이 부극성이고, 또한 이면측이 정극성이며, 전자 공급층 ES1에 발생하고 있는 분극 전하의 극성도, 표면측이 부극성이고, 또한 이면측이 정극성이다.
본 실시 형태 1에서는, 캡층 CAP1과 채널층 CH1의 사이에, 스페이서층 SP1과 전자 공급층 ES1이 삽입된 구조로 되어 있으며, 전자 공급층 ES1의 Al 조성비는 스페이서층 SP1의 Al 조성비보다도 낮다. 그로 인해, 캡층 CAP1과 채널층 CH1 사이의 평균적인 Al 조성비는, 스페이서층 SP1보다도 낮게 할 수 있다. 한편, 도 1에서, 캡층 CAP와 채널층 CH의 사이에, 스페이서층 SP1과 동일한 Al 조성비의 전자 공급층 ES를 형성한 경우에는, 캡층 CAP와 채널층 CH 사이의 Al 조성비는 높아진다. Al 조성비가 높을수록 분극 전하량이 많아지기 때문에, 본 실시 형태 1과 비교하여, 전자 공급층 ES의 이면측, 즉 채널층 CH측에 플러스의 많은 분극 전하가 형성되게 된다. 이 결과, 전자 공급층 ES와 채널층 CH의 계면 근방의 전도대가 내려가서 2차원 전자 가스 농도가 증가함으로써, 임계값 전압이 마이너스로 된다. 이상과 같이, 노멀리 오프 동작을 유지하는 관점에서, 전자 공급층 ES1 자체를 스페이서층 SP1로 교체하는 구성은 바람직하다고는 할 수 없는 것이다.
따라서, 본 실시 형태 1에서는, 스페이서층 SP1에 의한 높은 포텐셜 장벽을 확보하면서, 가능한 한, 임계값 전압의 마이너스측으로의 시프트를 억제하기 위해서, 전자 공급층 ES1 자체를 스페이서층 SP1로 치환하는 것이 아니라, 전자 공급층 ES1과 채널층 CH1의 사이에 얇은 스페이서층 SP1을 삽입하는 구성을 취하고 있는 것이다. 이때, 전자 공급층 ES1과 채널층 CH1의 사이에 스페이서층 SP1을 삽입하는 구성을 취하는 경우에도, 스페이서층 SP1의 Al 조성비가 높은 점에서, 스페이서층 SP1의 채널층 CH1 측에 플러스의 분극 전하가 발생한다. 이것에 의해, 채널층 CH1과 스페이서층 SP1의 계면 근방의 전도대를 내릴 수 있어, 스페이서층 SP1을 삽입하지 않는 경우에 비하여 임계값 전압이 마이너스측으로 시프트하는 영향이 있다. 그러나, 본 실시 형태 1에서는, 스페이서층 SP1과 전자 공급층 ES1의 평균적인 Al 조성비는 대부분 높아지지 않기 때문에, 임계값 전압의 저하를 작게 할 수 있다. 또한, 스페이서층 SP1의 막 두께를 얇게 함으로써, 상대적으로, 분극 전하의 면 밀도가 높은 스페이서층 SP1의 영향은 작아진다고 생각되므로, 본 실시 형태 1과 같이, 전자 공급층 ES1과 채널층 CH1의 사이에 스페이서층 SP1을 삽입하는 구성에서는, 임계값 전압의 마이너스측으로의 시프트를 최소한으로 억제할 수 있어, 이것에 의해, 노멀리 오프 동작을 유지할 수 있는 것이다. 따라서, 예를 들면 노멀리 오프 동작을 유지하는 관점에서는, 전자 공급층 ES1과 채널층 CH1의 사이에 삽입하는 스페이서층 SP1의 막 두께는, 전자 공급층 ES1의 막 두께보다도 얇아지는 것이 바람직하다고 할 수 있다.
본 실시 형태 1에서도, 관련 기술과 마찬가지로, 억셉터의 이온화에 기인하여 p형 캡층 CAP1 내에 마이너스 전하가 생성된다. 이로 인해, 전자 공급층 ES1의 막 두께를 적절히 조정함으로써, 열 평형 상태에서는, 게이트 전극 GE 아래의 채널층 CH1이 공핍화하여, 임계값 전압이 플러스 전압인 노멀리 오프 동작을 실현하는 것이 가능하게 된다.
도 8은, 본 실시 형태 1에서의 고전자 이동도 트랜지스터와, 관련 기술에서의 고전자 이동도 트랜지스터에서, 임계값 전압에 대한 전자 공급층 ES1의 막 두께 의존성을 나타내는 수치 시뮬레이션 결과이다. 도 8에서, 횡축은, 전자 공급층 ES1의 막 두께(m)를 나타내며, 종축은 임계값 전압(역치 전압)(V)을 나타낸다. 이때, p형 캡층 CAP1의 억셉터 농도를 5×1018㎝-3으로 설정하고, p형 캡층 CAP1의 막 두께를 30㎚로 설정하였다. 도 8에서, 실선이 본 실시 형태 1에서의 고전자 이동도 트랜지스터를 나타내며, 파선이 관련 기술에서의 고전자 이동도 트랜지스터를 나타낸다.
도 8에 도시한 바와 같이, 본 실시 형태 1에서의 고전자 이동도 트랜지스터의 임계값 전압은, 스페이서층 SP1을 삽입한 영향에 의해, 스페이서층 SP1을 삽입하고 있지 않은 관련 기술에서의 고전자 이동도 트랜지스터의 임계값 전압보다도 마이너스측으로 시프트하고 있음을 알 수 있다. 단, 이 경우에도, 전자 공급층 ES1의 막 두께를 18㎚ 정도 이하로 설정함으로써, 본 실시 형태 1에서의 고전자 이동도 트랜지스터에서도, 충분히, 노멀리 오프 동작이 가능하게 된다는 것을 알 수 있다.
또한, 본 실시 형태 1에서는, 전자 공급층 ES1보다도 밴드 갭이 큰 스페이서층 SP1을 도입하고, 스페이서층 SP1에 의해 게이트 누설 전류가 억제되기 때문에, 관련 기술보다도 전자 공급층 ES1의 층 두께가 감소하여도 게이트 누설 전류는 악화되지 않는다.
도 9는, 본 실시 형태 1에서의 고전자 이동도 트랜지스터와, 관련 기술에서의 고전자 이동도 트랜지스터에서, 2차원 전자 가스의 캐리어 농도(1012㎝-2)의 게이트 전압 의존성을 나타내는 계산 결과를 나타낸 도면이다. 도 9에서, 횡축은, 게이트 전압(V)을 나타내며, 종축은 2차원 전자 가스의 캐리어 농도(1012㎝-2)를 나타낸다. 이때, p형 캡층 CAP1의 억셉터 농도를 5×1018㎝-3으로 설정하고, 전자 공급층 ES1의 막 두께를 14㎚로 설정하였다. 도 9에서, 실선이 본 실시 형태 1에서의 고전자 이동도 트랜지스터를 나타내며, 파선이 관련 기술에서의 고전자 이동도 트랜지스터를 나타낸다. 도 9에 도시한 바와 같이, 스페이서층 SP1을 삽입하고 있는 본 실시 형태 1에서도, 스페이서층 SP1을 삽입하고 있지 않은 관련 기술과 거의 마찬가지로, 임계값 전압이 약 +2V인 노멀리 오프 동작을 실현할 수 있다는 것을 알 수 있다.
이상의 점으로부터, 본 실시 형태 1에 의하면, 고전자 이동도 트랜지스터에서, 노멀리 오프 동작을 유지한 채로 온 저항을 충분히 저감할 수 있어, 이것에 의해, 고전자 이동도 트랜지스터를 포함하는 반도체 장치의 성능 향상을 도모할 수 있다는 것을 알 수 있다.
또한, 본 실시 형태 1에서는, 채널층 CH1과 전자 공급층 ES1의 사이에 스페이서층 SP1을 형성하는 구성에 대하여 설명하였지만, 예를 들면 도 10에 도시한 바와 같이, 전자 공급층 ES1과 p형 캡층 CAP1의 사이에 스페이서층 SP1을 삽입하는 구성을 취하여도, 본 실시 형태 1과 마찬가지의 효과를 얻을 수 있다. 즉, 스페이서층 SP1을 전자 공급층 ES1과 p형 캡층 CAP1의 사이에 삽입하는 경우에도, p형 캡층 CAP1과 2차원 전자 가스가 생성되는 채널층 CH1의 사이에 높은 포텐셜 장벽을 형성할 수 있으므로, 게이트 누설 전류를 저감시킬 수 있다. 즉, 전자 공급층 ES1과 p형 캡층 CAP1의 사이에 스페이서층 SP1을 삽입하는 구성인 경우에도, 높은 포텐셜 장벽을 형성한다고 하는 상술한 제1 메커니즘에 의해, 게이트 누설 전류의 저감에 의한 2차원 전자 가스의 최대 캐리어 농도의 증대 효과를 얻을 수 있다. 이것에 의해, 온 저항의 대폭적인 저감을 도모할 수 있고, 나아가서는, 반도체 장치의 성능 향상을 도모할 수 있다. 여기서, 스페이서층 SP1의 밴드 갭이 큰 것에 수반하는 콘택트 저항의 증대를 회피하기 위해서, 스페이서층 SP1은 캡층 CAP1의 하부에만 형성하는 것이 바람직하다.
단, 전자 공급층 ES1과 p형 캡층 CAP1의 사이에 스페이서층 SP1을 삽입하는 구성인 경우, 2차원 전자 가스를 구성하는 전자는, 전자 공급층 ES1과 채널층 CH1의 계면을 따라 주행한다. 이때, 전자 공급층 ES1은, 질화알루미늄갈륨(AlGaN)으로 형성되어 있으며, 따라서, 전자 공급층 ES1은, 3원 혼정 반도체 재료로 구성되게 된다. 3원 혼정 반도체 재료인 질화알루미늄갈륨(AlGaN)에서는, 알루미늄 원자(A1 원자)와 갈륨 원자(Ga 원자)가 랜덤하게 배치된다. 이로 인해, 전자 공급층 ES1의 계면을 따라 주행하는 전자는, 알루미늄 원자(Al 원자)와 갈륨 원자(Ga 원자)의 임의적인 배치에 기인하는 합금 산란을 받게 된다. 따라서, 전자 공급층 ES1과 p형 캡층 CAP1의 사이에 스페이서층 SP1을 삽입하는 구성인 경우, 합금 산란이 억제되어 전자 이동도가 향상된다고 하는 제2 메커니즘에 의한 온 저항의 저감 효과는 얻어지지 않는다.
이러한 점으로부터, 상술한 제1 메커니즘과 제2 메커니즘의 상승 효과에 의해, 게이트 누설 전류의 저감과 전자 이동도의 향상을 도모하는 관점에서는, 실시 형태 1과 같이, 채널층 CH1과 전자 공급층 ES1의 사이에 스페이서층 SP1을 형성하는 구성 쪽이 바람직하다.
<반도체 장치의 제조 방법>
본 실시 형태 1에서의 반도체 장치는 상기한 바와 같이 구성되어 있으며, 이하에, 그 제조 방법에 대하여 도면을 참조하면서 설명한다. 구체적으로는, x=1, y=0.22, z=0으로 설정한 경우를 예로 들어, 본 실시 형태 1에서의 반도체 장치의 제조 방법에 대하여 설명한다. 이 경우, 스페이서층 SP1은, 질화알루미늄(AlN)(밴드 갭: 약 6.2eV)으로 되고, 전자 공급층 ES1은, Al0 .22Ga0 .78N(밴드 갭: 약 4.0eV)으로 된다. 또한, p형 캡층 CAP1은, 질화갈륨(GaN)(밴드 갭: 약 3.4eV)으로 된다.
우선, 도 11에 도시한 바와 같이, 예를 들면 (111)면이 노출되어 있는 실리콘으로 이루어지는 반도체 기판 1S 위에 유기 금속 기상 성장법(MOCVD: Metal Organic Chemical Vapor Deposition)에 의해, 반도체층 구조를 형성한다. 이 반도체층 구조에서는, 우선, 반도체 기판 1S 위에 언도프된 질소알루미늄(AlN)과, 언도프된 질화갈륨(GaN)을 교대로 적층한 초격자로 이루어지는 핵 생성층 CF를 형성한다. 이 핵 생성층 CF의 막 두께는, 예를 들면 200㎚이다. 다음으로, 핵 생성층 CF 위에, 예를 들면 언도프된 질화갈륨(GaN)으로 이루어지는 버퍼층 BF를 형성한다. 이 버퍼층 BF의 막 두께는, 예를 들면 1 ㎛이다. 계속해서, 버퍼층 BF 위에 언도프된 질화갈륨(GaN)으로 이루어지는 채널층 CH1을 형성한다. 이 채널층 CH1의 막 두께는, 예를 들면 50㎚이다. 그 후, 채널층 CH1 위에 언도프된 질화알루미늄(AlN)으로 이루어지는 스페이서층 SP1을 형성한다. 스페이서층 SP1의 막 두께는, 예를 들면 1㎚이다. 그리고, 스페이서층 SP1 위에 언도프된 Al0 .22Ga0 .78N으로 이루어지는 전자 공급층 ES1을 형성한다. 이 전자 공급층 ES1의 막 두께는, 예를 들면 14㎚이다. 다음에, 전자 공급층 ES1 위에 p형 질화갈륨(p형 GaN)으로 이루어지는 반도체막 SF를 형성한다. 이 반도체막 SF의 불순물 농도는, 예를 들면 5×1018㎝-3이며, 그 막 두께는, 예를 들면 30㎚이다. 또한, p형 불순물로서는, 예를 들면 마그네슘(Mg)을 사용할 수 있다. 이와 같이 하여, 반도체층 구조가 형성된다. 이 반도체층 구조는, [0001] 결정축(C축) 방향으로 적층하는 Ⅲ족 면 성장에 의해 형성된다.
여기서, 스페이서층 SP1의 막 두께는, 전자 공급층 ES1의 막 두께보다도 얇아져 있으며, 또한, 전자 공급층 ES1의 막 두께는, 버퍼층 BF 위에서 전위가 발생하는 임계막 두께보다도 얇아지도록 설정되어 있다. 이것에 의해, 본 실시 형태 1에 의하면, 전위의 발생이 억제된 양호한 결정 품질이 얻어진다.
상술한 반도체층 구조를 구성하는 각 반도체층에는, 자발 분극과 피에조 분극에 기초하여, 각 반도체층의 상하 계면에 분극 전하가 발생하고 있다. 이 분극 전하의 면 밀도는, 예를 들면 질화알루미늄(AlN)으로 구성되는 스페이서층 SP1에서는, 6.4×1013㎝-2로 되고, Al0 .22Ga0 .78N으로 구성되는 전자 공급층 ES1에서는, 1.2×1013㎝-2로 된다. 분극 전하의 극성은, Ⅲ족 면 성장의 경우, 표면측이 부극성이며, 이면측이 정극성이다.
다음으로, 도 12에 도시한 바와 같이, 반도체막 SF 위에 레지스트막을 도포하고, 이 레지스트막에 대하여 노광·현상 처리를 실시함으로써, 레지스트막을 패터닝한다. 레지스트막의 패터닝은, p형 캡층 CAP1을 형성하는 영역에 레지스트막이 잔존하도록 행해진다. 그리고, 패터닝한 레지스트막을 마스크로 하여, 반도체막 SF를 에칭함으로써, 반도체막 SF로 이루어지는 p형 캡층 CAP1을 형성한다. 구체적으로, 반도체막 SF의 에칭은, 예를 들면 염화붕소(BCl3) 등의 에칭 가스를 사용한 드라이 에칭에 의해 행할 수 있다.
계속해서, 패터닝한 레지스트막을 제거한 후, 도 13에 도시한 바와 같이, p형 캡층 CAP1을 형성한 전자 공급층 ES1 위에 레지스트막 FR1을 도포한다. 그리고, 이 레지스트막 FR1에 대하여 노광·현상 처리를 실시함으로써, 레지스트막 FR1을 패터닝한다. 레지스트막 FR1의 패터닝은, 소스 전극 형성 영역 및 드레인 전극 형성 영역이 노출되도록 행해진다.
그 후, 도 14에 도시한 바와 같이, 패터닝한 레지스트막 FR1 위에 금속막 MF를 형성한다. 이것에 의해, 소스 전극 형성 영역 및 드레인 전극 형성 영역에서는, 전자 공급층 ES1 위에 직접, 금속막 MF가 형성된다. 한편, 그 밖의 영역에서는, 레지스트막 FR1 위에 금속막 MF가 형성된다. 이때, 금속막 MF는, 예를 들면 티타늄막(Ti)과, 티타늄막 위에 형성된 알루미늄막(Al)과, 알루미늄막 위에 형성된 니켈막(Ni)과, 니켈막 위에 형성된 금막(Au)으로 구성된다(Ti/Al/Ni/Au). 이 금속막 MF는, 예를 들면 증착법에 의해 형성할 수 있다.
다음으로, 도 15에 도시한 바와 같이, 레지스트막 FR1을 리프트 오프한다. 그렇게 하면, 레지스트막 FR1과, 레지스트막 FR1 위에 형성되어 있는 금속막 MF가 제거되고, 전자 공급층 ES1 위에 직접 접촉하도록 형성되어 있는 금속막 MF만이 잔존한다. 이것에 의해, 전자 공급층 ES1과 직접 접촉하는 금속막 MF로 이루어지는 소스 전극 SE 및 드레인 전극 DE를 형성할 수 있다. 이 소스 전극 SE와 드레인 전극 DE는, 이격하여 배치되고, 소스 전극 SE와 드레인 전극 DE 사이에서 끼워지도록, p형 캡층 CAP1이 형성되게 된다. 그 후, 반도체 기판 1S에 대하여 열 처리(얼로이 처리)를 실시함으로써, 소스 전극 SE와, 2차원 전자 가스가 형성되어 있는 채널층 CH1의 오믹 접촉을 취한다. 마찬가지로, 이 열 처리에 의해, 드레인 전극 DE와 채널층 CH1의 사이에서도 오믹 접촉이 취해지게 된다. 그리고, 도시는 생략하지만, 디바이스 간의 소자 분리를 도모하기 위해서, 질소(N) 등의 이온 주입법에 의해 소자 분리 영역을 형성한다.
계속해서, 도 16에 도시한 바와 같이, 소스 전극 SE, 드레인 전극 DE 및 p형 캡층 CAP1을 형성한 전자 공급층 ES1 위에 레지스트막 FR2를 도포한다. 그리고, 이 레지스트막 FR2에 대하여 노광·현상 처리를 실시함으로써, 레지스트막 FR2를 패터닝한다. 레지스트막 FR2의 패터닝은, p형 캡층 CAP1 위의 게이트 전극 형성 영역이 노출되도록 행해진다.
그 후, 도 17에 도시한 바와 같이, 패터닝한 레지스트막 FR2 위에 금속막 MF2를 형성한다. 이것에 의해, 게이트 전극 형성 영역에서는, p형 캡층 CAP1 위에 직접, 금속막 MF2가 형성된다. 한편, 그 밖의 영역에서는, 레지스트막 FR2 위에 금속막 MF2가 형성된다. 이때, 금속막 MF2는, 예를 들면 니켈막(Ni)과, 니켈막 위에 형성된 금막(Au)으로 구성된다(Ni/Au). 이 금속막 MF2는, 예를 들면 증착법에 의해 형성할 수 있다. 그리고, 도 4에 도시한 바와 같이, 레지스트막 FR2를 리프트 오프한다. 그렇게 하면, 레지스트막 FR2와, 레지스트막 FR2 위에 형성되어 있는 금속막 MF2가 제거되고, p형 캡층 CAP1 위에 직접 접촉하도록 형성되어 있는 금속막 MF2 만이 잔존한다. 이것에 의해, p형 캡층 CAP1과 직접 접촉하는 금속막 MF2로 이루어지는 게이트 전극을 형성할 수 있다. 이상과 같이 하여, 본 실시 형태 1에서의 고전자 이동도 트랜지스터(반도체 장치)를 제조할 수 있다.
또한, 본 실시 형태 1에서는, 질화알루미늄갈륨(AlxGa1-xN)으로 이루어지는 스페이서층 SP1의 알루미늄 조성비를 x=1로 하였지만, 예를 들면 x=0.5로 하여도, 일정한 온 저항의 개선 효과를 얻을 수 있다. 이 경우에는, 예를 들면 스페이서층 SP1의 막 두께를 2㎚로 함으로써, 본 실시 형태 1과 동등한 임계값 전압을 얻을 수 있다.
또한, 본 실시 형태 1에서는, 질화알루미늄갈륨(AlzGa1-zN)으로 이루어지는 p형 캡층 CAP1의 알루미늄 조성비를 z=0으로 하였지만, 예를 들면 z=0.22로 하여도 된다. 이 경우에는, p형 캡층 CAP1의 불순물 농도를 1×1019㎝-3 정도로 하고, 전자 공급층 ES1의 막 두께를 4㎚ 정도 이하로 함으로써, 본 실시 형태 1과 마찬가지로, 노멀리 오프 동작이 가능하게 된다.
(실시 형태 2)
<실시 형태 2의 특징>
도 18은, 본 실시 형태 2에서의 고전자 이동도 트랜지스터의 구성을 나타낸 단면도이다. 도 18에서, 도 4와 동일한 부호는, 도 4와 동일한 내용을 나타내며, 상기 실시 형태 1과는, 스페이서층 SP2의 구성과, 전자 공급층 ES2의 구성이 서로 다르다. 즉, 본 실시 형태 2에서는, 스페이서층 SP2를 질화알루미늄인듐(AluIn1-uN)으로 구성하고, 전자 공급층 ES2를 질화알루미늄갈륨(AlvGa1-vN)으로 구성하는 점에 특징이 있다.
여기서, 질화알루미늄인듐(AluIn1-uN)으로 이루어지는 스페이서층 SP2의 밴드 갭은, 질화알루미늄갈륨(AlvGa1-vN)으로 이루어지는 전자 공급층 ES2의 밴드 갭보다도 커져 있다. 이것에 의해, 스페이서층 SP2의 밴드 갭이 큰 것에 기인하여 채널층 CH1과 전자 공급층 ES2의 계면 근방에 높은 포텐셜 장벽(전자 장벽)이 형성된다. 즉, 스페이서층 SP2를 형성하는 경우, 스페이서층 SP2를 형성하지 않는 경우보다도 높은 포텐셜 장벽이 형성되는 것이다. 이 결과, 본 실시 형태 2에서의 고전자 이동도 트랜지스터에 의하면, 높은 포텐셜 장벽에 의해, 게이트 누설 전류가 크게 억제된다. 이것에 의해, 본 실시 형태 2에서의 고전자 이동도 트랜지스터에 의하면, 채널층 CH1 내에 축적되는 2차원 전자 가스의 최대 캐리어 농도가 증가하여, 이것에 의해, 본 실시 형태 2에서의 고전자 이동도 트랜지스터의 온 저항을 충분히 작게 할 수 있는 것이다.
구체적으로, 본 실시 형태 2에서, 스페이서층 SP2는, 언도프된 AluIn1 - uN으로 형성되고, 전자 공급층 ES2는, 언도프된 AlvIn1 - vN으로 형성된다. 따라서, 이하에서는, 스페이서층 SP2의 밴드 갭이 전자 공급층 ES2의 밴드 갭보다도 커지는 조건에 대하여 설명한다.
우선, AlsIn1 - sN의 밴드 갭 Eg은, 예를 들면 이하에 설명하는 수학식 3에 의해 근사적으로 표현할 수 있다.
Figure pat00003
따라서, 이 수학식 3 및 상기 실시 형태 1에서 설명한 수학식 1로부터, 스페이서층 SP2의 조성비 u와, 전자 공급층 ES2의 조성비 v가 수학식 4를 만족하도록 설정하면, 스페이서층 SP2의 밴드 갭이, 전자 공급층 ES2의 밴드 갭보다도 커진다.
Figure pat00004
이와 같이 스페이서층 SP2의 조성비 u와 전자 공급층 ES2의 조성비 v가 수학식 4를 만족하도록 스페이서층 SP2와 전자 공급층 ES2를 형성함으로써, 스페이서층 SP2를 형성하는 경우, 스페이서층 SP2를 형성하지 않는 경우보다도 높은 포텐셜 장벽을 형성할 수 있다. 이 결과, 높은 포텐셜 장벽에 의해, 게이트 누설 전류가 크게 억제되므로, 채널층 CH1 내에 축적되는 2차원 전자 가스의 최대 캐리어 농도가 증가하여, 이것에 의해, 본 실시 형태 2에서의 고전자 이동도 트랜지스터의 온 저항을 충분히 작게 할 수 있다.
본 실시 형태 2에서는, 스페이서층 SP2에 의한 포텐셜 장벽이 현저히 높아져 있다. 이것은, 스페이서층 SP2를 구성하는 질화알루미늄인듐(AluIn1-uN)과, 채널층 CH1을 구성하는 질화갈륨(GaN) 사이의 전도대 오프셋이 약 0.9eV로 큰 것에 기인한다. 나아가서는, 스페이서층 SP2를 구성하는 질화알루미늄인듐(AluIn1-uN)의 내부에는, 자발 분극에 수반하는 내부 전계도 발생한다. 따라서, 상술한 큰 전도대 오프셋과 내부 전계의 상승 효과에 의해, 채널층 CH1의 계면 근방에, 스페이서층 SP2가 없는 관련 기술에 비하여, 높은 포텐셜 장벽이 형성되는 것이다.
이러한 점으로부터, 채널층 CH1과 스페이서층 SP2의 계면 근방의 우물형 포텐셜 내에 축적되어 있는 2차원 전자 가스의 일부가 높은 포텐셜 장벽을 타고 넘는 것이 곤란해진다고 추정된다. 이것은, 게이트 전극 GE로부터 채널층 CH1을 향하여 흐르는 게이트 누설 전류가 충분히 저감되는 것을 의미한다. 이 결과, 본 실시 형태 2에서의 고전자 이동도 트랜지스터에 의하면, 채널층 CH1 내에 축적되는 2차원 전자 가스의 최대 캐리어 농도가 증가한다. 이것에 의해, 본 실시 형태 2에서의 고전자 이동도 트랜지스터의 온 저항을 충분히 작게 할 수 있다고 하는 현저한 효과를 얻을 수 있다.
한편, 본 실시 형태 2에서도, 억셉터의 이온화에 기인하여 p형 캡층 CAP1 내에 마이너스 전하가 생성된다. 이로 인해, 전자 공급층 ES2의 막 두께를 적절히 조정함으로써, 열 평형 상태에서는, 게이트 전극 GE 아래의 채널층 CH1이 공핍화하여, 임계값 전압이 플러스 전압인 노멀리 오프 동작을 실현하는 것이 가능하게 된다.
도 19는, 본 실시 형태 2에서의 고전자 이동도 트랜지스터와, 관련 기술에서의 고전자 이동도 트랜지스터에서, 임계값 전압에 대한 전자 공급층 ES2의 막 두께 의존성을 나타내는 수치 시뮬레이션 결과이다. 도 19에서, 횡축은, 전자 공급층 ES2의 막 두께(㎚)를 나타내며, 종축은 임계값 전압(역치 전압)(V)을 나타낸다. 이때, p형 캡층 CAP1의 억셉터 농도를 5×1018㎝-3으로 설정하고, p형 캡층 CAP1의 막 두께를 30㎚로 설정하였다. 도 19에서, 실선이 본 실시 형태 2에서의 고전자 이동도 트랜지스터를 나타내며, 파선이 관련 기술에서의 고전자 이동도 트랜지스터를 나타낸다.
도 19에 도시한 바와 같이, 본 실시 형태 2에서의 고전자 이동도 트랜지스터의 임계값 전압은, 스페이서층 SP2를 삽입한 영향에 의해, 스페이서층 SP2를 삽입하고 있지 않은 관련 기술에서의 고전자 이동도 트랜지스터의 임계값 전압보다도 마이너스측으로 시프트하고 있는 것을 알 수 있다. 단, 이 경우에도, 전자 공급층 ES2의 막 두께를 20㎚ 정도 이하로 설정함으로써, 본 실시 형태 2에서의 고전자 이동도 트랜지스터에서도, 충분히, 노멀리 오프 동작이 가능하게 된다는 것을 알 수 있다.
이상의 점으로부터, 본 실시 형태 2에 의하면, 고전자 이동도 트랜지스터에서, 노멀리 오프 동작을 유지한 채로 온 저항을 충분히 저감할 수 있어, 이것에 의해, 고전자 이동도 트랜지스터를 포함하는 반도체 장치의 성능 향상을 도모할 수 있다는 것을 알 수 있다.
<반도체 장치의 제조 방법>
본 실시 형태 2에서의 반도체 장치는 상기한 바와 같이 구성되어 있으며, 이하에, 그 제조 방법에 대하여 도면을 참조하면서 설명한다. 구체적으로는, u=0.82, v=0.22, z=0으로 설정한 경우를 예로 들어, 본 실시 형태 2에서의 반도체 장치의 제조 방법에 대하여 설명한다. 이 경우, 스페이서층 SP2는, 질화알루미늄인듐(Al0 .82In0 .18N)(밴드 갭: 약 5.2eV)으로 되고, 전자 공급층 ES2는, Al0 .22Ga0 .78N(밴드 갭: 약 4.0eV)으로 된다. 또한, p형 캡층 CAP1은, 질화갈륨(GaN)(밴드 갭: 약 3.4eV)으로 된다.
우선, 도 20에 도시한 바와 같이, 예를 들면 (111)면이 노출되어 있는 실리콘으로 이루어지는 반도체 기판 1S 위에 유기 금속 기상 성장법(MOCVD: Metal 0rganic Chemical Vapor Deposition)에 의해, 반도체층 구조를 형성한다. 이 반도체층 구조에서는, 우선, 반도체 기판 1S 위에 언도프된 질소알루미늄(AlN)과, 언도프된 질화갈륨(GaN)을 교대로 적층한 초격자로 이루어지는 핵 생성층 CF를 형성한다. 이 핵 생성층 CF의 막 두께는, 예를 들면 200㎚이다. 이어서, 핵 생성층 CF 위에, 예를 들면 언도프된 질화갈륨(GaN)으로 이루어지는 버퍼층 BF를 형성한다. 이 버퍼층 BF의 막 두께는, 예를 들면 1㎛이다. 계속해서, 버퍼층 BF 위에 언도프된 질화갈륨(GaN)으로 이루어지는 채널층 CH1을 형성한다. 이 채널층 CH1의 막 두께는, 예를 들면 50㎚이다. 그 후, 채널층 CH1 위에 언도프된 질화알루미늄인듐(Al0.82In0.18N)으로 이루어지는 스페이서층 SP2를 형성한다. 스페이서층 SP2의 막 두께는, 예를 들면 1㎚이다. 그리고, 스페이서층 SP2 위에 언도프된 Alo .22Ga0 .78N으로 이루어지는 전자 공급층 ES2를 형성한다. 이 전자 공급층 ES2의 막 두께는, 예를 들면 16㎚이다. 이어서, 전자 공급층 ES2 위에 p형 질화갈륨(p형 GaN)으로 이루어지는 반도체막 SF를 형성한다. 이 반도체막 SF의 불순물 농도는, 예를 들면 5×1018㎝-3이며, 그 막 두께는, 예를 들면 30㎚이다. 또한, p형 불순물로서는, 예를 들면 마그네슘(Mg)을 사용할 수 있다. 이와 같이 하여, 반도체층 구조가 형성된다. 이 반도체층 구조는, [0001] 결정축(C축) 방향으로 적층하는 Ⅲ족 면 성장에 의해 형성된다. 버퍼층 BF, 채널층 CH1, 스페이서층 SP2, 전자 공급층 ES2, 반도체막 SF(CAP1)의, 각각의 층의 게이트 전극 GE측의 표면은 (0001) Ⅲ족 면으로 된다. 예를 들면, 스페이서층 SP2의, 전자 공급층 ES2와의 계면은, (0001) Ⅲ족 면으로 된다.
여기서, 스페이서층 SP2의 막 두께는, 전자 공급층 ES2의 막 두께보다도 얇아져 있으며, 또한, 전자 공급층 ES2의 막 두께는, 버퍼층 BF 위에서 전위가 발생하는 임계막 두께보다도 얇아지도록 설정되어 있다. 이것에 의해, 본 실시 형태 2에 의하면, 전위의 발생이 억제된 양호한 결정 품질을 얻을 수 있다.
상술한 반도체층 구조를 구성하는 각 반도체층에는, 자발 분극과 피에조 분극에 기초하여, 각 반도체층의 상하 계면에 분극 전하가 발생하고 있다. 이 분극 전하의 면 밀도는, 예를 들면 질화알루미늄인듐(Al0.82In0.18N)으로 구성되는 스페이서층 SP2에서는, 4.5×1013㎝-2로 되고, Al0 .22Ga0 .78N으로 구성되는 전자 공급층 ES2에서는, 1.2×1013㎝-2로 된다. 분극 전하의 극성은, Ⅲ족 면 성장의 경우, 표면측이 부극성이며, 이면측이 정극성이다.
다음으로, 도 21에 도시한 바와 같이, 반도체막 SF 위에 레지스트막을 도포하고, 이 레지스트막에 대하여 노광·현상 처리를 실시함으로써, 레지스트막을 패터닝한다. 레지스트막의 패터닝은, p형 캡층 CAP1을 형성하는 영역에 레지스트막이 잔존하도록 행해진다. 그리고, 패터닝한 레지스트막을 마스크로 하여, 반도체막 SF를 에칭함으로써, 반도체막 SF로 이루어지는 p형 캡층 CAP1을 형성한다. 구체적으로, 반도체막 SF의 에칭은, 예를 들면 염화붕소(BCl3) 등의 에칭 가스를 사용한 드라이 에칭에 의해 행할 수 있다.
계속해서, 패터닝한 레지스트막을 제거한 후, p형 캡층 CAP1을 형성한 전자 공급층 ES2 위에 레지스트막을 도포한다. 그리고, 이 레지스트막에 대하여 노광·현상 처리를 실시함으로써, 레지스트막을 패터닝한다. 레지스트막의 패터닝은, 소스 전극 형성 영역 및 드레인 전극 형성 영역이 노출되도록 행해진다.
그 후, 패터닝한 레지스트막 위에 금속막을 형성한다. 이것에 의해, 소스 전극 형성 영역 및 드레인 전극 형성 영역에서는, 전자 공급층 ES2 위에 직접 금속막이 형성된다. 한편, 그 밖의 영역에서는, 레지스트막 위에 금속막이 형성된다. 이때, 금속막은, 예를 들면 티타늄막(Ti)과, 티타늄막 위에 형성된 알루미늄막(Al)과, 알루미늄막 위에 형성된 니켈막(Ni)과, 니켈막 위에 형성된 금막(Au)으로 구성된다(Ti/Al/Ni/Au). 이 금속막은, 예를 들면 증착법에 의해 형성할 수 있다.
다음으로, 레지스트막을 리프트 오프한다. 그렇게 하면, 레지스트막과, 레지스트막 위에 형성되어 있는 금속막이 제거되고, 전자 공급층 ES2 위에 직접 접촉하도록 형성되어 있는 금속막만이 잔존한다. 이것에 의해, 도 22에 도시한 바와 같이, 전자 공급층 ES2와 직접 접촉하는 금속막으로 이루어지는 소스 전극 SE 및 드레인 전극 DE를 형성할 수 있다. 이 소스 전극 SE와 드레인 전극 DE는, 서로 이격하여 배치되고, 소스 전극 SE와 드레인 전극 DE 사이에서 끼워지도록, p형 캡층 CAP1이 형성되게 된다. 그 후, 반도체 기판 1S에 대하여 열 처리(얼로이 처리)를 실시함으로써, 소스 전극 SE와, 2차원 전자 가스가 형성되어 있는 채널층 CH1과의 오믹 접촉을 취한다. 마찬가지로, 이 열 처리에 의해, 드레인 전극 DE와 채널층 CH1 사이에서도 오믹 접촉이 취해지게 된다. 그리고, 도시는 생략하지만, 디바이스 간의 소자 분리를 도모하기 위해서, 질소(N) 등의 이온 주입법에 의해, 소자 분리 영역을 형성한다.
계속해서, 소스 전극 SE, 드레인 전극 DE 및 p형 캡층 CAP1을 형성한 전자 공급층 ES2 위에 레지스트막을 도포한다. 그리고, 이 레지스트막에 대하여 노광·현상 처리를 실시함으로써, 레지스트막을 패터닝한다. 레지스트막의 패터닝은, p형 캡층 CAP1 위의 게이트 전극 형성 영역이 노출되도록 행해진다.
그 후, 패터닝한 레지스트막 위에 금속막을 형성한다. 이것에 의해, 게이트 전극 형성 영역에서는, p형 캡층 CAP1 위에 직접, 금속막이 형성된다. 한편, 그 밖의 영역에서는, 레지스트막 위에 금속막이 형성된다. 이때, 금속막은, 예를 들면 니켈막(Ni)과, 니켈막 위에 형성된 금막(Au)으로 구성된다(Ni/Au). 이 금속막은, 예를 들면 증착법에 의해 형성할 수 있다. 그리고, 도 18에 도시한 바와 같이, 레지스트막을 리프트 오프한다. 그렇게 하면, 레지스트막과, 레지스트막 위에 형성되어 있는 금속막이 제거되고, p형 캡층 CAP1 위에 직접 접촉하도록 형성되어 있는 금속막만이 잔존한다. 이것에 의해, p형 캡층 CAP1과 직접 접촉하는 금속막으로 이루어지는 게이트 전극을 형성할 수 있다. 이상과 같이 하여, 본 실시 형태 2에서의 고전자 이동도 트랜지스터(반도체 장치)를 제조할 수 있다.
스페이서층 SP2를 질화알루미늄인듐(AluIn1-uN)으로 구성하고, 알루미늄 조성비를 u=0.82 정도로 설정한 경우에는, 다음에 설명하는 효과를 더 갖는다. Al0 .82In0 .18N으로 이루어지는 스페이서층 SP2는, GaN으로 이루어지는 버퍼층 BF와 격자 정합시킬 수 있다. 격자 정합시킬 수 있기 때문에, 내부 왜곡이 없는 양호한 결정 품질을 얻을 수 있어, 고전자 이동도 트랜지스터의 장기 신뢰성을 현저히 향상시킬 수 있다.
또한, 본 실시 형태 2에서는, 질화알루미늄갈륨(AlzGa1-zN)으로 이루어지는 p형 캡층 CAP1의 알루미늄 조성비를 z=0으로 하였지만, 예를 들면 z=0.22로 하여도 된다. 이 경우에는, p형 캡층 CAP1의 불순물 농도를 1×1019㎝-3 정도로 하고, 전자 공급층 ES2의 막 두께를 6㎚ 정도 이하로 함으로써, 본 실시 형태 2와 마찬가지로, 노멀리 오프 동작이 가능하게 된다.
(실시 형태 3)
<실시 형태 3의 특징>
도 23은, 본 실시 형태 3에서의 고전자 이동도 트랜지스터의 구성을 나타낸 단면도이다. 도 23에서, 도 4와 동일한 부호는, 도 4와 동일한 내용을 나타내며, 상기 실시 형태 1과는, 스페이서층 SP3의 구성과, 전자 공급층 ES3의 구성이 서로 다르다. 즉, 본 실시 형태 3에서는, 스페이서층 SP3을 질화알루미늄갈륨(AlaGal-aN)으로 구성하고, 전자 공급층 ES3을 질화알루미늄인듐(AlbIn1-bN)으로 구성하는 점에 특징이 있다.
여기서, 질화알루미늄갈륨(AlaGal-aN)으로 이루어지는 스페이서층 SP3의 밴드 갭은, 질화알루미늄인듐(AlbIn1-bN)으로 이루어지는 전자 공급층 ES3의 밴드 갭보다도 커져 있다. 이것에 의해, 스페이서층 SP3의 밴드 갭이 큰 것에 기인하여 채널층 CH1과 전자 공급층 ES3의 계면 근방에 높은 포텐셜 장벽(전자 장벽)이 형성된다. 즉, 스페이서층 SP3을 형성하는 경우, 스페이서층 SP3을 형성하지 않는 경우보다도 높은 포텐셜 장벽이 형성되는 것이다. 이 결과, 본 실시 형태 3에서의 고전자 이동도 트랜지스터에 의하면, 높은 포텐셜 장벽에 의해, 게이트 누설 전류가 크게 억제된다. 이것에 의해, 본 실시 형태 3에서의 고전자 이동도 트랜지스터에 의하면, 채널층 CH1 내에 축적되는 2차원 전자 가스의 최대 캐리어 농도가 증가하여, 이것에 의해, 본 실시 형태 3에서의 고전자 이동도 트랜지스터의 온 저항을 충분히 작게 할 수 있는 것이다.
구체적으로, 본 실시 형태 3에서, 스페이서층 SP3은, 언도프된 AlaGal - aN으로 형성되고, 전자 공급층 ES3은, 언도프된 AlbIn1 - bN으로 형성된다. 따라서, 이하에서는, 스페이서층 SP3의 밴드 갭이 전자 공급층 ES3의 밴드 갭보다도 커지는 조건에 대하여 설명한다.
우선, 상기 실시 형태 1에서 설명한 수학식 1 및 상기 실시 형태 2에서 설명한 수학식 3으로부터, 스페이서층 SP3의 조성비 a와, 전자 공급층 ES3의 조성비 b가 수학식 5를 만족하도록 설정하면, 스페이서층 SP3의 밴드 갭이, 전자 공급층 ES3의 밴드 갭보다도 커진다.
Figure pat00005
이와 같이 스페이서층 SP3의 조성비 a와 전자 공급층 ES3의 조성비 b가 수학식 5를 만족하도록 스페이서층 SP3과 전자 공급층 ES3을 형성함으로써, 스페이서층 SP3을 형성하는 경우, 스페이서층 SP3을 형성하지 않는 경우보다도 높은 포텐셜 장벽을 형성할 수 있다. 이 결과, 높은 포텐셜 장벽에 의해, 게이트 누설 전류가 크게 억제되므로, 채널층 CH1 내에 축적되는 2차원 전자 가스의 최대 캐리어 농도가 증가하여, 이것에 의해, 본 실시 형태 3에서의 고전자 이동도 트랜지스터의 온 저항을 충분히 작게 할 수 있다.
본 실시 형태 3에서는, 스페이서층 SP3에 의한 포텐셜 장벽이 현저히 높아져 있다. 이것은, 스페이서층 SP3을 구성하는 질화알루미늄갈륨(AlaGa1-aN)과, 채널층 CH1을 구성하는 질화갈륨(GaN) 사이의 전도대 오프셋이 약 1.9eV로 큰 것에 기인한다. 나아가서는, 스페이서층 SP3을 구성하는 질화알루미늄갈륨(AlaGal-aN)의 내부에는, 자발 분극에 수반하는 내부 전계도 발생한다. 따라서, 상술한 큰 전도대 오프셋과 내부 전계의 상승 효과에 의해, 채널층 CH1의 계면 근방에, 스페이서층 SP3이 없는 관련 기술에 비하여, 높은 포텐셜 장벽이 형성되는 것이다.
이러한 점으로부터, 채널층 CH1과 스페이서층 SP3의 계면 근방의 우물형 포텐셜 내에 축적되어 있는 2차원 전자 가스의 일부가 높은 포텐셜 장벽을 타고 넘는 것이 곤란해진다고 추정된다. 이것은, 게이트 전극 GE로부터 채널층 CH1을 향하여 흐르는 게이트 누설 전류가 충분히 저감되는 것을 의미한다. 이 결과, 본 실시 형태 3에서의 고전자 이동도 트랜지스터에 의하면, 채널층 CH1 내에 축적되는 2차원 전자 가스의 최대 캐리어 농도가 증가하여, 이것에 의해, 본 실시 형태 3에서의 고전자 이동도 트랜지스터의 온 저항을 충분히 작게 할 수 있다는 현저한 효과를 얻을 수 있다.
한편, 본 실시 형태 3에서도, 억셉터의 이온화에 기인하여 p형 캡층 CAP1 내에 마이너스 전하가 생성된다. 이로 인해, 전자 공급층 ES3의 막 두께를 적절히 조정함으로써, 열 평형 상태에서는, 게이트 전극 GE 아래의 채널층 CH1이 공핍화하여, 임계값 전압이 플러스 전압인 노멀리 오프 동작을 실현하는 것이 가능하게 된다.
도 24는, 본 실시 형태 3에서의 고전자 이동도 트랜지스터와, 관련 기술에서의 고전자 이동도 트랜지스터에서, 임계값 전압에 대한 전자 공급층 ES3의 막 두께 의존성을 나타내는 수치 시뮬레이션 결과이다. 도 24에서, 횡축은, 전자 공급층 ES3의 막 두께(m)를 나타내며, 종축은 임계값 전압(역치 전압)(V)을 나타낸다. 이때, p형 캡층 CAP1의 억셉터 농도를 5×1018㎝-3으로 설정하고, p형 캡층 CAP1의 막 두께를 30㎚로 설정하였다. 도 24에서, 실선이 본 실시 형태 3에서의 고전자 이동도 트랜지스터를 나타내며, 파선이 관련 기술에서의 고전자 이동도 트랜지스터를 나타낸다.
도 24에 도시한 바와 같이, 본 실시 형태 3에서의 고전자 이동도 트랜지스터의 임계값 전압은, 스페이서층 SP3을 삽입한 영향에 의해, 스페이서층 SP3을 삽입하고 있지 않는 관련 기술에서의 고전자 이동도 트랜지스터의 임계값 전압보다도 마이너스측으로 시프트하고 있는 것을 알 수 있다. 단, 이 경우에도, 전자 공급층 ES3의 막 두께를 5㎚ 정도 이하로 설정함으로써, 본 실시 형태 3에서의 고전자 이동도 트랜지스터에서도, 충분히, 노멀리 오프 동작이 가능하게 된다는 것을 알 수 있다.
이상의 점으로부터, 본 실시 형태 3에 의하면, 고전자 이동도 트랜지스터에서, 노멀리 오프 동작을 유지한 채로 온 저항을 충분히 저감할 수 있어, 이것에 의해, 고전자 이동도 트랜지스터를 포함하는 반도체 장치의 성능 향상을 도모할 수 있다는 것을 알 수 있다.
<반도체 장치의 제조 방법>
본 실시 형태 3에서의 반도체 장치는 상기한 바와 같이 구성되어 있으며, 이하에, 그 제조 방법에 대하여 도면을 참조하면서 설명한다. 구체적으로는, a=1, b=0.82, z=O으로 설정한 경우를 예로 들어, 본 실시 형태 3에서의 반도체 장치의 제조 방법에 대하여 설명한다. 이 경우, 스페이서층 SP3은, 질화알루미늄(AlN)(밴드 갭: 약 6.2eV)으로 되고, 전자 공급층 ES3은, Al0 .82In0 .18N(밴드 갭: 약 5.2eV)으로 된다. 또한, p형 캡층 CAP1은, 질화갈륨(GaN)(밴드 갭: 약 3.4eV)으로 된다.
우선, 도 25에 도시한 바와 같이, 예를 들면 (111)면이 노출되어 있는 실리콘으로 이루어지는 반도체 기판 1S 위에 유기 금속 기상 성장법(MOCVD: Metal Organic Chemical Vapor Deposition)에 의해, 반도체층 구조를 형성한다. 이 반도체층 구조에서는, 우선, 반도체 기판 1S 위에 언도프된 질소알루미늄(AlN)과, 언도프된 질화갈륨(GaN)을 교대로 적층한 초격자로 이루어지는 핵 생성층 CF를 형성한다. 이 핵 생성층 CF의 막 두께는, 예를 들면 200㎚이다. 이어서, 핵 생성층 CF 위에, 예를 들면 언도프된 질화갈륨(GaN)으로 이루어지는 버퍼층 BF를 형성한다. 이 버퍼층 BF의 막 두께는, 예를 들면 1㎛이다. 계속해서, 버퍼층 BF 위에 언도프된 질화갈륨(GaN)으로 이루어지는 채널층 CH1을 형성한다. 이 채널층 CH1의 막 두께는, 예를 들면 50㎚이다. 그 후, 채널층 CH1 위에 언도프된 질화알루미늄(AlN)으로 이루어지는 스페이서층 SP3를 형성한다. 스페이서층 SP3의 막 두께는, 예를 들면 1㎚이다. 그리고, 스페이서층 SP3 위에 언도프된 Al0 .82In0 .18N으로 이루어지는 전자 공급층 ES3을 형성한다. 이 전자 공급층 ES3의 막 두께는, 예를 들면 5㎚이다. 이어서, 전자 공급층 ES3 위에 p형 질화갈륨(p형 GaN)으로 이루어지는 반도체막 SF를 형성한다. 이 반도체막 SF의 불순물 농도는, 예를 들면 5×1018㎝-3이며, 그 막 두께는, 예를 들면 30㎚이다. 또한, p형 불순물로서는, 예를 들면 마그네슘(Mg)을 사용할 수 있다. 이와 같이 하여, 반도체층 구조가 형성된다. 이 반도체층 구조는, [0001] 결정축(C축) 방향으로 적층하는 Ⅲ족 면 성장에 의해 형성된다. 반도체 각 층의 게이트 전극 GE측의 표면은, (0001) Ⅲ족 면으로 된다. 예를 들면, 스페이서층 SP3의, 전자 공급층 ES3과의 계면은, (0001) Ⅲ족 면으로 된다.
여기서, 질화알루미늄인듐(AlbIn1-bN)으로 이루어지는 전자 공급층 ES3의 알루미늄 조성비를 b=0.82 정도로 설정하고 있다. 이것에 의해, Al0 .82In0 .18N으로 이루어지는 전자 공급층 ES3을, 질화갈륨(GaN)으로 이루어지는 버퍼층 BF와 격자 정합시킬 수 있기 때문에, 내부 왜곡이 없는 양호한 결정 품질을 얻을 수 있다.
상술한 반도체층 구조를 구성하는 각 반도체층에는, 자발 분극과 피에조 분극에 기초하여, 각 반도체층의 상하 계면에 분극 전하가 발생하고 있다. 이 분극 전하의 면 밀도는, 예를 들면 질화알루미늄(AlN)으로 구성되는 스페이서층 SP3에서는, 6.4×1013㎝-2로 되고, Al0 .82In0 .18N으로 구성되는 전자 공급층 ES3에서는, 4.5×1013㎝-2로 된다. 분극 전하의 극성은, Ⅲ족 면 성장의 경우, 표면측이 부극성이며, 이면측이 정극성이다.
다음으로, 도 26에 도시한 바와 같이, 반도체막 SF 위에 레지스트막을 도포하고, 이 레지스트막에 대하여 노광·현상 처리를 실시함으로써, 레지스트막을 패터닝한다. 레지스트막의 패터닝은, p형 캡층 CAP1을 형성하는 영역에 레지스트막이 잔존하도록 행해진다. 그리고, 패터닝한 레지스트막을 마스크로 하여, 반도체막 SF를 에칭함으로써, 반도체막 SF로 이루어지는 p형 캡층 CAP1을 형성한다. 구체적으로, 반도체막 SF의 에칭은, 예를 들면 염화붕소(BCl3) 등의 에칭 가스를 사용한 드라이 에칭에 의해 행할 수 있다.
계속해서, 패터닝한 레지스트막을 제거한 후, p형 캡층 CAP1을 형성한 전자 공급층 ES3 위에 레지스트막을 도포한다. 그리고, 이 레지스트막에 대하여 노광·현상 처리를 실시함으로써, 레지스트막을 패터닝한다. 레지스트막의 패터닝은, 소스 전극 형성 영역 및 드레인 전극 형성 영역이 노출되도록 행해진다.
그 후, 패터닝한 레지스트막 위에 금속막을 형성한다. 이것에 의해, 소스 전극 형성 영역 및 드레인 전극 형성 영역에서는, 전자 공급층 ES3 위에 직접, 금속막이 형성된다. 한편, 그 밖의 영역에서는, 레지스트막 위에 금속막이 형성된다. 이때, 금속막은, 예를 들면 티타늄막(Ti)과, 티타늄막 위에 형성된 알루미늄막(Al)과, 알루미늄막 위에 형성된 니켈막(Ni)과, 니켈막 위에 형성된 금막(Au)으로 구성된다(Ti/Al/Ni/Au). 이 금속막은, 예를 들면 증착법에 의해 형성할 수 있다.
다음으로, 레지스트막을 리프트 오프한다. 그렇게 하면, 레지스트막과, 레지스트막 위에 형성되어 있는 금속막이 제거되고, 전자 공급층 ES3 위에 직접 접촉하도록 형성되어 있는 금속막만이 잔존한다. 이것에 의해, 도 27에 도시한 바와 같이, 전자 공급층 ES3과 직접 접촉하는 금속막으로 이루어지는 소스 전극 SE 및 드레인 전극 DE를 형성할 수 있다. 이 소스 전극 SE와 드레인 전극 DE는, 서로 이격하여 배치되고, 소스 전극 SE와 드레인 전극 DE 사이에서 끼워지도록, p형 캡층 CAP1이 형성되게 된다. 그 후, 반도체 기판 1S에 대하여 열 처리(얼로이 처리)를 실시함으로써, 소스 전극 SE와, 2차원 전자 가스가 형성되어 있는 채널층 CH1과의 오믹 접촉을 취한다. 마찬가지로, 이 열 처리에 의해, 드레인 전극 DE와 채널층 CH1 사이에서도 오믹 접촉이 취해지게 된다. 그리고, 도시는 생략하지만, 디바이스 간의 소자 분리를 도모하기 위해서, 질소(N) 등의 이온 주입법에 의해, 소자 분리 영역을 형성한다.
계속해서, 소스 전극 SE, 드레인 전극 DE 및 p형 캡층 CAP1을 형성한 전자 공급층 ES3 위에 레지스트막을 도포한다. 그리고, 이 레지스트막에 대하여 노광·현상 처리를 실시함으로써, 레지스트막을 패터닝한다. 레지스트막의 패터닝은, p형 캡층 CAP1 위의 게이트 전극 형성 영역이 노출되도록 행해진다.
그 후, 패터닝한 레지스트막 위에 금속막을 형성한다. 이것에 의해, 게이트 전극 형성 영역에서는, p형 캡층 CAP1 위에 직접, 금속막이 형성된다. 한편, 그 밖의 영역에서는, 레지스트막 위에 금속막이 형성된다. 이때, 금속막은, 예를 들면 니켈막(Ni)과, 니켈막 위에 형성된 금막(Au)으로 구성된다(Ni/Au). 이 금속막은, 예를 들면 증착법에 의해 형성할 수 있다. 그리고, 도 23에 도시한 바와 같이, 레지스트막을 리프트 오프한다. 그렇게 하면, 레지스트막과, 레지스트막 위에 형성되어 있는 금속막이 제거되고, p형 캡층 CAP1 위에 직접 접촉하도록 형성되어 있는 금속막만이 잔존한다. 이것에 의해, p형 캡층 CAP1과 직접 접촉하는 금속막으로 이루어지는 게이트 전극을 형성할 수 있다. 이상과 같이 하여, 본 실시 형태 3에서의 고전자 이동도 트랜지스터(반도체 장치)를 제조할 수 있다.
또한, 본 실시 형태 3과 같이, 스페이서층 SP3으로서, 질화알루미늄(AlN)을 사용한 경우에는, 2차원 전자 가스를 구성하는 캐리어(전자)의 합금 산란이 억제되기 때문에, 전자의 이동도도 향상된다. 따라서, 본 실시 형태 3에 의하면, 2차원 전자 가스의 최대 캐리어 농도의 증대 효과와 이동도의 증대 효과의 상승 효과에 의해, 고전자 이동도 트랜지스터의 온 저항을 크게 저감시킬 수 있다.
또한, 본 실시 형태 3에서는, 질화알루미늄갈륨(AlaGa1-aN)으로 이루어지는 스페이서층 SP3의 알루미늄 조성비를 a=1로 하였지만, 예를 들면 a=0.5로 하여도, 일정한 온 저항의 개선 효과를 얻을 수 있다. 이 경우에는, 예를 들면 스페이서층 SP3의 막 두께를 2㎚로 함으로써, 본 실시 형태 3과 동등한 임계값 전압을 얻을 수 있다.
(실시 형태 4)
<실시 형태 4의 특징>
도 28은, 본 실시 형태 4에서의 고전자 이동도 트랜지스터의 구성을 나타낸 단면도이다. 도 28에서, 도 4와 동일한 부호는, 도 4와 동일한 내용을 나타내며, 상기 실시 형태 1과는, 스페이서층 SP4의 구성과, 전자 공급층 ES4의 구성이 서로 다르다. 즉, 본 실시 형태 4에서는, 스페이서층 SP4를 질화알루미늄인듐(AldIn1-dN)으로 구성하고, 전자 공급층 ES4를 질화알루미늄인듐(AleIn1-eN)으로 구성하는 점에 특징이 있다.
여기서, 질화알루미늄인듐(AldIn1-dN)으로 이루어지는 스페이서층 SP4의 밴드 갭은, 질화알루미늄인듐(AleIn1-eN)으로 이루어지는 전자 공급층 ES4의 밴드 갭보다도 커져 있다. 이것에 의해, 스페이서층 SP4의 밴드 갭이 큰 것에 기인하여 채널층 CH1과 전자 공급층 ES4와의 계면 근방에 높은 포텐셜 장벽(전자 장벽)이 형성된다. 즉, 스페이서층 SP4를 형성하는 경우, 스페이서층 SP4를 형성하지 않는 경우보다도 높은 포텐셜 장벽이 형성되는 것이다. 이 결과, 본 실시 형태 4에서의 고전자 이동도 트랜지스터에 의하면, 높은 포텐셜 장벽에 의해, 게이트 누설 전류가 크게 억제된다. 이것에 의해, 본 실시 형태 4에서의 고전자 이동도 트랜지스터에 의하면, 채널층 CH1 내에 축적되는 2차원 전자 가스의 최대 캐리어 농도가 증가하여, 이것에 의해, 본 실시 형태 4에서의 고전자 이동도 트랜지스터의 온 저항을 충분히 작게 할 수 있는 것이다.
구체적으로, 본 실시 형태 4에서, 스페이서층 SP4는, 언도프된 AldIn1 - dN으로 형성되고, 전자 공급층 ES4는, 언도프된 AleIn1 - eN으로 형성된다. 따라서, 이하에서는, 스페이서층 SP4의 밴드 갭이 전자 공급층 ES4의 밴드 갭보다도 커지는 조건에 대하여 설명한다.
우선, 상기 실시 형태 2에서 설명한 수학식 3으로부터, 스페이서층 SP4의 조성비 d와, 전자 공급층 ES4의 조성비 e가 수학식 6을 만족하도록 설정하면, 스페이서층 SP4의 밴드 갭이, 전자 공급층 ES4의 밴드 갭보다도 커진다.
Figure pat00006
이와 같이 스페이서층 SP4의 조성비 d와 전자 공급층 ES4의 조성비 e가 수학식 6을 만족하도록 스페이서층 SP4와 전자 공급층 ES4를 형성함으로써, 스페이서층 SP4를 형성하는 경우, 스페이서층 SP4를 형성하지 않는 경우보다도 높은 포텐셜 장벽을 형성할 수 있다. 이 결과, 높은 포텐셜 장벽에 의해, 게이트 누설 전류가 크게 억제되므로, 채널층 CH1 내에 축적되는 2차원 전자 가스의 최대 캐리어 농도가 증가하여, 이것에 의해, 본 실시 형태 4에서의 고전자 이동도 트랜지스터의 온 저항을 충분히 작게 할 수 있다.
본 실시 형태 4에서는, 스페이서층 SP4에 의한 포텐셜 장벽이 현저히 높아져 있다. 이것은, 스페이서층 SP4를 구성하는 질화알루미늄인듐(AldIn1-dN)과, 채널층 CH1을 구성하는 질화갈륨(GaN) 사이의 전도대 오프셋이 약 1.5eV로 큰 것에 기인한다. 나아가서는, 스페이서층 SP4를 구성하는 질화알루미늄인듐(AldIn1-dN)의 내부에는, 자발 분극에 수반하는 내부 전계도 발생한다. 따라서, 상술한 큰 전도대 오프셋과 내부 전계의 상승 효과에 의해, 채널층 CH1의 계면 근방에, 스페이서 SP4가 없는 관련 기술에 비하여, 높은 포텐셜 장벽이 형성되는 것이다.
이러한 점으로부터, 채널층 CH1과 스페이서층 SP4의 계면 근방의 우물형 포텐셜 내에 축적되어 있는 2차원 전자 가스의 일부가 높은 포텐셜 장벽을 타고 넘는 것이 곤란해진다고 추정된다. 이것은, 게이트 전극 GE로부터 채널층 CH1을 향하여 흐르는 게이트 누설 전류가 충분히 저감되는 것을 의미한다. 이 결과, 본 실시 형태 4에서의 고전자 이동도 트랜지스터에 의하면, 채널층 CH1 내에 축적되는 2차원 전자 가스의 최대 캐리어 농도가 증가하여, 이것에 의해, 본 실시 형태 4에서의 고전자 이동도 트랜지스터의 온 저항을 충분히 작게 할 수 있다고 하는 현저한 효과를 얻을 수 있다.
한편, 본 실시 형태 4에서도, 억셉터의 이온화에 기인하여 p형 캡층 CAP1 내에 마이너스 전하가 생성된다. 이로 인해, 전자 공급층 ES4의 막 두께를 적절히 조정함으로써, 열 평형 상태에서는, 게이트 전극 GE 아래의 채널층 CH1이 공핍화하여, 임계값 전압이 플러스 전압인 노멀리 오프 동작을 실현하는 것이 가능하게 된다.
도 29는, 본 실시 형태 4에서의 고전자 이동도 트랜지스터와, 관련 기술에서의 고전자 이동도 트랜지스터에서, 임계값 전압에 대한 전자 공급층 ES4의 막 두께 의존성을 나타내는 수치 시뮬레이션 결과이다. 도 29에서, 횡축은, 전자 공급층 ES4의 막 두께(m)를 나타내며, 종축은 임계값 전압(역치 전압)(V)을 나타낸다. 이때, p형 캡층 CAP1의 억셉터 농도를 5×1018㎝-3으로 설정하고, p형 캡층 CAP1의 막 두께를 30㎚로 설정하였다. 도 29에서, 실선이 본 실시 형태 4에서의 고전자 이동도 트랜지스터를 나타내며, 파선이 관련 기술에서의 고전자 이동도 트랜지스터를 나타낸다.
도 29에 도시한 바와 같이, 본 실시 형태 4에서의 고전자 이동도 트랜지스터의 임계값 전압은, 스페이서층 SP4를 삽입한 영향에 의해, 스페이서층 SP4를 삽입하고 있지 않는 관련 기술에서의 고전자 이동도 트랜지스터의 임계값 전압보다도 마이너스측으로 시프트하고 있는 것을 알 수 있다. 단, 이 경우에도, 전자 공급층 ES4의 막 두께를 8㎚ 정도 이하로 설정함으로써, 본 실시 형태 4에서의 고전자 이동도 트랜지스터에서도, 충분히, 노멀리 오프 동작이 가능하게 된다는 것을 알 수 있다.
이상의 점으로부터, 본 실시 형태 4에 의하면, 고전자 이동도 트랜지스터에서, 노멀리 오프 동작을 유지한 채로 온 저항을 충분히 저감할 수 있어, 이것에 의해, 고전자 이동도 트랜지스터를 포함하는 반도체 장치의 성능 향상을 도모할 수 있다는 것을 알 수 있다.
<반도체 장치의 제조 방법>
본 실시 형태 4에서의 반도체 장치는 상기한 바와 같이 구성되어 있으며, 이하에, 그 제조 방법에 대하여 도면을 참조하면서 설명한다. 구체적으로는, d=0.9, e=0.7, z=0으로 설정한 경우를 예로 들어, 본 실시 형태 4에서의 반도체 장치의 제조 방법에 대하여 설명한다. 이 경우, 스페이서층 SP4는, 질화알루미늄인듐(Al0 .9In0 .1N)(밴드 갭: 약 5.7eV)으로 되고, 전자 공급층 ES4는, 질화알루미늄인듐(Al0 .7In0 .3N)(밴드 갭: 약 4.6eV)으로 된다. 또한, p형 캡층 CAP1은, 질화갈륨(GaN)(밴드 갭: 약 3.4eV)으로 된다.
우선, 도 30에 도시한 바와 같이, 예를 들면 (111)면이 노출되어 있는 실리콘으로 이루어지는 반도체 기판 1S 위에 유기 금속 기상 성장법(MOCVD: Metal 0rganic Chemical Vapor Deposition)에 의해, 반도체층 구조를 형성한다. 이 반도체층 구조에서는, 우선, 반도체 기판 1S 위에 언도프된 질소알루미늄(AlN)과, 언도프된 질화갈륨(GaN)을 교대로 적층한 초격자로 이루어지는 핵 생성층 CF를 형성한다. 이 핵 생성층 CF의 막 두께는, 예를 들면 200㎚이다. 이어서, 핵 생성층 CF 위에, 예를 들면, 언도프된 질화갈륨(GaN)으로 이루어지는 버퍼층 BF를 형성한다. 이 버퍼층 BF의 막 두께는, 예를 들면 1㎛이다. 계속해서, 버퍼층 BF 위에 언도프된 질화갈륨(GaN)으로 이루어지는 채널층 CH1을 형성한다. 이 채널층 CH1의 막 두께는, 예를 들면 50㎚이다. 그 후, 채널층 CH1 위에 언도프된 질화알루미늄인듐(Al0.9In0.1N)으로 이루어지는 스페이서층 SP4를 형성한다. 스페이서층 SP4의 막 두께는, 예를 들면 1㎚이다. 그리고, 스페이서층 SP4 위에 언도프된 Al0 .7In0 .3N으로 이루어지는 전자 공급층 ES4를 형성한다. 이 전자 공급층 ES4의 막 두께는, 예를 들면 7㎚이다. 이어서, 전자 공급층 ES4 위에 p형 질화갈륨(p형 GaN)으로 이루어지는 반도체막 SF를 형성한다. 이 반도체막 SF의 불순물 농도는, 예를 들면 5×1018㎝-3이며, 그 막 두께는, 예를 들면 30㎚이다. 또한, p형 불순물로서는, 예를 들면 마그네슘(Mg)을 사용할 수 있다. 이와 같이 하여, 반도체층 구조가 형성된다. 이 반도체층 구조는, [0001] 결정축(C축) 방향으로 적층하는 Ⅲ족 면 성장에 의해 형성된다. 이것에 의해, 반도체 각 층의 게이트 전극 GE측의 표면은, (0001) Ⅲ족 면으로 된다. 예를 들면, 스페이서층 SP4의, 전자 공급층 ES4와의 계면은, (0001) Ⅲ족 면으로 된다.
여기서, 스페이서층 SP4의 막 두께는, 전자 공급층 ES4의 막 두께보다도 얇아져 있으며, 또한, 전자 공급층 ES4의 막 두께는, 버퍼층 BF 위에서 전위가 발생하는 임계막 두께보다도 얇아지도록 설정되어 있다. 이것에 의해, 본 실시 형태 4에 의하면, 전위의 발생이 억제된 양호한 결정 품질을 얻을 수 있다.
상술한 반도체층 구조를 구성하는 각 반도체층에는, 자발 분극과 피에조 분극에 기초하여, 각 반도체층의 상하 계면에 분극 전하가 발생하고 있다. 이 분극 전하의 면 밀도는, 예를 들면 질화알루미늄인듐(Al0.9In0.1N)으로 구성되는 스페이서층 SP4에서는, 5.3×1013㎝-2로 되고, Al0 .7In0 .3N으로 구성되는 전자 공급층 ES4에서는, 3.2×1013㎝-2로 된다. 분극 전하의 극성은, Ⅲ족 면 성장의 경우, 표면측이 부극성이며, 이면측이 정극성이다.
다음으로, 도 31에 도시한 바와 같이, 반도체막 SF 위에 레지스트막을 도포하고, 이 레지스트막에 대하여 노광·현상 처리를 실시함으로써, 레지스트막을 패터닝한다. 레지스트막의 패터닝은, p형 캡층 CAP1을 형성하는 영역에 레지스트막이 잔존하도록 행해진다. 그리고, 패터닝한 레지스트막을 마스크로 하여, 반도체막 SF를 에칭함으로써, 반도체막 SF로 이루어지는 p형 캡층 CAP1을 형성한다. 구체적으로, 반도체막 SF의 에칭은, 예를 들면 염화붕소(BCl3) 등의 에칭 가스를 사용한 드라이 에칭에 의해 행할 수 있다.
계속해서, 패터닝한 레지스트막을 제거한 후, p형 캡층 CAP1을 형성한 전자 공급층 ES4 위에 레지스트막을 도포한다. 그리고, 이 레지스트막에 대하여 노광·현상 처리를 실시함으로써, 레지스트막을 패터닝한다. 레지스트막의 패터닝은, 소스 전극 형성 영역 및 드레인 전극 형성 영역이 노출되도록 행해진다.
그 후, 패터닝한 레지스트막 위에 금속막을 형성한다. 이것에 의해, 소스 전극 형성 영역 및 드레인 전극 형성 영역에서는, 전자 공급층 ES4 위에 직접, 금속막이 형성된다. 한편, 그 밖의 영역에서는, 레지스트막 위에 금속막이 형성된다. 이때, 금속막은, 예를 들면 티타늄막(Ti)과, 티타늄막 위에 형성된 알루미늄막(Al)과, 알루미늄막 위에 형성된 니켈막(Ni)과, 니켈막 위에 형성된 금막(Au)으로 구성된다(Ti/Al/Ni/Au). 이 금속막은, 예를 들면 증착법에 의해 형성할 수 있다.
다음으로, 레지스트막을 리프트 오프한다. 그렇게 하면, 레지스트막과, 레지스트막 위에 형성되어 있는 금속막이 제거되고, 전자 공급층 ES4 위에 직접 접촉하도록 형성되어 있는 금속막만이 잔존한다. 이것에 의해, 도 32에 도시한 바와 같이, 전자 공급층 ES4가 직접 접촉하는 금속막으로 이루어지는 소스 전극 SE 및 드레인 전극 DE를 형성할 수 있다. 이 소스 전극 SE와 드레인 전극 DE는, 서로 이격하여 배치되고, 소스 전극 SE와 드레인 전극 DE 사이에서 끼워지도록, p형 캡층 CAP1이 형성되게 된다. 그 후, 반도체 기판 1S에 대하여 열 처리(얼로이 처리)를 실시함으로써, 소스 전극 SE와, 2차원 전자 가스가 형성되어 있는 채널층 CH1과의 오믹 접촉을 취한다. 마찬가지로, 이 열 처리에 의해, 드레인 전극 DE와 채널층 CH1 사이에서도 오믹 접촉이 취해지게 된다. 그리고, 도시는 생략하지만, 디바이스 간의 소자 분리를 도모하기 위해서, 질소(N) 등의 이온 주입법에 의해, 소자 분리 영역을 형성한다.
계속해서, 소스 전극 SE, 드레인 전극 DE 및 p형 캡층 CAP1을 형성한 전자 공급층 ES4 위에 레지스트막을 도포한다. 그리고, 이 레지스트막에 대하여 노광·현상 처리를 실시함으로써, 레지스트막을 패터닝한다. 레지스트막의 패터닝은, p형 캡층 CAP1 위의 게이트 전극 형성 영역이 노출되도록 행해진다.
그 후, 패터닝한 레지스트막 위에 금속막을 형성한다. 이것에 의해, 게이트 전극 형성 영역에서는, p형 캡층 CAP1 위에 직접, 금속막이 형성된다. 한편, 그 밖의 영역에서는, 레지스트막 위에 금속막이 형성된다. 이때, 금속막은, 예를 들면 니켈막(Ni)과, 니켈막 위에 형성된 금막(Au)으로 구성된다(Ni/Au). 이 금속막은, 예를 들면 증착법에 의해 형성할 수 있다. 그리고, 도 28에 도시한 바와 같이, 레지스트막을 리프트 오프한다. 그렇게 하면, 레지스트막과, 레지스트막 위에 형성되어 있는 금속막이 제거되고, p형 캡층 CAP1 위에 직접 접촉하도록 형성되어 있는 금속막만이 잔존한다. 이것에 의해, p형 캡층 CAP1과 직접 접촉하는 금속막으로 이루어지는 게이트 전극을 형성할 수 있다. 이상과 같이 하여, 본 실시 형태 4에서의 고전자 이동도 트랜지스터(반도체 장치)를 제조할 수 있다.
(실시 형태 5)
도 33은, 본 실시 형태 5에서의 고전자 이동도 트랜지스터의 구성을 나타낸 단면도이다. 본 실시 형태 5는, 상기 실시 형태 3에서, p형 캡층 CAP1을 p형 AlcIn1 -cN(0≤c≤1))으로 이루어지는 캡층 CAP2로 치환한 구성을 하고 있는 이외에는, 상기 실시 형태 3과 마찬가지의 구성을 하고 있다. 따라서, 본 실시 형태 5에서도, 상기 실시 형태 3과 마찬가지의 효과를 얻을 수 있다. 즉, 본 실시 형태 5에서도, 스페이서층 SP3에 의한 포텐셜 장벽이 현저하게 높아져 있다. 이것은, 스페이서층 SP3을 구성하는 질화알루미늄갈륨(AlaGa1-aN)과, 채널층 CH1을 구성하는 질화갈륨(GaN) 사이의 전도대 오프셋이 약 1.9eV로 큰 것에 기인한다. 나아가서는, 스페이서층 SP3을 구성하는 질화알루미늄갈륨(AlaGa1-aN)의 내부에는, 자발 분극에 수반하는 내부 전계도 발생한다. 따라서, 상술한 큰 전도대 오프셋과 내부 전계의 상승 효과에 의해, 채널층 CH1의 계면 근방에, 스페이서층 SP3이 없는 관련 기술에 비하여, 높은 포텐셜 장벽이 형성되는 것이다.
이러한 점으로부터, 채널층 CH1과 스페이서층 SP3의 계면 근방의 우물형 포텐셜 내에 축적되어 있는 2차원 전자 가스의 일부가 높은 포텐셜 장벽을 타고 넘는 것이 곤란해진다고 추정된다. 이것은, 게이트 전극 GE로부터 채널층 CH1을 향하여 흐르는 게이트 누설 전류가 충분히 저감되는 것을 의미한다. 이 결과, 본 실시 형태 5에서의 고전자 이동도 트랜지스터에 의하면, 채널층 CH1 내에 축적되는 2차원 전자 가스의 최대 캐리어 농도가 증가하여, 이것에 의해, 본 실시 형태 5에서의 고전자 이동도 트랜지스터의 온 저항을 충분히 작게 할 수 있다고 하는 현저한 효과를 얻을 수 있다.
한편, 본 실시 형태 5에서도, 억셉터의 이온화에 기인하여 p형 캡층 CAP2 내에 마이너스 전하가 생성된다. 이로 인해, 전자 공급층 ES3의 막 두께를 적절히 조정함으로써, 열 평형 상태에서는, 게이트 전극 GE 아래의 채널층 CH1이 공핍화하여, 임계값 전압이 플러스 전압인 노멀리 오프 동작을 실현하는 것이 가능하게 된다.
이상의 점으로부터, 본 실시 형태 5에 의하면, 고전자 이동도 트랜지스터에서, 노멀리 오프 동작을 유지한 채로 온 저항을 충분히 저감할 수 있어, 이것에 의해, 고전자 이동도 트랜지스터를 포함하는 반도체 장치의 성능 향상을 도모할 수 있다는 것을 알 수 있다.
<반도체 장치의 제조 방법>
본 실시 형태 5에서의 반도체 장치는 상기한 바와 같이 구성되어 있으며, 이하에, 그 제조 방법에 대하여 도면을 참조하면서 설명한다. 구체적으로는, a=1, b=0.82, c=0.82로 설정한 경우를 예로 들어, 본 실시 형태 5에서의 반도체 장치의 제조 방법에 대하여 설명한다. 이 경우, 스페이서층 SP3은, 질화알루미늄(AlN)(밴드 갭: 약 6.2eV)으로 되고, 전자 공급층 ES3 및 p형 캡층 CAP2는, Al0 .82In0 .18N(밴드 갭: 약 5.2eV)으로 된다.
우선, 도 34에 도시한 바와 같이, 예를 들면 (111)면이 노출되어 있는 실리콘으로 이루어지는 반도체 기판 1S 위에 유기 금속 기상 성장법(MOCVD: Metal Organic Chemical Vapor Deposition)에 의해, 반도체층 구조를 형성한다. 이 반도체층 구조에서는, 우선, 반도체 기판 1S 위에 언도프된 질소알루미늄(AlN)과, 언도프된 질화갈륨(GaN)을 교대로 적층한 초격자로 이루어지는 핵 생성층 CF를 형성한다. 이 핵 생성층 CF의 막 두께는, 예를 들면 200㎚이다. 이어서, 핵 생성층 CF 위에, 예를 들면 언도프된 질화갈륨(GaN)으로 이루어지는 버퍼층 BF를 형성한다. 이 버퍼층 BF의 막 두께는, 예를 들면 1㎛이다. 계속해서, 버퍼층 BF 위에 언도프된 질화갈륨(GaN)으로 이루어지는 채널층 CH1을 형성한다. 이 채널층 CH1의 막 두께는, 예를 들면 50㎚이다. 그 후, 채널층 CH1 위에 언도프된 질화알루미늄(AlN)으로 이루어지는 스페이서층 SP3을 형성한다. 스페이서층 SP3의 막 두께는, 예를 들면 1㎚이다. 그리고, 스페이서층 SP3 위에 언도프된 Al0 .82In0 .18N으로 이루어지는 전자 공급층 ES3을 형성한다. 이 전자 공급층 ES3의 막 두께는, 예를 들면 5㎚이다. 이어서, 전자 공급층 ES3 위에 p형 Al0.82In0.18N으로 이루어지는 반도체막 SF2를 형성한다. 이 반도체막 SF2의 불순물 농도는, 예를 들면 5×1019㎝-3이며, 그 막 두께는, 예를 들면 25㎚이다. 또한, p형 불순물로서는, 예를 들면 마그네슘(Mg)을 사용할 수 있다. 이와 같이 하여, 반도체층 구조가 형성된다. 이 반도체층 구조는, [0001] 결정축(C축) 방향으로 적층하는 Ⅲ족 면 성장에 의해 형성된다. 이것에 의해, 반도체 각 층의 표면은, (0001) Ⅲ족 면으로 된다.
여기서, 질화알루미늄인듐(AlbIn1-bN)으로 이루어지는 전자 공급층 ES3의 알루미늄 조성비를 b=0.82 정도로 설정하였다. 이것에 의해, Al0 .82In0 .18N으로 이루어지는 전자 공급층 ES3을, 질화갈륨(GaN)으로 이루어지는 버퍼층 BF와 격자 정합시킬 수 있기 때문에, 내부 왜곡이 없는 양호한 결정 품질을 얻을 수 있다.
상술한 반도체층 구조를 구성하는 각 반도체층에는, 자발 분극과 피에조 분극에 기초하여, 각 반도체층의 상하 계면에 분극 전하가 발생하고 있다. 이 분극 전하의 면 밀도는, 예를 들면 질화알루미늄(AlN)으로 구성되는 스페이서층 SP3에서는, 6.4×1013㎝-2로 되고, Al0 .82In0 .18N으로 구성되는 전자 공급층 ES3에서는, 4.5×1013㎝-2로 된다. 분극 전하의 극성은, Ⅲ족 면 성장의 경우, 표면측이 부극성이며, 이면측이 정극성이다.
다음으로, 도 35에 도시한 바와 같이, 반도체막 SF2 위에 레지스트막을 도포하고, 이 레지스트막에 대하여 노광·현상 처리를 실시함으로써, 레지스트막을 패터닝한다. 레지스트막의 패터닝은, p형 캡층 CAP2를 형성하는 영역에 레지스트막이 잔존하도록 행해진다. 그리고, 패터닝한 레지스트막을 마스크로 하여, 반도체막 SF2를 에칭함으로써, 반도체막 SF2로 이루어지는 p형 캡층 CAP2를 형성한다. 구체적으로, 반도체막 SF의 에칭은, 예를 들면 염화붕소(BCl3) 등의 에칭 가스를 사용한 드라이 에칭에 의해 행할 수 있다.
계속해서, 패터닝한 레지스트막을 제거한 후, p형 캡층 CAP2를 형성한 전자 공급층 ES3 위에 레지스트막을 도포한다. 그리고, 이 레지스트막에 대하여 노광·현상 처리를 실시함으로써, 레지스트막을 패터닝한다. 레지스트막의 패터닝은, 소스 전극 형성 영역 및 드레인 전극 형성 영역이 노출되도록 행해진다.
그 후, 패터닝한 레지스트막 위에 금속막을 형성한다. 이것에 의해, 소스 전극 형성 영역 및 드레인 전극 형성 영역에서는, 전자 공급층 ES3 위에 직접, 금속막이 형성된다. 한편, 그 밖의 영역에서는, 레지스트막 위에 금속막이 형성된다. 이때, 금속막은, 예를 들면 티타늄막(Ti)과, 티타늄막 위에 형성된 알루미늄막(Al)과, 알루미늄막 위에 형성된 니켈막(Ni)과, 니켈막 위에 형성된 금막(Au)으로 구성된다(Ti/Al/Ni/Au). 이 금속막은, 예를 들면 증착법에 의해 형성할 수 있다.
다음으로, 레지스트막을 리프트 오프한다. 그렇게 하면, 레지스트막과, 레지스트막 위에 형성되어 있는 금속막이 제거되고, 전자 공급층 ES3 위에 직접 접촉하도록 형성되어 있는 금속막만이 잔존한다. 이것에 의해, 도 36에 도시한 바와 같이, 전자 공급층 ES3과 직접 접촉하는 금속막으로 이루어지는 소스 전극 SE 및 드레인 전극 DE를 형성할 수 있다. 이 소스 전극 SE와 드레인 전극 DE는, 서로 이격하여 배치되고, 소스 전극 SE와 드레인 전극 DE 사이에서 끼워지도록, p형 캡층 CAP2가 형성되게 된다. 그 후, 반도체 기판 1S에 대하여 열 처리(얼로이 처리)를 실시함으로써, 소스 전극 SE와, 2차원 전자 가스가 형성되어 있는 채널층 CH1과의 오믹 접촉을 취한다. 마찬가지로, 이 열 처리에 의해, 드레인 전극 DE와 채널층 CH1 사이에서도 오믹 접촉이 취해지게 된다. 그리고, 도시는 생략하지만, 디바이스 간의 소자 분리를 도모하기 위하여 질소(N) 등의 이온 주입법에 의해, 소자 분리 영역을 형성한다.
계속해서, 소스 전극 SE, 드레인 전극 DE 및 p형 캡층 CAP2를 형성한 전자 공급층 ES3 위에 레지스트막을 도포한다. 그리고, 이 레지스트막에 대하여 노광·현상 처리를 실시함으로써, 레지스트막을 패터닝한다. 레지스트막의 패터닝은, p형 캡층 CAP2 위의 게이트 전극 형성 영역이 노출되도록 행해진다.
그 후, 패터닝한 레지스트막 위에 금속막을 형성한다. 이것에 의해, 게이트 전극 형성 영역에서는, p형 캡층 CAP2 위에 직접, 금속막이 형성된다. 한편, 그 밖의 영역에서는, 레지스트막 위에 금속막이 형성된다. 이때, 금속막은, 예를 들면 니켈막(Ni)과, 니켈막 위에 형성된 금막(Au)으로 구성된다(Ni/Au). 이 금속막은, 예를 들면 증착법에 의해 형성할 수 있다. 그리고, 도 33에 도시한 바와 같이, 레지스트막을 리프트 오프한다. 그렇게 하면, 레지스트막과, 레지스트막 위에 형성되어 있는 금속막이 제거되고, p형 캡층 CAP2 위에 직접 접촉하도록 형성되어 있는 금속막만이 잔존한다. 이것에 의해, p형 캡층 CAP2가 직접 접촉하는 금속막으로 이루어지는 게이트 전극을 형성할 수 있다. 이상과 같이 하여, 본 실시 형태 5에서의 고전자 이동도 트랜지스터(반도체 장치)를 제조할 수 있다.
또한, 본 실시 형태 5와 같이, 스페이서층 SP3으로서, 질화알루미늄(AlN)을 사용한 경우에는, 2차원 전자 가스를 구성하는 캐리어(전자)의 합금 산란이 억제되기 때문에, 전자의 이동도도 향상된다. 따라서, 본 실시 형태 5에 의하면, 2차원 전자 가스의 최대 캐리어 농도의 증대 효과와 이동도의 증대 효과의 상승 효과에 의해, 고전자 이동도 트랜지스터의 온 저항을 크게 저감시킬 수 있다.
(실시 형태 6)
도 37은, 본 실시 형태 6에서의 고전자 이동도 트랜지스터의 구성을 나타낸 단면도이다. 본 실시 형태 6은, 상기 실시 형태 4에서, p형 캡층 CAP1을 p형 AlfIn1 - fN(0≤f≤1)으로 이루어지는 캡층 CAP2로 치환한 구성을 하고 있는 이외에는, 상기 실시 형태 4와 마찬가지의 구성을 하고 있다. 따라서, 본 실시 형태 6에서도, 상기 실시 형태 4와 마찬가지의 효과를 얻을 수 있다. 즉, 본 실시 형태 6에서도, 스페이서층 SP4에 의한 포텐셜 장벽이 현저하게 높아져 있다. 이것은, 스페이서층 SP4를 구성하는 질화알루미늄인듐(AldIn1-dN)과, 채널층 CH1을 구성하는 질화갈륨(GaN) 사이의 전도대 오프셋이 약 1.5eV로 큰 것에 기인한다. 나아가서는, 스페이서층 SP4를 구성하는 질화알루미늄인듐(AldIn1-dN)의 내부에는, 자발 분극에 수반하는 내부 전계도 발생한다. 따라서, 상술한 큰 전도대 오프셋과 내부 전계의 상승 효과에 의해, 채널층 CH1의 계면 근방에, 스페이서층 SP4가 없는 관련 기술에 비하여, 높은 포텐셜 장벽이 형성되는 것이다.
이러한 점으로부터, 채널층 CH1과 스페이서층 SP4의 계면 근방의 우물형 포텐셜 내에 축적되어 있는 2차원 전자 가스의 일부가 높은 포텐셜 장벽을 타고 넘는 것이 곤란해진다고 추정된다. 이것은, 게이트 전극 GE로부터 채널층 CH1을 향하여 흐르는 게이트 누설 전류가 충분히 저감되는 것을 의미한다. 이 결과, 본 실시 형태 6에서의 고전자 이동도 트랜지스터에 의하면, 채널층 CH1 내에 축적되는 2차원 전자 가스의 최대 캐리어 농도가 증가하여, 이것에 의해, 본 실시 형태 6에서의 고전자 이동도 트랜지스터의 온 저항을 충분히 작게 할 수 있다는 현저한 효과를 얻을 수 있다.
한편, 본 실시 형태 6에서도, 억셉터의 이온화에 기인하여 p형 캡층 CAP2 내에 마이너스 전하가 생성된다. 이로 인해, 전자 공급층 ES4의 막 두께를 적절히 조정함으로써, 열 평형 상태에서는, 게이트 전극 GE 아래의 채널층 CH1이 공핍화하여, 임계값 전압이 플러스 전압인 노멀리 오프 동작을 실현하는 것이 가능하게 된다.
이상의 점으로부터, 본 실시 형태 6에 의하면, 고전자 이동도 트랜지스터에서 노멀리 오프 동작을 유지한 채로 온 저항을 충분히 저감할 수 있어, 이것에 의해, 고전자 이동도 트랜지스터를 포함하는 반도체 장치의 성능 향상을 도모할 수 있다는 것을 알 수 있다.
<반도체 장치의 제조 방법>
본 실시 형태 6에서의 반도체 장치는 상기한 바와 같이 구성되어 있으며, 이하에, 그 제조 방법에 대하여 도면을 참조하면서 설명한다. 구체적으로는, d=0.9, e=0.7, f=0.7로 설정한 경우를 예로 들어, 본 실시 형태 6에서의 반도체 장치의 제조 방법에 대하여 설명한다. 이 경우, 스페이서층 SP4는, 질화알루미늄인듐(Al0 .9In0 .1N)(밴드 갭: 약 5.7eV)으로 되고, 전자 공급층 ES4 및 p형 캡층 CAP2는, 질화알루미늄인듐(Al0.7In0.3N)(밴드 갭: 약 4.6eV)으로 된다.
우선, 도 38에 도시한 바와 같이, 예를 들면 (111)면이 노출되어 있는 실리콘으로 이루어지는 반도체 기판 1S 위에 유기 금속 기상 성장법(MOCVD: Metal 0rganic Chemical Vapor Deposition)에 의해, 반도체층 구조를 형성한다. 이 반도체층 구조에서는, 우선, 반도체 기판 1S 위에 언도프된 질소알루미늄(AlN)과, 언도프된 질화갈륨(GaN)을 교대로 적층한 초격자로 이루어지는 핵 생성층 CF를 형성한다. 이 핵 생성층 CF의 막 두께는, 예를 들면 200㎚이다. 이어서, 핵 생성층 CF 위에, 예를 들면 언도프된 질화갈륨(GaN)으로 이루어지는 버퍼층 BF를 형성한다. 이 버퍼층 BF의 막 두께는, 예를 들면 1㎛이다. 계속해서, 버퍼층 BF 위에 언도프된 질화갈륨(GaN)으로 이루어지는 채널층 CH1을 형성한다. 이 채널층 CH1의 막 두께는, 예를 들면 50㎚이다. 그 후, 채널층 CH1 위에 언도프된 질화알루미늄인듐(Al0.9In0.1N)으로 이루어지는 스페이서층 SP4를 형성한다. 스페이서층 SP4의 막 두께는, 예를 들면 1㎚이다. 그리고, 스페이서층 SP4 위에 언도프된 Al0 .7In0 .3으로 이루어지는 전자 공급층 ES4를 형성한다. 이 전자 공급층 ES4의 막 두께는, 예를 들면 7㎚이다. 다음으로, 전자 공급층 ES4 위에 p형 Al0 .7In0 .3N으로 이루어지는 반도체막 SF2를 형성한다. 이 반도체막 SF2의 불순물 농도는, 예를 들면 5×1019㎝-3이며, 그 막 두께는, 예를 들면 20㎚이다. 또한, p형 불순물로서는, 예를 들면 마그네슘(Mg)을 사용할 수 있다. 이와 같이 하여, 반도체층 구조가 형성된다. 이 반도체층 구조는, [0001] 결정축(C축) 방향으로 적층하는 Ⅲ족 면 성장에 의해 형성된다.
여기서, 스페이서층 SP4의 막 두께는, 전자 공급층 ES4의 막 두께보다도 얇아져 있으며, 또한, 전자 공급층 ES4의 막 두께는, 버퍼층 BF 위에서 전위가 발생하는 임계막 두께보다도 얇아지도록 설정되었다. 이것에 의해, 본 실시 형태 6에 의하면, 전위의 발생이 억제된 양호한 결정 품질을 얻을 수 있다.
상술한 반도체층 구조를 구성하는 각 반도체층에는, 자발 분극과 피에조 분극에 기초하여, 각 반도체층의 상하 계면에 분극 전하가 발생하고 있다. 이 분극 전하의 면 밀도는, 예를 들면 질화알루미늄인듐(Al0.9In0.1N)으로 구성되는 스페이서층 SP4에서는, 5.3×1013㎝-2로 되고, Al0 .7In0 .3N으로 구성되는 전자 공급층 ES4에서는, 3.2×1013㎝-2로 된다. 분극 전하의 극성은, Ⅲ족 면 성장의 경우, 표면측이 부극성이며, 이면측이 정극성이다.
다음으로, 도 39에 도시한 바와 같이, 반도체막 SF2 위에 레지스트막을 도포하고, 이 레지스트막에 대하여 노광·현상 처리를 실시함으로써, 레지스트막을 패터닝한다. 레지스트막의 패터닝은, p형 캡층 CAP2를 형성하는 영역에 레지스트막이 잔존하도록 행해진다. 그리고, 패터닝한 레지스트막을 마스크로 하여, 반도체막 SF2를 에칭함으로써, 반도체막 SF2로 이루어지는 p형 캡층 CAP2를 형성한다. 구체적으로, 반도체막 SF2의 에칭은, 예를 들면 염화붕소(BCl3) 등의 에칭 가스를 사용한 드라이 에칭에 의해 행할 수 있다.
계속해서, 패터닝한 레지스트막을 제거한 후, p형 캡층 CAP2를 형성한 전자 공급층 ES4 위에 레지스트막을 도포한다. 그리고, 이 레지스트막에 대하여 노광·현상 처리를 실시함으로써, 레지스트막을 패터닝한다. 레지스트막의 패터닝은, 소스 전극 형성 영역 및 드레인 전극 형성 영역이 노출되도록 행해진다.
그 후, 패터닝한 레지스트막 위에 금속막을 형성한다. 이것에 의해, 소스 전극 형성 영역 및 드레인 전극 형성 영역에서는, 전자 공급층 ES4 위에 직접, 금속막이 형성된다. 한편, 그 밖의 영역에서는, 레지스트막 위에 금속막이 형성된다. 이때, 금속막은, 예를 들면 티타늄막(Ti)과, 티타늄막 위에 형성된 알루미늄막(Al)과, 알루미늄막 위에 형성된 니켈막(Ni)과, 니켈막 위에 형성된 금막(Au)으로 구성된다(Ti/Al/Ni/Au). 이 금속막은, 예를 들면 증착법에 의해 형성할 수 있다.
다음으로, 레지스트막을 리프트 오프한다. 그렇게 하면, 레지스트막과, 레지스트막 위에 형성되어 있는 금속막이 제거되고, 전자 공급층 ES4 위에 직접 접촉하도록 형성되어 있는 금속막만이 잔존한다. 이것에 의해, 도 40에 도시한 바와 같이, 전자 공급층 ES4가 직접 접촉하는 금속막으로 이루어지는 소스 전극 SE 및 드레인 전극 DE를 형성할 수 있다. 이 소스 전극 SE와 드레인 전극 DE는, 서로 이격하여 배치되고, 소스 전극 SE와 드레인 전극 DE 사이에서 끼워지도록, p형 캡층 CAP2가 형성되게 된다. 그 후, 반도체 기판 1S에 대하여 열 처리(얼로이 처리)를 실시함으로써, 소스 전극 SE와, 2차원 전자 가스가 형성되어 있는 채널층 CH1과의 오믹 접촉을 취한다. 마찬가지로, 이 열 처리에 의해, 드레인 전극 DE와 채널층 CH1 사이에서도 오믹 접촉이 취해지게 된다. 그리고, 도시는 생략하지만, 디바이스간의 소자 분리를 도모하기 위해서, 질소(N) 등의 이온 주입법에 의해, 소자 분리 영역을 형성한다.
계속해서, 소스 전극 SE, 드레인 전극 DE 및 p형 캡층 CAP2를 형성한 전자 공급층 ES4 위에 레지스트막을 도포한다. 그리고, 이 레지스트막에 대하여 노광·현상 처리를 실시함으로써, 레지스트막을 패터닝한다. 레지스트막의 패터닝은, p형 캡층 CAP2 위의 게이트 전극 형성 영역이 노출되도록 행해진다.
그 후, 패터닝한 레지스트막 위에 금속막을 형성한다. 이것에 의해, 게이트 전극 형성 영역에서는, p형 캡층 CAP2 위에 직접, 금속막이 형성된다. 한편, 그 밖의 영역에서는, 레지스트막 위에 금속막이 형성된다. 이때, 금속막은, 예를 들면 니켈막(Ni)과, 니켈막 위에 형성된 금막(Au)으로 구성된다(Ni/Au). 이 금속막은, 예를 들면 증착법에 의해 형성할 수 있다. 그리고, 도 37에 도시한 바와 같이, 레지스트막을 리프트 오프한다. 그렇게 하면, 레지스트막과, 레지스트막 위에 형성되어 있는 금속막이 제거되고, p형 캡층 CAP2 위에 직접 접촉하도록 형성되어 있는 금속막만이 잔존한다. 이것에 의해, p형 캡층 CAP2가 직접 접촉하는 금속막으로 이루어지는 게이트 전극을 형성할 수 있다. 이상과 같이 하여, 본 실시 형태 6에서의 고전자 이동도 트랜지스터(반도체 장치)를 제조할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
(변형예)
(1) 상기 실시 형태에서는, 반도체 기판으로서 실리콘(Si)을 사용하는 예에 대하여 설명하였지만, 이에 한정하지 않고, 탄화실리콘(SiC), 사파이어(Al2O3), 질화갈륨(GaN), 다이아몬드(C) 등으로 구성되는 기판을 사용하여도 된다.
(2) 상기 실시 형태에서는, 핵 생성층으로서, 질화알루미늄(AlN)과 질화갈륨(GaN)으로 이루어지는 초격자를 사용하는 예에 대하여 설명하였지만, 이에 한정하지 않고, 질화알루미늄(AlN), 질화알루미늄갈륨(AlGaN), 질화갈륨(GaN) 등으로 이루어지는 단층막을 사용하여도 된다.
(3) 상기 실시 형태에서는, 버퍼층으로서, 질화갈륨(GaN)을 사용하는 예에 대하여 설명하였지만, 이에 한정하지 않고, 질화알루미늄갈륨(AlGaN), 질화인듐갈륨(InGaN), 질화알루미늄인듐(AlInN), AlGaInN으로 대표되는 그 밖의 Ⅲ족 질화물 반도체를 사용하여도 된다.
(4) 상기 실시 형태에서는, 채널층으로서, 질화갈륨(GaN)을 사용하는 예에 대하여 설명하였지만, 이에 한정하지 않고, AlGaN, AlInN, AlGaInN, InGaN, 질화인듐(InN)으로 대표되는 그 밖의 Ⅲ족 질화물 반도체를 사용하여도 된다.
(5) 상기 실시 형태에서는, 스페이서층으로서, 질화알루미늄갈륨(AlGaN)이나 질화알루미늄인듐(AlInN)을 사용하는 예에 대하여 설명하였지만, 이에 한정하지 않고, 전자 공급층보다도 밴드 갭이 큰 그 밖의 Ⅲ족 질화물 반도체를 사용하여도 된다. 예를 들면, GaN, AlGaInN, InGaN 등이어도 된다.
(6) 상기 실시 형태에서는, 전자 공급층으로서, 질화알루미늄인듐(AlInN)이나 질화알루미늄갈륨(AlGaN)을 사용하는 예에 대하여 설명하였지만, 이에 한정하지 않고, 채널층보다도 밴드 갭이 큰 그 밖의 Ⅲ족 질화물 반도체를 사용하여도 된다. 예를 들면, AlN, GaN, AlGaInN, nGaN 등이어도 된다.
(7) 상기 실시 형태에서, 전자 공급층은 언도프로 하였지만, 예를 들면 실리콘(Si) 등의 n형 불순물을 첨가하여도 된다. 또한, 전자 공급층은, 언도프층과 n형층의 2층 구조나, 언도프층과 n형층과 언도프층의 3층 구조 등의 다층 구조로 구성하여도 된다.
(8) 상기 실시 형태에서는, p형 캡층을 p형 AlGaN이나 p형 AlInN으로 구성하는 예에 대하여 설명하였지만, 이에 한정하지 않고, p형 AlGaInN, p형 InGaN, p형 InN으로 대표되는 그 밖의 Ⅲ족 질화물 반도체를 사용하여도 된다. 이때, p형 불순물로서, 마그네슘(Mg)을 사용하였지만, 아연(Zn)이나 수소(H) 등의 다른 p형 불순물을 사용하여도 된다.
(9) 상기 실시 형태에서는, 디바이스의 최표면에 보호막이 형성되어 있지 않지만, 질화실리콘(Si3N4), 산화알루미늄(Al2O3), 산화실리콘(SiO2) 등으로 이루어지는 절연막을 형성하여도 된다.
(10) 상기 실시 형태에서는, 소스 전극 및 드레인 전극을 Ti/Al/Ni/Au으로 구성하는 예에 대하여 설명하였지만, 이에 한정하지 않고, Ti/Al, Ti/Al/몰리브덴(Mo)/Au, Ti/Al/니오븀(Nb)/Au으로 대표되는 그 밖의 재료를 사용하여도 된다.
(11) 상기 실시 형태에서는, 게이트 전극을 Ni/Au으로 구성하는 예에 대하여 설명하였지만, 이에 한정하지 않고, Ni/팔라듐(Pd)/Au, Ni/플라티나(Pt)/Au, Ti/Au, Ti/Pd/Au, Ti/Pt/Au 등의 다른 재료를 사용하여도 된다. 이때, 게이트 전극과 p형 캡층의 접촉을 쇼트키 접촉으로 하여도 되고, 오믹 접촉으로 하여도 된다.
(12) 상기 실시 형태에서는, 디바이스 간의 소자 분리를 질소(N)에 의한 이온 주입으로 행하는 예에 대하여 설명하였지만, 이에 한정하지 않고, 붕소(B) 등의 다른 이온을 사용한 이온 주입으로 행하여도 되고, 메사 에칭에 의해 소자 분리를 행하여도 된다.
이상, 본 기술적 사상에 의하면, 노멀리 오프 동작을 유지한 채로 게이트 누설 전류가 크게 억제된 고전자 이동도 트랜지스터를 얻을 수 있다. 이로 인해, 채널층 내에 축적할 수 있는 2차원 전자 가스의 최대 캐리어 농도가 증가하여 온 저항을 저감시킬 수 있다. 특히, 스페이서층으로서 질화알루미늄(AlN)을 사용한 경우에는, 전자 이동도가 향상되어, 새로운 온 저항의 저감이 실현된다. 또한, 스페이서층으로서, 알루미늄 조성비가 0.82 정도인 질화알루미늄인듐(AlInN)을 사용하는 경우에는, 내부 왜곡이 없는 양호한 결정 품질을 얻을 수 있어, 이것에 의해, 고전자 이동도 트랜지스터의 장기 신뢰성을 현저히 향상시킬 수 있다. 따라서, 본 기술적 사상을 적용한 고전자 이동도 트랜지스터에 의하면, 온 저항이 저감된 노멀리 오프형 디바이스를 제공하는 것이 가능하게 된다. 이 결과, 휴대 전화 기지국, 고정 무선 전송 장치, 디지털 방송 지상국, 레이더 장치, 모터 제어 장치, 고주파 발생 장치, 전원 장치, 인버터 조명으로 대표되는 전자 기기의 고성능화에 크게 기여하는 고전자 이동도 트랜지스터를 제공할 수 있다.
(부기 1)
실시 형태 중 몇 개는 다음과 같이 정리하여 설명할 수도 있다.
전계 효과 트랜지스터를 포함하는 반도체 장치로서,
상기 전계 효과 트랜지스터는,
(a) 제1 질화물 반도체층으로 이루어지는 채널층과,
(b) 상기 채널층 위에 형성된 제2 질화물 반도체층으로 이루어지는 전자 공급층과,
(c) 상기 전자 공급층 위에 형성된 제3 질화물 반도체층으로 이루어지는 스페이서층과,
(d) 상기 전자 공급층 위에 형성된 소스 전극과,
(e) 상기 소스 전극으로부터 이격하여, 상기 전자 공급층 위에 형성된 드레인 전극과,
(f) 상기 소스 전극과 상기 드레인 전극 사이에서 끼워진 상기 스페이서층 위에 형성된 p형 캡층과,
(g) 상기 p형 캡층 위에 형성된 게이트 전극을 갖고,
상기 스페이서층의 밴드 갭은, 상기 전자 공급층의 밴드 갭보다도 큰 반도체 장치.
1S: 반도체 기판
2DEG: 2차원 전자 가스
BF: 버퍼층
CAP: p형 캡층
CAP1: p형 캡층
CAP2: p형 캡층
CF: 핵 생성층
CH: 채널층
CH1: 채널층
DE: 드레인 전극
ES: 전자 공급층
ES1: 전자 공급층
ES2: 전자 공급층
ES3: 전자 공급층
ES4: 전자 공급층
FR1: 레지스트막
FR2: 레지스트막
GE: 게이트 전극
MF: 금속막
MF2 금속막
SE: 소스 전극
SF: 반도체막
SF2: 반도체막
SP1: 스페이서층
SP2: 스페이서층
SP3: 스페이서층
SP4: 스페이서층

Claims (20)

  1. 전계 효과 트랜지스터를 포함하는 반도체 장치로서,
    상기 전계 효과 트랜지스터는,
    (a) 제1 질화물 반도체층으로 이루어지는 채널층과,
    (b) 상기 채널층 위에 형성된 제2 질화물 반도체층으로 이루어지는 스페이서층과,
    (c) 상기 스페이서층 위에 형성된 제3 질화물 반도체층으로 이루어지는 전자 공급층과,
    (d) 상기 전자 공급층 위에 형성된 소스 전극과,
    (e) 상기 소스 전극으로부터 이격하여, 상기 전자 공급층 위에 형성된 드레인 전극과,
    (f) 상기 소스 전극과 상기 드레인 전극 사이에서 끼워진 상기 전자 공급층 위에 형성된 p형 캡층과,
    (g) 상기 p형 캡층 위에 형성된 게이트 전극을 갖고,
    상기 스페이서층의 밴드 갭은, 상기 전자 공급층의 밴드 갭보다도 큰 반도체 장치.
  2. 제1항에 있어서,
    상기 채널층은 GaN으로 형성되고,
    상기 스페이서층은 AlxGa1 - xN으로 형성되고,
    상기 전자 공급층은 AlyGa1 - yN으로 형성되고,
    조성비 x와 조성비 y는 y<x의 관계를 만족하는 반도체 장치.
  3. 제1항에 있어서,
    상기 채널층은 GaN으로 형성되고,
    상기 스페이서층은 AluIn1 - uN으로 형성되고,
    상기 전자 공급층은 AlvGa1 - vN으로 형성되고,
    조성비 u와 조성비 v는 2.8v+2.5<5.3u의 관계를 만족하는 반도체 장치.
  4. 제1항에 있어서,
    상기 채널층은 GaN으로 형성되고,
    상기 스페이서층은 AlaGa1 - aN으로 형성되고,
    상기 전자 공급층은 AlbIn1 - bN으로 형성되고,
    조성비 a와 조성비 b는 5.3b<2.8a+2.5의 관계를 만족하는 반도체 장치.
  5. 제1항에 있어서,
    상기 채널층은 GaN으로 형성되고,
    상기 스페이서층은 AldIn1 - dN으로 형성되고,
    상기 전자 공급층은 AleIn1 - eN으로 형성되고,
    조성비 d와 조성비 e는 e<d의 관계를 만족하는 반도체 장치.
  6. 제1항에 있어서,
    상기 p형 캡층은 p형 AlzGal - zN(0≤z≤1)으로 형성되어 있는 반도체 장치.
  7. 제1항에 있어서,
    상기 p형 캡층은 p형 AlcIn1 - cN(0≤c≤1)으로 형성되어 있는 반도체 장치.
  8. 제1항에 있어서,
    상기 스페이서층의 막 두께는, 상기 전자 공급층의 막 두께보다도 작은 반도체 장치.
  9. 제1항에 있어서,
    상기 p형 캡층과 상기 게이트 전극과의 접촉은, 쇼트키 접촉인 반도체 장치.
  10. 제1항에 있어서,
    상기 p형 캡층과 상기 게이트 전극과의 접촉은 오믹 접촉인 반도체 장치.
  11. 제1항에 있어서,
    상기 채널층의 하층에 형성된 버퍼층과,
    상기 버퍼층의 하층에 형성된 핵 생성층과,
    상기 핵 생성층의 하층에 형성된 반도체 기판을 더 갖는 반도체 장치.
  12. 제1항에 있어서,
    상기 채널층의 하층에 형성된 버퍼층과,
    상기 버퍼층의 하층에 형성된 반도체 기판을 더 갖는 반도체 장치.
  13. 제1항에 있어서,
    상기 스페이서층의 표면 및 이면에는, 분극 전하가 발생하고 있으며,
    상기 전자 공급층의 표면 및 이면에는, 분극 전하가 발생하고 있는 반도체 장치.
  14. 제13항에 있어서,
    상기 스페이서층에 발생하고 있는 분극 전하의 극성은, 표면측이 부극성이고, 또한 이면측이 정극성이며,
    상기 전자 공급층에 발생하고 있는 분극 전하의 극성은, 표면측이 부극성이고, 또한 이면측이 정극성인 반도체 장치.
  15. 제14항에 있어서,
    상기 스페이서층에 발생하고 있는 분극 전하의 면 밀도는, 상기 전자 공급층에 발생하고 있는 분극 전하의 면 밀도보다도 큰 반도체 장치.
  16. 제1항에 있어서,
    상기 전계 효과 트랜지스터는, 노멀리 오프형 트랜지스터인 반도체 장치.
  17. 제1항에 있어서,
    상기 스페이서층의 전자 공급층과의 계면은, (0001) Ⅲ족 면인 반도체 장치.
  18. (a) 제1 질화물 반도체층으로 이루어지는 채널층을 형성하는 공정과,
    (b) 상기 채널층 위에, 제2 질화물 반도체층으로 이루어지는 스페이서층을 형성하는 공정과,
    (c) 상기 스페이서층 위에, 상기 제2 질화물 반도체층의 밴드 갭보다도 작은 밴드 갭을 갖는 제3 질화물 반도체층으로 이루어지는 전자 공급층을 형성하는 공정과,
    (d) 상기 전자 공급층 위에, p형 질화물 반도체층을 형성하는 공정과,
    (e) 상기 (d) 공정 후, 상기 p형 질화물 반도체층의 일부를 에칭 제거함으로써, p형 캡층을 형성하는 공정과,
    (f) 상기 (e) 공정 후, 노출되어 있는 상기 전자 공급층 위에서, 상기 p형 캡층을 끼우도록 소스 전극 및 드레인 전극을 형성하는 공정과,
    (g) 상기 (f) 공정 후, 상기 p형 캡층 위에 게이트 전극을 형성하는 공정을 구비하는 반도체 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 스페이서층의 막 두께는, 상기 전자 공급층의 막 두께보다도 작은 반도체 장치의 제조 방법.
  20. 제18항에 있어서,
    상기 채널층, 상기 스페이서층 및 상기 전자 공급층은, [0001] 결정축 방향으로 적층하는 Ⅲ족 면 성장에 의해 형성되는 반도체 장치의 제조 방법.
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